drivers/spi/zynq_qspi.c

   1 // SPDX-License-Identifier: GPL-2.0+
   2 /*
   3  * (C) Copyright 2013 Xilinx, Inc.
   4  * (C) Copyright 2015 Jagan Teki <jteki@openedev.com>
   5  *
   6  * Xilinx Zynq Quad-SPI(QSPI) controller driver (master mode only)
   7  */
   8
   9 #include <clk.h>
  10 #include <common.h>
  11 #include <dm.h>
  12 #include <dm/device_compat.h>
  13 #include <log.h>
  14 #include <malloc.h>
  15 #include <spi.h>
  16 #include <asm/global_data.h>
  17 #include <asm/io.h>
  18 #include <linux/bitops.h>
  19
  20 DECLARE_GLOBAL_DATA_PTR;
  21
  22 /* zynq qspi register bit masks ZYNQ_QSPI_<REG>_<BIT>_MASK */
  23 #define ZYNQ_QSPI_CR_IFMODE_MASK        BIT(31) /* Flash intrface mode*/
  24 #define ZYNQ_QSPI_CR_MSA_MASK           BIT(15) /* Manual start enb */
  25 #define ZYNQ_QSPI_CR_MCS_MASK           BIT(14) /* Manual chip select */
  26 #define ZYNQ_QSPI_CR_PCS_MASK           BIT(10) /* Peri chip select */
  27 #define ZYNQ_QSPI_CR_FW_MASK            GENMASK(7, 6)   /* FIFO width */
  28 #define ZYNQ_QSPI_CR_SS_MASK            GENMASK(13, 10) /* Slave Select */
  29 #define ZYNQ_QSPI_CR_BAUD_MASK          GENMASK(5, 3)   /* Baud rate div */
  30 #define ZYNQ_QSPI_CR_CPHA_MASK          BIT(2)  /* Clock phase */
  31 #define ZYNQ_QSPI_CR_CPOL_MASK          BIT(1)  /* Clock polarity */
  32 #define ZYNQ_QSPI_CR_MSTREN_MASK        BIT(0)  /* Mode select */
  33 #define ZYNQ_QSPI_IXR_RXNEMPTY_MASK     BIT(4)  /* RX_FIFO_not_empty */
  34 #define ZYNQ_QSPI_IXR_TXOW_MASK         BIT(2)  /* TX_FIFO_not_full */
  35 #define ZYNQ_QSPI_IXR_ALL_MASK          GENMASK(6, 0)   /* All IXR bits */
  36 #define ZYNQ_QSPI_ENR_SPI_EN_MASK       BIT(0)  /* SPI Enable */
  37 #define ZYNQ_QSPI_LQSPICFG_LQMODE_MASK  BIT(31) /* Linear QSPI Mode */
  38
  39 /* zynq qspi Transmit Data Register */
  40 #define ZYNQ_QSPI_TXD_00_00_OFFSET      0x1C    /* Transmit 4-byte inst */
  41 #define ZYNQ_QSPI_TXD_00_01_OFFSET      0x80    /* Transmit 1-byte inst */
  42 #define ZYNQ_QSPI_TXD_00_10_OFFSET      0x84    /* Transmit 2-byte inst */
  43 #define ZYNQ_QSPI_TXD_00_11_OFFSET      0x88    /* Transmit 3-byte inst */
  44
  45 #define ZYNQ_QSPI_TXFIFO_THRESHOLD      1       /* Tx FIFO threshold level*/
  46 #define ZYNQ_QSPI_RXFIFO_THRESHOLD      32      /* Rx FIFO threshold level */
  47
  48 #define ZYNQ_QSPI_CR_BAUD_MAX           8       /* Baud rate divisor max val */
  49 #define ZYNQ_QSPI_CR_BAUD_SHIFT         3       /* Baud rate divisor shift */
  50 #define ZYNQ_QSPI_CR_SS_SHIFT           10      /* Slave select shift */
  51
  52 #define ZYNQ_QSPI_FIFO_DEPTH            63
  53 #define ZYNQ_QSPI_WAIT                  (CONFIG_SYS_HZ / 100)   /* 10 ms */
  54
  55 /* zynq qspi register set */
  56 struct zynq_qspi_regs {
  57         u32 cr;         /* 0x00 */
  58         u32 isr;        /* 0x04 */
  59         u32 ier;        /* 0x08 */
  60         u32 idr;        /* 0x0C */
  61         u32 imr;        /* 0x10 */
  62         u32 enr;        /* 0x14 */
  63         u32 dr;         /* 0x18 */
  64         u32 txd0r;      /* 0x1C */
  65         u32 drxr;       /* 0x20 */
  66         u32 sicr;       /* 0x24 */
  67         u32 txftr;      /* 0x28 */
  68         u32 rxftr;      /* 0x2C */
  69         u32 gpior;      /* 0x30 */
  70         u32 reserved0[19];
  71         u32 txd1r;      /* 0x80 */
  72         u32 txd2r;      /* 0x84 */
  73         u32 txd3r;      /* 0x88 */
  74         u32 reserved1[5];
  75         u32 lqspicfg;   /* 0xA0 */
  76         u32 lqspists;   /* 0xA4 */
  77 };
  78
  79 /* zynq qspi platform data */
  80 struct zynq_qspi_plat {
  81         struct zynq_qspi_regs *regs;
  82         u32 frequency;          /* input frequency */
  83         u32 speed_hz;
  84 };
  85
  86 /* zynq qspi priv */
  87 struct zynq_qspi_priv {
  88         struct zynq_qspi_regs *regs;
  89         u8 cs;
  90         u8 mode;
  91         u8 fifo_depth;
  92         u32 freq;               /* required frequency */
  93         const void *tx_buf;
  94         void *rx_buf;
  95         unsigned len;
  96         int bytes_to_transfer;
  97         int bytes_to_receive;
  98         unsigned int is_inst;
  99         unsigned cs_change:1;
 100 };
 101
 102 static int zynq_qspi_of_to_plat(struct udevice *bus)
 103 {
 104         struct zynq_qspi_plat *plat = dev_get_plat(bus);
 105         const void *blob = gd->fdt_blob;
 106         int node = dev_of_offset(bus);
 107
 108         plat->regs = (struct zynq_qspi_regs *)fdtdec_get_addr(blob,
 109                                                               node, "reg");
 110
 111         return 0;
 112 }
 113
 114 /**
 115  * zynq_qspi_init_hw - Initialize the hardware
 116  * @priv:       Pointer to the zynq_qspi_priv structure
 117  *
 118  * The default settings of the QSPI controller's configurable parameters on
 119  * reset are
 120  *      - Master mode
 121  *      - Baud rate divisor is set to 2
 122  *      - Threshold value for TX FIFO not full interrupt is set to 1
 123  *      - Flash memory interface mode enabled
 124  *      - Size of the word to be transferred as 8 bit
 125  * This function performs the following actions
 126  *      - Disable and clear all the interrupts
 127  *      - Enable manual slave select
 128  *      - Enable auto start
 129  *      - Deselect all the chip select lines
 130  *      - Set the size of the word to be transferred as 32 bit
 131  *      - Set the little endian mode of TX FIFO and
 132  *      - Enable the QSPI controller
 133  */
 134 static void zynq_qspi_init_hw(struct zynq_qspi_priv *priv)
 135 {
 136         struct zynq_qspi_regs *regs = priv->regs;
 137         u32 confr;
 138
 139         /* Disable QSPI */
 140         writel(~ZYNQ_QSPI_ENR_SPI_EN_MASK, &regs->enr);
 141
 142         /* Disable Interrupts */
 143         writel(ZYNQ_QSPI_IXR_ALL_MASK, &regs->idr);
 144
 145         /* Clear the TX and RX threshold reg */
 146         writel(ZYNQ_QSPI_TXFIFO_THRESHOLD, &regs->txftr);
 147         writel(ZYNQ_QSPI_RXFIFO_THRESHOLD, &regs->rxftr);
 148
 149         /* Clear the RX FIFO */
 150         while (readl(&regs->isr) & ZYNQ_QSPI_IXR_RXNEMPTY_MASK)
 151                 readl(&regs->drxr);
 152
 153         /* Clear Interrupts */
 154         writel(ZYNQ_QSPI_IXR_ALL_MASK, &regs->isr);
 155
 156         /* Manual slave select and Auto start */
 157         confr = readl(&regs->cr);
 158         confr &= ~ZYNQ_QSPI_CR_MSA_MASK;
 159         confr |= ZYNQ_QSPI_CR_IFMODE_MASK | ZYNQ_QSPI_CR_MCS_MASK |
 160                 ZYNQ_QSPI_CR_PCS_MASK | ZYNQ_QSPI_CR_FW_MASK |
 161                 ZYNQ_QSPI_CR_MSTREN_MASK;
 162         writel(confr, &regs->cr);
 163
 164         /* Disable the LQSPI feature */
 165         confr = readl(&regs->lqspicfg);
 166         confr &= ~ZYNQ_QSPI_LQSPICFG_LQMODE_MASK;
 167         writel(confr, &regs->lqspicfg);
 168
 169         /* Enable SPI */
 170         writel(ZYNQ_QSPI_ENR_SPI_EN_MASK, &regs->enr);
 171 }
 172
 173 static int zynq_qspi_probe(struct udevice *bus)
 174 {
 175         struct zynq_qspi_plat *plat = dev_get_plat(bus);
 176         struct zynq_qspi_priv *priv = dev_get_priv(bus);
 177         struct clk clk;
 178         unsigned long clock;
 179         int ret;
 180
 181         priv->regs = plat->regs;
 182         priv->fifo_depth = ZYNQ_QSPI_FIFO_DEPTH;
 183
 184         ret = clk_get_by_name(bus, "ref_clk", &clk);
 185         if (ret < 0) {
 186                 dev_err(bus, "failed to get clock\n");
 187                 return ret;
 188         }
 189
 190         clock = clk_get_rate(&clk);
 191         if (IS_ERR_VALUE(clock)) {
 192                 dev_err(bus, "failed to get rate\n");
 193                 return clock;
 194         }
 195
 196         ret = clk_enable(&clk);
 197         if (ret) {
 198                 dev_err(bus, "failed to enable clock\n");
 199                 return ret;
 200         }
 201
 202         /* init the zynq spi hw */
 203         zynq_qspi_init_hw(priv);
 204
 205         plat->frequency = clock;
 206         plat->speed_hz = plat->frequency / 2;
 207
 208         debug("%s: max-frequency=%d\n", __func__, plat->speed_hz);
 209
 210         return 0;
 211 }
 212
 213 /**
 214  * zynq_qspi_read_data - Copy data to RX buffer
 215  * @priv:       Pointer to the zynq_qspi_priv structure
 216  * @data:       The 32 bit variable where data is stored
 217  * @size:       Number of bytes to be copied from data to RX buffer
 218  */
 219 static void zynq_qspi_read_data(struct zynq_qspi_priv *priv, u32 data, u8 size)
 220 {
 221         u8 byte3;
 222
 223         debug("%s: data 0x%04x rx_buf addr: 0x%08x size %d\n", __func__ ,
 224               data, (unsigned)(priv->rx_buf), size);
 225
 226         if (priv->rx_buf) {
 227                 switch (size) {
 228                 case 1:
 229                         *((u8 *)priv->rx_buf) = data;
 230                         priv->rx_buf += 1;
 231                         break;
 232                 case 2:
 233                         *((u8 *)priv->rx_buf) = data;
 234                         priv->rx_buf += 1;
 235                         *((u8 *)priv->rx_buf) = (u8)(data >> 8);
 236                         priv->rx_buf += 1;
 237                         break;
 238                 case 3:
 239                         *((u8 *)priv->rx_buf) = data;
 240                         priv->rx_buf += 1;
 241                         *((u8 *)priv->rx_buf) = (u8)(data >> 8);
 242                         priv->rx_buf += 1;
 243                         byte3 = (u8)(data >> 16);
 244                         *((u8 *)priv->rx_buf) = byte3;
 245                         priv->rx_buf += 1;
 246                         break;
 247                 case 4:
 248                         /* Can not assume word aligned buffer */
 249                         memcpy(priv->rx_buf, &data, size);
 250                         priv->rx_buf += 4;
 251                         break;
 252                 default:
 253                         /* This will never execute */
 254                         break;
 255                 }
 256         }
 257         priv->bytes_to_receive -= size;
 258         if (priv->bytes_to_receive < 0)
 259                 priv->bytes_to_receive = 0;
 260 }
 261
 262 /**
 263  * zynq_qspi_write_data - Copy data from TX buffer
 264  * @priv:       Pointer to the zynq_qspi_priv structure
 265  * @data:       Pointer to the 32 bit variable where data is to be copied
 266  * @size:       Number of bytes to be copied from TX buffer to data
 267  */
 268 static void zynq_qspi_write_data(struct  zynq_qspi_priv *priv,
 269                 u32 *data, u8 size)
 270 {
 271         if (priv->tx_buf) {
 272                 switch (size) {
 273                 case 1:
 274                         *data = *((u8 *)priv->tx_buf);
 275                         priv->tx_buf += 1;
 276                         *data |= 0xFFFFFF00;
 277                         break;
 278                 case 2:
 279                         *data = *((u16 *)priv->tx_buf);
 280                         priv->tx_buf += 2;
 281                         *data |= 0xFFFF0000;
 282                         break;
 283                 case 3:
 284                         *data = *((u16 *)priv->tx_buf);
 285                         priv->tx_buf += 2;
 286                         *data |= (*((u8 *)priv->tx_buf) << 16);
 287                         priv->tx_buf += 1;
 288                         *data |= 0xFF000000;
 289                         break;
 290                 case 4:
 291                         /* Can not assume word aligned buffer */
 292                         memcpy(data, priv->tx_buf, size);
 293                         priv->tx_buf += 4;
 294                         break;
 295                 default:
 296                         /* This will never execute */
 297                         break;
 298                 }
 299         } else {
 300                 *data = 0;
 301         }
 302
 303         debug("%s: data 0x%08x tx_buf addr: 0x%08x size %d\n", __func__,
 304               *data, (u32)priv->tx_buf, size);
 305
 306         priv->bytes_to_transfer -= size;
 307         if (priv->bytes_to_transfer < 0)
 308                 priv->bytes_to_transfer = 0;
 309 }
 310
 311 /**
 312  * zynq_qspi_chipselect - Select or deselect the chip select line
 313  * @priv:       Pointer to the zynq_qspi_priv structure
 314  * @is_on:      Select(1) or deselect (0) the chip select line
 315  */
 316 static void zynq_qspi_chipselect(struct  zynq_qspi_priv *priv, int is_on)
 317 {
 318         u32 confr;
 319         struct zynq_qspi_regs *regs = priv->regs;
 320
 321         confr = readl(&regs->cr);
 322
 323         if (is_on) {
 324                 /* Select the slave */
 325                 confr &= ~ZYNQ_QSPI_CR_SS_MASK;
 326                 confr |= (~(1 << priv->cs) << ZYNQ_QSPI_CR_SS_SHIFT) &
 327                                         ZYNQ_QSPI_CR_SS_MASK;
 328         } else
 329                 /* Deselect the slave */
 330                 confr |= ZYNQ_QSPI_CR_SS_MASK;
 331
 332         writel(confr, &regs->cr);
 333 }
 334
 335 /**
 336  * zynq_qspi_fill_tx_fifo - Fills the TX FIFO with as many bytes as possible
 337  * @priv:       Pointer to the zynq_qspi_priv structure
 338  * @size:       Number of bytes to be copied to fifo
 339  */
 340 static void zynq_qspi_fill_tx_fifo(struct zynq_qspi_priv *priv, u32 size)
 341 {
 342         u32 data = 0;
 343         u32 fifocount = 0;
 344         unsigned len, offset;
 345         struct zynq_qspi_regs *regs = priv->regs;
 346         static const unsigned offsets[4] = {
 347                 ZYNQ_QSPI_TXD_00_00_OFFSET, ZYNQ_QSPI_TXD_00_01_OFFSET,
 348                 ZYNQ_QSPI_TXD_00_10_OFFSET, ZYNQ_QSPI_TXD_00_11_OFFSET };
 349
 350         while ((fifocount < size) &&
 351                         (priv->bytes_to_transfer > 0)) {
 352                 if (priv->bytes_to_transfer >= 4) {
 353                         if (priv->tx_buf) {
 354                                 memcpy(&data, priv->tx_buf, 4);
 355                                 priv->tx_buf += 4;
 356                         } else {
 357                                 data = 0;
 358                         }
 359                         writel(data, &regs->txd0r);
 360                         priv->bytes_to_transfer -= 4;
 361                         fifocount++;
 362                 } else {
 363                         /* Write TXD1, TXD2, TXD3 only if TxFIFO is empty. */
 364                         if (!(readl(&regs->isr)
 365                                         & ZYNQ_QSPI_IXR_TXOW_MASK) &&
 366                                         !priv->rx_buf)
 367                                 return;
 368                         len = priv->bytes_to_transfer;
 369                         zynq_qspi_write_data(priv, &data, len);
 370                         offset = (priv->rx_buf) ? offsets[0] : offsets[len];
 371                         writel(data, &regs->cr + (offset / 4));
 372                 }
 373         }
 374 }
 375
 376 /**
 377  * zynq_qspi_irq_poll - Interrupt service routine of the QSPI controller
 378  * @priv:       Pointer to the zynq_qspi structure
 379  *
 380  * This function handles TX empty and Mode Fault interrupts only.
 381  * On TX empty interrupt this function reads the received data from RX FIFO and
 382  * fills the TX FIFO if there is any data remaining to be transferred.
 383  * On Mode Fault interrupt this function indicates that transfer is completed,
 384  * the SPI subsystem will identify the error as the remaining bytes to be
 385  * transferred is non-zero.
 386  *
 387  * returns:     0 for poll timeout
 388  *              1 transfer operation complete
 389  */
 390 static int zynq_qspi_irq_poll(struct zynq_qspi_priv *priv)
 391 {
 392         struct zynq_qspi_regs *regs = priv->regs;
 393         u32 rxindex = 0;
 394         u32 rxcount;
 395         u32 status, timeout;
 396
 397         /* Poll until any of the interrupt status bits are set */
 398         timeout = get_timer(0);
 399         do {
 400                 status = readl(&regs->isr);
 401         } while ((status == 0) &&
 402                 (get_timer(timeout) < ZYNQ_QSPI_WAIT));
 403
 404         if (status == 0) {
 405                 printf("zynq_qspi_irq_poll: Timeout!\n");
 406                 return -ETIMEDOUT;
 407         }
 408
 409         writel(status, &regs->isr);
 410
 411         /* Disable all interrupts */
 412         writel(ZYNQ_QSPI_IXR_ALL_MASK, &regs->idr);
 413         if ((status & ZYNQ_QSPI_IXR_TXOW_MASK) ||
 414             (status & ZYNQ_QSPI_IXR_RXNEMPTY_MASK)) {
 415                 /*
 416                  * This bit is set when Tx FIFO has < THRESHOLD entries. We have
 417                  * the THRESHOLD value set to 1, so this bit indicates Tx FIFO
 418                  * is empty
 419                  */
 420                 rxcount = priv->bytes_to_receive - priv->bytes_to_transfer;
 421                 rxcount = (rxcount % 4) ? ((rxcount/4)+1) : (rxcount/4);
 422                 while ((rxindex < rxcount) &&
 423                                 (rxindex < ZYNQ_QSPI_RXFIFO_THRESHOLD)) {
 424                         /* Read out the data from the RX FIFO */
 425                         u32 data;
 426                         data = readl(&regs->drxr);
 427
 428                         if (priv->bytes_to_receive >= 4) {
 429                                 if (priv->rx_buf) {
 430                                         memcpy(priv->rx_buf, &data, 4);
 431                                         priv->rx_buf += 4;
 432                                 }
 433                                 priv->bytes_to_receive -= 4;
 434                         } else {
 435                                 zynq_qspi_read_data(priv, data,
 436                                                     priv->bytes_to_receive);
 437                         }
 438                         rxindex++;
 439                 }
 440
 441                 if (priv->bytes_to_transfer) {
 442                         /* There is more data to send */
 443                         zynq_qspi_fill_tx_fifo(priv,
 444                                                ZYNQ_QSPI_RXFIFO_THRESHOLD);
 445
 446                         writel(ZYNQ_QSPI_IXR_ALL_MASK, &regs->ier);
 447                 } else {
 448                         /*
 449                          * If transfer and receive is completed then only send
 450                          * complete signal
 451                          */
 452                         if (!priv->bytes_to_receive) {
 453                                 /* return operation complete */
 454                                 writel(ZYNQ_QSPI_IXR_ALL_MASK,
 455                                        &regs->idr);
 456                                 return 1;
 457                         }
 458                 }
 459         }
 460
 461         return 0;
 462 }
 463
 464 /**
 465  * zynq_qspi_start_transfer - Initiates the QSPI transfer
 466  * @priv:       Pointer to the zynq_qspi_priv structure
 467  *
 468  * This function fills the TX FIFO, starts the QSPI transfer, and waits for the
 469  * transfer to be completed.
 470  *
 471  * returns:     Number of bytes transferred in the last transfer
 472  */
 473 static int zynq_qspi_start_transfer(struct zynq_qspi_priv *priv)
 474 {
 475         u32 data = 0;
 476         struct zynq_qspi_regs *regs = priv->regs;
 477
 478         debug("%s: qspi: 0x%08x transfer: 0x%08x len: %d\n", __func__,
 479               (u32)priv, (u32)priv, priv->len);
 480
 481         priv->bytes_to_transfer = priv->len;
 482         priv->bytes_to_receive = priv->len;
 483
 484         if (priv->len < 4)
 485                 zynq_qspi_fill_tx_fifo(priv, priv->len);
 486         else
 487                 zynq_qspi_fill_tx_fifo(priv, priv->fifo_depth);
 488
 489         writel(ZYNQ_QSPI_IXR_ALL_MASK, &regs->ier);
 490
 491         /* wait for completion */
 492         do {
 493                 data = zynq_qspi_irq_poll(priv);
 494         } while (data == 0);
 495
 496         return (priv->len) - (priv->bytes_to_transfer);
 497 }
 498
 499 static int zynq_qspi_transfer(struct zynq_qspi_priv *priv)
 500 {
 501         unsigned cs_change = 1;
 502         int status = 0;
 503
 504         while (1) {
 505                 /* Select the chip if required */
 506                 if (cs_change)
 507                         zynq_qspi_chipselect(priv, 1);
 508
 509                 cs_change = priv->cs_change;
 510
 511                 if (!priv->tx_buf && !priv->rx_buf && priv->len) {
 512                         status = -1;
 513                         break;
 514                 }
 515
 516                 /* Request the transfer */
 517                 if (priv->len) {
 518                         status = zynq_qspi_start_transfer(priv);
 519                         priv->is_inst = 0;
 520                 }
 521
 522                 if (status != priv->len) {
 523                         if (status > 0)
 524                                 status = -EMSGSIZE;
 525                         debug("zynq_qspi_transfer:%d len:%d\n",
 526                               status, priv->len);
 527                         break;
 528                 }
 529                 status = 0;
 530
 531                 if (cs_change)
 532                         /* Deselect the chip */
 533                         zynq_qspi_chipselect(priv, 0);
 534
 535                 break;
 536         }
 537
 538         return status;
 539 }
 540
 541 static int zynq_qspi_claim_bus(struct udevice *dev)
 542 {
 543         struct udevice *bus = dev->parent;
 544         struct zynq_qspi_priv *priv = dev_get_priv(bus);
 545         struct zynq_qspi_regs *regs = priv->regs;
 546
 547         writel(ZYNQ_QSPI_ENR_SPI_EN_MASK, &regs->enr);
 548
 549         return 0;
 550 }
 551
 552 static int zynq_qspi_release_bus(struct udevice *dev)
 553 {
 554         struct udevice *bus = dev->parent;
 555         struct zynq_qspi_priv *priv = dev_get_priv(bus);
 556         struct zynq_qspi_regs *regs = priv->regs;
 557
 558         writel(~ZYNQ_QSPI_ENR_SPI_EN_MASK, &regs->enr);
 559
 560         return 0;
 561 }
 562
 563 static int zynq_qspi_xfer(struct udevice *dev, unsigned int bitlen,
 564                 const void *dout, void *din, unsigned long flags)
 565 {
 566         struct udevice *bus = dev->parent;
 567         struct zynq_qspi_priv *priv = dev_get_priv(bus);
 568         struct dm_spi_slave_plat *slave_plat = dev_get_parent_plat(dev);
 569
 570         priv->cs = slave_plat->cs;
 571         priv->tx_buf = dout;
 572         priv->rx_buf = din;
 573         priv->len = bitlen / 8;
 574
 575         debug("zynq_qspi_xfer: bus:%i cs:%i bitlen:%i len:%i flags:%lx\n",
 576               dev_seq(bus), slave_plat->cs, bitlen, priv->len, flags);
 577
 578         /*
 579          * Festering sore.
 580          * Assume that the beginning of a transfer with bits to
 581          * transmit must contain a device command.
 582          */
 583         if (dout && flags & SPI_XFER_BEGIN)
 584                 priv->is_inst = 1;
 585         else
 586                 priv->is_inst = 0;
 587
 588         if (flags & SPI_XFER_END)
 589                 priv->cs_change = 1;
 590         else
 591                 priv->cs_change = 0;
 592
 593         zynq_qspi_transfer(priv);
 594
 595         return 0;
 596 }
 597
 598 static int zynq_qspi_set_speed(struct udevice *bus, uint speed)
 599 {
 600         struct zynq_qspi_plat *plat = dev_get_plat(bus);
 601         struct zynq_qspi_priv *priv = dev_get_priv(bus);
 602         struct zynq_qspi_regs *regs = priv->regs;
 603         uint32_t confr;
 604         u8 baud_rate_val = 0;
 605
 606         if (speed > plat->frequency)
 607                 speed = plat->frequency;
 608
 609         /* Set the clock frequency */
 610         confr = readl(&regs->cr);
 611         if (speed == 0) {
 612                 /* Set baudrate x8, if the freq is 0 */
 613                 baud_rate_val = 0x2;
 614         } else if (plat->speed_hz != speed) {
 615                 while ((baud_rate_val < ZYNQ_QSPI_CR_BAUD_MAX) &&
 616                        ((plat->frequency /
 617                        (2 << baud_rate_val)) > speed))
 618                         baud_rate_val++;
 619
 620                 plat->speed_hz = speed / (2 << baud_rate_val);
 621         }
 622         confr &= ~ZYNQ_QSPI_CR_BAUD_MASK;
 623         confr |= (baud_rate_val << ZYNQ_QSPI_CR_BAUD_SHIFT);
 624
 625         writel(confr, &regs->cr);
 626         priv->freq = speed;
 627
 628         debug("%s: regs=%p, speed=%d\n", __func__, priv->regs, priv->freq);
 629
 630         return 0;
 631 }
 632
 633 static int zynq_qspi_set_mode(struct udevice *bus, uint mode)
 634 {
 635         struct zynq_qspi_priv *priv = dev_get_priv(bus);
 636         struct zynq_qspi_regs *regs = priv->regs;
 637         uint32_t confr;
 638
 639         /* Set the SPI Clock phase and polarities */
 640         confr = readl(&regs->cr);
 641         confr &= ~(ZYNQ_QSPI_CR_CPHA_MASK | ZYNQ_QSPI_CR_CPOL_MASK);
 642
 643         if (mode & SPI_CPHA)
 644                 confr |= ZYNQ_QSPI_CR_CPHA_MASK;
 645         if (mode & SPI_CPOL)
 646                 confr |= ZYNQ_QSPI_CR_CPOL_MASK;
 647
 648         writel(confr, &regs->cr);
 649         priv->mode = mode;
 650
 651         debug("%s: regs=%p, mode=%d\n", __func__, priv->regs, priv->mode);
 652
 653         return 0;
 654 }
 655
 656 static const struct dm_spi_ops zynq_qspi_ops = {
 657         .claim_bus      = zynq_qspi_claim_bus,
 658         .release_bus    = zynq_qspi_release_bus,
 659         .xfer           = zynq_qspi_xfer,
 660         .set_speed      = zynq_qspi_set_speed,
 661         .set_mode       = zynq_qspi_set_mode,
 662 };
 663
 664 static const struct udevice_id zynq_qspi_ids[] = {
 665         { .compatible = "xlnx,zynq-qspi-1.0" },
 666         { }
 667 };
 668
 669 U_BOOT_DRIVER(zynq_qspi) = {
 670         .name   = "zynq_qspi",
 671         .id     = UCLASS_SPI,
 672         .of_match = zynq_qspi_ids,
 673         .ops    = &zynq_qspi_ops,
 674         .of_to_plat = zynq_qspi_of_to_plat,
 675         .plat_auto      = sizeof(struct zynq_qspi_plat),
 676         .priv_auto      = sizeof(struct zynq_qspi_priv),
 677         .probe  = zynq_qspi_probe,
 678 };