drivers/spi/tegra20_sflash.c

   1 /*
   2  * Copyright (c) 2010-2013 NVIDIA Corporation
   3  * With help from the mpc8xxx SPI driver
   4  * With more help from omap3_spi SPI driver
   5  *
   6  * See file CREDITS for list of people who contributed to this
   7  * project.
   8  *
   9  * This program is free software; you can redistribute it and/or
  10  * modify it under the terms of the GNU General Public License as
  11  * published by the Free Software Foundation; either version 2 of
  12  * the License, or (at your option) any later version.
  13  *
  14  * This program is distributed in the hope that it will be useful,
  15  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  16  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  17  * GNU General Public License for more details.
  18  *
  19  * You should have received a copy of the GNU General Public License
  20  * along with this program; if not, write to the Free Software
  21  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
  22  * MA 02111-1307 USA
  23  */
  24
  25 #include <common.h>
  26 #include <malloc.h>
  27 #include <asm/io.h>
  28 #include <asm/gpio.h>
  29 #include <asm/arch/clock.h>
  30 #include <asm/arch/pinmux.h>
  31 #include <asm/arch-tegra/clk_rst.h>
  32 #include <asm/arch-tegra20/tegra20_sflash.h>
  33 #include <spi.h>
  34 #include <fdtdec.h>
  35
  36 DECLARE_GLOBAL_DATA_PTR;
  37
  38 #define SPI_CMD_GO                      (1 << 30)
  39 #define SPI_CMD_ACTIVE_SCLK_SHIFT       26
  40 #define SPI_CMD_ACTIVE_SCLK_MASK        (3 << SPI_CMD_ACTIVE_SCLK_SHIFT)
  41 #define SPI_CMD_CK_SDA                  (1 << 21)
  42 #define SPI_CMD_ACTIVE_SDA_SHIFT        18
  43 #define SPI_CMD_ACTIVE_SDA_MASK         (3 << SPI_CMD_ACTIVE_SDA_SHIFT)
  44 #define SPI_CMD_CS_POL                  (1 << 16)
  45 #define SPI_CMD_TXEN                    (1 << 15)
  46 #define SPI_CMD_RXEN                    (1 << 14)
  47 #define SPI_CMD_CS_VAL                  (1 << 13)
  48 #define SPI_CMD_CS_SOFT                 (1 << 12)
  49 #define SPI_CMD_CS_DELAY                (1 << 9)
  50 #define SPI_CMD_CS3_EN                  (1 << 8)
  51 #define SPI_CMD_CS2_EN                  (1 << 7)
  52 #define SPI_CMD_CS1_EN                  (1 << 6)
  53 #define SPI_CMD_CS0_EN                  (1 << 5)
  54 #define SPI_CMD_BIT_LENGTH              (1 << 4)
  55 #define SPI_CMD_BIT_LENGTH_MASK         0x0000001F
  56
  57 #define SPI_STAT_BSY                    (1 << 31)
  58 #define SPI_STAT_RDY                    (1 << 30)
  59 #define SPI_STAT_RXF_FLUSH              (1 << 29)
  60 #define SPI_STAT_TXF_FLUSH              (1 << 28)
  61 #define SPI_STAT_RXF_UNR                (1 << 27)
  62 #define SPI_STAT_TXF_OVF                (1 << 26)
  63 #define SPI_STAT_RXF_EMPTY              (1 << 25)
  64 #define SPI_STAT_RXF_FULL               (1 << 24)
  65 #define SPI_STAT_TXF_EMPTY              (1 << 23)
  66 #define SPI_STAT_TXF_FULL               (1 << 22)
  67 #define SPI_STAT_SEL_TXRX_N             (1 << 16)
  68 #define SPI_STAT_CUR_BLKCNT             (1 << 15)
  69
  70 #define SPI_TIMEOUT             1000
  71 #define TEGRA_SPI_MAX_FREQ      52000000
  72
  73 struct spi_regs {
  74         u32 command;    /* SPI_COMMAND_0 register  */
  75         u32 status;     /* SPI_STATUS_0 register */
  76         u32 rx_cmp;     /* SPI_RX_CMP_0 register  */
  77         u32 dma_ctl;    /* SPI_DMA_CTL_0 register */
  78         u32 tx_fifo;    /* SPI_TX_FIFO_0 register */
  79         u32 rsvd[3];    /* offsets 0x14 to 0x1F reserved */
  80         u32 rx_fifo;    /* SPI_RX_FIFO_0 register */
  81 };
  82
  83 struct tegra_spi_ctrl {
  84         struct spi_regs *regs;
  85         unsigned int freq;
  86         unsigned int mode;
  87         int periph_id;
  88         int valid;
  89 };
  90
  91 struct tegra_spi_slave {
  92         struct spi_slave slave;
  93         struct tegra_spi_ctrl *ctrl;
  94 };
  95
  96 /* tegra20 only supports one SFLASH controller */
  97 static struct tegra_spi_ctrl spi_ctrls[1];
  98
  99 static inline struct tegra_spi_slave *to_tegra_spi(struct spi_slave *slave)
 100 {
 101         return container_of(slave, struct tegra_spi_slave, slave);
 102 }
 103
 104 int tegra20_spi_cs_is_valid(unsigned int bus, unsigned int cs)
 105 {
 106         /* Tegra20 SPI-Flash - only 1 device ('bus/cs') */
 107         if (bus != 0 || cs != 0)
 108                 return 0;
 109         else
 110                 return 1;
 111 }
 112
 113 struct spi_slave *tegra20_spi_setup_slave(unsigned int bus, unsigned int cs,
 114                                   unsigned int max_hz, unsigned int mode)
 115 {
 116         struct tegra_spi_slave *spi;
 117
 118         if (!spi_cs_is_valid(bus, cs)) {
 119                 printf("SPI error: unsupported bus %d / chip select %d\n",
 120                        bus, cs);
 121                 return NULL;
 122         }
 123
 124         if (max_hz > TEGRA_SPI_MAX_FREQ) {
 125                 printf("SPI error: unsupported frequency %d Hz. Max frequency"
 126                         " is %d Hz\n", max_hz, TEGRA_SPI_MAX_FREQ);
 127                 return NULL;
 128         }
 129
 130         spi = spi_alloc_slave(struct tegra_spi_slave, bus, cs);
 131         if (!spi) {
 132                 printf("SPI error: malloc of SPI structure failed\n");
 133                 return NULL;
 134         }
 135         spi->ctrl = &spi_ctrls[bus];
 136         if (!spi->ctrl) {
 137                 printf("SPI error: could not find controller for bus %d\n",
 138                        bus);
 139                 return NULL;
 140         }
 141
 142         if (max_hz < spi->ctrl->freq) {
 143                 debug("%s: limiting frequency from %u to %u\n", __func__,
 144                       spi->ctrl->freq, max_hz);
 145                 spi->ctrl->freq = max_hz;
 146         }
 147         spi->ctrl->mode = mode;
 148
 149         return &spi->slave;
 150 }
 151
 152 void tegra20_spi_free_slave(struct spi_slave *slave)
 153 {
 154         struct tegra_spi_slave *spi = to_tegra_spi(slave);
 155
 156         free(spi);
 157 }
 158
 159 int tegra20_spi_init(int *node_list, int count)
 160 {
 161         struct tegra_spi_ctrl *ctrl;
 162         int i;
 163         int node = 0;
 164         int found = 0;
 165
 166         for (i = 0; i < count; i++) {
 167                 ctrl = &spi_ctrls[i];
 168                 node = node_list[i];
 169
 170                 ctrl->regs = (struct spi_regs *)fdtdec_get_addr(gd->fdt_blob,
 171                                                                 node, "reg");
 172                 if ((fdt_addr_t)ctrl->regs == FDT_ADDR_T_NONE) {
 173                         debug("%s: no slink register found\n", __func__);
 174                         continue;
 175                 }
 176                 ctrl->freq = fdtdec_get_int(gd->fdt_blob, node,
 177                                             "spi-max-frequency", 0);
 178                 if (!ctrl->freq) {
 179                         debug("%s: no slink max frequency found\n", __func__);
 180                         continue;
 181                 }
 182
 183                 ctrl->periph_id = clock_decode_periph_id(gd->fdt_blob, node);
 184                 if (ctrl->periph_id == PERIPH_ID_NONE) {
 185                         debug("%s: could not decode periph id\n", __func__);
 186                         continue;
 187                 }
 188                 ctrl->valid = 1;
 189                 found = 1;
 190
 191                 debug("%s: found controller at %p, freq = %u, periph_id = %d\n",
 192                       __func__, ctrl->regs, ctrl->freq, ctrl->periph_id);
 193         }
 194         return !found;
 195 }
 196
 197 int tegra20_spi_claim_bus(struct spi_slave *slave)
 198 {
 199         struct tegra_spi_slave *spi = to_tegra_spi(slave);
 200         struct spi_regs *regs = spi->ctrl->regs;
 201         u32 reg;
 202
 203         /* Change SPI clock to correct frequency, PLLP_OUT0 source */
 204         clock_start_periph_pll(spi->ctrl->periph_id, CLOCK_ID_PERIPH,
 205                                spi->ctrl->freq);
 206
 207         /* Clear stale status here */
 208         reg = SPI_STAT_RDY | SPI_STAT_RXF_FLUSH | SPI_STAT_TXF_FLUSH | \
 209                 SPI_STAT_RXF_UNR | SPI_STAT_TXF_OVF;
 210         writel(reg, &regs->status);
 211         debug("%s: STATUS = %08x\n", __func__, readl(&regs->status));
 212
 213         /*
 214          * Use sw-controlled CS, so we can clock in data after ReadID, etc.
 215          */
 216         reg = (spi->ctrl->mode & 1) << SPI_CMD_ACTIVE_SDA_SHIFT;
 217         if (spi->ctrl->mode & 2)
 218                 reg |= 1 << SPI_CMD_ACTIVE_SCLK_SHIFT;
 219         clrsetbits_le32(&regs->command, SPI_CMD_ACTIVE_SCLK_MASK |
 220                 SPI_CMD_ACTIVE_SDA_MASK, SPI_CMD_CS_SOFT | reg);
 221         debug("%s: COMMAND = %08x\n", __func__, readl(&regs->command));
 222
 223         /*
 224          * SPI pins on Tegra20 are muxed - change pinmux later due to UART
 225          * issue.
 226          */
 227         pinmux_set_func(PINGRP_GMD, PMUX_FUNC_SFLASH);
 228         pinmux_tristate_disable(PINGRP_LSPI);
 229         pinmux_set_func(PINGRP_GMC, PMUX_FUNC_SFLASH);
 230
 231         return 0;
 232 }
 233
 234 void tegra20_spi_cs_activate(struct spi_slave *slave)
 235 {
 236         struct tegra_spi_slave *spi = to_tegra_spi(slave);
 237         struct spi_regs *regs = spi->ctrl->regs;
 238
 239         /* CS is negated on Tegra, so drive a 1 to get a 0 */
 240         setbits_le32(&regs->command, SPI_CMD_CS_VAL);
 241 }
 242
 243 void tegra20_spi_cs_deactivate(struct spi_slave *slave)
 244 {
 245         struct tegra_spi_slave *spi = to_tegra_spi(slave);
 246         struct spi_regs *regs = spi->ctrl->regs;
 247
 248         /* CS is negated on Tegra, so drive a 0 to get a 1 */
 249         clrbits_le32(&regs->command, SPI_CMD_CS_VAL);
 250 }
 251
 252 int tegra20_spi_xfer(struct spi_slave *slave, unsigned int bitlen,
 253                 const void *data_out, void *data_in, unsigned long flags)
 254 {
 255         struct tegra_spi_slave *spi = to_tegra_spi(slave);
 256         struct spi_regs *regs = spi->ctrl->regs;
 257         u32 reg, tmpdout, tmpdin = 0;
 258         const u8 *dout = data_out;
 259         u8 *din = data_in;
 260         int num_bytes;
 261         int ret;
 262
 263         debug("spi_xfer: slave %u:%u dout %08X din %08X bitlen %u\n",
 264               slave->bus, slave->cs, *(u8 *)dout, *(u8 *)din, bitlen);
 265         if (bitlen % 8)
 266                 return -1;
 267         num_bytes = bitlen / 8;
 268
 269         ret = 0;
 270
 271         reg = readl(&regs->status);
 272         writel(reg, &regs->status);     /* Clear all SPI events via R/W */
 273         debug("spi_xfer entry: STATUS = %08x\n", reg);
 274
 275         reg = readl(&regs->command);
 276         reg |= SPI_CMD_TXEN | SPI_CMD_RXEN;
 277         writel(reg, &regs->command);
 278         debug("spi_xfer: COMMAND = %08x\n", readl(&regs->command));
 279
 280         if (flags & SPI_XFER_BEGIN)
 281                 spi_cs_activate(slave);
 282
 283         /* handle data in 32-bit chunks */
 284         while (num_bytes > 0) {
 285                 int bytes;
 286                 int is_read = 0;
 287                 int tm, i;
 288
 289                 tmpdout = 0;
 290                 bytes = (num_bytes > 4) ?  4 : num_bytes;
 291
 292                 if (dout != NULL) {
 293                         for (i = 0; i < bytes; ++i)
 294                                 tmpdout = (tmpdout << 8) | dout[i];
 295                 }
 296
 297                 num_bytes -= bytes;
 298                 if (dout)
 299                         dout += bytes;
 300
 301                 clrsetbits_le32(&regs->command, SPI_CMD_BIT_LENGTH_MASK,
 302                                 bytes * 8 - 1);
 303                 writel(tmpdout, &regs->tx_fifo);
 304                 setbits_le32(&regs->command, SPI_CMD_GO);
 305
 306                 /*
 307                  * Wait for SPI transmit FIFO to empty, or to time out.
 308                  * The RX FIFO status will be read and cleared last
 309                  */
 310                 for (tm = 0, is_read = 0; tm < SPI_TIMEOUT; ++tm) {
 311                         u32 status;
 312
 313                         status = readl(&regs->status);
 314
 315                         /* We can exit when we've had both RX and TX activity */
 316                         if (is_read && (status & SPI_STAT_TXF_EMPTY))
 317                                 break;
 318
 319                         if ((status & (SPI_STAT_BSY | SPI_STAT_RDY)) !=
 320                                         SPI_STAT_RDY)
 321                                 tm++;
 322
 323                         else if (!(status & SPI_STAT_RXF_EMPTY)) {
 324                                 tmpdin = readl(&regs->rx_fifo);
 325                                 is_read = 1;
 326
 327                                 /* swap bytes read in */
 328                                 if (din != NULL) {
 329                                         for (i = bytes - 1; i >= 0; --i) {
 330                                                 din[i] = tmpdin & 0xff;
 331                                                 tmpdin >>= 8;
 332                                         }
 333                                         din += bytes;
 334                                 }
 335                         }
 336                 }
 337
 338                 if (tm >= SPI_TIMEOUT)
 339                         ret = tm;
 340
 341                 /* clear ACK RDY, etc. bits */
 342                 writel(readl(&regs->status), &regs->status);
 343         }
 344
 345         if (flags & SPI_XFER_END)
 346                 spi_cs_deactivate(slave);
 347
 348         debug("spi_xfer: transfer ended. Value=%08x, status = %08x\n",
 349                 tmpdin, readl(&regs->status));
 350
 351         if (ret) {
 352                 printf("spi_xfer: timeout during SPI transfer, tm %d\n", ret);
 353                 return -1;
 354         }
 355
 356         return 0;
 357 }