drivers/spi/spi-sh-msiof.c

   1 /*
   2  * SuperH MSIOF SPI Master Interface
   3  *
   4  * Copyright (c) 2009 Magnus Damm
   5  *
   6  * This program is free software; you can redistribute it and/or modify
   7  * it under the terms of the GNU General Public License version 2 as
   8  * published by the Free Software Foundation.
   9  *
  10  */
  11
  12 #include <linux/bitmap.h>
  13 #include <linux/clk.h>
  14 #include <linux/completion.h>
  15 #include <linux/delay.h>
  16 #include <linux/err.h>
  17 #include <linux/gpio.h>
  18 #include <linux/interrupt.h>
  19 #include <linux/io.h>
  20 #include <linux/kernel.h>
  21 #include <linux/module.h>
  22 #include <linux/of.h>
  23 #include <linux/of_device.h>
  24 #include <linux/platform_device.h>
  25 #include <linux/pm_runtime.h>
  26
  27 #include <linux/spi/sh_msiof.h>
  28 #include <linux/spi/spi.h>
  29
  30 #include <asm/unaligned.h>
  31
  32
  33 struct sh_msiof_chipdata {
  34         u16 tx_fifo_size;
  35         u16 rx_fifo_size;
  36         u16 master_flags;
  37 };
  38
  39 struct sh_msiof_spi_priv {
  40         void __iomem *mapbase;
  41         struct clk *clk;
  42         struct platform_device *pdev;
  43         const struct sh_msiof_chipdata *chipdata;
  44         struct sh_msiof_spi_info *info;
  45         struct completion done;
  46         int tx_fifo_size;
  47         int rx_fifo_size;
  48 };
  49
  50 #define TMDR1   0x00    /* Transmit Mode Register 1 */
  51 #define TMDR2   0x04    /* Transmit Mode Register 2 */
  52 #define TMDR3   0x08    /* Transmit Mode Register 3 */
  53 #define RMDR1   0x10    /* Receive Mode Register 1 */
  54 #define RMDR2   0x14    /* Receive Mode Register 2 */
  55 #define RMDR3   0x18    /* Receive Mode Register 3 */
  56 #define TSCR    0x20    /* Transmit Clock Select Register */
  57 #define RSCR    0x22    /* Receive Clock Select Register (SH, A1, APE6) */
  58 #define CTR     0x28    /* Control Register */
  59 #define FCTR    0x30    /* FIFO Control Register */
  60 #define STR     0x40    /* Status Register */
  61 #define IER     0x44    /* Interrupt Enable Register */
  62 #define TDR1    0x48    /* Transmit Control Data Register 1 (SH, A1) */
  63 #define TDR2    0x4c    /* Transmit Control Data Register 2 (SH, A1) */
  64 #define TFDR    0x50    /* Transmit FIFO Data Register */
  65 #define RDR1    0x58    /* Receive Control Data Register 1 (SH, A1) */
  66 #define RDR2    0x5c    /* Receive Control Data Register 2 (SH, A1) */
  67 #define RFDR    0x60    /* Receive FIFO Data Register */
  68
  69 /* TMDR1 and RMDR1 */
  70 #define MDR1_TRMD        0x80000000 /* Transfer Mode (1 = Master mode) */
  71 #define MDR1_SYNCMD_MASK 0x30000000 /* SYNC Mode */
  72 #define MDR1_SYNCMD_SPI  0x20000000 /*   Level mode/SPI */
  73 #define MDR1_SYNCMD_LR   0x30000000 /*   L/R mode */
  74 #define MDR1_SYNCAC_SHIFT        25 /* Sync Polarity (1 = Active-low) */
  75 #define MDR1_BITLSB_SHIFT        24 /* MSB/LSB First (1 = LSB first) */
  76 #define MDR1_FLD_MASK    0x000000c0 /* Frame Sync Signal Interval (0-3) */
  77 #define MDR1_FLD_SHIFT            2
  78 #define MDR1_XXSTP       0x00000001 /* Transmission/Reception Stop on FIFO */
  79 /* TMDR1 */
  80 #define TMDR1_PCON       0x40000000 /* Transfer Signal Connection */
  81
  82 /* TMDR2 and RMDR2 */
  83 #define MDR2_BITLEN1(i) (((i) - 1) << 24) /* Data Size (8-32 bits) */
  84 #define MDR2_WDLEN1(i)  (((i) - 1) << 16) /* Word Count (1-64/256 (SH, A1))) */
  85 #define MDR2_GRPMASK1   0x00000001 /* Group Output Mask 1 (SH, A1) */
  86
  87 /* TSCR and RSCR */
  88 #define SCR_BRPS_MASK       0x1f00 /* Prescaler Setting (1-32) */
  89 #define SCR_BRPS(i)     (((i) - 1) << 8)
  90 #define SCR_BRDV_MASK       0x0007 /* Baud Rate Generator's Division Ratio */
  91 #define SCR_BRDV_DIV_2      0x0000
  92 #define SCR_BRDV_DIV_4      0x0001
  93 #define SCR_BRDV_DIV_8      0x0002
  94 #define SCR_BRDV_DIV_16     0x0003
  95 #define SCR_BRDV_DIV_32     0x0004
  96 #define SCR_BRDV_DIV_1      0x0007
  97
  98 /* CTR */
  99 #define CTR_TSCKIZ_MASK 0xc0000000 /* Transmit Clock I/O Polarity Select */
 100 #define CTR_TSCKIZ_SCK  0x80000000 /*   Disable SCK when TX disabled */
 101 #define CTR_TSCKIZ_POL_SHIFT    30 /*   Transmit Clock Polarity */
 102 #define CTR_RSCKIZ_MASK 0x30000000 /* Receive Clock Polarity Select */
 103 #define CTR_RSCKIZ_SCK  0x20000000 /*   Must match CTR_TSCKIZ_SCK */
 104 #define CTR_RSCKIZ_POL_SHIFT    28 /*   Receive Clock Polarity */
 105 #define CTR_TEDG_SHIFT          27 /* Transmit Timing (1 = falling edge) */
 106 #define CTR_REDG_SHIFT          26 /* Receive Timing (1 = falling edge) */
 107 #define CTR_TXDIZ_MASK  0x00c00000 /* Pin Output When TX is Disabled */
 108 #define CTR_TXDIZ_LOW   0x00000000 /*   0 */
 109 #define CTR_TXDIZ_HIGH  0x00400000 /*   1 */
 110 #define CTR_TXDIZ_HIZ   0x00800000 /*   High-impedance */
 111 #define CTR_TSCKE       0x00008000 /* Transmit Serial Clock Output Enable */
 112 #define CTR_TFSE        0x00004000 /* Transmit Frame Sync Signal Output Enable */
 113 #define CTR_TXE         0x00000200 /* Transmit Enable */
 114 #define CTR_RXE         0x00000100 /* Receive Enable */
 115
 116 /* STR and IER */
 117 #define STR_TEOF        0x00800000 /* Frame Transmission End */
 118 #define STR_REOF        0x00000080 /* Frame Reception End */
 119
 120
 121 static u32 sh_msiof_read(struct sh_msiof_spi_priv *p, int reg_offs)
 122 {
 123         switch (reg_offs) {
 124         case TSCR:
 125         case RSCR:
 126                 return ioread16(p->mapbase + reg_offs);
 127         default:
 128                 return ioread32(p->mapbase + reg_offs);
 129         }
 130 }
 131
 132 static void sh_msiof_write(struct sh_msiof_spi_priv *p, int reg_offs,
 133                            u32 value)
 134 {
 135         switch (reg_offs) {
 136         case TSCR:
 137         case RSCR:
 138                 iowrite16(value, p->mapbase + reg_offs);
 139                 break;
 140         default:
 141                 iowrite32(value, p->mapbase + reg_offs);
 142                 break;
 143         }
 144 }
 145
 146 static int sh_msiof_modify_ctr_wait(struct sh_msiof_spi_priv *p,
 147                                     u32 clr, u32 set)
 148 {
 149         u32 mask = clr | set;
 150         u32 data;
 151         int k;
 152
 153         data = sh_msiof_read(p, CTR);
 154         data &= ~clr;
 155         data |= set;
 156         sh_msiof_write(p, CTR, data);
 157
 158         for (k = 100; k > 0; k--) {
 159                 if ((sh_msiof_read(p, CTR) & mask) == set)
 160                         break;
 161
 162                 udelay(10);
 163         }
 164
 165         return k > 0 ? 0 : -ETIMEDOUT;
 166 }
 167
 168 static irqreturn_t sh_msiof_spi_irq(int irq, void *data)
 169 {
 170         struct sh_msiof_spi_priv *p = data;
 171
 172         /* just disable the interrupt and wake up */
 173         sh_msiof_write(p, IER, 0);
 174         complete(&p->done);
 175
 176         return IRQ_HANDLED;
 177 }
 178
 179 static struct {
 180         unsigned short div;
 181         unsigned short scr;
 182 } const sh_msiof_spi_clk_table[] = {
 183         { 1,    SCR_BRPS( 1) | SCR_BRDV_DIV_1 },
 184         { 2,    SCR_BRPS( 1) | SCR_BRDV_DIV_2 },
 185         { 4,    SCR_BRPS( 1) | SCR_BRDV_DIV_4 },
 186         { 8,    SCR_BRPS( 1) | SCR_BRDV_DIV_8 },
 187         { 16,   SCR_BRPS( 1) | SCR_BRDV_DIV_16 },
 188         { 32,   SCR_BRPS( 1) | SCR_BRDV_DIV_32 },
 189         { 64,   SCR_BRPS(32) | SCR_BRDV_DIV_2 },
 190         { 128,  SCR_BRPS(32) | SCR_BRDV_DIV_4 },
 191         { 256,  SCR_BRPS(32) | SCR_BRDV_DIV_8 },
 192         { 512,  SCR_BRPS(32) | SCR_BRDV_DIV_16 },
 193         { 1024, SCR_BRPS(32) | SCR_BRDV_DIV_32 },
 194 };
 195
 196 static void sh_msiof_spi_set_clk_regs(struct sh_msiof_spi_priv *p,
 197                                       unsigned long parent_rate, u32 spi_hz)
 198 {
 199         unsigned long div = 1024;
 200         size_t k;
 201
 202         if (!WARN_ON(!spi_hz || !parent_rate))
 203                 div = DIV_ROUND_UP(parent_rate, spi_hz);
 204
 205         /* TODO: make more fine grained */
 206
 207         for (k = 0; k < ARRAY_SIZE(sh_msiof_spi_clk_table); k++) {
 208                 if (sh_msiof_spi_clk_table[k].div >= div)
 209                         break;
 210         }
 211
 212         k = min_t(int, k, ARRAY_SIZE(sh_msiof_spi_clk_table) - 1);
 213
 214         sh_msiof_write(p, TSCR, sh_msiof_spi_clk_table[k].scr);
 215         if (!(p->chipdata->master_flags & SPI_MASTER_MUST_TX))
 216                 sh_msiof_write(p, RSCR, sh_msiof_spi_clk_table[k].scr);
 217 }
 218
 219 static void sh_msiof_spi_set_pin_regs(struct sh_msiof_spi_priv *p,
 220                                       u32 cpol, u32 cpha,
 221                                       u32 tx_hi_z, u32 lsb_first, u32 cs_high)
 222 {
 223         u32 tmp;
 224         int edge;
 225
 226         /*
 227          * CPOL CPHA     TSCKIZ RSCKIZ TEDG REDG
 228          *    0    0         10     10    1    1
 229          *    0    1         10     10    0    0
 230          *    1    0         11     11    0    0
 231          *    1    1         11     11    1    1
 232          */
 233         sh_msiof_write(p, FCTR, 0);
 234
 235         tmp = MDR1_SYNCMD_SPI | 1 << MDR1_FLD_SHIFT | MDR1_XXSTP;
 236         tmp |= !cs_high << MDR1_SYNCAC_SHIFT;
 237         tmp |= lsb_first << MDR1_BITLSB_SHIFT;
 238         sh_msiof_write(p, TMDR1, tmp | MDR1_TRMD | TMDR1_PCON);
 239         if (p->chipdata->master_flags & SPI_MASTER_MUST_TX) {
 240                 /* These bits are reserved if RX needs TX */
 241                 tmp &= ~0x0000ffff;
 242         }
 243         sh_msiof_write(p, RMDR1, tmp);
 244
 245         tmp = 0;
 246         tmp |= CTR_TSCKIZ_SCK | cpol << CTR_TSCKIZ_POL_SHIFT;
 247         tmp |= CTR_RSCKIZ_SCK | cpol << CTR_RSCKIZ_POL_SHIFT;
 248
 249         edge = cpol ^ !cpha;
 250
 251         tmp |= edge << CTR_TEDG_SHIFT;
 252         tmp |= edge << CTR_REDG_SHIFT;
 253         tmp |= tx_hi_z ? CTR_TXDIZ_HIZ : CTR_TXDIZ_LOW;
 254         sh_msiof_write(p, CTR, tmp);
 255 }
 256
 257 static void sh_msiof_spi_set_mode_regs(struct sh_msiof_spi_priv *p,
 258                                        const void *tx_buf, void *rx_buf,
 259                                        u32 bits, u32 words)
 260 {
 261         u32 dr2 = MDR2_BITLEN1(bits) | MDR2_WDLEN1(words);
 262
 263         if (tx_buf || (p->chipdata->master_flags & SPI_MASTER_MUST_TX))
 264                 sh_msiof_write(p, TMDR2, dr2);
 265         else
 266                 sh_msiof_write(p, TMDR2, dr2 | MDR2_GRPMASK1);
 267
 268         if (rx_buf)
 269                 sh_msiof_write(p, RMDR2, dr2);
 270
 271         sh_msiof_write(p, IER, STR_TEOF | STR_REOF);
 272 }
 273
 274 static void sh_msiof_reset_str(struct sh_msiof_spi_priv *p)
 275 {
 276         sh_msiof_write(p, STR, sh_msiof_read(p, STR));
 277 }
 278
 279 static void sh_msiof_spi_write_fifo_8(struct sh_msiof_spi_priv *p,
 280                                       const void *tx_buf, int words, int fs)
 281 {
 282         const u8 *buf_8 = tx_buf;
 283         int k;
 284
 285         for (k = 0; k < words; k++)
 286                 sh_msiof_write(p, TFDR, buf_8[k] << fs);
 287 }
 288
 289 static void sh_msiof_spi_write_fifo_16(struct sh_msiof_spi_priv *p,
 290                                        const void *tx_buf, int words, int fs)
 291 {
 292         const u16 *buf_16 = tx_buf;
 293         int k;
 294
 295         for (k = 0; k < words; k++)
 296                 sh_msiof_write(p, TFDR, buf_16[k] << fs);
 297 }
 298
 299 static void sh_msiof_spi_write_fifo_16u(struct sh_msiof_spi_priv *p,
 300                                         const void *tx_buf, int words, int fs)
 301 {
 302         const u16 *buf_16 = tx_buf;
 303         int k;
 304
 305         for (k = 0; k < words; k++)
 306                 sh_msiof_write(p, TFDR, get_unaligned(&buf_16[k]) << fs);
 307 }
 308
 309 static void sh_msiof_spi_write_fifo_32(struct sh_msiof_spi_priv *p,
 310                                        const void *tx_buf, int words, int fs)
 311 {
 312         const u32 *buf_32 = tx_buf;
 313         int k;
 314
 315         for (k = 0; k < words; k++)
 316                 sh_msiof_write(p, TFDR, buf_32[k] << fs);
 317 }
 318
 319 static void sh_msiof_spi_write_fifo_32u(struct sh_msiof_spi_priv *p,
 320                                         const void *tx_buf, int words, int fs)
 321 {
 322         const u32 *buf_32 = tx_buf;
 323         int k;
 324
 325         for (k = 0; k < words; k++)
 326                 sh_msiof_write(p, TFDR, get_unaligned(&buf_32[k]) << fs);
 327 }
 328
 329 static void sh_msiof_spi_write_fifo_s32(struct sh_msiof_spi_priv *p,
 330                                         const void *tx_buf, int words, int fs)
 331 {
 332         const u32 *buf_32 = tx_buf;
 333         int k;
 334
 335         for (k = 0; k < words; k++)
 336                 sh_msiof_write(p, TFDR, swab32(buf_32[k] << fs));
 337 }
 338
 339 static void sh_msiof_spi_write_fifo_s32u(struct sh_msiof_spi_priv *p,
 340                                          const void *tx_buf, int words, int fs)
 341 {
 342         const u32 *buf_32 = tx_buf;
 343         int k;
 344
 345         for (k = 0; k < words; k++)
 346                 sh_msiof_write(p, TFDR, swab32(get_unaligned(&buf_32[k]) << fs));
 347 }
 348
 349 static void sh_msiof_spi_read_fifo_8(struct sh_msiof_spi_priv *p,
 350                                      void *rx_buf, int words, int fs)
 351 {
 352         u8 *buf_8 = rx_buf;
 353         int k;
 354
 355         for (k = 0; k < words; k++)
 356                 buf_8[k] = sh_msiof_read(p, RFDR) >> fs;
 357 }
 358
 359 static void sh_msiof_spi_read_fifo_16(struct sh_msiof_spi_priv *p,
 360                                       void *rx_buf, int words, int fs)
 361 {
 362         u16 *buf_16 = rx_buf;
 363         int k;
 364
 365         for (k = 0; k < words; k++)
 366                 buf_16[k] = sh_msiof_read(p, RFDR) >> fs;
 367 }
 368
 369 static void sh_msiof_spi_read_fifo_16u(struct sh_msiof_spi_priv *p,
 370                                        void *rx_buf, int words, int fs)
 371 {
 372         u16 *buf_16 = rx_buf;
 373         int k;
 374
 375         for (k = 0; k < words; k++)
 376                 put_unaligned(sh_msiof_read(p, RFDR) >> fs, &buf_16[k]);
 377 }
 378
 379 static void sh_msiof_spi_read_fifo_32(struct sh_msiof_spi_priv *p,
 380                                       void *rx_buf, int words, int fs)
 381 {
 382         u32 *buf_32 = rx_buf;
 383         int k;
 384
 385         for (k = 0; k < words; k++)
 386                 buf_32[k] = sh_msiof_read(p, RFDR) >> fs;
 387 }
 388
 389 static void sh_msiof_spi_read_fifo_32u(struct sh_msiof_spi_priv *p,
 390                                        void *rx_buf, int words, int fs)
 391 {
 392         u32 *buf_32 = rx_buf;
 393         int k;
 394
 395         for (k = 0; k < words; k++)
 396                 put_unaligned(sh_msiof_read(p, RFDR) >> fs, &buf_32[k]);
 397 }
 398
 399 static void sh_msiof_spi_read_fifo_s32(struct sh_msiof_spi_priv *p,
 400                                        void *rx_buf, int words, int fs)
 401 {
 402         u32 *buf_32 = rx_buf;
 403         int k;
 404
 405         for (k = 0; k < words; k++)
 406                 buf_32[k] = swab32(sh_msiof_read(p, RFDR) >> fs);
 407 }
 408
 409 static void sh_msiof_spi_read_fifo_s32u(struct sh_msiof_spi_priv *p,
 410                                        void *rx_buf, int words, int fs)
 411 {
 412         u32 *buf_32 = rx_buf;
 413         int k;
 414
 415         for (k = 0; k < words; k++)
 416                 put_unaligned(swab32(sh_msiof_read(p, RFDR) >> fs), &buf_32[k]);
 417 }
 418
 419 static int sh_msiof_spi_bits(struct spi_device *spi, struct spi_transfer *t)
 420 {
 421         int bits;
 422
 423         bits = t ? t->bits_per_word : 0;
 424         if (!bits)
 425                 bits = spi->bits_per_word;
 426         return bits;
 427 }
 428
 429 static u32 sh_msiof_spi_hz(struct spi_device *spi, struct spi_transfer *t)
 430 {
 431         u32 hz;
 432
 433         hz = t ? t->speed_hz : 0;
 434         if (!hz)
 435                 hz = spi->max_speed_hz;
 436         return hz;
 437 }
 438
 439 static int sh_msiof_spi_setup(struct spi_device *spi)
 440 {
 441         struct device_node      *np = spi->master->dev.of_node;
 442         struct sh_msiof_spi_priv *p = spi_master_get_devdata(spi->master);
 443
 444         if (!np) {
 445                 /*
 446                  * Use spi->controller_data for CS (same strategy as spi_gpio),
 447                  * if any. otherwise let HW control CS
 448                  */
 449                 spi->cs_gpio = (uintptr_t)spi->controller_data;
 450         }
 451
 452         /* Configure pins before deasserting CS */
 453         sh_msiof_spi_set_pin_regs(p, !!(spi->mode & SPI_CPOL),
 454                                   !!(spi->mode & SPI_CPHA),
 455                                   !!(spi->mode & SPI_3WIRE),
 456                                   !!(spi->mode & SPI_LSB_FIRST),
 457                                   !!(spi->mode & SPI_CS_HIGH));
 458
 459         if (spi->cs_gpio >= 0)
 460                 gpio_set_value(spi->cs_gpio, !(spi->mode & SPI_CS_HIGH));
 461
 462         return 0;
 463 }
 464
 465 static int sh_msiof_prepare_message(struct spi_master *master,
 466                                     struct spi_message *msg)
 467 {
 468         struct sh_msiof_spi_priv *p = spi_master_get_devdata(master);
 469         const struct spi_device *spi = msg->spi;
 470
 471         pm_runtime_get_sync(&p->pdev->dev);
 472         clk_enable(p->clk);
 473
 474         /* Configure pins before asserting CS */
 475         sh_msiof_spi_set_pin_regs(p, !!(spi->mode & SPI_CPOL),
 476                                   !!(spi->mode & SPI_CPHA),
 477                                   !!(spi->mode & SPI_3WIRE),
 478                                   !!(spi->mode & SPI_LSB_FIRST),
 479                                   !!(spi->mode & SPI_CS_HIGH));
 480         return 0;
 481 }
 482
 483 static int sh_msiof_unprepare_message(struct spi_master *master,
 484                                       struct spi_message *msg)
 485 {
 486         struct sh_msiof_spi_priv *p = spi_master_get_devdata(master);
 487
 488         clk_disable(p->clk);
 489         pm_runtime_put(&p->pdev->dev);
 490         return 0;
 491 }
 492
 493 static int sh_msiof_spi_txrx_once(struct sh_msiof_spi_priv *p,
 494                                   void (*tx_fifo)(struct sh_msiof_spi_priv *,
 495                                                   const void *, int, int),
 496                                   void (*rx_fifo)(struct sh_msiof_spi_priv *,
 497                                                   void *, int, int),
 498                                   const void *tx_buf, void *rx_buf,
 499                                   int words, int bits)
 500 {
 501         int fifo_shift;
 502         int ret;
 503
 504         /* limit maximum word transfer to rx/tx fifo size */
 505         if (tx_buf)
 506                 words = min_t(int, words, p->tx_fifo_size);
 507         if (rx_buf)
 508                 words = min_t(int, words, p->rx_fifo_size);
 509
 510         /* the fifo contents need shifting */
 511         fifo_shift = 32 - bits;
 512
 513         /* setup msiof transfer mode registers */
 514         sh_msiof_spi_set_mode_regs(p, tx_buf, rx_buf, bits, words);
 515
 516         /* write tx fifo */
 517         if (tx_buf)
 518                 tx_fifo(p, tx_buf, words, fifo_shift);
 519
 520         /* setup clock and rx/tx signals */
 521         ret = sh_msiof_modify_ctr_wait(p, 0, CTR_TSCKE);
 522         if (rx_buf)
 523                 ret = ret ? ret : sh_msiof_modify_ctr_wait(p, 0, CTR_RXE);
 524         ret = ret ? ret : sh_msiof_modify_ctr_wait(p, 0, CTR_TXE);
 525
 526         /* start by setting frame bit */
 527         reinit_completion(&p->done);
 528         ret = ret ? ret : sh_msiof_modify_ctr_wait(p, 0, CTR_TFSE);
 529         if (ret) {
 530                 dev_err(&p->pdev->dev, "failed to start hardware\n");
 531                 goto err;
 532         }
 533
 534         /* wait for tx fifo to be emptied / rx fifo to be filled */
 535         wait_for_completion(&p->done);
 536
 537         /* read rx fifo */
 538         if (rx_buf)
 539                 rx_fifo(p, rx_buf, words, fifo_shift);
 540
 541         /* clear status bits */
 542         sh_msiof_reset_str(p);
 543
 544         /* shut down frame, rx/tx and clock signals */
 545         ret = sh_msiof_modify_ctr_wait(p, CTR_TFSE, 0);
 546         ret = ret ? ret : sh_msiof_modify_ctr_wait(p, CTR_TXE, 0);
 547         if (rx_buf)
 548                 ret = ret ? ret : sh_msiof_modify_ctr_wait(p, CTR_RXE, 0);
 549         ret = ret ? ret : sh_msiof_modify_ctr_wait(p, CTR_TSCKE, 0);
 550         if (ret) {
 551                 dev_err(&p->pdev->dev, "failed to shut down hardware\n");
 552                 goto err;
 553         }
 554
 555         return words;
 556
 557  err:
 558         sh_msiof_write(p, IER, 0);
 559         return ret;
 560 }
 561
 562 static int sh_msiof_transfer_one(struct spi_master *master,
 563                                  struct spi_device *spi,
 564                                  struct spi_transfer *t)
 565 {
 566         struct sh_msiof_spi_priv *p = spi_master_get_devdata(master);
 567         void (*tx_fifo)(struct sh_msiof_spi_priv *, const void *, int, int);
 568         void (*rx_fifo)(struct sh_msiof_spi_priv *, void *, int, int);
 569         int bits;
 570         int bytes_per_word;
 571         int bytes_done;
 572         int words;
 573         int n;
 574         bool swab;
 575
 576         bits = sh_msiof_spi_bits(spi, t);
 577
 578         if (bits <= 8 && t->len > 15 && !(t->len & 3)) {
 579                 bits = 32;
 580                 swab = true;
 581         } else {
 582                 swab = false;
 583         }
 584
 585         /* setup bytes per word and fifo read/write functions */
 586         if (bits <= 8) {
 587                 bytes_per_word = 1;
 588                 tx_fifo = sh_msiof_spi_write_fifo_8;
 589                 rx_fifo = sh_msiof_spi_read_fifo_8;
 590         } else if (bits <= 16) {
 591                 bytes_per_word = 2;
 592                 if ((unsigned long)t->tx_buf & 0x01)
 593                         tx_fifo = sh_msiof_spi_write_fifo_16u;
 594                 else
 595                         tx_fifo = sh_msiof_spi_write_fifo_16;
 596
 597                 if ((unsigned long)t->rx_buf & 0x01)
 598                         rx_fifo = sh_msiof_spi_read_fifo_16u;
 599                 else
 600                         rx_fifo = sh_msiof_spi_read_fifo_16;
 601         } else if (swab) {
 602                 bytes_per_word = 4;
 603                 if ((unsigned long)t->tx_buf & 0x03)
 604                         tx_fifo = sh_msiof_spi_write_fifo_s32u;
 605                 else
 606                         tx_fifo = sh_msiof_spi_write_fifo_s32;
 607
 608                 if ((unsigned long)t->rx_buf & 0x03)
 609                         rx_fifo = sh_msiof_spi_read_fifo_s32u;
 610                 else
 611                         rx_fifo = sh_msiof_spi_read_fifo_s32;
 612         } else {
 613                 bytes_per_word = 4;
 614                 if ((unsigned long)t->tx_buf & 0x03)
 615                         tx_fifo = sh_msiof_spi_write_fifo_32u;
 616                 else
 617                         tx_fifo = sh_msiof_spi_write_fifo_32;
 618
 619                 if ((unsigned long)t->rx_buf & 0x03)
 620                         rx_fifo = sh_msiof_spi_read_fifo_32u;
 621                 else
 622                         rx_fifo = sh_msiof_spi_read_fifo_32;
 623         }
 624
 625         /* setup clocks (clock already enabled in chipselect()) */
 626         sh_msiof_spi_set_clk_regs(p, clk_get_rate(p->clk),
 627                                   sh_msiof_spi_hz(spi, t));
 628
 629         /* transfer in fifo sized chunks */
 630         words = t->len / bytes_per_word;
 631         bytes_done = 0;
 632
 633         while (bytes_done < t->len) {
 634                 void *rx_buf = t->rx_buf ? t->rx_buf + bytes_done : NULL;
 635                 const void *tx_buf = t->tx_buf ? t->tx_buf + bytes_done : NULL;
 636                 n = sh_msiof_spi_txrx_once(p, tx_fifo, rx_fifo,
 637                                            tx_buf,
 638                                            rx_buf,
 639                                            words, bits);
 640                 if (n < 0)
 641                         break;
 642
 643                 bytes_done += n * bytes_per_word;
 644                 words -= n;
 645         }
 646
 647         return 0;
 648 }
 649
 650 static const struct sh_msiof_chipdata sh_data = {
 651         .tx_fifo_size = 64,
 652         .rx_fifo_size = 64,
 653         .master_flags = 0,
 654 };
 655
 656 static const struct sh_msiof_chipdata r8a779x_data = {
 657         .tx_fifo_size = 64,
 658         .rx_fifo_size = 256,
 659         .master_flags = SPI_MASTER_MUST_TX,
 660 };
 661
 662 static const struct of_device_id sh_msiof_match[] = {
 663         { .compatible = "renesas,sh-msiof",        .data = &sh_data },
 664         { .compatible = "renesas,sh-mobile-msiof", .data = &sh_data },
 665         { .compatible = "renesas,msiof-r8a7790",   .data = &r8a779x_data },
 666         { .compatible = "renesas,msiof-r8a7791",   .data = &r8a779x_data },
 667         {},
 668 };
 669 MODULE_DEVICE_TABLE(of, sh_msiof_match);
 670
 671 #ifdef CONFIG_OF
 672 static struct sh_msiof_spi_info *sh_msiof_spi_parse_dt(struct device *dev)
 673 {
 674         struct sh_msiof_spi_info *info;
 675         struct device_node *np = dev->of_node;
 676         u32 num_cs = 1;
 677
 678         info = devm_kzalloc(dev, sizeof(struct sh_msiof_spi_info), GFP_KERNEL);
 679         if (!info) {
 680                 dev_err(dev, "failed to allocate setup data\n");
 681                 return NULL;
 682         }
 683
 684         /* Parse the MSIOF properties */
 685         of_property_read_u32(np, "num-cs", &num_cs);
 686         of_property_read_u32(np, "renesas,tx-fifo-size",
 687                                         &info->tx_fifo_override);
 688         of_property_read_u32(np, "renesas,rx-fifo-size",
 689                                         &info->rx_fifo_override);
 690
 691         info->num_chipselect = num_cs;
 692
 693         return info;
 694 }
 695 #else
 696 static struct sh_msiof_spi_info *sh_msiof_spi_parse_dt(struct device *dev)
 697 {
 698         return NULL;
 699 }
 700 #endif
 701
 702 static int sh_msiof_spi_probe(struct platform_device *pdev)
 703 {
 704         struct resource *r;
 705         struct spi_master *master;
 706         const struct of_device_id *of_id;
 707         struct sh_msiof_spi_priv *p;
 708         int i;
 709         int ret;
 710
 711         master = spi_alloc_master(&pdev->dev, sizeof(struct sh_msiof_spi_priv));
 712         if (master == NULL) {
 713                 dev_err(&pdev->dev, "failed to allocate spi master\n");
 714                 return -ENOMEM;
 715         }
 716
 717         p = spi_master_get_devdata(master);
 718
 719         platform_set_drvdata(pdev, p);
 720
 721         of_id = of_match_device(sh_msiof_match, &pdev->dev);
 722         if (of_id) {
 723                 p->chipdata = of_id->data;
 724                 p->info = sh_msiof_spi_parse_dt(&pdev->dev);
 725         } else {
 726                 p->chipdata = (const void *)pdev->id_entry->driver_data;
 727                 p->info = dev_get_platdata(&pdev->dev);
 728         }
 729
 730         if (!p->info) {
 731                 dev_err(&pdev->dev, "failed to obtain device info\n");
 732                 ret = -ENXIO;
 733                 goto err1;
 734         }
 735
 736         init_completion(&p->done);
 737
 738         p->clk = devm_clk_get(&pdev->dev, NULL);
 739         if (IS_ERR(p->clk)) {
 740                 dev_err(&pdev->dev, "cannot get clock\n");
 741                 ret = PTR_ERR(p->clk);
 742                 goto err1;
 743         }
 744
 745         i = platform_get_irq(pdev, 0);
 746         if (i < 0) {
 747                 dev_err(&pdev->dev, "cannot get platform IRQ\n");
 748                 ret = -ENOENT;
 749                 goto err1;
 750         }
 751
 752         r = platform_get_resource(pdev, IORESOURCE_MEM, 0);
 753         p->mapbase = devm_ioremap_resource(&pdev->dev, r);
 754         if (IS_ERR(p->mapbase)) {
 755                 ret = PTR_ERR(p->mapbase);
 756                 goto err1;
 757         }
 758
 759         ret = devm_request_irq(&pdev->dev, i, sh_msiof_spi_irq, 0,
 760                                dev_name(&pdev->dev), p);
 761         if (ret) {
 762                 dev_err(&pdev->dev, "unable to request irq\n");
 763                 goto err1;
 764         }
 765
 766         ret = clk_prepare(p->clk);
 767         if (ret < 0) {
 768                 dev_err(&pdev->dev, "unable to prepare clock\n");
 769                 goto err1;
 770         }
 771
 772         p->pdev = pdev;
 773         pm_runtime_enable(&pdev->dev);
 774
 775         /* Platform data may override FIFO sizes */
 776         p->tx_fifo_size = p->chipdata->tx_fifo_size;
 777         p->rx_fifo_size = p->chipdata->rx_fifo_size;
 778         if (p->info->tx_fifo_override)
 779                 p->tx_fifo_size = p->info->tx_fifo_override;
 780         if (p->info->rx_fifo_override)
 781                 p->rx_fifo_size = p->info->rx_fifo_override;
 782
 783         /* init master code */
 784         master->mode_bits = SPI_CPOL | SPI_CPHA | SPI_CS_HIGH;
 785         master->mode_bits |= SPI_LSB_FIRST | SPI_3WIRE;
 786         master->flags = p->chipdata->master_flags;
 787         master->bus_num = pdev->id;
 788         master->dev.of_node = pdev->dev.of_node;
 789         master->num_chipselect = p->info->num_chipselect;
 790         master->setup = sh_msiof_spi_setup;
 791         master->prepare_message = sh_msiof_prepare_message;
 792         master->unprepare_message = sh_msiof_unprepare_message;
 793         master->bits_per_word_mask = SPI_BPW_RANGE_MASK(8, 32);
 794         master->transfer_one = sh_msiof_transfer_one;
 795
 796         ret = devm_spi_register_master(&pdev->dev, master);
 797         if (ret < 0) {
 798                 dev_err(&pdev->dev, "spi_register_master error.\n");
 799                 goto err2;
 800         }
 801
 802         return 0;
 803
 804  err2:
 805         pm_runtime_disable(&pdev->dev);
 806         clk_unprepare(p->clk);
 807  err1:
 808         spi_master_put(master);
 809         return ret;
 810 }
 811
 812 static int sh_msiof_spi_remove(struct platform_device *pdev)
 813 {
 814         struct sh_msiof_spi_priv *p = platform_get_drvdata(pdev);
 815
 816         pm_runtime_disable(&pdev->dev);
 817         clk_unprepare(p->clk);
 818         return 0;
 819 }
 820
 821 static struct platform_device_id spi_driver_ids[] = {
 822         { "spi_sh_msiof",       (kernel_ulong_t)&sh_data },
 823         { "spi_r8a7790_msiof",  (kernel_ulong_t)&r8a779x_data },
 824         { "spi_r8a7791_msiof",  (kernel_ulong_t)&r8a779x_data },
 825         {},
 826 };
 827 MODULE_DEVICE_TABLE(platform, spi_driver_ids);
 828
 829 static struct platform_driver sh_msiof_spi_drv = {
 830         .probe          = sh_msiof_spi_probe,
 831         .remove         = sh_msiof_spi_remove,
 832         .id_table       = spi_driver_ids,
 833         .driver         = {
 834                 .name           = "spi_sh_msiof",
 835                 .owner          = THIS_MODULE,
 836                 .of_match_table = of_match_ptr(sh_msiof_match),
 837         },
 838 };
 839 module_platform_driver(sh_msiof_spi_drv);
 840
 841 MODULE_DESCRIPTION("SuperH MSIOF SPI Master Interface Driver");
 842 MODULE_AUTHOR("Magnus Damm");
 843 MODULE_LICENSE("GPL v2");
 844 MODULE_ALIAS("platform:spi_sh_msiof");