drivers/spi/spi-rspi.c

   1 /*
   2  * SH RSPI driver
   3  *
   4  * Copyright (C) 2012, 2013  Renesas Solutions Corp.
   5  * Copyright (C) 2014 Glider bvba
   6  *
   7  * Based on spi-sh.c:
   8  * Copyright (C) 2011 Renesas Solutions Corp.
   9  *
  10  * This program is free software; you can redistribute it and/or modify
  11  * it under the terms of the GNU General Public License as published by
  12  * the Free Software Foundation; version 2 of the License.
  13  *
  14  * This program is distributed in the hope that it will be useful,
  15  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  16  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  17  * GNU General Public License for more details.
  18  *
  19  * You should have received a copy of the GNU General Public License
  20  * along with this program; if not, write to the Free Software
  21  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301  USA
  22  *
  23  */
  24
  25 #include <linux/module.h>
  26 #include <linux/kernel.h>
  27 #include <linux/sched.h>
  28 #include <linux/errno.h>
  29 #include <linux/interrupt.h>
  30 #include <linux/platform_device.h>
  31 #include <linux/io.h>
  32 #include <linux/clk.h>
  33 #include <linux/dmaengine.h>
  34 #include <linux/dma-mapping.h>
  35 #include <linux/of_device.h>
  36 #include <linux/pm_runtime.h>
  37 #include <linux/sh_dma.h>
  38 #include <linux/spi/spi.h>
  39 #include <linux/spi/rspi.h>
  40
  41 #define RSPI_SPCR               0x00    /* Control Register */
  42 #define RSPI_SSLP               0x01    /* Slave Select Polarity Register */
  43 #define RSPI_SPPCR              0x02    /* Pin Control Register */
  44 #define RSPI_SPSR               0x03    /* Status Register */
  45 #define RSPI_SPDR               0x04    /* Data Register */
  46 #define RSPI_SPSCR              0x08    /* Sequence Control Register */
  47 #define RSPI_SPSSR              0x09    /* Sequence Status Register */
  48 #define RSPI_SPBR               0x0a    /* Bit Rate Register */
  49 #define RSPI_SPDCR              0x0b    /* Data Control Register */
  50 #define RSPI_SPCKD              0x0c    /* Clock Delay Register */
  51 #define RSPI_SSLND              0x0d    /* Slave Select Negation Delay Register */
  52 #define RSPI_SPND               0x0e    /* Next-Access Delay Register */
  53 #define RSPI_SPCR2              0x0f    /* Control Register 2 (SH only) */
  54 #define RSPI_SPCMD0             0x10    /* Command Register 0 */
  55 #define RSPI_SPCMD1             0x12    /* Command Register 1 */
  56 #define RSPI_SPCMD2             0x14    /* Command Register 2 */
  57 #define RSPI_SPCMD3             0x16    /* Command Register 3 */
  58 #define RSPI_SPCMD4             0x18    /* Command Register 4 */
  59 #define RSPI_SPCMD5             0x1a    /* Command Register 5 */
  60 #define RSPI_SPCMD6             0x1c    /* Command Register 6 */
  61 #define RSPI_SPCMD7             0x1e    /* Command Register 7 */
  62 #define RSPI_SPCMD(i)           (RSPI_SPCMD0 + (i) * 2)
  63 #define RSPI_NUM_SPCMD          8
  64 #define RSPI_RZ_NUM_SPCMD       4
  65 #define QSPI_NUM_SPCMD          4
  66
  67 /* RSPI on RZ only */
  68 #define RSPI_SPBFCR             0x20    /* Buffer Control Register */
  69 #define RSPI_SPBFDR             0x22    /* Buffer Data Count Setting Register */
  70
  71 /* QSPI only */
  72 #define QSPI_SPBFCR             0x18    /* Buffer Control Register */
  73 #define QSPI_SPBDCR             0x1a    /* Buffer Data Count Register */
  74 #define QSPI_SPBMUL0            0x1c    /* Transfer Data Length Multiplier Setting Register 0 */
  75 #define QSPI_SPBMUL1            0x20    /* Transfer Data Length Multiplier Setting Register 1 */
  76 #define QSPI_SPBMUL2            0x24    /* Transfer Data Length Multiplier Setting Register 2 */
  77 #define QSPI_SPBMUL3            0x28    /* Transfer Data Length Multiplier Setting Register 3 */
  78 #define QSPI_SPBMUL(i)          (QSPI_SPBMUL0 + (i) * 4)
  79
  80 /* SPCR - Control Register */
  81 #define SPCR_SPRIE              0x80    /* Receive Interrupt Enable */
  82 #define SPCR_SPE                0x40    /* Function Enable */
  83 #define SPCR_SPTIE              0x20    /* Transmit Interrupt Enable */
  84 #define SPCR_SPEIE              0x10    /* Error Interrupt Enable */
  85 #define SPCR_MSTR               0x08    /* Master/Slave Mode Select */
  86 #define SPCR_MODFEN             0x04    /* Mode Fault Error Detection Enable */
  87 /* RSPI on SH only */
  88 #define SPCR_TXMD               0x02    /* TX Only Mode (vs. Full Duplex) */
  89 #define SPCR_SPMS               0x01    /* 3-wire Mode (vs. 4-wire) */
  90 /* QSPI on R-Car M2 only */
  91 #define SPCR_WSWAP              0x02    /* Word Swap of read-data for DMAC */
  92 #define SPCR_BSWAP              0x01    /* Byte Swap of read-data for DMAC */
  93
  94 /* SSLP - Slave Select Polarity Register */
  95 #define SSLP_SSL1P              0x02    /* SSL1 Signal Polarity Setting */
  96 #define SSLP_SSL0P              0x01    /* SSL0 Signal Polarity Setting */
  97
  98 /* SPPCR - Pin Control Register */
  99 #define SPPCR_MOIFE             0x20    /* MOSI Idle Value Fixing Enable */
 100 #define SPPCR_MOIFV             0x10    /* MOSI Idle Fixed Value */
 101 #define SPPCR_SPOM              0x04
 102 #define SPPCR_SPLP2             0x02    /* Loopback Mode 2 (non-inverting) */
 103 #define SPPCR_SPLP              0x01    /* Loopback Mode (inverting) */
 104
 105 #define SPPCR_IO3FV             0x04    /* Single-/Dual-SPI Mode IO3 Output Fixed Value */
 106 #define SPPCR_IO2FV             0x04    /* Single-/Dual-SPI Mode IO2 Output Fixed Value */
 107
 108 /* SPSR - Status Register */
 109 #define SPSR_SPRF               0x80    /* Receive Buffer Full Flag */
 110 #define SPSR_TEND               0x40    /* Transmit End */
 111 #define SPSR_SPTEF              0x20    /* Transmit Buffer Empty Flag */
 112 #define SPSR_PERF               0x08    /* Parity Error Flag */
 113 #define SPSR_MODF               0x04    /* Mode Fault Error Flag */
 114 #define SPSR_IDLNF              0x02    /* RSPI Idle Flag */
 115 #define SPSR_OVRF               0x01    /* Overrun Error Flag (RSPI only) */
 116
 117 /* SPSCR - Sequence Control Register */
 118 #define SPSCR_SPSLN_MASK        0x07    /* Sequence Length Specification */
 119
 120 /* SPSSR - Sequence Status Register */
 121 #define SPSSR_SPECM_MASK        0x70    /* Command Error Mask */
 122 #define SPSSR_SPCP_MASK         0x07    /* Command Pointer Mask */
 123
 124 /* SPDCR - Data Control Register */
 125 #define SPDCR_TXDMY             0x80    /* Dummy Data Transmission Enable */
 126 #define SPDCR_SPLW1             0x40    /* Access Width Specification (RZ) */
 127 #define SPDCR_SPLW0             0x20    /* Access Width Specification (RZ) */
 128 #define SPDCR_SPLLWORD          (SPDCR_SPLW1 | SPDCR_SPLW0)
 129 #define SPDCR_SPLWORD           SPDCR_SPLW1
 130 #define SPDCR_SPLBYTE           SPDCR_SPLW0
 131 #define SPDCR_SPLW              0x20    /* Access Width Specification (SH) */
 132 #define SPDCR_SPRDTD            0x10    /* Receive Transmit Data Select (SH) */
 133 #define SPDCR_SLSEL1            0x08
 134 #define SPDCR_SLSEL0            0x04
 135 #define SPDCR_SLSEL_MASK        0x0c    /* SSL1 Output Select (SH) */
 136 #define SPDCR_SPFC1             0x02
 137 #define SPDCR_SPFC0             0x01
 138 #define SPDCR_SPFC_MASK         0x03    /* Frame Count Setting (1-4) (SH) */
 139
 140 /* SPCKD - Clock Delay Register */
 141 #define SPCKD_SCKDL_MASK        0x07    /* Clock Delay Setting (1-8) */
 142
 143 /* SSLND - Slave Select Negation Delay Register */
 144 #define SSLND_SLNDL_MASK        0x07    /* SSL Negation Delay Setting (1-8) */
 145
 146 /* SPND - Next-Access Delay Register */
 147 #define SPND_SPNDL_MASK         0x07    /* Next-Access Delay Setting (1-8) */
 148
 149 /* SPCR2 - Control Register 2 */
 150 #define SPCR2_PTE               0x08    /* Parity Self-Test Enable */
 151 #define SPCR2_SPIE              0x04    /* Idle Interrupt Enable */
 152 #define SPCR2_SPOE              0x02    /* Odd Parity Enable (vs. Even) */
 153 #define SPCR2_SPPE              0x01    /* Parity Enable */
 154
 155 /* SPCMDn - Command Registers */
 156 #define SPCMD_SCKDEN            0x8000  /* Clock Delay Setting Enable */
 157 #define SPCMD_SLNDEN            0x4000  /* SSL Negation Delay Setting Enable */
 158 #define SPCMD_SPNDEN            0x2000  /* Next-Access Delay Enable */
 159 #define SPCMD_LSBF              0x1000  /* LSB First */
 160 #define SPCMD_SPB_MASK          0x0f00  /* Data Length Setting */
 161 #define SPCMD_SPB_8_TO_16(bit)  (((bit - 1) << 8) & SPCMD_SPB_MASK)
 162 #define SPCMD_SPB_8BIT          0x0000  /* QSPI only */
 163 #define SPCMD_SPB_16BIT         0x0100
 164 #define SPCMD_SPB_20BIT         0x0000
 165 #define SPCMD_SPB_24BIT         0x0100
 166 #define SPCMD_SPB_32BIT         0x0200
 167 #define SPCMD_SSLKP             0x0080  /* SSL Signal Level Keeping */
 168 #define SPCMD_SPIMOD_MASK       0x0060  /* SPI Operating Mode (QSPI only) */
 169 #define SPCMD_SPIMOD1           0x0040
 170 #define SPCMD_SPIMOD0           0x0020
 171 #define SPCMD_SPIMOD_SINGLE     0
 172 #define SPCMD_SPIMOD_DUAL       SPCMD_SPIMOD0
 173 #define SPCMD_SPIMOD_QUAD       SPCMD_SPIMOD1
 174 #define SPCMD_SPRW              0x0010  /* SPI Read/Write Access (Dual/Quad) */
 175 #define SPCMD_SSLA_MASK         0x0030  /* SSL Assert Signal Setting (RSPI) */
 176 #define SPCMD_BRDV_MASK         0x000c  /* Bit Rate Division Setting */
 177 #define SPCMD_CPOL              0x0002  /* Clock Polarity Setting */
 178 #define SPCMD_CPHA              0x0001  /* Clock Phase Setting */
 179
 180 /* SPBFCR - Buffer Control Register */
 181 #define SPBFCR_TXRST            0x80    /* Transmit Buffer Data Reset */
 182 #define SPBFCR_RXRST            0x40    /* Receive Buffer Data Reset */
 183 #define SPBFCR_TXTRG_MASK       0x30    /* Transmit Buffer Data Triggering Number */
 184 #define SPBFCR_RXTRG_MASK       0x07    /* Receive Buffer Data Triggering Number */
 185
 186 #define DUMMY_DATA              0x00
 187
 188 struct rspi_data {
 189         void __iomem *addr;
 190         u32 max_speed_hz;
 191         struct spi_master *master;
 192         wait_queue_head_t wait;
 193         struct clk *clk;
 194         u16 spcmd;
 195         u8 spsr;
 196         u8 sppcr;
 197         int rx_irq, tx_irq;
 198         const struct spi_ops *ops;
 199
 200         /* for dmaengine */
 201         struct dma_chan *chan_tx;
 202         struct dma_chan *chan_rx;
 203
 204         unsigned dma_width_16bit:1;
 205         unsigned dma_callbacked:1;
 206         unsigned byte_access:1;
 207 };
 208
 209 static void rspi_write8(const struct rspi_data *rspi, u8 data, u16 offset)
 210 {
 211         iowrite8(data, rspi->addr + offset);
 212 }
 213
 214 static void rspi_write16(const struct rspi_data *rspi, u16 data, u16 offset)
 215 {
 216         iowrite16(data, rspi->addr + offset);
 217 }
 218
 219 static void rspi_write32(const struct rspi_data *rspi, u32 data, u16 offset)
 220 {
 221         iowrite32(data, rspi->addr + offset);
 222 }
 223
 224 static u8 rspi_read8(const struct rspi_data *rspi, u16 offset)
 225 {
 226         return ioread8(rspi->addr + offset);
 227 }
 228
 229 static u16 rspi_read16(const struct rspi_data *rspi, u16 offset)
 230 {
 231         return ioread16(rspi->addr + offset);
 232 }
 233
 234 static void rspi_write_data(const struct rspi_data *rspi, u16 data)
 235 {
 236         if (rspi->byte_access)
 237                 rspi_write8(rspi, data, RSPI_SPDR);
 238         else /* 16 bit */
 239                 rspi_write16(rspi, data, RSPI_SPDR);
 240 }
 241
 242 static u16 rspi_read_data(const struct rspi_data *rspi)
 243 {
 244         if (rspi->byte_access)
 245                 return rspi_read8(rspi, RSPI_SPDR);
 246         else /* 16 bit */
 247                 return rspi_read16(rspi, RSPI_SPDR);
 248 }
 249
 250 /* optional functions */
 251 struct spi_ops {
 252         int (*set_config_register)(struct rspi_data *rspi, int access_size);
 253         int (*transfer_one)(struct spi_master *master, struct spi_device *spi,
 254                             struct spi_transfer *xfer);
 255         u16 mode_bits;
 256 };
 257
 258 /*
 259  * functions for RSPI on legacy SH
 260  */
 261 static int rspi_set_config_register(struct rspi_data *rspi, int access_size)
 262 {
 263         int spbr;
 264
 265         /* Sets output mode, MOSI signal, and (optionally) loopback */
 266         rspi_write8(rspi, rspi->sppcr, RSPI_SPPCR);
 267
 268         /* Sets transfer bit rate */
 269         spbr = DIV_ROUND_UP(clk_get_rate(rspi->clk),
 270                             2 * rspi->max_speed_hz) - 1;
 271         rspi_write8(rspi, clamp(spbr, 0, 255), RSPI_SPBR);
 272
 273         /* Disable dummy transmission, set 16-bit word access, 1 frame */
 274         rspi_write8(rspi, 0, RSPI_SPDCR);
 275         rspi->byte_access = 0;
 276
 277         /* Sets RSPCK, SSL, next-access delay value */
 278         rspi_write8(rspi, 0x00, RSPI_SPCKD);
 279         rspi_write8(rspi, 0x00, RSPI_SSLND);
 280         rspi_write8(rspi, 0x00, RSPI_SPND);
 281
 282         /* Sets parity, interrupt mask */
 283         rspi_write8(rspi, 0x00, RSPI_SPCR2);
 284
 285         /* Sets SPCMD */
 286         rspi->spcmd |= SPCMD_SPB_8_TO_16(access_size);
 287         rspi_write16(rspi, rspi->spcmd, RSPI_SPCMD0);
 288
 289         /* Sets RSPI mode */
 290         rspi_write8(rspi, SPCR_MSTR, RSPI_SPCR);
 291
 292         return 0;
 293 }
 294
 295 /*
 296  * functions for RSPI on RZ
 297  */
 298 static int rspi_rz_set_config_register(struct rspi_data *rspi, int access_size)
 299 {
 300         int spbr;
 301
 302         /* Sets output mode, MOSI signal, and (optionally) loopback */
 303         rspi_write8(rspi, rspi->sppcr, RSPI_SPPCR);
 304
 305         /* Sets transfer bit rate */
 306         spbr = DIV_ROUND_UP(clk_get_rate(rspi->clk),
 307                             2 * rspi->max_speed_hz) - 1;
 308         rspi_write8(rspi, clamp(spbr, 0, 255), RSPI_SPBR);
 309
 310         /* Disable dummy transmission, set byte access */
 311         rspi_write8(rspi, SPDCR_SPLBYTE, RSPI_SPDCR);
 312         rspi->byte_access = 1;
 313
 314         /* Sets RSPCK, SSL, next-access delay value */
 315         rspi_write8(rspi, 0x00, RSPI_SPCKD);
 316         rspi_write8(rspi, 0x00, RSPI_SSLND);
 317         rspi_write8(rspi, 0x00, RSPI_SPND);
 318
 319         /* Sets SPCMD */
 320         rspi->spcmd |= SPCMD_SPB_8_TO_16(access_size);
 321         rspi_write16(rspi, rspi->spcmd, RSPI_SPCMD0);
 322
 323         /* Sets RSPI mode */
 324         rspi_write8(rspi, SPCR_MSTR, RSPI_SPCR);
 325
 326         return 0;
 327 }
 328
 329 /*
 330  * functions for QSPI
 331  */
 332 static int qspi_set_config_register(struct rspi_data *rspi, int access_size)
 333 {
 334         int spbr;
 335
 336         /* Sets output mode, MOSI signal, and (optionally) loopback */
 337         rspi_write8(rspi, rspi->sppcr, RSPI_SPPCR);
 338
 339         /* Sets transfer bit rate */
 340         spbr = DIV_ROUND_UP(clk_get_rate(rspi->clk), 2 * rspi->max_speed_hz);
 341         rspi_write8(rspi, clamp(spbr, 0, 255), RSPI_SPBR);
 342
 343         /* Disable dummy transmission, set byte access */
 344         rspi_write8(rspi, 0, RSPI_SPDCR);
 345         rspi->byte_access = 1;
 346
 347         /* Sets RSPCK, SSL, next-access delay value */
 348         rspi_write8(rspi, 0x00, RSPI_SPCKD);
 349         rspi_write8(rspi, 0x00, RSPI_SSLND);
 350         rspi_write8(rspi, 0x00, RSPI_SPND);
 351
 352         /* Data Length Setting */
 353         if (access_size == 8)
 354                 rspi->spcmd |= SPCMD_SPB_8BIT;
 355         else if (access_size == 16)
 356                 rspi->spcmd |= SPCMD_SPB_16BIT;
 357         else
 358                 rspi->spcmd |= SPCMD_SPB_32BIT;
 359
 360         rspi->spcmd |= SPCMD_SCKDEN | SPCMD_SLNDEN | SPCMD_SPNDEN;
 361
 362         /* Resets transfer data length */
 363         rspi_write32(rspi, 0, QSPI_SPBMUL0);
 364
 365         /* Resets transmit and receive buffer */
 366         rspi_write8(rspi, SPBFCR_TXRST | SPBFCR_RXRST, QSPI_SPBFCR);
 367         /* Sets buffer to allow normal operation */
 368         rspi_write8(rspi, 0x00, QSPI_SPBFCR);
 369
 370         /* Sets SPCMD */
 371         rspi_write16(rspi, rspi->spcmd, RSPI_SPCMD0);
 372
 373         /* Enables SPI function in master mode */
 374         rspi_write8(rspi, SPCR_SPE | SPCR_MSTR, RSPI_SPCR);
 375
 376         return 0;
 377 }
 378
 379 #define set_config_register(spi, n) spi->ops->set_config_register(spi, n)
 380
 381 static void rspi_enable_irq(const struct rspi_data *rspi, u8 enable)
 382 {
 383         rspi_write8(rspi, rspi_read8(rspi, RSPI_SPCR) | enable, RSPI_SPCR);
 384 }
 385
 386 static void rspi_disable_irq(const struct rspi_data *rspi, u8 disable)
 387 {
 388         rspi_write8(rspi, rspi_read8(rspi, RSPI_SPCR) & ~disable, RSPI_SPCR);
 389 }
 390
 391 static int rspi_wait_for_interrupt(struct rspi_data *rspi, u8 wait_mask,
 392                                    u8 enable_bit)
 393 {
 394         int ret;
 395
 396         rspi->spsr = rspi_read8(rspi, RSPI_SPSR);
 397         if (rspi->spsr & wait_mask)
 398                 return 0;
 399
 400         rspi_enable_irq(rspi, enable_bit);
 401         ret = wait_event_timeout(rspi->wait, rspi->spsr & wait_mask, HZ);
 402         if (ret == 0 && !(rspi->spsr & wait_mask))
 403                 return -ETIMEDOUT;
 404
 405         return 0;
 406 }
 407
 408 static int rspi_data_out(struct rspi_data *rspi, u8 data)
 409 {
 410         if (rspi_wait_for_interrupt(rspi, SPSR_SPTEF, SPCR_SPTIE) < 0) {
 411                 dev_err(&rspi->master->dev, "transmit timeout\n");
 412                 return -ETIMEDOUT;
 413         }
 414         rspi_write_data(rspi, data);
 415         return 0;
 416 }
 417
 418 static int rspi_data_in(struct rspi_data *rspi)
 419 {
 420         u8 data;
 421
 422         if (rspi_wait_for_interrupt(rspi, SPSR_SPRF, SPCR_SPRIE) < 0) {
 423                 dev_err(&rspi->master->dev, "receive timeout\n");
 424                 return -ETIMEDOUT;
 425         }
 426         data = rspi_read_data(rspi);
 427         return data;
 428 }
 429
 430 static int rspi_data_out_in(struct rspi_data *rspi, u8 data)
 431 {
 432         int ret;
 433
 434         ret = rspi_data_out(rspi, data);
 435         if (ret < 0)
 436                 return ret;
 437
 438         return rspi_data_in(rspi);
 439 }
 440
 441 static void rspi_dma_complete(void *arg)
 442 {
 443         struct rspi_data *rspi = arg;
 444
 445         rspi->dma_callbacked = 1;
 446         wake_up_interruptible(&rspi->wait);
 447 }
 448
 449 static int rspi_dma_map_sg(struct scatterlist *sg, const void *buf,
 450                            unsigned len, struct dma_chan *chan,
 451                            enum dma_transfer_direction dir)
 452 {
 453         sg_init_table(sg, 1);
 454         sg_set_buf(sg, buf, len);
 455         sg_dma_len(sg) = len;
 456         return dma_map_sg(chan->device->dev, sg, 1, dir);
 457 }
 458
 459 static void rspi_dma_unmap_sg(struct scatterlist *sg, struct dma_chan *chan,
 460                               enum dma_transfer_direction dir)
 461 {
 462         dma_unmap_sg(chan->device->dev, sg, 1, dir);
 463 }
 464
 465 static void rspi_memory_to_8bit(void *buf, const void *data, unsigned len)
 466 {
 467         u16 *dst = buf;
 468         const u8 *src = data;
 469
 470         while (len) {
 471                 *dst++ = (u16)(*src++);
 472                 len--;
 473         }
 474 }
 475
 476 static void rspi_memory_from_8bit(void *buf, const void *data, unsigned len)
 477 {
 478         u8 *dst = buf;
 479         const u16 *src = data;
 480
 481         while (len) {
 482                 *dst++ = (u8)*src++;
 483                 len--;
 484         }
 485 }
 486
 487 static int rspi_send_dma(struct rspi_data *rspi, struct spi_transfer *t)
 488 {
 489         struct scatterlist sg;
 490         const void *buf = NULL;
 491         struct dma_async_tx_descriptor *desc;
 492         unsigned int len;
 493         int ret = 0;
 494
 495         if (rspi->dma_width_16bit) {
 496                 void *tmp;
 497                 /*
 498                  * If DMAC bus width is 16-bit, the driver allocates a dummy
 499                  * buffer. And, the driver converts original data into the
 500                  * DMAC data as the following format:
 501                  *  original data: 1st byte, 2nd byte ...
 502                  *  DMAC data:     1st byte, dummy, 2nd byte, dummy ...
 503                  */
 504                 len = t->len * 2;
 505                 tmp = kmalloc(len, GFP_KERNEL);
 506                 if (!tmp)
 507                         return -ENOMEM;
 508                 rspi_memory_to_8bit(tmp, t->tx_buf, t->len);
 509                 buf = tmp;
 510         } else {
 511                 len = t->len;
 512                 buf = t->tx_buf;
 513         }
 514
 515         if (!rspi_dma_map_sg(&sg, buf, len, rspi->chan_tx, DMA_TO_DEVICE)) {
 516                 ret = -EFAULT;
 517                 goto end_nomap;
 518         }
 519         desc = dmaengine_prep_slave_sg(rspi->chan_tx, &sg, 1, DMA_TO_DEVICE,
 520                                        DMA_PREP_INTERRUPT | DMA_CTRL_ACK);
 521         if (!desc) {
 522                 ret = -EIO;
 523                 goto end;
 524         }
 525
 526         /*
 527          * DMAC needs SPTIE, but if SPTIE is set, this IRQ routine will be
 528          * called. So, this driver disables the IRQ while DMA transfer.
 529          */
 530         disable_irq(rspi->tx_irq);
 531
 532         rspi_write8(rspi, rspi_read8(rspi, RSPI_SPCR) | SPCR_TXMD, RSPI_SPCR);
 533         rspi_enable_irq(rspi, SPCR_SPTIE);
 534         rspi->dma_callbacked = 0;
 535
 536         desc->callback = rspi_dma_complete;
 537         desc->callback_param = rspi;
 538         dmaengine_submit(desc);
 539         dma_async_issue_pending(rspi->chan_tx);
 540
 541         ret = wait_event_interruptible_timeout(rspi->wait,
 542                                                rspi->dma_callbacked, HZ);
 543         if (ret > 0 && rspi->dma_callbacked)
 544                 ret = 0;
 545         else if (!ret)
 546                 ret = -ETIMEDOUT;
 547         rspi_disable_irq(rspi, SPCR_SPTIE);
 548
 549         enable_irq(rspi->tx_irq);
 550
 551 end:
 552         rspi_dma_unmap_sg(&sg, rspi->chan_tx, DMA_TO_DEVICE);
 553 end_nomap:
 554         if (rspi->dma_width_16bit)
 555                 kfree(buf);
 556
 557         return ret;
 558 }
 559
 560 static void rspi_receive_init(const struct rspi_data *rspi)
 561 {
 562         u8 spsr;
 563
 564         spsr = rspi_read8(rspi, RSPI_SPSR);
 565         if (spsr & SPSR_SPRF)
 566                 rspi_read_data(rspi);   /* dummy read */
 567         if (spsr & SPSR_OVRF)
 568                 rspi_write8(rspi, rspi_read8(rspi, RSPI_SPSR) & ~SPSR_OVRF,
 569                             RSPI_SPSR);
 570 }
 571
 572 static void rspi_rz_receive_init(const struct rspi_data *rspi)
 573 {
 574         rspi_receive_init(rspi);
 575         rspi_write8(rspi, SPBFCR_TXRST | SPBFCR_RXRST, RSPI_SPBFCR);
 576         rspi_write8(rspi, 0, RSPI_SPBFCR);
 577 }
 578
 579 static void qspi_receive_init(const struct rspi_data *rspi)
 580 {
 581         u8 spsr;
 582
 583         spsr = rspi_read8(rspi, RSPI_SPSR);
 584         if (spsr & SPSR_SPRF)
 585                 rspi_read_data(rspi);   /* dummy read */
 586         rspi_write8(rspi, SPBFCR_TXRST | SPBFCR_RXRST, QSPI_SPBFCR);
 587         rspi_write8(rspi, 0, QSPI_SPBFCR);
 588 }
 589
 590 static int rspi_receive_dma(struct rspi_data *rspi, struct spi_transfer *t)
 591 {
 592         struct scatterlist sg, sg_dummy;
 593         void *dummy = NULL, *rx_buf = NULL;
 594         struct dma_async_tx_descriptor *desc, *desc_dummy;
 595         unsigned int len;
 596         int ret = 0;
 597
 598         if (rspi->dma_width_16bit) {
 599                 /*
 600                  * If DMAC bus width is 16-bit, the driver allocates a dummy
 601                  * buffer. And, finally the driver converts the DMAC data into
 602                  * actual data as the following format:
 603                  *  DMAC data:   1st byte, dummy, 2nd byte, dummy ...
 604                  *  actual data: 1st byte, 2nd byte ...
 605                  */
 606                 len = t->len * 2;
 607                 rx_buf = kmalloc(len, GFP_KERNEL);
 608                 if (!rx_buf)
 609                         return -ENOMEM;
 610          } else {
 611                 len = t->len;
 612                 rx_buf = t->rx_buf;
 613         }
 614
 615         /* prepare dummy transfer to generate SPI clocks */
 616         dummy = kzalloc(len, GFP_KERNEL);
 617         if (!dummy) {
 618                 ret = -ENOMEM;
 619                 goto end_nomap;
 620         }
 621         if (!rspi_dma_map_sg(&sg_dummy, dummy, len, rspi->chan_tx,
 622                              DMA_TO_DEVICE)) {
 623                 ret = -EFAULT;
 624                 goto end_nomap;
 625         }
 626         desc_dummy = dmaengine_prep_slave_sg(rspi->chan_tx, &sg_dummy, 1,
 627                         DMA_TO_DEVICE, DMA_PREP_INTERRUPT | DMA_CTRL_ACK);
 628         if (!desc_dummy) {
 629                 ret = -EIO;
 630                 goto end_dummy_mapped;
 631         }
 632
 633         /* prepare receive transfer */
 634         if (!rspi_dma_map_sg(&sg, rx_buf, len, rspi->chan_rx,
 635                              DMA_FROM_DEVICE)) {
 636                 ret = -EFAULT;
 637                 goto end_dummy_mapped;
 638
 639         }
 640         desc = dmaengine_prep_slave_sg(rspi->chan_rx, &sg, 1, DMA_FROM_DEVICE,
 641                                        DMA_PREP_INTERRUPT | DMA_CTRL_ACK);
 642         if (!desc) {
 643                 ret = -EIO;
 644                 goto end;
 645         }
 646
 647         rspi_receive_init(rspi);
 648
 649         /*
 650          * DMAC needs SPTIE, but if SPTIE is set, this IRQ routine will be
 651          * called. So, this driver disables the IRQ while DMA transfer.
 652          */
 653         disable_irq(rspi->tx_irq);
 654         if (rspi->rx_irq != rspi->tx_irq)
 655                 disable_irq(rspi->rx_irq);
 656
 657         rspi_write8(rspi, rspi_read8(rspi, RSPI_SPCR) & ~SPCR_TXMD, RSPI_SPCR);
 658         rspi_enable_irq(rspi, SPCR_SPTIE | SPCR_SPRIE);
 659         rspi->dma_callbacked = 0;
 660
 661         desc->callback = rspi_dma_complete;
 662         desc->callback_param = rspi;
 663         dmaengine_submit(desc);
 664         dma_async_issue_pending(rspi->chan_rx);
 665
 666         desc_dummy->callback = NULL;    /* No callback */
 667         dmaengine_submit(desc_dummy);
 668         dma_async_issue_pending(rspi->chan_tx);
 669
 670         ret = wait_event_interruptible_timeout(rspi->wait,
 671                                                rspi->dma_callbacked, HZ);
 672         if (ret > 0 && rspi->dma_callbacked)
 673                 ret = 0;
 674         else if (!ret)
 675                 ret = -ETIMEDOUT;
 676         rspi_disable_irq(rspi, SPCR_SPTIE | SPCR_SPRIE);
 677
 678         enable_irq(rspi->tx_irq);
 679         if (rspi->rx_irq != rspi->tx_irq)
 680                 enable_irq(rspi->rx_irq);
 681
 682 end:
 683         rspi_dma_unmap_sg(&sg, rspi->chan_rx, DMA_FROM_DEVICE);
 684 end_dummy_mapped:
 685         rspi_dma_unmap_sg(&sg_dummy, rspi->chan_tx, DMA_TO_DEVICE);
 686 end_nomap:
 687         if (rspi->dma_width_16bit) {
 688                 if (!ret)
 689                         rspi_memory_from_8bit(t->rx_buf, rx_buf, t->len);
 690                 kfree(rx_buf);
 691         }
 692         kfree(dummy);
 693
 694         return ret;
 695 }
 696
 697 static int rspi_is_dma(const struct rspi_data *rspi, struct spi_transfer *t)
 698 {
 699         if (t->tx_buf && rspi->chan_tx)
 700                 return 1;
 701         /* If the module receives data by DMAC, it also needs TX DMAC */
 702         if (t->rx_buf && rspi->chan_tx && rspi->chan_rx)
 703                 return 1;
 704
 705         return 0;
 706 }
 707
 708 static int rspi_transfer_out_in(struct rspi_data *rspi,
 709                                 struct spi_transfer *xfer)
 710 {
 711         int remain = xfer->len, ret;
 712         const u8 *tx_buf = xfer->tx_buf;
 713         u8 *rx_buf = xfer->rx_buf;
 714         u8 spcr, data;
 715
 716         rspi_receive_init(rspi);
 717
 718         spcr = rspi_read8(rspi, RSPI_SPCR);
 719         if (rx_buf)
 720                 spcr &= ~SPCR_TXMD;
 721         else
 722                 spcr |= SPCR_TXMD;
 723         rspi_write8(rspi, spcr, RSPI_SPCR);
 724
 725         while (remain > 0) {
 726                 data = tx_buf ? *tx_buf++ : DUMMY_DATA;
 727                 ret = rspi_data_out(rspi, data);
 728                 if (ret < 0)
 729                         return ret;
 730                 if (rx_buf) {
 731                         ret = rspi_data_in(rspi);
 732                         if (ret < 0)
 733                                 return ret;
 734                         *rx_buf++ = ret;
 735                 }
 736                 remain--;
 737         }
 738
 739         /* Wait for the last transmission */
 740         rspi_wait_for_interrupt(rspi, SPSR_SPTEF, SPCR_SPTIE);
 741
 742         return 0;
 743 }
 744
 745 static int rspi_transfer_one(struct spi_master *master, struct spi_device *spi,
 746                              struct spi_transfer *xfer)
 747 {
 748         struct rspi_data *rspi = spi_master_get_devdata(master);
 749         int ret;
 750
 751         if (!rspi_is_dma(rspi, xfer))
 752                 return rspi_transfer_out_in(rspi, xfer);
 753
 754         if (xfer->tx_buf) {
 755                 ret = rspi_send_dma(rspi, xfer);
 756                 if (ret < 0)
 757                         return ret;
 758         }
 759         if (xfer->rx_buf)
 760                 return rspi_receive_dma(rspi, xfer);
 761
 762         return 0;
 763 }
 764
 765 static int rspi_rz_transfer_out_in(struct rspi_data *rspi,
 766                                    struct spi_transfer *xfer)
 767 {
 768         int remain = xfer->len, ret;
 769         const u8 *tx_buf = xfer->tx_buf;
 770         u8 *rx_buf = xfer->rx_buf;
 771         u8 data;
 772
 773         rspi_rz_receive_init(rspi);
 774
 775         while (remain > 0) {
 776                 data = tx_buf ? *tx_buf++ : DUMMY_DATA;
 777                 ret = rspi_data_out_in(rspi, data);
 778                 if (ret < 0)
 779                         return ret;
 780                 if (rx_buf)
 781                         *rx_buf++ = ret;
 782                 remain--;
 783         }
 784
 785         /* Wait for the last transmission */
 786         rspi_wait_for_interrupt(rspi, SPSR_SPTEF, SPCR_SPTIE);
 787
 788         return 0;
 789 }
 790
 791 static int rspi_rz_transfer_one(struct spi_master *master,
 792                                 struct spi_device *spi,
 793                                 struct spi_transfer *xfer)
 794 {
 795         struct rspi_data *rspi = spi_master_get_devdata(master);
 796
 797         return rspi_rz_transfer_out_in(rspi, xfer);
 798 }
 799
 800 static int qspi_transfer_out_in(struct rspi_data *rspi,
 801                                 struct spi_transfer *xfer)
 802 {
 803         int remain = xfer->len, ret;
 804         const u8 *tx_buf = xfer->tx_buf;
 805         u8 *rx_buf = xfer->rx_buf;
 806         u8 data;
 807
 808         qspi_receive_init(rspi);
 809
 810         while (remain > 0) {
 811                 data = tx_buf ? *tx_buf++ : DUMMY_DATA;
 812                 ret = rspi_data_out_in(rspi, data);
 813                 if (ret < 0)
 814                         return ret;
 815                 if (rx_buf)
 816                         *rx_buf++ = ret;
 817                 remain--;
 818         }
 819
 820         /* Wait for the last transmission */
 821         rspi_wait_for_interrupt(rspi, SPSR_SPTEF, SPCR_SPTIE);
 822
 823         return 0;
 824 }
 825
 826 static int qspi_transfer_out(struct rspi_data *rspi, struct spi_transfer *xfer)
 827 {
 828         const u8 *buf = xfer->tx_buf;
 829         unsigned int i;
 830         int ret;
 831
 832         for (i = 0; i < xfer->len; i++) {
 833                 ret = rspi_data_out(rspi, *buf++);
 834                 if (ret < 0)
 835                         return ret;
 836         }
 837
 838         /* Wait for the last transmission */
 839         rspi_wait_for_interrupt(rspi, SPSR_SPTEF, SPCR_SPTIE);
 840
 841         return 0;
 842 }
 843
 844 static int qspi_transfer_in(struct rspi_data *rspi, struct spi_transfer *xfer)
 845 {
 846         u8 *buf = xfer->rx_buf;
 847         unsigned int i;
 848         int ret;
 849
 850         for (i = 0; i < xfer->len; i++) {
 851                 ret = rspi_data_in(rspi);
 852                 if (ret < 0)
 853                         return ret;
 854                 *buf++ = ret;
 855         }
 856
 857         return 0;
 858 }
 859
 860 static int qspi_transfer_one(struct spi_master *master, struct spi_device *spi,
 861                              struct spi_transfer *xfer)
 862 {
 863         struct rspi_data *rspi = spi_master_get_devdata(master);
 864
 865         if (spi->mode & SPI_LOOP) {
 866                 return qspi_transfer_out_in(rspi, xfer);
 867         } else if (xfer->tx_buf && xfer->tx_nbits > SPI_NBITS_SINGLE) {
 868                 /* Quad or Dual SPI Write */
 869                 return qspi_transfer_out(rspi, xfer);
 870         } else if (xfer->rx_buf && xfer->rx_nbits > SPI_NBITS_SINGLE) {
 871                 /* Quad or Dual SPI Read */
 872                 return qspi_transfer_in(rspi, xfer);
 873         } else {
 874                 /* Single SPI Transfer */
 875                 return qspi_transfer_out_in(rspi, xfer);
 876         }
 877 }
 878
 879 static int rspi_setup(struct spi_device *spi)
 880 {
 881         struct rspi_data *rspi = spi_master_get_devdata(spi->master);
 882
 883         rspi->max_speed_hz = spi->max_speed_hz;
 884
 885         rspi->spcmd = SPCMD_SSLKP;
 886         if (spi->mode & SPI_CPOL)
 887                 rspi->spcmd |= SPCMD_CPOL;
 888         if (spi->mode & SPI_CPHA)
 889                 rspi->spcmd |= SPCMD_CPHA;
 890
 891         /* CMOS output mode and MOSI signal from previous transfer */
 892         rspi->sppcr = 0;
 893         if (spi->mode & SPI_LOOP)
 894                 rspi->sppcr |= SPPCR_SPLP;
 895
 896         set_config_register(rspi, 8);
 897
 898         return 0;
 899 }
 900
 901 static u16 qspi_transfer_mode(const struct spi_transfer *xfer)
 902 {
 903         if (xfer->tx_buf)
 904                 switch (xfer->tx_nbits) {
 905                 case SPI_NBITS_QUAD:
 906                         return SPCMD_SPIMOD_QUAD;
 907                 case SPI_NBITS_DUAL:
 908                         return SPCMD_SPIMOD_DUAL;
 909                 default:
 910                         return 0;
 911                 }
 912         if (xfer->rx_buf)
 913                 switch (xfer->rx_nbits) {
 914                 case SPI_NBITS_QUAD:
 915                         return SPCMD_SPIMOD_QUAD | SPCMD_SPRW;
 916                 case SPI_NBITS_DUAL:
 917                         return SPCMD_SPIMOD_DUAL | SPCMD_SPRW;
 918                 default:
 919                         return 0;
 920                 }
 921
 922         return 0;
 923 }
 924
 925 static int qspi_setup_sequencer(struct rspi_data *rspi,
 926                                 const struct spi_message *msg)
 927 {
 928         const struct spi_transfer *xfer;
 929         unsigned int i = 0, len = 0;
 930         u16 current_mode = 0xffff, mode;
 931
 932         list_for_each_entry(xfer, &msg->transfers, transfer_list) {
 933                 mode = qspi_transfer_mode(xfer);
 934                 if (mode == current_mode) {
 935                         len += xfer->len;
 936                         continue;
 937                 }
 938
 939                 /* Transfer mode change */
 940                 if (i) {
 941                         /* Set transfer data length of previous transfer */
 942                         rspi_write32(rspi, len, QSPI_SPBMUL(i - 1));
 943                 }
 944
 945                 if (i >= QSPI_NUM_SPCMD) {
 946                         dev_err(&msg->spi->dev,
 947                                 "Too many different transfer modes");
 948                         return -EINVAL;
 949                 }
 950
 951                 /* Program transfer mode for this transfer */
 952                 rspi_write16(rspi, rspi->spcmd | mode, RSPI_SPCMD(i));
 953                 current_mode = mode;
 954                 len = xfer->len;
 955                 i++;
 956         }
 957         if (i) {
 958                 /* Set final transfer data length and sequence length */
 959                 rspi_write32(rspi, len, QSPI_SPBMUL(i - 1));
 960                 rspi_write8(rspi, i - 1, RSPI_SPSCR);
 961         }
 962
 963         return 0;
 964 }
 965
 966 static int rspi_prepare_message(struct spi_master *master,
 967                                 struct spi_message *msg)
 968 {
 969         struct rspi_data *rspi = spi_master_get_devdata(master);
 970         int ret;
 971
 972         if (msg->spi->mode &
 973             (SPI_TX_DUAL | SPI_TX_QUAD | SPI_RX_DUAL | SPI_RX_QUAD)) {
 974                 /* Setup sequencer for messages with multiple transfer modes */
 975                 ret = qspi_setup_sequencer(rspi, msg);
 976                 if (ret < 0)
 977                         return ret;
 978         }
 979
 980         /* Enable SPI function in master mode */
 981         rspi_write8(rspi, rspi_read8(rspi, RSPI_SPCR) | SPCR_SPE, RSPI_SPCR);
 982         return 0;
 983 }
 984
 985 static int rspi_unprepare_message(struct spi_master *master,
 986                                   struct spi_message *msg)
 987 {
 988         struct rspi_data *rspi = spi_master_get_devdata(master);
 989
 990         /* Disable SPI function */
 991         rspi_write8(rspi, rspi_read8(rspi, RSPI_SPCR) & ~SPCR_SPE, RSPI_SPCR);
 992
 993         /* Reset sequencer for Single SPI Transfers */
 994         rspi_write16(rspi, rspi->spcmd, RSPI_SPCMD0);
 995         rspi_write8(rspi, 0, RSPI_SPSCR);
 996         return 0;
 997 }
 998
 999 static irqreturn_t rspi_irq_mux(int irq, void *_sr)
1000 {
1001         struct rspi_data *rspi = _sr;
1002         u8 spsr;
1003         irqreturn_t ret = IRQ_NONE;
1004         u8 disable_irq = 0;
1005
1006         rspi->spsr = spsr = rspi_read8(rspi, RSPI_SPSR);
1007         if (spsr & SPSR_SPRF)
1008                 disable_irq |= SPCR_SPRIE;
1009         if (spsr & SPSR_SPTEF)
1010                 disable_irq |= SPCR_SPTIE;
1011
1012         if (disable_irq) {
1013                 ret = IRQ_HANDLED;
1014                 rspi_disable_irq(rspi, disable_irq);
1015                 wake_up(&rspi->wait);
1016         }
1017
1018         return ret;
1019 }
1020
1021 static irqreturn_t rspi_irq_rx(int irq, void *_sr)
1022 {
1023         struct rspi_data *rspi = _sr;
1024         u8 spsr;
1025
1026         rspi->spsr = spsr = rspi_read8(rspi, RSPI_SPSR);
1027         if (spsr & SPSR_SPRF) {
1028                 rspi_disable_irq(rspi, SPCR_SPRIE);
1029                 wake_up(&rspi->wait);
1030                 return IRQ_HANDLED;
1031         }
1032
1033         return 0;
1034 }
1035
1036 static irqreturn_t rspi_irq_tx(int irq, void *_sr)
1037 {
1038         struct rspi_data *rspi = _sr;
1039         u8 spsr;
1040
1041         rspi->spsr = spsr = rspi_read8(rspi, RSPI_SPSR);
1042         if (spsr & SPSR_SPTEF) {
1043                 rspi_disable_irq(rspi, SPCR_SPTIE);
1044                 wake_up(&rspi->wait);
1045                 return IRQ_HANDLED;
1046         }
1047
1048         return 0;
1049 }
1050
1051 static int rspi_request_dma(struct rspi_data *rspi,
1052                                       struct platform_device *pdev)
1053 {
1054         const struct rspi_plat_data *rspi_pd = dev_get_platdata(&pdev->dev);
1055         struct resource *res = platform_get_resource(pdev, IORESOURCE_MEM, 0);
1056         dma_cap_mask_t mask;
1057         struct dma_slave_config cfg;
1058         int ret;
1059
1060         if (!res || !rspi_pd)
1061                 return 0;       /* The driver assumes no error. */
1062
1063         rspi->dma_width_16bit = rspi_pd->dma_width_16bit;
1064
1065         /* If the module receives data by DMAC, it also needs TX DMAC */
1066         if (rspi_pd->dma_rx_id && rspi_pd->dma_tx_id) {
1067                 dma_cap_zero(mask);
1068                 dma_cap_set(DMA_SLAVE, mask);
1069                 rspi->chan_rx = dma_request_channel(mask, shdma_chan_filter,
1070                                                     (void *)rspi_pd->dma_rx_id);
1071                 if (rspi->chan_rx) {
1072                         cfg.slave_id = rspi_pd->dma_rx_id;
1073                         cfg.direction = DMA_DEV_TO_MEM;
1074                         cfg.dst_addr = 0;
1075                         cfg.src_addr = res->start + RSPI_SPDR;
1076                         ret = dmaengine_slave_config(rspi->chan_rx, &cfg);
1077                         if (!ret)
1078                                 dev_info(&pdev->dev, "Use DMA when rx.\n");
1079                         else
1080                                 return ret;
1081                 }
1082         }
1083         if (rspi_pd->dma_tx_id) {
1084                 dma_cap_zero(mask);
1085                 dma_cap_set(DMA_SLAVE, mask);
1086                 rspi->chan_tx = dma_request_channel(mask, shdma_chan_filter,
1087                                                     (void *)rspi_pd->dma_tx_id);
1088                 if (rspi->chan_tx) {
1089                         cfg.slave_id = rspi_pd->dma_tx_id;
1090                         cfg.direction = DMA_MEM_TO_DEV;
1091                         cfg.dst_addr = res->start + RSPI_SPDR;
1092                         cfg.src_addr = 0;
1093                         ret = dmaengine_slave_config(rspi->chan_tx, &cfg);
1094                         if (!ret)
1095                                 dev_info(&pdev->dev, "Use DMA when tx\n");
1096                         else
1097                                 return ret;
1098                 }
1099         }
1100
1101         return 0;
1102 }
1103
1104 static void rspi_release_dma(struct rspi_data *rspi)
1105 {
1106         if (rspi->chan_tx)
1107                 dma_release_channel(rspi->chan_tx);
1108         if (rspi->chan_rx)
1109                 dma_release_channel(rspi->chan_rx);
1110 }
1111
1112 static int rspi_remove(struct platform_device *pdev)
1113 {
1114         struct rspi_data *rspi = platform_get_drvdata(pdev);
1115
1116         rspi_release_dma(rspi);
1117         pm_runtime_disable(&pdev->dev);
1118
1119         return 0;
1120 }
1121
1122 static const struct spi_ops rspi_ops = {
1123         .set_config_register =          rspi_set_config_register,
1124         .transfer_one =                 rspi_transfer_one,
1125         .mode_bits =                    SPI_CPHA | SPI_CPOL | SPI_LOOP,
1126 };
1127
1128 static const struct spi_ops rspi_rz_ops = {
1129         .set_config_register =          rspi_rz_set_config_register,
1130         .transfer_one =                 rspi_rz_transfer_one,
1131         .mode_bits =                    SPI_CPHA | SPI_CPOL | SPI_LOOP,
1132 };
1133
1134 static const struct spi_ops qspi_ops = {
1135         .set_config_register =          qspi_set_config_register,
1136         .transfer_one =                 qspi_transfer_one,
1137         .mode_bits =                    SPI_CPHA | SPI_CPOL | SPI_LOOP |
1138                                         SPI_TX_DUAL | SPI_TX_QUAD |
1139                                         SPI_RX_DUAL | SPI_RX_QUAD,
1140 };
1141
1142 #ifdef CONFIG_OF
1143 static const struct of_device_id rspi_of_match[] = {
1144         /* RSPI on legacy SH */
1145         { .compatible = "renesas,rspi", .data = &rspi_ops },
1146         /* RSPI on RZ/A1H */
1147         { .compatible = "renesas,rspi-rz", .data = &rspi_rz_ops },
1148         /* QSPI on R-Car Gen2 */
1149         { .compatible = "renesas,qspi", .data = &qspi_ops },
1150         { /* sentinel */ }
1151 };
1152
1153 MODULE_DEVICE_TABLE(of, rspi_of_match);
1154
1155 static int rspi_parse_dt(struct device *dev, struct spi_master *master)
1156 {
1157         u32 num_cs;
1158         int error;
1159
1160         /* Parse DT properties */
1161         error = of_property_read_u32(dev->of_node, "num-cs", &num_cs);
1162         if (error) {
1163                 dev_err(dev, "of_property_read_u32 num-cs failed %d\n", error);
1164                 return error;
1165         }
1166
1167         master->num_chipselect = num_cs;
1168         return 0;
1169 }
1170 #else
1171 #define rspi_of_match   NULL
1172 static inline int rspi_parse_dt(struct device *dev, struct spi_master *master)
1173 {
1174         return -EINVAL;
1175 }
1176 #endif /* CONFIG_OF */
1177
1178 static int rspi_request_irq(struct device *dev, unsigned int irq,
1179                             irq_handler_t handler, const char *suffix,
1180                             void *dev_id)
1181 {
1182         const char *base = dev_name(dev);
1183         size_t len = strlen(base) + strlen(suffix) + 2;
1184         char *name = devm_kzalloc(dev, len, GFP_KERNEL);
1185         if (!name)
1186                 return -ENOMEM;
1187         snprintf(name, len, "%s:%s", base, suffix);
1188         return devm_request_irq(dev, irq, handler, 0, name, dev_id);
1189 }
1190
1191 static int rspi_probe(struct platform_device *pdev)
1192 {
1193         struct resource *res;
1194         struct spi_master *master;
1195         struct rspi_data *rspi;
1196         int ret;
1197         const struct of_device_id *of_id;
1198         const struct rspi_plat_data *rspi_pd;
1199         const struct spi_ops *ops;
1200
1201         master = spi_alloc_master(&pdev->dev, sizeof(struct rspi_data));
1202         if (master == NULL) {
1203                 dev_err(&pdev->dev, "spi_alloc_master error.\n");
1204                 return -ENOMEM;
1205         }
1206
1207         of_id = of_match_device(rspi_of_match, &pdev->dev);
1208         if (of_id) {
1209                 ops = of_id->data;
1210                 ret = rspi_parse_dt(&pdev->dev, master);
1211                 if (ret)
1212                         goto error1;
1213         } else {
1214                 ops = (struct spi_ops *)pdev->id_entry->driver_data;
1215                 rspi_pd = dev_get_platdata(&pdev->dev);
1216                 if (rspi_pd && rspi_pd->num_chipselect)
1217                         master->num_chipselect = rspi_pd->num_chipselect;
1218                 else
1219                         master->num_chipselect = 2; /* default */
1220         };
1221
1222         /* ops parameter check */
1223         if (!ops->set_config_register) {
1224                 dev_err(&pdev->dev, "there is no set_config_register\n");
1225                 ret = -ENODEV;
1226                 goto error1;
1227         }
1228
1229         rspi = spi_master_get_devdata(master);
1230         platform_set_drvdata(pdev, rspi);
1231         rspi->ops = ops;
1232         rspi->master = master;
1233
1234         res = platform_get_resource(pdev, IORESOURCE_MEM, 0);
1235         rspi->addr = devm_ioremap_resource(&pdev->dev, res);
1236         if (IS_ERR(rspi->addr)) {
1237                 ret = PTR_ERR(rspi->addr);
1238                 goto error1;
1239         }
1240
1241         rspi->clk = devm_clk_get(&pdev->dev, NULL);
1242         if (IS_ERR(rspi->clk)) {
1243                 dev_err(&pdev->dev, "cannot get clock\n");
1244                 ret = PTR_ERR(rspi->clk);
1245                 goto error1;
1246         }
1247
1248         pm_runtime_enable(&pdev->dev);
1249
1250         init_waitqueue_head(&rspi->wait);
1251
1252         master->bus_num = pdev->id;
1253         master->setup = rspi_setup;
1254         master->auto_runtime_pm = true;
1255         master->transfer_one = ops->transfer_one;
1256         master->prepare_message = rspi_prepare_message;
1257         master->unprepare_message = rspi_unprepare_message;
1258         master->mode_bits = ops->mode_bits;
1259         master->dev.of_node = pdev->dev.of_node;
1260
1261         ret = platform_get_irq_byname(pdev, "rx");
1262         if (ret < 0) {
1263                 ret = platform_get_irq_byname(pdev, "mux");
1264                 if (ret < 0)
1265                         ret = platform_get_irq(pdev, 0);
1266                 if (ret >= 0)
1267                         rspi->rx_irq = rspi->tx_irq = ret;
1268         } else {
1269                 rspi->rx_irq = ret;
1270                 ret = platform_get_irq_byname(pdev, "tx");
1271                 if (ret >= 0)
1272                         rspi->tx_irq = ret;
1273         }
1274         if (ret < 0) {
1275                 dev_err(&pdev->dev, "platform_get_irq error\n");
1276                 goto error2;
1277         }
1278
1279         if (rspi->rx_irq == rspi->tx_irq) {
1280                 /* Single multiplexed interrupt */
1281                 ret = rspi_request_irq(&pdev->dev, rspi->rx_irq, rspi_irq_mux,
1282                                        "mux", rspi);
1283         } else {
1284                 /* Multi-interrupt mode, only SPRI and SPTI are used */
1285                 ret = rspi_request_irq(&pdev->dev, rspi->rx_irq, rspi_irq_rx,
1286                                        "rx", rspi);
1287                 if (!ret)
1288                         ret = rspi_request_irq(&pdev->dev, rspi->tx_irq,
1289                                                rspi_irq_tx, "tx", rspi);
1290         }
1291         if (ret < 0) {
1292                 dev_err(&pdev->dev, "request_irq error\n");
1293                 goto error2;
1294         }
1295
1296         ret = rspi_request_dma(rspi, pdev);
1297         if (ret < 0) {
1298                 dev_err(&pdev->dev, "rspi_request_dma failed.\n");
1299                 goto error3;
1300         }
1301
1302         ret = devm_spi_register_master(&pdev->dev, master);
1303         if (ret < 0) {
1304                 dev_err(&pdev->dev, "spi_register_master error.\n");
1305                 goto error3;
1306         }
1307
1308         dev_info(&pdev->dev, "probed\n");
1309
1310         return 0;
1311
1312 error3:
1313         rspi_release_dma(rspi);
1314 error2:
1315         pm_runtime_disable(&pdev->dev);
1316 error1:
1317         spi_master_put(master);
1318
1319         return ret;
1320 }
1321
1322 static struct platform_device_id spi_driver_ids[] = {
1323         { "rspi",       (kernel_ulong_t)&rspi_ops },
1324         { "rspi-rz",    (kernel_ulong_t)&rspi_rz_ops },
1325         { "qspi",       (kernel_ulong_t)&qspi_ops },
1326         {},
1327 };
1328
1329 MODULE_DEVICE_TABLE(platform, spi_driver_ids);
1330
1331 static struct platform_driver rspi_driver = {
1332         .probe =        rspi_probe,
1333         .remove =       rspi_remove,
1334         .id_table =     spi_driver_ids,
1335         .driver         = {
1336                 .name = "renesas_spi",
1337                 .owner  = THIS_MODULE,
1338                 .of_match_table = of_match_ptr(rspi_of_match),
1339         },
1340 };
1341 module_platform_driver(rspi_driver);
1342
1343 MODULE_DESCRIPTION("Renesas RSPI bus driver");
1344 MODULE_LICENSE("GPL v2");
1345 MODULE_AUTHOR("Yoshihiro Shimoda");
1346 MODULE_ALIAS("platform:rspi");