drivers/spi/spi-rspi.c

   1 /*
   2  * SH RSPI driver
   3  *
   4  * Copyright (C) 2012  Renesas Solutions Corp.
   5  *
   6  * Based on spi-sh.c:
   7  * Copyright (C) 2011 Renesas Solutions Corp.
   8  *
   9  * This program is free software; you can redistribute it and/or modify
  10  * it under the terms of the GNU General Public License as published by
  11  * the Free Software Foundation; version 2 of the License.
  12  *
  13  * This program is distributed in the hope that it will be useful,
  14  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  15  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  16  * GNU General Public License for more details.
  17  *
  18  * You should have received a copy of the GNU General Public License
  19  * along with this program; if not, write to the Free Software
  20  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301  USA
  21  *
  22  */
  23
  24 #include <linux/module.h>
  25 #include <linux/kernel.h>
  26 #include <linux/sched.h>
  27 #include <linux/errno.h>
  28 #include <linux/interrupt.h>
  29 #include <linux/platform_device.h>
  30 #include <linux/io.h>
  31 #include <linux/clk.h>
  32 #include <linux/dmaengine.h>
  33 #include <linux/dma-mapping.h>
  34 #include <linux/sh_dma.h>
  35 #include <linux/spi/spi.h>
  36 #include <linux/spi/rspi.h>
  37
  38 #define RSPI_SPCR               0x00    /* Control Register */
  39 #define RSPI_SSLP               0x01    /* Slave Select Polarity Register */
  40 #define RSPI_SPPCR              0x02    /* Pin Control Register */
  41 #define RSPI_SPSR               0x03    /* Status Register */
  42 #define RSPI_SPDR               0x04    /* Data Register */
  43 #define RSPI_SPSCR              0x08    /* Sequence Control Register */
  44 #define RSPI_SPSSR              0x09    /* Sequence Status Register */
  45 #define RSPI_SPBR               0x0a    /* Bit Rate Register */
  46 #define RSPI_SPDCR              0x0b    /* Data Control Register */
  47 #define RSPI_SPCKD              0x0c    /* Clock Delay Register */
  48 #define RSPI_SSLND              0x0d    /* Slave Select Negation Delay Register */
  49 #define RSPI_SPND               0x0e    /* Next-Access Delay Register */
  50 #define RSPI_SPCR2              0x0f    /* Control Register 2 */
  51 #define RSPI_SPCMD0             0x10    /* Command Register 0 */
  52 #define RSPI_SPCMD1             0x12    /* Command Register 1 */
  53 #define RSPI_SPCMD2             0x14    /* Command Register 2 */
  54 #define RSPI_SPCMD3             0x16    /* Command Register 3 */
  55 #define RSPI_SPCMD4             0x18    /* Command Register 4 */
  56 #define RSPI_SPCMD5             0x1a    /* Command Register 5 */
  57 #define RSPI_SPCMD6             0x1c    /* Command Register 6 */
  58 #define RSPI_SPCMD7             0x1e    /* Command Register 7 */
  59 #define RSPI_SPBFCR             0x20    /* Buffer Control Register */
  60 #define RSPI_SPBFDR             0x22    /* Buffer Data Count Setting Register */
  61
  62 /*qspi only */
  63 #define QSPI_SPBFCR             0x18    /* Buffer Control Register */
  64 #define QSPI_SPBDCR             0x1a    /* Buffer Data Count Register */
  65 #define QSPI_SPBMUL0            0x1c    /* Transfer Data Length Multiplier Setting Register 0 */
  66 #define QSPI_SPBMUL1            0x20    /* Transfer Data Length Multiplier Setting Register 1 */
  67 #define QSPI_SPBMUL2            0x24    /* Transfer Data Length Multiplier Setting Register 2 */
  68 #define QSPI_SPBMUL3            0x28    /* Transfer Data Length Multiplier Setting Register 3 */
  69
  70 /* SPCR - Control Register */
  71 #define SPCR_SPRIE              0x80    /* Receive Interrupt Enable */
  72 #define SPCR_SPE                0x40    /* Function Enable */
  73 #define SPCR_SPTIE              0x20    /* Transmit Interrupt Enable */
  74 #define SPCR_SPEIE              0x10    /* Error Interrupt Enable */
  75 #define SPCR_MSTR               0x08    /* Master/Slave Mode Select */
  76 #define SPCR_MODFEN             0x04    /* Mode Fault Error Detection Enable */
  77 /* RSPI on SH only */
  78 #define SPCR_TXMD               0x02    /* TX Only Mode (vs. Full Duplex) */
  79 #define SPCR_SPMS               0x01    /* 3-wire Mode (vs. 4-wire) */
  80 /* QSPI on R-Car M2 only */
  81 #define SPCR_WSWAP              0x02    /* Word Swap of read-data for DMAC */
  82 #define SPCR_BSWAP              0x01    /* Byte Swap of read-data for DMAC */
  83
  84 /* SSLP - Slave Select Polarity Register */
  85 #define SSLP_SSL1P              0x02    /* SSL1 Signal Polarity Setting */
  86 #define SSLP_SSL0P              0x01    /* SSL0 Signal Polarity Setting */
  87
  88 /* SPPCR - Pin Control Register */
  89 #define SPPCR_MOIFE             0x20    /* MOSI Idle Value Fixing Enable */
  90 #define SPPCR_MOIFV             0x10    /* MOSI Idle Fixed Value */
  91 #define SPPCR_SPOM              0x04
  92 #define SPPCR_SPLP2             0x02    /* Loopback Mode 2 (non-inverting) */
  93 #define SPPCR_SPLP              0x01    /* Loopback Mode (inverting) */
  94
  95 #define SPPCR_IO3FV             0x04    /* Single-/Dual-SPI Mode IO3 Output Fixed Value */
  96 #define SPPCR_IO2FV             0x04    /* Single-/Dual-SPI Mode IO2 Output Fixed Value */
  97
  98 /* SPSR - Status Register */
  99 #define SPSR_SPRF               0x80    /* Receive Buffer Full Flag */
 100 #define SPSR_TEND               0x40    /* Transmit End */
 101 #define SPSR_SPTEF              0x20    /* Transmit Buffer Empty Flag */
 102 #define SPSR_PERF               0x08    /* Parity Error Flag */
 103 #define SPSR_MODF               0x04    /* Mode Fault Error Flag */
 104 #define SPSR_IDLNF              0x02    /* RSPI Idle Flag */
 105 #define SPSR_OVRF               0x01    /* Overrun Error Flag */
 106
 107 /* SPSCR - Sequence Control Register */
 108 #define SPSCR_SPSLN_MASK        0x07    /* Sequence Length Specification */
 109
 110 /* SPSSR - Sequence Status Register */
 111 #define SPSSR_SPECM_MASK        0x70    /* Command Error Mask */
 112 #define SPSSR_SPCP_MASK         0x07    /* Command Pointer Mask */
 113
 114 /* SPDCR - Data Control Register */
 115 #define SPDCR_TXDMY             0x80    /* Dummy Data Transmission Enable */
 116 #define SPDCR_SPLW1             0x40    /* Access Width Specification (RZ) */
 117 #define SPDCR_SPLW0             0x20    /* Access Width Specification (RZ) */
 118 #define SPDCR_SPLLWORD          (SPDCR_SPLW1 | SPDCR_SPLW0)
 119 #define SPDCR_SPLWORD           SPDCR_SPLW1
 120 #define SPDCR_SPLBYTE           SPDCR_SPLW0
 121 #define SPDCR_SPLW              0x20    /* Access Width Specification (SH) */
 122 #define SPDCR_SPRDTD            0x10    /* Receive Transmit Data Select */
 123 #define SPDCR_SLSEL1            0x08
 124 #define SPDCR_SLSEL0            0x04
 125 #define SPDCR_SLSEL_MASK        0x0c    /* SSL1 Output Select */
 126 #define SPDCR_SPFC1             0x02
 127 #define SPDCR_SPFC0             0x01
 128 #define SPDCR_SPFC_MASK         0x03    /* Frame Count Setting (1-4) */
 129
 130 /* SPCKD - Clock Delay Register */
 131 #define SPCKD_SCKDL_MASK        0x07    /* Clock Delay Setting (1-8) */
 132
 133 /* SSLND - Slave Select Negation Delay Register */
 134 #define SSLND_SLNDL_MASK        0x07    /* SSL Negation Delay Setting (1-8) */
 135
 136 /* SPND - Next-Access Delay Register */
 137 #define SPND_SPNDL_MASK         0x07    /* Next-Access Delay Setting (1-8) */
 138
 139 /* SPCR2 - Control Register 2 */
 140 #define SPCR2_PTE               0x08    /* Parity Self-Test Enable */
 141 #define SPCR2_SPIE              0x04    /* Idle Interrupt Enable */
 142 #define SPCR2_SPOE              0x02    /* Odd Parity Enable (vs. Even) */
 143 #define SPCR2_SPPE              0x01    /* Parity Enable */
 144
 145 /* SPCMDn - Command Registers */
 146 #define SPCMD_SCKDEN            0x8000  /* Clock Delay Setting Enable */
 147 #define SPCMD_SLNDEN            0x4000  /* SSL Negation Delay Setting Enable */
 148 #define SPCMD_SPNDEN            0x2000  /* Next-Access Delay Enable */
 149 #define SPCMD_LSBF              0x1000  /* LSB First */
 150 #define SPCMD_SPB_MASK          0x0f00  /* Data Length Setting */
 151 #define SPCMD_SPB_8_TO_16(bit)  (((bit - 1) << 8) & SPCMD_SPB_MASK)
 152 #define SPCMD_SPB_8BIT          0x0000  /* qspi only */
 153 #define SPCMD_SPB_16BIT         0x0100
 154 #define SPCMD_SPB_20BIT         0x0000
 155 #define SPCMD_SPB_24BIT         0x0100
 156 #define SPCMD_SPB_32BIT         0x0200
 157 #define SPCMD_SSLKP             0x0080  /* SSL Signal Level Keeping */
 158 #define SPCMD_SPIMOD_MASK       0x0060  /* SPI Operating Mode (QSPI only) */
 159 #define SPCMD_SPIMOD1           0x0040
 160 #define SPCMD_SPIMOD0           0x0020
 161 #define SPCMD_SPIMOD_SINGLE     0
 162 #define SPCMD_SPIMOD_DUAL       SPCMD_SPIMOD0
 163 #define SPCMD_SPIMOD_QUAD       SPCMD_SPIMOD1
 164 #define SPCMD_SPRW              0x0010  /* SPI Read/Write Access (Dual/Quad) */
 165 #define SPCMD_SSLA_MASK         0x0030  /* SSL Assert Signal Setting (RSPI) */
 166 #define SPCMD_BRDV_MASK         0x000c  /* Bit Rate Division Setting */
 167 #define SPCMD_CPOL              0x0002  /* Clock Polarity Setting */
 168 #define SPCMD_CPHA              0x0001  /* Clock Phase Setting */
 169
 170 /* SPBFCR - Buffer Control Register */
 171 #define SPBFCR_TXRST            0x80    /* Transmit Buffer Data Reset (qspi only) */
 172 #define SPBFCR_RXRST            0x40    /* Receive Buffer Data Reset (qspi only) */
 173 #define SPBFCR_TXTRG_MASK       0x30    /* Transmit Buffer Data Triggering Number */
 174 #define SPBFCR_RXTRG_MASK       0x07    /* Receive Buffer Data Triggering Number */
 175
 176 #define DUMMY_DATA              0x00
 177
 178 struct rspi_data {
 179         void __iomem *addr;
 180         u32 max_speed_hz;
 181         struct spi_master *master;
 182         wait_queue_head_t wait;
 183         struct clk *clk;
 184         u8 spsr;
 185         u16 spcmd;
 186         const struct spi_ops *ops;
 187
 188         /* for dmaengine */
 189         struct dma_chan *chan_tx;
 190         struct dma_chan *chan_rx;
 191         int irq;
 192
 193         unsigned dma_width_16bit:1;
 194         unsigned dma_callbacked:1;
 195         unsigned byte_access:1;
 196 };
 197
 198 static void rspi_write8(const struct rspi_data *rspi, u8 data, u16 offset)
 199 {
 200         iowrite8(data, rspi->addr + offset);
 201 }
 202
 203 static void rspi_write16(const struct rspi_data *rspi, u16 data, u16 offset)
 204 {
 205         iowrite16(data, rspi->addr + offset);
 206 }
 207
 208 static void rspi_write32(const struct rspi_data *rspi, u32 data, u16 offset)
 209 {
 210         iowrite32(data, rspi->addr + offset);
 211 }
 212
 213 static u8 rspi_read8(const struct rspi_data *rspi, u16 offset)
 214 {
 215         return ioread8(rspi->addr + offset);
 216 }
 217
 218 static u16 rspi_read16(const struct rspi_data *rspi, u16 offset)
 219 {
 220         return ioread16(rspi->addr + offset);
 221 }
 222
 223 static void rspi_write_data(const struct rspi_data *rspi, u16 data)
 224 {
 225         if (rspi->byte_access)
 226                 rspi_write8(rspi, data, RSPI_SPDR);
 227         else /* 16 bit */
 228                 rspi_write16(rspi, data, RSPI_SPDR);
 229 }
 230
 231 static u16 rspi_read_data(const struct rspi_data *rspi)
 232 {
 233         if (rspi->byte_access)
 234                 return rspi_read8(rspi, RSPI_SPDR);
 235         else /* 16 bit */
 236                 return rspi_read16(rspi, RSPI_SPDR);
 237 }
 238
 239 /* optional functions */
 240 struct spi_ops {
 241         int (*set_config_register)(struct rspi_data *rspi, int access_size);
 242         int (*transfer_one)(struct spi_master *master, struct spi_device *spi,
 243                             struct spi_transfer *xfer);
 244 };
 245
 246 /*
 247  * functions for RSPI
 248  */
 249 static int rspi_set_config_register(struct rspi_data *rspi, int access_size)
 250 {
 251         int spbr;
 252
 253         /* Sets output mode(CMOS) and MOSI signal(from previous transfer) */
 254         rspi_write8(rspi, 0x00, RSPI_SPPCR);
 255
 256         /* Sets transfer bit rate */
 257         spbr = clk_get_rate(rspi->clk) / (2 * rspi->max_speed_hz) - 1;
 258         rspi_write8(rspi, clamp(spbr, 0, 255), RSPI_SPBR);
 259
 260         /* Disable dummy transmission, set 16-bit word access, 1 frame */
 261         rspi_write8(rspi, 0, RSPI_SPDCR);
 262         rspi->byte_access = 0;
 263
 264         /* Sets RSPCK, SSL, next-access delay value */
 265         rspi_write8(rspi, 0x00, RSPI_SPCKD);
 266         rspi_write8(rspi, 0x00, RSPI_SSLND);
 267         rspi_write8(rspi, 0x00, RSPI_SPND);
 268
 269         /* Sets parity, interrupt mask */
 270         rspi_write8(rspi, 0x00, RSPI_SPCR2);
 271
 272         /* Sets SPCMD */
 273         rspi_write16(rspi, SPCMD_SPB_8_TO_16(access_size) | rspi->spcmd,
 274                      RSPI_SPCMD0);
 275
 276         /* Sets RSPI mode */
 277         rspi_write8(rspi, SPCR_MSTR, RSPI_SPCR);
 278
 279         return 0;
 280 }
 281
 282 /*
 283  * functions for QSPI
 284  */
 285 static int qspi_set_config_register(struct rspi_data *rspi, int access_size)
 286 {
 287         u16 spcmd;
 288         int spbr;
 289
 290         /* Sets output mode(CMOS) and MOSI signal(from previous transfer) */
 291         rspi_write8(rspi, 0x00, RSPI_SPPCR);
 292
 293         /* Sets transfer bit rate */
 294         spbr = clk_get_rate(rspi->clk) / (2 * rspi->max_speed_hz);
 295         rspi_write8(rspi, clamp(spbr, 0, 255), RSPI_SPBR);
 296
 297         /* Disable dummy transmission, set byte access */
 298         rspi_write8(rspi, 0, RSPI_SPDCR);
 299         rspi->byte_access = 1;
 300
 301         /* Sets RSPCK, SSL, next-access delay value */
 302         rspi_write8(rspi, 0x00, RSPI_SPCKD);
 303         rspi_write8(rspi, 0x00, RSPI_SSLND);
 304         rspi_write8(rspi, 0x00, RSPI_SPND);
 305
 306         /* Data Length Setting */
 307         if (access_size == 8)
 308                 spcmd = SPCMD_SPB_8BIT;
 309         else if (access_size == 16)
 310                 spcmd = SPCMD_SPB_16BIT;
 311         else
 312                 spcmd = SPCMD_SPB_32BIT;
 313
 314         spcmd |= SPCMD_SCKDEN | SPCMD_SLNDEN | rspi->spcmd | SPCMD_SPNDEN;
 315
 316         /* Resets transfer data length */
 317         rspi_write32(rspi, 0, QSPI_SPBMUL0);
 318
 319         /* Resets transmit and receive buffer */
 320         rspi_write8(rspi, SPBFCR_TXRST | SPBFCR_RXRST, QSPI_SPBFCR);
 321         /* Sets buffer to allow normal operation */
 322         rspi_write8(rspi, 0x00, QSPI_SPBFCR);
 323
 324         /* Sets SPCMD */
 325         rspi_write16(rspi, spcmd, RSPI_SPCMD0);
 326
 327         /* Enables SPI function in a master mode */
 328         rspi_write8(rspi, SPCR_SPE | SPCR_MSTR, RSPI_SPCR);
 329
 330         return 0;
 331 }
 332
 333 #define set_config_register(spi, n) spi->ops->set_config_register(spi, n)
 334
 335 static void rspi_enable_irq(const struct rspi_data *rspi, u8 enable)
 336 {
 337         rspi_write8(rspi, rspi_read8(rspi, RSPI_SPCR) | enable, RSPI_SPCR);
 338 }
 339
 340 static void rspi_disable_irq(const struct rspi_data *rspi, u8 disable)
 341 {
 342         rspi_write8(rspi, rspi_read8(rspi, RSPI_SPCR) & ~disable, RSPI_SPCR);
 343 }
 344
 345 static int rspi_wait_for_interrupt(struct rspi_data *rspi, u8 wait_mask,
 346                                    u8 enable_bit)
 347 {
 348         int ret;
 349
 350         rspi->spsr = rspi_read8(rspi, RSPI_SPSR);
 351         rspi_enable_irq(rspi, enable_bit);
 352         ret = wait_event_timeout(rspi->wait, rspi->spsr & wait_mask, HZ);
 353         if (ret == 0 && !(rspi->spsr & wait_mask))
 354                 return -ETIMEDOUT;
 355
 356         return 0;
 357 }
 358
 359 static int rspi_data_out(struct rspi_data *rspi, u8 data)
 360 {
 361         if (rspi_wait_for_interrupt(rspi, SPSR_SPTEF, SPCR_SPTIE) < 0) {
 362                 dev_err(&rspi->master->dev, "transmit timeout\n");
 363                 return -ETIMEDOUT;
 364         }
 365         rspi_write_data(rspi, data);
 366         return 0;
 367 }
 368
 369 static int rspi_data_in(struct rspi_data *rspi)
 370 {
 371         u8 data;
 372
 373         if (rspi_wait_for_interrupt(rspi, SPSR_SPRF, SPCR_SPRIE) < 0) {
 374                 dev_err(&rspi->master->dev, "receive timeout\n");
 375                 return -ETIMEDOUT;
 376         }
 377         data = rspi_read_data(rspi);
 378         return data;
 379 }
 380
 381 static int rspi_data_out_in(struct rspi_data *rspi, u8 data)
 382 {
 383         int ret;
 384
 385         ret = rspi_data_out(rspi, data);
 386         if (ret < 0)
 387                 return ret;
 388
 389         return rspi_data_in(rspi);
 390 }
 391
 392 static int rspi_send_pio(struct rspi_data *rspi, struct spi_transfer *t)
 393 {
 394         int remain = t->len, ret;
 395         const u8 *data = t->tx_buf;
 396
 397         while (remain > 0) {
 398                 rspi_write8(rspi, rspi_read8(rspi, RSPI_SPCR) | SPCR_TXMD,
 399                             RSPI_SPCR);
 400
 401                 ret = rspi_data_out(rspi, *data++);
 402                 if (ret < 0)
 403                         return ret;
 404                 remain--;
 405         }
 406
 407         /* Waiting for the last transmission */
 408         rspi_wait_for_interrupt(rspi, SPSR_SPTEF, SPCR_SPTIE);
 409
 410         return 0;
 411 }
 412
 413 static int qspi_send_pio(struct rspi_data *rspi, struct spi_transfer *t)
 414 {
 415         int remain = t->len, ret;
 416         const u8 *data = t->tx_buf;
 417
 418         rspi_write8(rspi, SPBFCR_TXRST, QSPI_SPBFCR);
 419         rspi_write8(rspi, 0x00, QSPI_SPBFCR);
 420
 421         while (remain > 0) {
 422                 /* dummy read */
 423                 ret = rspi_data_out_in(rspi, *data++);
 424                 if (ret < 0)
 425                         return ret;
 426                 remain--;
 427         }
 428
 429         /* Waiting for the last transmission */
 430         rspi_wait_for_interrupt(rspi, SPSR_SPTEF, SPCR_SPTIE);
 431
 432         return 0;
 433 }
 434
 435 static void rspi_dma_complete(void *arg)
 436 {
 437         struct rspi_data *rspi = arg;
 438
 439         rspi->dma_callbacked = 1;
 440         wake_up_interruptible(&rspi->wait);
 441 }
 442
 443 static int rspi_dma_map_sg(struct scatterlist *sg, const void *buf,
 444                            unsigned len, struct dma_chan *chan,
 445                            enum dma_transfer_direction dir)
 446 {
 447         sg_init_table(sg, 1);
 448         sg_set_buf(sg, buf, len);
 449         sg_dma_len(sg) = len;
 450         return dma_map_sg(chan->device->dev, sg, 1, dir);
 451 }
 452
 453 static void rspi_dma_unmap_sg(struct scatterlist *sg, struct dma_chan *chan,
 454                               enum dma_transfer_direction dir)
 455 {
 456         dma_unmap_sg(chan->device->dev, sg, 1, dir);
 457 }
 458
 459 static void rspi_memory_to_8bit(void *buf, const void *data, unsigned len)
 460 {
 461         u16 *dst = buf;
 462         const u8 *src = data;
 463
 464         while (len) {
 465                 *dst++ = (u16)(*src++);
 466                 len--;
 467         }
 468 }
 469
 470 static void rspi_memory_from_8bit(void *buf, const void *data, unsigned len)
 471 {
 472         u8 *dst = buf;
 473         const u16 *src = data;
 474
 475         while (len) {
 476                 *dst++ = (u8)*src++;
 477                 len--;
 478         }
 479 }
 480
 481 static int rspi_send_dma(struct rspi_data *rspi, struct spi_transfer *t)
 482 {
 483         struct scatterlist sg;
 484         const void *buf = NULL;
 485         struct dma_async_tx_descriptor *desc;
 486         unsigned len;
 487         int ret = 0;
 488
 489         if (rspi->dma_width_16bit) {
 490                 void *tmp;
 491                 /*
 492                  * If DMAC bus width is 16-bit, the driver allocates a dummy
 493                  * buffer. And, the driver converts original data into the
 494                  * DMAC data as the following format:
 495                  *  original data: 1st byte, 2nd byte ...
 496                  *  DMAC data:     1st byte, dummy, 2nd byte, dummy ...
 497                  */
 498                 len = t->len * 2;
 499                 tmp = kmalloc(len, GFP_KERNEL);
 500                 if (!tmp)
 501                         return -ENOMEM;
 502                 rspi_memory_to_8bit(tmp, t->tx_buf, t->len);
 503                 buf = tmp;
 504         } else {
 505                 len = t->len;
 506                 buf = t->tx_buf;
 507         }
 508
 509         if (!rspi_dma_map_sg(&sg, buf, len, rspi->chan_tx, DMA_TO_DEVICE)) {
 510                 ret = -EFAULT;
 511                 goto end_nomap;
 512         }
 513         desc = dmaengine_prep_slave_sg(rspi->chan_tx, &sg, 1, DMA_TO_DEVICE,
 514                                        DMA_PREP_INTERRUPT | DMA_CTRL_ACK);
 515         if (!desc) {
 516                 ret = -EIO;
 517                 goto end;
 518         }
 519
 520         /*
 521          * DMAC needs SPTIE, but if SPTIE is set, this IRQ routine will be
 522          * called. So, this driver disables the IRQ while DMA transfer.
 523          */
 524         disable_irq(rspi->irq);
 525
 526         rspi_write8(rspi, rspi_read8(rspi, RSPI_SPCR) | SPCR_TXMD, RSPI_SPCR);
 527         rspi_enable_irq(rspi, SPCR_SPTIE);
 528         rspi->dma_callbacked = 0;
 529
 530         desc->callback = rspi_dma_complete;
 531         desc->callback_param = rspi;
 532         dmaengine_submit(desc);
 533         dma_async_issue_pending(rspi->chan_tx);
 534
 535         ret = wait_event_interruptible_timeout(rspi->wait,
 536                                                rspi->dma_callbacked, HZ);
 537         if (ret > 0 && rspi->dma_callbacked)
 538                 ret = 0;
 539         else if (!ret)
 540                 ret = -ETIMEDOUT;
 541         rspi_disable_irq(rspi, SPCR_SPTIE);
 542
 543         enable_irq(rspi->irq);
 544
 545 end:
 546         rspi_dma_unmap_sg(&sg, rspi->chan_tx, DMA_TO_DEVICE);
 547 end_nomap:
 548         if (rspi->dma_width_16bit)
 549                 kfree(buf);
 550
 551         return ret;
 552 }
 553
 554 static void rspi_receive_init(const struct rspi_data *rspi)
 555 {
 556         u8 spsr;
 557
 558         spsr = rspi_read8(rspi, RSPI_SPSR);
 559         if (spsr & SPSR_SPRF)
 560                 rspi_read_data(rspi);   /* dummy read */
 561         if (spsr & SPSR_OVRF)
 562                 rspi_write8(rspi, rspi_read8(rspi, RSPI_SPSR) & ~SPSR_OVRF,
 563                             RSPI_SPSR);
 564 }
 565
 566 static int rspi_receive_pio(struct rspi_data *rspi, struct spi_transfer *t)
 567 {
 568         int remain = t->len, ret;
 569         u8 *data = t->rx_buf;
 570
 571         rspi_receive_init(rspi);
 572
 573         while (remain > 0) {
 574                 rspi_write8(rspi, rspi_read8(rspi, RSPI_SPCR) & ~SPCR_TXMD,
 575                             RSPI_SPCR);
 576
 577                 /* dummy write data for generate clock */
 578                 ret = rspi_data_out_in(rspi, DUMMY_DATA);
 579                 if (ret < 0)
 580                         return ret;
 581                 *data++ = ret;
 582                 remain--;
 583         }
 584
 585         return 0;
 586 }
 587
 588 static void qspi_receive_init(const struct rspi_data *rspi)
 589 {
 590         u8 spsr;
 591
 592         spsr = rspi_read8(rspi, RSPI_SPSR);
 593         if (spsr & SPSR_SPRF)
 594                 rspi_read_data(rspi);   /* dummy read */
 595         rspi_write8(rspi, SPBFCR_TXRST | SPBFCR_RXRST, QSPI_SPBFCR);
 596         rspi_write8(rspi, 0x00, QSPI_SPBFCR);
 597 }
 598
 599 static int qspi_receive_pio(struct rspi_data *rspi, struct spi_transfer *t)
 600 {
 601         int remain = t->len, ret;
 602         u8 *data = t->rx_buf;
 603
 604         qspi_receive_init(rspi);
 605
 606         while (remain > 0) {
 607                 /* dummy write for generate clock */
 608                 ret = rspi_data_out_in(rspi, DUMMY_DATA);
 609                 if (ret < 0)
 610                         return ret;
 611                 *data++ = ret;
 612                 remain--;
 613         }
 614
 615         return 0;
 616 }
 617
 618 static int rspi_receive_dma(struct rspi_data *rspi, struct spi_transfer *t)
 619 {
 620         struct scatterlist sg, sg_dummy;
 621         void *dummy = NULL, *rx_buf = NULL;
 622         struct dma_async_tx_descriptor *desc, *desc_dummy;
 623         unsigned len;
 624         int ret = 0;
 625
 626         if (rspi->dma_width_16bit) {
 627                 /*
 628                  * If DMAC bus width is 16-bit, the driver allocates a dummy
 629                  * buffer. And, finally the driver converts the DMAC data into
 630                  * actual data as the following format:
 631                  *  DMAC data:   1st byte, dummy, 2nd byte, dummy ...
 632                  *  actual data: 1st byte, 2nd byte ...
 633                  */
 634                 len = t->len * 2;
 635                 rx_buf = kmalloc(len, GFP_KERNEL);
 636                 if (!rx_buf)
 637                         return -ENOMEM;
 638          } else {
 639                 len = t->len;
 640                 rx_buf = t->rx_buf;
 641         }
 642
 643         /* prepare dummy transfer to generate SPI clocks */
 644         dummy = kzalloc(len, GFP_KERNEL);
 645         if (!dummy) {
 646                 ret = -ENOMEM;
 647                 goto end_nomap;
 648         }
 649         if (!rspi_dma_map_sg(&sg_dummy, dummy, len, rspi->chan_tx,
 650                              DMA_TO_DEVICE)) {
 651                 ret = -EFAULT;
 652                 goto end_nomap;
 653         }
 654         desc_dummy = dmaengine_prep_slave_sg(rspi->chan_tx, &sg_dummy, 1,
 655                         DMA_TO_DEVICE, DMA_PREP_INTERRUPT | DMA_CTRL_ACK);
 656         if (!desc_dummy) {
 657                 ret = -EIO;
 658                 goto end_dummy_mapped;
 659         }
 660
 661         /* prepare receive transfer */
 662         if (!rspi_dma_map_sg(&sg, rx_buf, len, rspi->chan_rx,
 663                              DMA_FROM_DEVICE)) {
 664                 ret = -EFAULT;
 665                 goto end_dummy_mapped;
 666
 667         }
 668         desc = dmaengine_prep_slave_sg(rspi->chan_rx, &sg, 1, DMA_FROM_DEVICE,
 669                                        DMA_PREP_INTERRUPT | DMA_CTRL_ACK);
 670         if (!desc) {
 671                 ret = -EIO;
 672                 goto end;
 673         }
 674
 675         rspi_receive_init(rspi);
 676
 677         /*
 678          * DMAC needs SPTIE, but if SPTIE is set, this IRQ routine will be
 679          * called. So, this driver disables the IRQ while DMA transfer.
 680          */
 681         disable_irq(rspi->irq);
 682
 683         rspi_write8(rspi, rspi_read8(rspi, RSPI_SPCR) & ~SPCR_TXMD, RSPI_SPCR);
 684         rspi_enable_irq(rspi, SPCR_SPTIE | SPCR_SPRIE);
 685         rspi->dma_callbacked = 0;
 686
 687         desc->callback = rspi_dma_complete;
 688         desc->callback_param = rspi;
 689         dmaengine_submit(desc);
 690         dma_async_issue_pending(rspi->chan_rx);
 691
 692         desc_dummy->callback = NULL;    /* No callback */
 693         dmaengine_submit(desc_dummy);
 694         dma_async_issue_pending(rspi->chan_tx);
 695
 696         ret = wait_event_interruptible_timeout(rspi->wait,
 697                                                rspi->dma_callbacked, HZ);
 698         if (ret > 0 && rspi->dma_callbacked)
 699                 ret = 0;
 700         else if (!ret)
 701                 ret = -ETIMEDOUT;
 702         rspi_disable_irq(rspi, SPCR_SPTIE | SPCR_SPRIE);
 703
 704         enable_irq(rspi->irq);
 705
 706 end:
 707         rspi_dma_unmap_sg(&sg, rspi->chan_rx, DMA_FROM_DEVICE);
 708 end_dummy_mapped:
 709         rspi_dma_unmap_sg(&sg_dummy, rspi->chan_tx, DMA_TO_DEVICE);
 710 end_nomap:
 711         if (rspi->dma_width_16bit) {
 712                 if (!ret)
 713                         rspi_memory_from_8bit(t->rx_buf, rx_buf, t->len);
 714                 kfree(rx_buf);
 715         }
 716         kfree(dummy);
 717
 718         return ret;
 719 }
 720
 721 static int rspi_is_dma(const struct rspi_data *rspi, struct spi_transfer *t)
 722 {
 723         if (t->tx_buf && rspi->chan_tx)
 724                 return 1;
 725         /* If the module receives data by DMAC, it also needs TX DMAC */
 726         if (t->rx_buf && rspi->chan_tx && rspi->chan_rx)
 727                 return 1;
 728
 729         return 0;
 730 }
 731
 732 static int rspi_transfer_one(struct spi_master *master, struct spi_device *spi,
 733                              struct spi_transfer *xfer)
 734 {
 735         struct rspi_data *rspi = spi_master_get_devdata(master);
 736         int ret = 0;
 737
 738         if (xfer->tx_buf) {
 739                 if (rspi_is_dma(rspi, xfer))
 740                         ret = rspi_send_dma(rspi, xfer);
 741                 else
 742                         ret = rspi_send_pio(rspi, xfer);
 743                 if (ret < 0)
 744                         return ret;
 745         }
 746         if (xfer->rx_buf) {
 747                 if (rspi_is_dma(rspi, xfer))
 748                         ret = rspi_receive_dma(rspi, xfer);
 749                 else
 750                         ret = rspi_receive_pio(rspi, xfer);
 751         }
 752         return ret;
 753 }
 754
 755 static int qspi_transfer_one(struct spi_master *master, struct spi_device *spi,
 756                              struct spi_transfer *xfer)
 757 {
 758         struct rspi_data *rspi = spi_master_get_devdata(master);
 759         int ret = 0;
 760
 761         if (xfer->tx_buf) {
 762                 ret = qspi_send_pio(rspi, xfer);
 763                 if (ret < 0)
 764                         return ret;
 765         }
 766         if (xfer->rx_buf)
 767                 ret = qspi_receive_pio(rspi, xfer);
 768         return ret;
 769 }
 770
 771 static int rspi_setup(struct spi_device *spi)
 772 {
 773         struct rspi_data *rspi = spi_master_get_devdata(spi->master);
 774
 775         rspi->max_speed_hz = spi->max_speed_hz;
 776
 777         rspi->spcmd = SPCMD_SSLKP;
 778         if (spi->mode & SPI_CPOL)
 779                 rspi->spcmd |= SPCMD_CPOL;
 780         if (spi->mode & SPI_CPHA)
 781                 rspi->spcmd |= SPCMD_CPHA;
 782
 783         set_config_register(rspi, 8);
 784
 785         return 0;
 786 }
 787
 788 static void rspi_cleanup(struct spi_device *spi)
 789 {
 790 }
 791
 792 static int rspi_prepare_message(struct spi_master *master,
 793                                 struct spi_message *message)
 794 {
 795         struct rspi_data *rspi = spi_master_get_devdata(master);
 796
 797         rspi_write8(rspi, rspi_read8(rspi, RSPI_SPCR) | SPCR_SPE, RSPI_SPCR);
 798         return 0;
 799 }
 800
 801 static int rspi_unprepare_message(struct spi_master *master,
 802                                   struct spi_message *message)
 803 {
 804         struct rspi_data *rspi = spi_master_get_devdata(master);
 805
 806         rspi_write8(rspi, rspi_read8(rspi, RSPI_SPCR) & ~SPCR_SPE, RSPI_SPCR);
 807         return 0;
 808 }
 809
 810 static irqreturn_t rspi_irq(int irq, void *_sr)
 811 {
 812         struct rspi_data *rspi = _sr;
 813         u8 spsr;
 814         irqreturn_t ret = IRQ_NONE;
 815         u8 disable_irq = 0;
 816
 817         rspi->spsr = spsr = rspi_read8(rspi, RSPI_SPSR);
 818         if (spsr & SPSR_SPRF)
 819                 disable_irq |= SPCR_SPRIE;
 820         if (spsr & SPSR_SPTEF)
 821                 disable_irq |= SPCR_SPTIE;
 822
 823         if (disable_irq) {
 824                 ret = IRQ_HANDLED;
 825                 rspi_disable_irq(rspi, disable_irq);
 826                 wake_up(&rspi->wait);
 827         }
 828
 829         return ret;
 830 }
 831
 832 static int rspi_request_dma(struct rspi_data *rspi,
 833                                       struct platform_device *pdev)
 834 {
 835         const struct rspi_plat_data *rspi_pd = dev_get_platdata(&pdev->dev);
 836         struct resource *res = platform_get_resource(pdev, IORESOURCE_MEM, 0);
 837         dma_cap_mask_t mask;
 838         struct dma_slave_config cfg;
 839         int ret;
 840
 841         if (!res || !rspi_pd)
 842                 return 0;       /* The driver assumes no error. */
 843
 844         rspi->dma_width_16bit = rspi_pd->dma_width_16bit;
 845
 846         /* If the module receives data by DMAC, it also needs TX DMAC */
 847         if (rspi_pd->dma_rx_id && rspi_pd->dma_tx_id) {
 848                 dma_cap_zero(mask);
 849                 dma_cap_set(DMA_SLAVE, mask);
 850                 rspi->chan_rx = dma_request_channel(mask, shdma_chan_filter,
 851                                                     (void *)rspi_pd->dma_rx_id);
 852                 if (rspi->chan_rx) {
 853                         cfg.slave_id = rspi_pd->dma_rx_id;
 854                         cfg.direction = DMA_DEV_TO_MEM;
 855                         cfg.dst_addr = 0;
 856                         cfg.src_addr = res->start + RSPI_SPDR;
 857                         ret = dmaengine_slave_config(rspi->chan_rx, &cfg);
 858                         if (!ret)
 859                                 dev_info(&pdev->dev, "Use DMA when rx.\n");
 860                         else
 861                                 return ret;
 862                 }
 863         }
 864         if (rspi_pd->dma_tx_id) {
 865                 dma_cap_zero(mask);
 866                 dma_cap_set(DMA_SLAVE, mask);
 867                 rspi->chan_tx = dma_request_channel(mask, shdma_chan_filter,
 868                                                     (void *)rspi_pd->dma_tx_id);
 869                 if (rspi->chan_tx) {
 870                         cfg.slave_id = rspi_pd->dma_tx_id;
 871                         cfg.direction = DMA_MEM_TO_DEV;
 872                         cfg.dst_addr = res->start + RSPI_SPDR;
 873                         cfg.src_addr = 0;
 874                         ret = dmaengine_slave_config(rspi->chan_tx, &cfg);
 875                         if (!ret)
 876                                 dev_info(&pdev->dev, "Use DMA when tx\n");
 877                         else
 878                                 return ret;
 879                 }
 880         }
 881
 882         return 0;
 883 }
 884
 885 static void rspi_release_dma(struct rspi_data *rspi)
 886 {
 887         if (rspi->chan_tx)
 888                 dma_release_channel(rspi->chan_tx);
 889         if (rspi->chan_rx)
 890                 dma_release_channel(rspi->chan_rx);
 891 }
 892
 893 static int rspi_remove(struct platform_device *pdev)
 894 {
 895         struct rspi_data *rspi = platform_get_drvdata(pdev);
 896
 897         rspi_release_dma(rspi);
 898         clk_disable(rspi->clk);
 899
 900         return 0;
 901 }
 902
 903 static int rspi_probe(struct platform_device *pdev)
 904 {
 905         struct resource *res;
 906         struct spi_master *master;
 907         struct rspi_data *rspi;
 908         int ret, irq;
 909         char clk_name[16];
 910         const struct rspi_plat_data *rspi_pd = dev_get_platdata(&pdev->dev);
 911         const struct spi_ops *ops;
 912         const struct platform_device_id *id_entry = pdev->id_entry;
 913
 914         ops = (struct spi_ops *)id_entry->driver_data;
 915         /* ops parameter check */
 916         if (!ops->set_config_register) {
 917                 dev_err(&pdev->dev, "there is no set_config_register\n");
 918                 return -ENODEV;
 919         }
 920
 921         irq = platform_get_irq(pdev, 0);
 922         if (irq < 0) {
 923                 dev_err(&pdev->dev, "platform_get_irq error\n");
 924                 return -ENODEV;
 925         }
 926
 927         master = spi_alloc_master(&pdev->dev, sizeof(struct rspi_data));
 928         if (master == NULL) {
 929                 dev_err(&pdev->dev, "spi_alloc_master error.\n");
 930                 return -ENOMEM;
 931         }
 932
 933         rspi = spi_master_get_devdata(master);
 934         platform_set_drvdata(pdev, rspi);
 935         rspi->ops = ops;
 936         rspi->master = master;
 937
 938         res = platform_get_resource(pdev, IORESOURCE_MEM, 0);
 939         rspi->addr = devm_ioremap_resource(&pdev->dev, res);
 940         if (IS_ERR(rspi->addr)) {
 941                 ret = PTR_ERR(rspi->addr);
 942                 goto error1;
 943         }
 944
 945         snprintf(clk_name, sizeof(clk_name), "%s%d", id_entry->name, pdev->id);
 946         rspi->clk = devm_clk_get(&pdev->dev, clk_name);
 947         if (IS_ERR(rspi->clk)) {
 948                 dev_err(&pdev->dev, "cannot get clock\n");
 949                 ret = PTR_ERR(rspi->clk);
 950                 goto error1;
 951         }
 952         clk_enable(rspi->clk);
 953
 954         init_waitqueue_head(&rspi->wait);
 955
 956         if (rspi_pd && rspi_pd->num_chipselect)
 957                 master->num_chipselect = rspi_pd->num_chipselect;
 958         else
 959                 master->num_chipselect = 2; /* default */
 960
 961         master->bus_num = pdev->id;
 962         master->setup = rspi_setup;
 963         master->transfer_one = ops->transfer_one;
 964         master->cleanup = rspi_cleanup;
 965         master->prepare_message = rspi_prepare_message;
 966         master->unprepare_message = rspi_unprepare_message;
 967         master->mode_bits = SPI_CPHA | SPI_CPOL;
 968
 969         ret = devm_request_irq(&pdev->dev, irq, rspi_irq, 0,
 970                                dev_name(&pdev->dev), rspi);
 971         if (ret < 0) {
 972                 dev_err(&pdev->dev, "request_irq error\n");
 973                 goto error2;
 974         }
 975
 976         rspi->irq = irq;
 977         ret = rspi_request_dma(rspi, pdev);
 978         if (ret < 0) {
 979                 dev_err(&pdev->dev, "rspi_request_dma failed.\n");
 980                 goto error3;
 981         }
 982
 983         ret = devm_spi_register_master(&pdev->dev, master);
 984         if (ret < 0) {
 985                 dev_err(&pdev->dev, "spi_register_master error.\n");
 986                 goto error3;
 987         }
 988
 989         dev_info(&pdev->dev, "probed\n");
 990
 991         return 0;
 992
 993 error3:
 994         rspi_release_dma(rspi);
 995 error2:
 996         clk_disable(rspi->clk);
 997 error1:
 998         spi_master_put(master);
 999
1000         return ret;
1001 }
1002
1003 static struct spi_ops rspi_ops = {
1004         .set_config_register =          rspi_set_config_register,
1005         .transfer_one =                 rspi_transfer_one,
1006 };
1007
1008 static struct spi_ops qspi_ops = {
1009         .set_config_register =          qspi_set_config_register,
1010         .transfer_one =                 qspi_transfer_one,
1011 };
1012
1013 static struct platform_device_id spi_driver_ids[] = {
1014         { "rspi",       (kernel_ulong_t)&rspi_ops },
1015         { "qspi",       (kernel_ulong_t)&qspi_ops },
1016         {},
1017 };
1018
1019 MODULE_DEVICE_TABLE(platform, spi_driver_ids);
1020
1021 static struct platform_driver rspi_driver = {
1022         .probe =        rspi_probe,
1023         .remove =       rspi_remove,
1024         .id_table =     spi_driver_ids,
1025         .driver         = {
1026                 .name = "renesas_spi",
1027                 .owner  = THIS_MODULE,
1028         },
1029 };
1030 module_platform_driver(rspi_driver);
1031
1032 MODULE_DESCRIPTION("Renesas RSPI bus driver");
1033 MODULE_LICENSE("GPL v2");
1034 MODULE_AUTHOR("Yoshihiro Shimoda");
1035 MODULE_ALIAS("platform:rspi");