drivers/spi/rk_spi.c

   1 // SPDX-License-Identifier: GPL-2.0+
   2 /*
   3  * spi driver for rockchip
   4  *
   5  * (C) 2019 Theobroma Systems Design und Consulting GmbH
   6  *
   7  * (C) Copyright 2015 Google, Inc
   8  *
   9  * (C) Copyright 2008-2013 Rockchip Electronics
  10  * Peter, Software Engineering, <superpeter.cai@gmail.com>.
  11  */
  12
  13 #include <common.h>
  14 #include <clk.h>
  15 #include <dm.h>
  16 #include <dt-structs.h>
  17 #include <errno.h>
  18 #include <spi.h>
  19 #include <linux/errno.h>
  20 #include <asm/io.h>
  21 #include <asm/arch/clock.h>
  22 #include <asm/arch/periph.h>
  23 #include <dm/pinctrl.h>
  24 #include "rk_spi.h"
  25
  26 /* Change to 1 to output registers at the start of each transaction */
  27 #define DEBUG_RK_SPI    0
  28
  29 struct rockchip_spi_params {
  30         /* RXFIFO overruns and TXFIFO underruns stop the master clock */
  31         bool master_manages_fifo;
  32 };
  33
  34 struct rockchip_spi_platdata {
  35 #if CONFIG_IS_ENABLED(OF_PLATDATA)
  36         struct dtd_rockchip_rk3288_spi of_plat;
  37 #endif
  38         s32 frequency;          /* Default clock frequency, -1 for none */
  39         fdt_addr_t base;
  40         uint deactivate_delay_us;       /* Delay to wait after deactivate */
  41         uint activate_delay_us;         /* Delay to wait after activate */
  42 };
  43
  44 struct rockchip_spi_priv {
  45         struct rockchip_spi *regs;
  46         struct clk clk;
  47         unsigned int max_freq;
  48         unsigned int mode;
  49         ulong last_transaction_us;      /* Time of last transaction end */
  50         unsigned int speed_hz;
  51         unsigned int last_speed_hz;
  52         uint input_rate;
  53 };
  54
  55 #define SPI_FIFO_DEPTH          32
  56
  57 static void rkspi_dump_regs(struct rockchip_spi *regs)
  58 {
  59         debug("ctrl0: \t\t0x%08x\n", readl(&regs->ctrlr0));
  60         debug("ctrl1: \t\t0x%08x\n", readl(&regs->ctrlr1));
  61         debug("ssienr: \t\t0x%08x\n", readl(&regs->enr));
  62         debug("ser: \t\t0x%08x\n", readl(&regs->ser));
  63         debug("baudr: \t\t0x%08x\n", readl(&regs->baudr));
  64         debug("txftlr: \t\t0x%08x\n", readl(&regs->txftlr));
  65         debug("rxftlr: \t\t0x%08x\n", readl(&regs->rxftlr));
  66         debug("txflr: \t\t0x%08x\n", readl(&regs->txflr));
  67         debug("rxflr: \t\t0x%08x\n", readl(&regs->rxflr));
  68         debug("sr: \t\t0x%08x\n", readl(&regs->sr));
  69         debug("imr: \t\t0x%08x\n", readl(&regs->imr));
  70         debug("isr: \t\t0x%08x\n", readl(&regs->isr));
  71         debug("dmacr: \t\t0x%08x\n", readl(&regs->dmacr));
  72         debug("dmatdlr: \t0x%08x\n", readl(&regs->dmatdlr));
  73         debug("dmardlr: \t0x%08x\n", readl(&regs->dmardlr));
  74 }
  75
  76 static void rkspi_enable_chip(struct rockchip_spi *regs, bool enable)
  77 {
  78         writel(enable ? 1 : 0, &regs->enr);
  79 }
  80
  81 static void rkspi_set_clk(struct rockchip_spi_priv *priv, uint speed)
  82 {
  83         /*
  84          * We should try not to exceed the speed requested by the caller:
  85          * when selecting a divider, we need to make sure we round up.
  86          */
  87         uint clk_div = DIV_ROUND_UP(priv->input_rate, speed);
  88
  89         /* The baudrate register (BAUDR) is defined as a 32bit register where
  90          * the upper 16bit are reserved and having 'Fsclk_out' in the lower
  91          * 16bits with 'Fsclk_out' defined as follows:
  92          *
  93          *   Fsclk_out = Fspi_clk/ SCKDV
  94          *   Where SCKDV is any even value between 2 and 65534.
  95          */
  96         if (clk_div > 0xfffe) {
  97                 clk_div = 0xfffe;
  98                 debug("%s: can't divide down to %d Hz (actual will be %d Hz)\n",
  99                       __func__, speed, priv->input_rate / clk_div);
 100         }
 101
 102         /* Round up to the next even 16bit number */
 103         clk_div = (clk_div + 1) & 0xfffe;
 104
 105         debug("spi speed %u, div %u\n", speed, clk_div);
 106
 107         clrsetbits_le32(&priv->regs->baudr, 0xffff, clk_div);
 108         priv->last_speed_hz = speed;
 109 }
 110
 111 static int rkspi_wait_till_not_busy(struct rockchip_spi *regs)
 112 {
 113         unsigned long start;
 114
 115         start = get_timer(0);
 116         while (readl(&regs->sr) & SR_BUSY) {
 117                 if (get_timer(start) > ROCKCHIP_SPI_TIMEOUT_MS) {
 118                         debug("RK SPI: Status keeps busy for 1000us after a read/write!\n");
 119                         return -ETIMEDOUT;
 120                 }
 121         }
 122
 123         return 0;
 124 }
 125
 126 static void spi_cs_activate(struct udevice *dev, uint cs)
 127 {
 128         struct udevice *bus = dev->parent;
 129         struct rockchip_spi_platdata *plat = bus->platdata;
 130         struct rockchip_spi_priv *priv = dev_get_priv(bus);
 131         struct rockchip_spi *regs = priv->regs;
 132
 133         /* If it's too soon to do another transaction, wait */
 134         if (plat->deactivate_delay_us && priv->last_transaction_us) {
 135                 ulong delay_us;         /* The delay completed so far */
 136                 delay_us = timer_get_us() - priv->last_transaction_us;
 137                 if (delay_us < plat->deactivate_delay_us) {
 138                         ulong additional_delay_us =
 139                                 plat->deactivate_delay_us - delay_us;
 140                         debug("%s: delaying by %ld us\n",
 141                               __func__, additional_delay_us);
 142                         udelay(additional_delay_us);
 143                 }
 144         }
 145
 146         debug("activate cs%u\n", cs);
 147         writel(1 << cs, &regs->ser);
 148         if (plat->activate_delay_us)
 149                 udelay(plat->activate_delay_us);
 150 }
 151
 152 static void spi_cs_deactivate(struct udevice *dev, uint cs)
 153 {
 154         struct udevice *bus = dev->parent;
 155         struct rockchip_spi_platdata *plat = bus->platdata;
 156         struct rockchip_spi_priv *priv = dev_get_priv(bus);
 157         struct rockchip_spi *regs = priv->regs;
 158
 159         debug("deactivate cs%u\n", cs);
 160         writel(0, &regs->ser);
 161
 162         /* Remember time of this transaction so we can honour the bus delay */
 163         if (plat->deactivate_delay_us)
 164                 priv->last_transaction_us = timer_get_us();
 165 }
 166
 167 #if CONFIG_IS_ENABLED(OF_PLATDATA)
 168 static int conv_of_platdata(struct udevice *dev)
 169 {
 170         struct rockchip_spi_platdata *plat = dev->platdata;
 171         struct dtd_rockchip_rk3288_spi *dtplat = &plat->of_plat;
 172         struct rockchip_spi_priv *priv = dev_get_priv(dev);
 173         int ret;
 174
 175         plat->base = dtplat->reg[0];
 176         plat->frequency = 20000000;
 177         ret = clk_get_by_index_platdata(dev, 0, dtplat->clocks, &priv->clk);
 178         if (ret < 0)
 179                 return ret;
 180         dev->req_seq = 0;
 181
 182         return 0;
 183 }
 184 #endif
 185
 186 static int rockchip_spi_ofdata_to_platdata(struct udevice *bus)
 187 {
 188 #if !CONFIG_IS_ENABLED(OF_PLATDATA)
 189         struct rockchip_spi_platdata *plat = dev_get_platdata(bus);
 190         struct rockchip_spi_priv *priv = dev_get_priv(bus);
 191         int ret;
 192
 193         plat->base = dev_read_addr(bus);
 194
 195         ret = clk_get_by_index(bus, 0, &priv->clk);
 196         if (ret < 0) {
 197                 debug("%s: Could not get clock for %s: %d\n", __func__,
 198                       bus->name, ret);
 199                 return ret;
 200         }
 201
 202         plat->frequency =
 203                 dev_read_u32_default(bus, "spi-max-frequency", 50000000);
 204         plat->deactivate_delay_us =
 205                 dev_read_u32_default(bus, "spi-deactivate-delay", 0);
 206         plat->activate_delay_us =
 207                 dev_read_u32_default(bus, "spi-activate-delay", 0);
 208
 209         debug("%s: base=%x, max-frequency=%d, deactivate_delay=%d\n",
 210               __func__, (uint)plat->base, plat->frequency,
 211               plat->deactivate_delay_us);
 212 #endif
 213
 214         return 0;
 215 }
 216
 217 static int rockchip_spi_calc_modclk(ulong max_freq)
 218 {
 219         /*
 220          * While this is not strictly correct for the RK3368, as the
 221          * GPLL will be 576MHz, things will still work, as the
 222          * clk_set_rate(...) implementation in our clock-driver will
 223          * chose the next closest rate not exceeding what we request
 224          * based on the output of this function.
 225          */
 226
 227         unsigned div;
 228         const unsigned long gpll_hz = 594000000UL;
 229
 230         /*
 231          * We need to find an input clock that provides at least twice
 232          * the maximum frequency and can be generated from the assumed
 233          * speed of GPLL (594MHz) using an integer divider.
 234          *
 235          * To give us more achievable bitrates at higher speeds (these
 236          * are generated by dividing by an even 16-bit integer from
 237          * this frequency), we try to have an input frequency of at
 238          * least 4x our max_freq.
 239          */
 240
 241         div = DIV_ROUND_UP(gpll_hz, max_freq * 4);
 242         return gpll_hz / div;
 243 }
 244
 245 static int rockchip_spi_probe(struct udevice *bus)
 246 {
 247         struct rockchip_spi_platdata *plat = dev_get_platdata(bus);
 248         struct rockchip_spi_priv *priv = dev_get_priv(bus);
 249         int ret;
 250
 251         debug("%s: probe\n", __func__);
 252 #if CONFIG_IS_ENABLED(OF_PLATDATA)
 253         ret = conv_of_platdata(bus);
 254         if (ret)
 255                 return ret;
 256 #endif
 257         priv->regs = (struct rockchip_spi *)plat->base;
 258
 259         priv->last_transaction_us = timer_get_us();
 260         priv->max_freq = plat->frequency;
 261
 262         /* Clamp the value from the DTS against any hardware limits */
 263         if (priv->max_freq > ROCKCHIP_SPI_MAX_RATE)
 264                 priv->max_freq = ROCKCHIP_SPI_MAX_RATE;
 265
 266         /* Find a module-input clock that fits with the max_freq setting */
 267         ret = clk_set_rate(&priv->clk,
 268                            rockchip_spi_calc_modclk(priv->max_freq));
 269         if (ret < 0) {
 270                 debug("%s: Failed to set clock: %d\n", __func__, ret);
 271                 return ret;
 272         }
 273         priv->input_rate = ret;
 274         debug("%s: rate = %u\n", __func__, priv->input_rate);
 275
 276         return 0;
 277 }
 278
 279 static int rockchip_spi_claim_bus(struct udevice *dev)
 280 {
 281         struct udevice *bus = dev->parent;
 282         struct rockchip_spi_priv *priv = dev_get_priv(bus);
 283         struct rockchip_spi *regs = priv->regs;
 284         uint ctrlr0;
 285
 286         /* Disable the SPI hardware */
 287         rkspi_enable_chip(regs, false);
 288
 289         if (priv->speed_hz != priv->last_speed_hz)
 290                 rkspi_set_clk(priv, priv->speed_hz);
 291
 292         /* Operation Mode */
 293         ctrlr0 = OMOD_MASTER << OMOD_SHIFT;
 294
 295         /* Data Frame Size */
 296         ctrlr0 |= DFS_8BIT << DFS_SHIFT;
 297
 298         /* set SPI mode 0..3 */
 299         if (priv->mode & SPI_CPOL)
 300                 ctrlr0 |= SCOL_HIGH << SCOL_SHIFT;
 301         if (priv->mode & SPI_CPHA)
 302                 ctrlr0 |= SCPH_TOGSTA << SCPH_SHIFT;
 303
 304         /* Chip Select Mode */
 305         ctrlr0 |= CSM_KEEP << CSM_SHIFT;
 306
 307         /* SSN to Sclk_out delay */
 308         ctrlr0 |= SSN_DELAY_ONE << SSN_DELAY_SHIFT;
 309
 310         /* Serial Endian Mode */
 311         ctrlr0 |= SEM_LITTLE << SEM_SHIFT;
 312
 313         /* First Bit Mode */
 314         ctrlr0 |= FBM_MSB << FBM_SHIFT;
 315
 316         /* Byte and Halfword Transform */
 317         ctrlr0 |= HALF_WORD_OFF << HALF_WORD_TX_SHIFT;
 318
 319         /* Rxd Sample Delay */
 320         ctrlr0 |= 0 << RXDSD_SHIFT;
 321
 322         /* Frame Format */
 323         ctrlr0 |= FRF_SPI << FRF_SHIFT;
 324
 325         /* Tx and Rx mode */
 326         ctrlr0 |= TMOD_TR << TMOD_SHIFT;
 327
 328         writel(ctrlr0, &regs->ctrlr0);
 329
 330         return 0;
 331 }
 332
 333 static int rockchip_spi_release_bus(struct udevice *dev)
 334 {
 335         struct udevice *bus = dev->parent;
 336         struct rockchip_spi_priv *priv = dev_get_priv(bus);
 337
 338         rkspi_enable_chip(priv->regs, false);
 339
 340         return 0;
 341 }
 342
 343 static inline int rockchip_spi_16bit_reader(struct udevice *dev,
 344                                             u8 **din, int *len)
 345 {
 346         struct udevice *bus = dev->parent;
 347         const struct rockchip_spi_params * const data =
 348                 (void *)dev_get_driver_data(bus);
 349         struct rockchip_spi_priv *priv = dev_get_priv(bus);
 350         struct rockchip_spi *regs = priv->regs;
 351         const u32 saved_ctrlr0 = readl(&regs->ctrlr0);
 352 #if defined(DEBUG)
 353         u32 statistics_rxlevels[33] = { };
 354 #endif
 355         u32 frames = *len / 2;
 356         u16 *in16 = (u16 *)(*din);
 357         u32 max_chunk_size = SPI_FIFO_DEPTH;
 358
 359         if (!frames)
 360                 return 0;
 361
 362         /*
 363          * If the destination buffer is unaligned, we'd run into a problem
 364          * on ARMv8.  Given that this doesn't seem to be a real issue, we
 365          * just chicken out and fall back to the unoptimised implementation.
 366          */
 367         if ((uintptr_t)*din & 1) {
 368                 debug("%s: unaligned buffer, din = %p\n", __func__, *din);
 369                 return 0;
 370         }
 371
 372         /*
 373          * If we know that the hardware will manage RXFIFO overruns
 374          * (i.e. stop the SPI clock until there's space in the FIFO),
 375          * we the allow largest possible chunk size that can be
 376          * represented in CTRLR1.
 377          */
 378         if (data && data->master_manages_fifo)
 379                 max_chunk_size = 0x10000;
 380
 381         // rockchip_spi_configure(dev, mode, size)
 382         rkspi_enable_chip(regs, false);
 383         clrsetbits_le32(&regs->ctrlr0,
 384                         TMOD_MASK << TMOD_SHIFT,
 385                         TMOD_RO << TMOD_SHIFT);
 386         /* 16bit data frame size */
 387         clrsetbits_le32(&regs->ctrlr0, DFS_MASK, DFS_16BIT);
 388
 389         /* Update caller's context */
 390         const u32 bytes_to_process = 2 * frames;
 391         *din += bytes_to_process;
 392         *len -= bytes_to_process;
 393
 394         /* Process our frames */
 395         while (frames) {
 396                 u32 chunk_size = min(frames, max_chunk_size);
 397
 398                 frames -= chunk_size;
 399
 400                 writew(chunk_size - 1, &regs->ctrlr1);
 401                 rkspi_enable_chip(regs, true);
 402
 403                 do {
 404                         u32 rx_level = readw(&regs->rxflr);
 405 #if defined(DEBUG)
 406                         statistics_rxlevels[rx_level]++;
 407 #endif
 408                         chunk_size -= rx_level;
 409                         while (rx_level--)
 410                                 *in16++ = readw(regs->rxdr);
 411                 } while (chunk_size);
 412
 413                 rkspi_enable_chip(regs, false);
 414         }
 415
 416 #if defined(DEBUG)
 417         debug("%s: observed rx_level during processing:\n", __func__);
 418         for (int i = 0; i <= 32; ++i)
 419                 if (statistics_rxlevels[i])
 420                         debug("\t%2d: %d\n", i, statistics_rxlevels[i]);
 421 #endif
 422         /* Restore the original transfer setup and return error-free. */
 423         writel(saved_ctrlr0, &regs->ctrlr0);
 424         return 0;
 425 }
 426
 427 static int rockchip_spi_xfer(struct udevice *dev, unsigned int bitlen,
 428                            const void *dout, void *din, unsigned long flags)
 429 {
 430         struct udevice *bus = dev->parent;
 431         struct rockchip_spi_priv *priv = dev_get_priv(bus);
 432         struct rockchip_spi *regs = priv->regs;
 433         struct dm_spi_slave_platdata *slave_plat = dev_get_parent_platdata(dev);
 434         int len = bitlen >> 3;
 435         const u8 *out = dout;
 436         u8 *in = din;
 437         int toread, towrite;
 438         int ret = 0;
 439
 440         debug("%s: dout=%p, din=%p, len=%x, flags=%lx\n", __func__, dout, din,
 441               len, flags);
 442         if (DEBUG_RK_SPI)
 443                 rkspi_dump_regs(regs);
 444
 445         /* Assert CS before transfer */
 446         if (flags & SPI_XFER_BEGIN)
 447                 spi_cs_activate(dev, slave_plat->cs);
 448
 449         /*
 450          * To ensure fast loading of firmware images (e.g. full U-Boot
 451          * stage, ATF, Linux kernel) from SPI flash, we optimise the
 452          * case of read-only transfers by using the full 16bits of each
 453          * FIFO element.
 454          */
 455         if (!out)
 456                 ret = rockchip_spi_16bit_reader(dev, &in, &len);
 457
 458         /* This is the original 8bit reader/writer code */
 459         while (len > 0) {
 460                 int todo = min(len, 0x10000);
 461
 462                 rkspi_enable_chip(regs, false);
 463                 writel(todo - 1, &regs->ctrlr1);
 464                 rkspi_enable_chip(regs, true);
 465
 466                 toread = todo;
 467                 towrite = todo;
 468                 while (toread || towrite) {
 469                         u32 status = readl(&regs->sr);
 470
 471                         if (towrite && !(status & SR_TF_FULL)) {
 472                                 writel(out ? *out++ : 0, regs->txdr);
 473                                 towrite--;
 474                         }
 475                         if (toread && !(status & SR_RF_EMPT)) {
 476                                 u32 byte = readl(regs->rxdr);
 477
 478                                 if (in)
 479                                         *in++ = byte;
 480                                 toread--;
 481                         }
 482                 }
 483
 484                 /*
 485                  * In case that there's a transmit-component, we need to wait
 486                  * until the control goes idle before we can disable the SPI
 487                  * control logic (as this will implictly flush the FIFOs).
 488                  */
 489                 if (out) {
 490                         ret = rkspi_wait_till_not_busy(regs);
 491                         if (ret)
 492                                 break;
 493                 }
 494
 495                 len -= todo;
 496         }
 497
 498         /* Deassert CS after transfer */
 499         if (flags & SPI_XFER_END)
 500                 spi_cs_deactivate(dev, slave_plat->cs);
 501
 502         rkspi_enable_chip(regs, false);
 503
 504         return ret;
 505 }
 506
 507 static int rockchip_spi_set_speed(struct udevice *bus, uint speed)
 508 {
 509         struct rockchip_spi_priv *priv = dev_get_priv(bus);
 510
 511         /* Clamp to the maximum frequency specified in the DTS */
 512         if (speed > priv->max_freq)
 513                 speed = priv->max_freq;
 514
 515         priv->speed_hz = speed;
 516
 517         return 0;
 518 }
 519
 520 static int rockchip_spi_set_mode(struct udevice *bus, uint mode)
 521 {
 522         struct rockchip_spi_priv *priv = dev_get_priv(bus);
 523
 524         priv->mode = mode;
 525
 526         return 0;
 527 }
 528
 529 static const struct dm_spi_ops rockchip_spi_ops = {
 530         .claim_bus      = rockchip_spi_claim_bus,
 531         .release_bus    = rockchip_spi_release_bus,
 532         .xfer           = rockchip_spi_xfer,
 533         .set_speed      = rockchip_spi_set_speed,
 534         .set_mode       = rockchip_spi_set_mode,
 535         /*
 536          * cs_info is not needed, since we require all chip selects to be
 537          * in the device tree explicitly
 538          */
 539 };
 540
 541 const  struct rockchip_spi_params rk3399_spi_params = {
 542         .master_manages_fifo = true,
 543 };
 544
 545 static const struct udevice_id rockchip_spi_ids[] = {
 546         { .compatible = "rockchip,rk3288-spi" },
 547         { .compatible = "rockchip,rk3368-spi",
 548           .data = (ulong)&rk3399_spi_params },
 549         { .compatible = "rockchip,rk3399-spi",
 550           .data = (ulong)&rk3399_spi_params },
 551         { }
 552 };
 553
 554 U_BOOT_DRIVER(rockchip_spi) = {
 555 #if CONFIG_IS_ENABLED(OF_PLATDATA)
 556         .name   = "rockchip_rk3288_spi",
 557 #else
 558         .name   = "rockchip_spi",
 559 #endif
 560         .id     = UCLASS_SPI,
 561         .of_match = rockchip_spi_ids,
 562         .ops    = &rockchip_spi_ops,
 563         .ofdata_to_platdata = rockchip_spi_ofdata_to_platdata,
 564         .platdata_auto_alloc_size = sizeof(struct rockchip_spi_platdata),
 565         .priv_auto_alloc_size = sizeof(struct rockchip_spi_priv),
 566         .probe  = rockchip_spi_probe,
 567 };