drivers/spi/pl022_spi.c

   1 // SPDX-License-Identifier: GPL-2.0+
   2 /*
   3  * (C) Copyright 2012
   4  * Armando Visconti, ST Microelectronics, armando.visconti@st.com.
   5  *
   6  * (C) Copyright 2018
   7  * Quentin Schulz, Bootlin, quentin.schulz@bootlin.com
   8  *
   9  * Driver for ARM PL022 SPI Controller.
  10  */
  11
  12 #include <asm/io.h>
  13 #include <clk.h>
  14 #include <common.h>
  15 #include <dm.h>
  16 #include <dm/platform_data/pl022_spi.h>
  17 #include <fdtdec.h>
  18 #include <linux/bitops.h>
  19 #include <linux/bug.h>
  20 #include <linux/io.h>
  21 #include <linux/kernel.h>
  22 #include <spi.h>
  23
  24 #define SSP_CR0         0x000
  25 #define SSP_CR1         0x004
  26 #define SSP_DR          0x008
  27 #define SSP_SR          0x00C
  28 #define SSP_CPSR        0x010
  29 #define SSP_IMSC        0x014
  30 #define SSP_RIS         0x018
  31 #define SSP_MIS         0x01C
  32 #define SSP_ICR         0x020
  33 #define SSP_DMACR       0x024
  34 #define SSP_CSR         0x030 /* vendor extension */
  35 #define SSP_ITCR        0x080
  36 #define SSP_ITIP        0x084
  37 #define SSP_ITOP        0x088
  38 #define SSP_TDR         0x08C
  39
  40 #define SSP_PID0        0xFE0
  41 #define SSP_PID1        0xFE4
  42 #define SSP_PID2        0xFE8
  43 #define SSP_PID3        0xFEC
  44
  45 #define SSP_CID0        0xFF0
  46 #define SSP_CID1        0xFF4
  47 #define SSP_CID2        0xFF8
  48 #define SSP_CID3        0xFFC
  49
  50 /* SSP Control Register 0  - SSP_CR0 */
  51 #define SSP_CR0_SPO             (0x1 << 6)
  52 #define SSP_CR0_SPH             (0x1 << 7)
  53 #define SSP_CR0_BIT_MODE(x)     ((x) - 1)
  54 #define SSP_SCR_MIN             (0x00)
  55 #define SSP_SCR_MAX             (0xFF)
  56 #define SSP_SCR_SHFT            8
  57 #define DFLT_CLKRATE            2
  58
  59 /* SSP Control Register 1  - SSP_CR1 */
  60 #define SSP_CR1_MASK_SSE        (0x1 << 1)
  61
  62 #define SSP_CPSR_MIN            (0x02)
  63 #define SSP_CPSR_MAX            (0xFE)
  64 #define DFLT_PRESCALE           (0x40)
  65
  66 /* SSP Status Register - SSP_SR */
  67 #define SSP_SR_MASK_TFE         (0x1 << 0) /* Transmit FIFO empty */
  68 #define SSP_SR_MASK_TNF         (0x1 << 1) /* Transmit FIFO not full */
  69 #define SSP_SR_MASK_RNE         (0x1 << 2) /* Receive FIFO not empty */
  70 #define SSP_SR_MASK_RFF         (0x1 << 3) /* Receive FIFO full */
  71 #define SSP_SR_MASK_BSY         (0x1 << 4) /* Busy Flag */
  72
  73 struct pl022_spi_slave {
  74         void *base;
  75         unsigned int freq;
  76 };
  77
  78 /*
  79  * ARM PL022 exists in different 'flavors'.
  80  * This drivers currently support the standard variant (0x00041022), that has a
  81  * 16bit wide and 8 locations deep TX/RX FIFO.
  82  */
  83 static int pl022_is_supported(struct pl022_spi_slave *ps)
  84 {
  85         /* PL022 version is 0x00041022 */
  86         if ((readw(ps->base + SSP_PID0) == 0x22) &&
  87             (readw(ps->base + SSP_PID1) == 0x10) &&
  88             ((readw(ps->base + SSP_PID2) & 0xf) == 0x04) &&
  89             (readw(ps->base + SSP_PID3) == 0x00))
  90                 return 1;
  91
  92         return 0;
  93 }
  94
  95 static int pl022_spi_probe(struct udevice *bus)
  96 {
  97         struct pl022_spi_pdata *plat = dev_get_platdata(bus);
  98         struct pl022_spi_slave *ps = dev_get_priv(bus);
  99
 100         ps->base = ioremap(plat->addr, plat->size);
 101         ps->freq = plat->freq;
 102
 103         /* Check the PL022 version */
 104         if (!pl022_is_supported(ps))
 105                 return -ENOTSUPP;
 106
 107         /* 8 bits per word, high polarity and default clock rate */
 108         writew(SSP_CR0_BIT_MODE(8), ps->base + SSP_CR0);
 109         writew(DFLT_PRESCALE, ps->base + SSP_CPSR);
 110
 111         return 0;
 112 }
 113
 114 static void flush(struct pl022_spi_slave *ps)
 115 {
 116         do {
 117                 while (readw(ps->base + SSP_SR) & SSP_SR_MASK_RNE)
 118                         readw(ps->base + SSP_DR);
 119         } while (readw(ps->base + SSP_SR) & SSP_SR_MASK_BSY);
 120 }
 121
 122 static int pl022_spi_claim_bus(struct udevice *dev)
 123 {
 124         struct udevice *bus = dev->parent;
 125         struct pl022_spi_slave *ps = dev_get_priv(bus);
 126         u16 reg;
 127
 128         /* Enable the SPI hardware */
 129         reg = readw(ps->base + SSP_CR1);
 130         reg |= SSP_CR1_MASK_SSE;
 131         writew(reg, ps->base + SSP_CR1);
 132
 133         flush(ps);
 134
 135         return 0;
 136 }
 137
 138 static int pl022_spi_release_bus(struct udevice *dev)
 139 {
 140         struct udevice *bus = dev->parent;
 141         struct pl022_spi_slave *ps = dev_get_priv(bus);
 142         u16 reg;
 143
 144         flush(ps);
 145
 146         /* Disable the SPI hardware */
 147         reg = readw(ps->base + SSP_CR1);
 148         reg &= ~SSP_CR1_MASK_SSE;
 149         writew(reg, ps->base + SSP_CR1);
 150
 151         return 0;
 152 }
 153
 154 static int pl022_spi_xfer(struct udevice *dev, unsigned int bitlen,
 155                           const void *dout, void *din, unsigned long flags)
 156 {
 157         struct udevice *bus = dev->parent;
 158         struct pl022_spi_slave *ps = dev_get_priv(bus);
 159         u32             len_tx = 0, len_rx = 0, len;
 160         u32             ret = 0;
 161         const u8        *txp = dout;
 162         u8              *rxp = din, value;
 163
 164         if (bitlen == 0)
 165                 /* Finish any previously submitted transfers */
 166                 return 0;
 167
 168         /*
 169          * TODO: The controller can do non-multiple-of-8 bit
 170          * transfers, but this driver currently doesn't support it.
 171          *
 172          * It's also not clear how such transfers are supposed to be
 173          * represented as a stream of bytes...this is a limitation of
 174          * the current SPI interface.
 175          */
 176         if (bitlen % 8) {
 177                 /* Errors always terminate an ongoing transfer */
 178                 flags |= SPI_XFER_END;
 179                 return -1;
 180         }
 181
 182         len = bitlen / 8;
 183
 184         while (len_tx < len) {
 185                 if (readw(ps->base + SSP_SR) & SSP_SR_MASK_TNF) {
 186                         value = txp ? *txp++ : 0;
 187                         writew(value, ps->base + SSP_DR);
 188                         len_tx++;
 189                 }
 190
 191                 if (readw(ps->base + SSP_SR) & SSP_SR_MASK_RNE) {
 192                         value = readw(ps->base + SSP_DR);
 193                         if (rxp)
 194                                 *rxp++ = value;
 195                         len_rx++;
 196                 }
 197         }
 198
 199         while (len_rx < len_tx) {
 200                 if (readw(ps->base + SSP_SR) & SSP_SR_MASK_RNE) {
 201                         value = readw(ps->base + SSP_DR);
 202                         if (rxp)
 203                                 *rxp++ = value;
 204                         len_rx++;
 205                 }
 206         }
 207
 208         return ret;
 209 }
 210
 211 static inline u32 spi_rate(u32 rate, u16 cpsdvsr, u16 scr)
 212 {
 213         return rate / (cpsdvsr * (1 + scr));
 214 }
 215
 216 static int pl022_spi_set_speed(struct udevice *bus, uint speed)
 217 {
 218         struct pl022_spi_slave *ps = dev_get_priv(bus);
 219         u16 scr = SSP_SCR_MIN, cr0 = 0, cpsr = SSP_CPSR_MIN, best_scr = scr,
 220             best_cpsr = cpsr;
 221         u32 min, max, best_freq = 0, tmp;
 222         u32 rate = ps->freq;
 223         bool found = false;
 224
 225         max = spi_rate(rate, SSP_CPSR_MIN, SSP_SCR_MIN);
 226         min = spi_rate(rate, SSP_CPSR_MAX, SSP_SCR_MAX);
 227
 228         if (speed > max || speed < min) {
 229                 pr_err("Tried to set speed to %dHz but min=%d and max=%d\n",
 230                        speed, min, max);
 231                 return -EINVAL;
 232         }
 233
 234         while (cpsr <= SSP_CPSR_MAX && !found) {
 235                 while (scr <= SSP_SCR_MAX) {
 236                         tmp = spi_rate(rate, cpsr, scr);
 237
 238                         if (abs(speed - tmp) < abs(speed - best_freq)) {
 239                                 best_freq = tmp;
 240                                 best_cpsr = cpsr;
 241                                 best_scr = scr;
 242
 243                                 if (tmp == speed) {
 244                                         found = true;
 245                                         break;
 246                                 }
 247                         }
 248
 249                         scr++;
 250                 }
 251                 cpsr += 2;
 252                 scr = SSP_SCR_MIN;
 253         }
 254
 255         writew(best_cpsr, ps->base + SSP_CPSR);
 256         cr0 = readw(ps->base + SSP_CR0);
 257         writew(cr0 | (best_scr << SSP_SCR_SHFT), ps->base + SSP_CR0);
 258
 259         return 0;
 260 }
 261
 262 static int pl022_spi_set_mode(struct udevice *bus, uint mode)
 263 {
 264         struct pl022_spi_slave *ps = dev_get_priv(bus);
 265         u16 reg;
 266
 267         reg = readw(ps->base + SSP_CR0);
 268         reg &= ~(SSP_CR0_SPH | SSP_CR0_SPO);
 269         if (mode & SPI_CPHA)
 270                 reg |= SSP_CR0_SPH;
 271         if (mode & SPI_CPOL)
 272                 reg |= SSP_CR0_SPO;
 273         writew(reg, ps->base + SSP_CR0);
 274
 275         return 0;
 276 }
 277
 278 static int pl022_cs_info(struct udevice *bus, uint cs,
 279                          struct spi_cs_info *info)
 280 {
 281         return 0;
 282 }
 283
 284 static const struct dm_spi_ops pl022_spi_ops = {
 285         .claim_bus      = pl022_spi_claim_bus,
 286         .release_bus    = pl022_spi_release_bus,
 287         .xfer           = pl022_spi_xfer,
 288         .set_speed      = pl022_spi_set_speed,
 289         .set_mode       = pl022_spi_set_mode,
 290         .cs_info        = pl022_cs_info,
 291 };
 292
 293 #if !CONFIG_IS_ENABLED(OF_PLATDATA)
 294 static int pl022_spi_ofdata_to_platdata(struct udevice *bus)
 295 {
 296         struct pl022_spi_pdata *plat = bus->platdata;
 297         const void *fdt = gd->fdt_blob;
 298         int node = dev_of_offset(bus);
 299         struct clk clkdev;
 300         int ret;
 301
 302         plat->addr = fdtdec_get_addr_size(fdt, node, "reg", &plat->size);
 303
 304         ret = clk_get_by_index(bus, 0, &clkdev);
 305         if (ret)
 306                 return ret;
 307
 308         plat->freq = clk_get_rate(&clkdev);
 309
 310         return 0;
 311 }
 312
 313 static const struct udevice_id pl022_spi_ids[] = {
 314         { .compatible = "arm,pl022-spi" },
 315         { }
 316 };
 317 #endif
 318
 319 U_BOOT_DRIVER(pl022_spi) = {
 320         .name   = "pl022_spi",
 321         .id     = UCLASS_SPI,
 322 #if !CONFIG_IS_ENABLED(OF_PLATDATA)
 323         .of_match = pl022_spi_ids,
 324         .ofdata_to_platdata = pl022_spi_ofdata_to_platdata,
 325 #endif
 326         .ops    = &pl022_spi_ops,
 327         .platdata_auto_alloc_size = sizeof(struct pl022_spi_pdata),
 328         .priv_auto_alloc_size = sizeof(struct pl022_spi_slave),
 329         .probe  = pl022_spi_probe,
 330 };