drivers/spi/ich.c

   1 // SPDX-License-Identifier: GPL-2.0+
   2 /*
   3  * Copyright (c) 2011-12 The Chromium OS Authors.
   4  *
   5  * This file is derived from the flashrom project.
   6  */
   7
   8 #define LOG_CATEGORY    UCLASS_SPI
   9
  10 #include <common.h>
  11 #include <div64.h>
  12 #include <dm.h>
  13 #include <dt-structs.h>
  14 #include <errno.h>
  15 #include <malloc.h>
  16 #include <pch.h>
  17 #include <pci.h>
  18 #include <pci_ids.h>
  19 #include <spi.h>
  20 #include <spi_flash.h>
  21 #include <spi-mem.h>
  22 #include <spl.h>
  23 #include <asm/fast_spi.h>
  24 #include <asm/io.h>
  25 #include <asm/mtrr.h>
  26 #include <linux/sizes.h>
  27
  28 #include "ich.h"
  29
  30 #ifdef DEBUG_TRACE
  31 #define debug_trace(fmt, args...) debug(fmt, ##args)
  32 #else
  33 #define debug_trace(x, args...)
  34 #endif
  35
  36 struct ich_spi_platdata {
  37 #if CONFIG_IS_ENABLED(OF_PLATDATA)
  38         struct dtd_intel_fast_spi dtplat;
  39 #endif
  40         enum ich_version ich_version;   /* Controller version, 7 or 9 */
  41         bool lockdown;                  /* lock down controller settings? */
  42         ulong mmio_base;                /* Base of MMIO registers */
  43         pci_dev_t bdf;                  /* PCI address used by of-platdata */
  44         bool hwseq;                     /* Use hardware sequencing (not s/w) */
  45 };
  46
  47 static u8 ich_readb(struct ich_spi_priv *priv, int reg)
  48 {
  49         u8 value = readb(priv->base + reg);
  50
  51         debug_trace("read %2.2x from %4.4x\n", value, reg);
  52
  53         return value;
  54 }
  55
  56 static u16 ich_readw(struct ich_spi_priv *priv, int reg)
  57 {
  58         u16 value = readw(priv->base + reg);
  59
  60         debug_trace("read %4.4x from %4.4x\n", value, reg);
  61
  62         return value;
  63 }
  64
  65 static u32 ich_readl(struct ich_spi_priv *priv, int reg)
  66 {
  67         u32 value = readl(priv->base + reg);
  68
  69         debug_trace("read %8.8x from %4.4x\n", value, reg);
  70
  71         return value;
  72 }
  73
  74 static void ich_writeb(struct ich_spi_priv *priv, u8 value, int reg)
  75 {
  76         writeb(value, priv->base + reg);
  77         debug_trace("wrote %2.2x to %4.4x\n", value, reg);
  78 }
  79
  80 static void ich_writew(struct ich_spi_priv *priv, u16 value, int reg)
  81 {
  82         writew(value, priv->base + reg);
  83         debug_trace("wrote %4.4x to %4.4x\n", value, reg);
  84 }
  85
  86 static void ich_writel(struct ich_spi_priv *priv, u32 value, int reg)
  87 {
  88         writel(value, priv->base + reg);
  89         debug_trace("wrote %8.8x to %4.4x\n", value, reg);
  90 }
  91
  92 static void write_reg(struct ich_spi_priv *priv, const void *value,
  93                       int dest_reg, uint32_t size)
  94 {
  95         memcpy_toio(priv->base + dest_reg, value, size);
  96 }
  97
  98 static void read_reg(struct ich_spi_priv *priv, int src_reg, void *value,
  99                      uint32_t size)
 100 {
 101         memcpy_fromio(value, priv->base + src_reg, size);
 102 }
 103
 104 static void ich_set_bbar(struct ich_spi_priv *ctlr, uint32_t minaddr)
 105 {
 106         const uint32_t bbar_mask = 0x00ffff00;
 107         uint32_t ichspi_bbar;
 108
 109         minaddr &= bbar_mask;
 110         ichspi_bbar = ich_readl(ctlr, ctlr->bbar) & ~bbar_mask;
 111         ichspi_bbar |= minaddr;
 112         ich_writel(ctlr, ichspi_bbar, ctlr->bbar);
 113 }
 114
 115 /* @return 1 if the SPI flash supports the 33MHz speed */
 116 static bool ich9_can_do_33mhz(struct udevice *dev)
 117 {
 118         struct ich_spi_priv *priv = dev_get_priv(dev);
 119         u32 fdod, speed;
 120
 121         if (!CONFIG_IS_ENABLED(PCI))
 122                 return false;
 123         /* Observe SPI Descriptor Component Section 0 */
 124         dm_pci_write_config32(priv->pch, 0xb0, 0x1000);
 125
 126         /* Extract the Write/Erase SPI Frequency from descriptor */
 127         dm_pci_read_config32(priv->pch, 0xb4, &fdod);
 128
 129         /* Bits 23:21 have the fast read clock frequency, 0=20MHz, 1=33MHz */
 130         speed = (fdod >> 21) & 7;
 131
 132         return speed == 1;
 133 }
 134
 135 static void spi_lock_down(struct ich_spi_platdata *plat, void *sbase)
 136 {
 137         if (plat->ich_version == ICHV_7) {
 138                 struct ich7_spi_regs *ich7_spi = sbase;
 139
 140                 setbits_le16(&ich7_spi->spis, SPIS_LOCK);
 141         } else if (plat->ich_version == ICHV_9) {
 142                 struct ich9_spi_regs *ich9_spi = sbase;
 143
 144                 setbits_le16(&ich9_spi->hsfs, HSFS_FLOCKDN);
 145         }
 146 }
 147
 148 static bool spi_lock_status(struct ich_spi_platdata *plat, void *sbase)
 149 {
 150         int lock = 0;
 151
 152         if (plat->ich_version == ICHV_7) {
 153                 struct ich7_spi_regs *ich7_spi = sbase;
 154
 155                 lock = readw(&ich7_spi->spis) & SPIS_LOCK;
 156         } else if (plat->ich_version == ICHV_9) {
 157                 struct ich9_spi_regs *ich9_spi = sbase;
 158
 159                 lock = readw(&ich9_spi->hsfs) & HSFS_FLOCKDN;
 160         }
 161
 162         return lock != 0;
 163 }
 164
 165 static int spi_setup_opcode(struct ich_spi_priv *ctlr, struct spi_trans *trans,
 166                             bool lock)
 167 {
 168         uint16_t optypes;
 169         uint8_t opmenu[ctlr->menubytes];
 170
 171         if (!lock) {
 172                 /* The lock is off, so just use index 0. */
 173                 ich_writeb(ctlr, trans->opcode, ctlr->opmenu);
 174                 optypes = ich_readw(ctlr, ctlr->optype);
 175                 optypes = (optypes & 0xfffc) | (trans->type & 0x3);
 176                 ich_writew(ctlr, optypes, ctlr->optype);
 177                 return 0;
 178         } else {
 179                 /* The lock is on. See if what we need is on the menu. */
 180                 uint8_t optype;
 181                 uint16_t opcode_index;
 182
 183                 /* Write Enable is handled as atomic prefix */
 184                 if (trans->opcode == SPI_OPCODE_WREN)
 185                         return 0;
 186
 187                 read_reg(ctlr, ctlr->opmenu, opmenu, sizeof(opmenu));
 188                 for (opcode_index = 0; opcode_index < ctlr->menubytes;
 189                                 opcode_index++) {
 190                         if (opmenu[opcode_index] == trans->opcode)
 191                                 break;
 192                 }
 193
 194                 if (opcode_index == ctlr->menubytes) {
 195                         debug("ICH SPI: Opcode %x not found\n", trans->opcode);
 196                         return -EINVAL;
 197                 }
 198
 199                 optypes = ich_readw(ctlr, ctlr->optype);
 200                 optype = (optypes >> (opcode_index * 2)) & 0x3;
 201
 202                 if (optype != trans->type) {
 203                         debug("ICH SPI: Transaction doesn't fit type %d\n",
 204                               optype);
 205                         return -ENOSPC;
 206                 }
 207                 return opcode_index;
 208         }
 209 }
 210
 211 /*
 212  * Wait for up to 6s til status register bit(s) turn 1 (in case wait_til_set
 213  * below is true) or 0. In case the wait was for the bit(s) to set - write
 214  * those bits back, which would cause resetting them.
 215  *
 216  * Return the last read status value on success or -1 on failure.
 217  */
 218 static int ich_status_poll(struct ich_spi_priv *ctlr, u16 bitmask,
 219                            int wait_til_set)
 220 {
 221         int timeout = 600000; /* This will result in 6s */
 222         u16 status = 0;
 223
 224         while (timeout--) {
 225                 status = ich_readw(ctlr, ctlr->status);
 226                 if (wait_til_set ^ ((status & bitmask) == 0)) {
 227                         if (wait_til_set) {
 228                                 ich_writew(ctlr, status & bitmask,
 229                                            ctlr->status);
 230                         }
 231                         return status;
 232                 }
 233                 udelay(10);
 234         }
 235         debug("ICH SPI: SCIP timeout, read %x, expected %x, wts %x %x\n",
 236               status, bitmask, wait_til_set, status & bitmask);
 237
 238         return -ETIMEDOUT;
 239 }
 240
 241 static void ich_spi_config_opcode(struct udevice *dev)
 242 {
 243         struct ich_spi_priv *ctlr = dev_get_priv(dev);
 244
 245         /*
 246          * PREOP, OPTYPE, OPMENU1/OPMENU2 registers can be locked down
 247          * to prevent accidental or intentional writes. Before they get
 248          * locked down, these registers should be initialized properly.
 249          */
 250         ich_writew(ctlr, SPI_OPPREFIX, ctlr->preop);
 251         ich_writew(ctlr, SPI_OPTYPE, ctlr->optype);
 252         ich_writel(ctlr, SPI_OPMENU_LOWER, ctlr->opmenu);
 253         ich_writel(ctlr, SPI_OPMENU_UPPER, ctlr->opmenu + sizeof(u32));
 254 }
 255
 256 static int ich_spi_exec_op_swseq(struct spi_slave *slave,
 257                                  const struct spi_mem_op *op)
 258 {
 259         struct udevice *bus = dev_get_parent(slave->dev);
 260         struct ich_spi_platdata *plat = dev_get_platdata(bus);
 261         struct ich_spi_priv *ctlr = dev_get_priv(bus);
 262         uint16_t control;
 263         int16_t opcode_index;
 264         int with_address;
 265         int status;
 266         struct spi_trans *trans = &ctlr->trans;
 267         bool lock = spi_lock_status(plat, ctlr->base);
 268         int ret = 0;
 269
 270         trans->in = NULL;
 271         trans->out = NULL;
 272         trans->type = 0xFF;
 273
 274         if (op->data.nbytes) {
 275                 if (op->data.dir == SPI_MEM_DATA_IN) {
 276                         trans->in = op->data.buf.in;
 277                         trans->bytesin = op->data.nbytes;
 278                 } else {
 279                         trans->out = op->data.buf.out;
 280                         trans->bytesout = op->data.nbytes;
 281                 }
 282         }
 283
 284         if (trans->opcode != op->cmd.opcode)
 285                 trans->opcode = op->cmd.opcode;
 286
 287         if (lock && trans->opcode == SPI_OPCODE_WRDIS)
 288                 return 0;
 289
 290         if (trans->opcode == SPI_OPCODE_WREN) {
 291                 /*
 292                  * Treat Write Enable as Atomic Pre-Op if possible
 293                  * in order to prevent the Management Engine from
 294                  * issuing a transaction between WREN and DATA.
 295                  */
 296                 if (!lock)
 297                         ich_writew(ctlr, trans->opcode, ctlr->preop);
 298                 return 0;
 299         }
 300
 301         ret = ich_status_poll(ctlr, SPIS_SCIP, 0);
 302         if (ret < 0)
 303                 return ret;
 304
 305         if (plat->ich_version == ICHV_7)
 306                 ich_writew(ctlr, SPIS_CDS | SPIS_FCERR, ctlr->status);
 307         else
 308                 ich_writeb(ctlr, SPIS_CDS | SPIS_FCERR, ctlr->status);
 309
 310         /* Try to guess spi transaction type */
 311         if (op->data.dir == SPI_MEM_DATA_OUT) {
 312                 if (op->addr.nbytes)
 313                         trans->type = SPI_OPCODE_TYPE_WRITE_WITH_ADDRESS;
 314                 else
 315                         trans->type = SPI_OPCODE_TYPE_WRITE_NO_ADDRESS;
 316         } else {
 317                 if (op->addr.nbytes)
 318                         trans->type = SPI_OPCODE_TYPE_READ_WITH_ADDRESS;
 319                 else
 320                         trans->type = SPI_OPCODE_TYPE_READ_NO_ADDRESS;
 321         }
 322         /* Special erase case handling */
 323         if (op->addr.nbytes && !op->data.buswidth)
 324                 trans->type = SPI_OPCODE_TYPE_WRITE_WITH_ADDRESS;
 325
 326         opcode_index = spi_setup_opcode(ctlr, trans, lock);
 327         if (opcode_index < 0)
 328                 return -EINVAL;
 329
 330         if (op->addr.nbytes) {
 331                 trans->offset = op->addr.val;
 332                 with_address = 1;
 333         }
 334
 335         if (ctlr->speed && ctlr->max_speed >= 33000000) {
 336                 int byte;
 337
 338                 byte = ich_readb(ctlr, ctlr->speed);
 339                 if (ctlr->cur_speed >= 33000000)
 340                         byte |= SSFC_SCF_33MHZ;
 341                 else
 342                         byte &= ~SSFC_SCF_33MHZ;
 343                 ich_writeb(ctlr, byte, ctlr->speed);
 344         }
 345
 346         /* Preset control fields */
 347         control = SPIC_SCGO | ((opcode_index & 0x07) << 4);
 348
 349         /* Issue atomic preop cycle if needed */
 350         if (ich_readw(ctlr, ctlr->preop))
 351                 control |= SPIC_ACS;
 352
 353         if (!trans->bytesout && !trans->bytesin) {
 354                 /* SPI addresses are 24 bit only */
 355                 if (with_address) {
 356                         ich_writel(ctlr, trans->offset & 0x00FFFFFF,
 357                                    ctlr->addr);
 358                 }
 359                 /*
 360                  * This is a 'no data' command (like Write Enable), its
 361                  * bitesout size was 1, decremented to zero while executing
 362                  * spi_setup_opcode() above. Tell the chip to send the
 363                  * command.
 364                  */
 365                 ich_writew(ctlr, control, ctlr->control);
 366
 367                 /* wait for the result */
 368                 status = ich_status_poll(ctlr, SPIS_CDS | SPIS_FCERR, 1);
 369                 if (status < 0)
 370                         return status;
 371
 372                 if (status & SPIS_FCERR) {
 373                         debug("ICH SPI: Command transaction error\n");
 374                         return -EIO;
 375                 }
 376
 377                 return 0;
 378         }
 379
 380         while (trans->bytesout || trans->bytesin) {
 381                 uint32_t data_length;
 382
 383                 /* SPI addresses are 24 bit only */
 384                 ich_writel(ctlr, trans->offset & 0x00FFFFFF, ctlr->addr);
 385
 386                 if (trans->bytesout)
 387                         data_length = min(trans->bytesout, ctlr->databytes);
 388                 else
 389                         data_length = min(trans->bytesin, ctlr->databytes);
 390
 391                 /* Program data into FDATA0 to N */
 392                 if (trans->bytesout) {
 393                         write_reg(ctlr, trans->out, ctlr->data, data_length);
 394                         trans->bytesout -= data_length;
 395                 }
 396
 397                 /* Add proper control fields' values */
 398                 control &= ~((ctlr->databytes - 1) << 8);
 399                 control |= SPIC_DS;
 400                 control |= (data_length - 1) << 8;
 401
 402                 /* write it */
 403                 ich_writew(ctlr, control, ctlr->control);
 404
 405                 /* Wait for Cycle Done Status or Flash Cycle Error */
 406                 status = ich_status_poll(ctlr, SPIS_CDS | SPIS_FCERR, 1);
 407                 if (status < 0)
 408                         return status;
 409
 410                 if (status & SPIS_FCERR) {
 411                         debug("ICH SPI: Data transaction error %x\n", status);
 412                         return -EIO;
 413                 }
 414
 415                 if (trans->bytesin) {
 416                         read_reg(ctlr, ctlr->data, trans->in, data_length);
 417                         trans->bytesin -= data_length;
 418                 }
 419         }
 420
 421         /* Clear atomic preop now that xfer is done */
 422         if (!lock)
 423                 ich_writew(ctlr, 0, ctlr->preop);
 424
 425         return 0;
 426 }
 427
 428 /*
 429  * Ensure read/write xfer len is not greater than SPIBAR_FDATA_FIFO_SIZE and
 430  * that the operation does not cross page boundary.
 431  */
 432 static uint get_xfer_len(u32 offset, int len, int page_size)
 433 {
 434         uint xfer_len = min(len, SPIBAR_FDATA_FIFO_SIZE);
 435         uint bytes_left = ALIGN(offset, page_size) - offset;
 436
 437         if (bytes_left)
 438                 xfer_len = min(xfer_len, bytes_left);
 439
 440         return xfer_len;
 441 }
 442
 443 /* Fill FDATAn FIFO in preparation for a write transaction */
 444 static void fill_xfer_fifo(struct fast_spi_regs *regs, const void *data,
 445                            uint len)
 446 {
 447         memcpy(regs->fdata, data, len);
 448 }
 449
 450 /* Drain FDATAn FIFO after a read transaction populates data */
 451 static void drain_xfer_fifo(struct fast_spi_regs *regs, void *dest, uint len)
 452 {
 453         memcpy(dest, regs->fdata, len);
 454 }
 455
 456 /* Fire up a transfer using the hardware sequencer */
 457 static void start_hwseq_xfer(struct fast_spi_regs *regs, uint hsfsts_cycle,
 458                              uint offset, uint len)
 459 {
 460         /* Make sure all W1C status bits get cleared */
 461         u32 hsfsts;
 462
 463         hsfsts = readl(&regs->hsfsts_ctl);
 464         hsfsts &= ~(HSFSTS_FCYCLE_MASK | HSFSTS_FDBC_MASK);
 465         hsfsts |= HSFSTS_AEL | HSFSTS_FCERR | HSFSTS_FDONE;
 466
 467         /* Set up transaction parameters */
 468         hsfsts |= hsfsts_cycle << HSFSTS_FCYCLE_SHIFT;
 469         hsfsts |= ((len - 1) << HSFSTS_FDBC_SHIFT) & HSFSTS_FDBC_MASK;
 470         hsfsts |= HSFSTS_FGO;
 471
 472         writel(offset, &regs->faddr);
 473         writel(hsfsts, &regs->hsfsts_ctl);
 474 }
 475
 476 static int wait_for_hwseq_xfer(struct fast_spi_regs *regs, uint offset)
 477 {
 478         ulong start;
 479         u32 hsfsts;
 480
 481         start = get_timer(0);
 482         do {
 483                 hsfsts = readl(&regs->hsfsts_ctl);
 484                 if (hsfsts & HSFSTS_FCERR) {
 485                         debug("SPI transaction error at offset %x HSFSTS = %08x\n",
 486                               offset, hsfsts);
 487                         return -EIO;
 488                 }
 489                 if (hsfsts & HSFSTS_AEL)
 490                         return -EPERM;
 491
 492                 if (hsfsts & HSFSTS_FDONE)
 493                         return 0;
 494         } while (get_timer(start) < SPIBAR_HWSEQ_XFER_TIMEOUT_MS);
 495
 496         debug("SPI transaction timeout at offset %x HSFSTS = %08x, timer %d\n",
 497               offset, hsfsts, (uint)get_timer(start));
 498
 499         return -ETIMEDOUT;
 500 }
 501
 502 /**
 503  * exec_sync_hwseq_xfer() - Execute flash transfer by hardware sequencing
 504  *
 505  * This waits until complete or timeout
 506  *
 507  * @regs: SPI registers
 508  * @hsfsts_cycle: Cycle type (enum hsfsts_cycle_t)
 509  * @offset: Offset to access
 510  * @len: Number of bytes to transfer (can be 0)
 511  * @return 0 if OK, -EIO on flash-cycle error (FCERR), -EPERM on access error
 512  *      (AEL), -ETIMEDOUT on timeout
 513  */
 514 static int exec_sync_hwseq_xfer(struct fast_spi_regs *regs, uint hsfsts_cycle,
 515                                 uint offset, uint len)
 516 {
 517         start_hwseq_xfer(regs, hsfsts_cycle, offset, len);
 518
 519         return wait_for_hwseq_xfer(regs, offset);
 520 }
 521
 522 static int ich_spi_exec_op_hwseq(struct spi_slave *slave,
 523                                  const struct spi_mem_op *op)
 524 {
 525         struct spi_flash *flash = dev_get_uclass_priv(slave->dev);
 526         struct udevice *bus = dev_get_parent(slave->dev);
 527         struct ich_spi_priv *priv = dev_get_priv(bus);
 528         struct fast_spi_regs *regs = priv->base;
 529         uint page_size;
 530         uint offset;
 531         int cycle;
 532         uint len;
 533         bool out;
 534         int ret;
 535         u8 *buf;
 536
 537         offset = op->addr.val;
 538         len = op->data.nbytes;
 539
 540         switch (op->cmd.opcode) {
 541         case SPINOR_OP_RDID:
 542                 cycle = HSFSTS_CYCLE_RDID;
 543                 break;
 544         case SPINOR_OP_READ_FAST:
 545                 cycle = HSFSTS_CYCLE_READ;
 546                 break;
 547         case SPINOR_OP_PP:
 548                 cycle = HSFSTS_CYCLE_WRITE;
 549                 break;
 550         case SPINOR_OP_WREN:
 551                 /* Nothing needs to be done */
 552                 return 0;
 553         case SPINOR_OP_WRSR:
 554                 cycle = HSFSTS_CYCLE_WR_STATUS;
 555                 break;
 556         case SPINOR_OP_RDSR:
 557                 cycle = HSFSTS_CYCLE_RD_STATUS;
 558                 break;
 559         case SPINOR_OP_WRDI:
 560                 return 0;  /* ignore */
 561         case SPINOR_OP_BE_4K:
 562                 cycle = HSFSTS_CYCLE_4K_ERASE;
 563                 while (len) {
 564                         uint xfer_len = 0x1000;
 565
 566                         ret = exec_sync_hwseq_xfer(regs, cycle, offset, 0);
 567                         if (ret)
 568                                 return ret;
 569                         offset += xfer_len;
 570                         len -= xfer_len;
 571                 }
 572                 return 0;
 573         default:
 574                 debug("Unknown cycle %x\n", op->cmd.opcode);
 575                 return -EINVAL;
 576         };
 577
 578         out = op->data.dir == SPI_MEM_DATA_OUT;
 579         buf = out ? (u8 *)op->data.buf.out : op->data.buf.in;
 580         page_size = flash->page_size ? : 256;
 581
 582         while (len) {
 583                 uint xfer_len = get_xfer_len(offset, len, page_size);
 584
 585                 if (out)
 586                         fill_xfer_fifo(regs, buf, xfer_len);
 587
 588                 ret = exec_sync_hwseq_xfer(regs, cycle, offset, xfer_len);
 589                 if (ret)
 590                         return ret;
 591
 592                 if (!out)
 593                         drain_xfer_fifo(regs, buf, xfer_len);
 594
 595                 offset += xfer_len;
 596                 buf += xfer_len;
 597                 len -= xfer_len;
 598         }
 599
 600         return 0;
 601 }
 602
 603 static int ich_spi_exec_op(struct spi_slave *slave, const struct spi_mem_op *op)
 604 {
 605         struct udevice *bus = dev_get_parent(slave->dev);
 606         struct ich_spi_platdata *plat = dev_get_platdata(bus);
 607         int ret;
 608
 609         bootstage_start(BOOTSTAGE_ID_ACCUM_SPI, "fast_spi");
 610         if (plat->hwseq)
 611                 ret = ich_spi_exec_op_hwseq(slave, op);
 612         else
 613                 ret = ich_spi_exec_op_swseq(slave, op);
 614         bootstage_accum(BOOTSTAGE_ID_ACCUM_SPI);
 615
 616         return ret;
 617 }
 618
 619 static int ich_get_mmap_bus(struct udevice *bus, ulong *map_basep,
 620                             uint *map_sizep, uint *offsetp)
 621 {
 622         pci_dev_t spi_bdf;
 623
 624 #if !CONFIG_IS_ENABLED(OF_PLATDATA)
 625         struct pci_child_platdata *pplat = dev_get_parent_platdata(bus);
 626
 627         spi_bdf = pplat->devfn;
 628 #else
 629         struct ich_spi_platdata *plat = dev_get_platdata(bus);
 630
 631         /*
 632          * We cannot rely on plat->bdf being set up yet since this method can
 633          * be called before the device is probed. Use the of-platdata directly
 634          * instead.
 635          */
 636         spi_bdf = pci_ofplat_get_devfn(plat->dtplat.reg[0]);
 637 #endif
 638
 639         return fast_spi_get_bios_mmap(spi_bdf, map_basep, map_sizep, offsetp);
 640 }
 641
 642 static int ich_get_mmap(struct udevice *dev, ulong *map_basep, uint *map_sizep,
 643                         uint *offsetp)
 644 {
 645         struct udevice *bus = dev_get_parent(dev);
 646
 647         return ich_get_mmap_bus(bus, map_basep, map_sizep, offsetp);
 648 }
 649
 650 static int ich_spi_adjust_size(struct spi_slave *slave, struct spi_mem_op *op)
 651 {
 652         unsigned int page_offset;
 653         int addr = op->addr.val;
 654         unsigned int byte_count = op->data.nbytes;
 655
 656         if (hweight32(ICH_BOUNDARY) == 1) {
 657                 page_offset = addr & (ICH_BOUNDARY - 1);
 658         } else {
 659                 u64 aux = addr;
 660
 661                 page_offset = do_div(aux, ICH_BOUNDARY);
 662         }
 663
 664         if (op->data.dir == SPI_MEM_DATA_IN) {
 665                 if (slave->max_read_size) {
 666                         op->data.nbytes = min(ICH_BOUNDARY - page_offset,
 667                                               slave->max_read_size);
 668                 }
 669         } else if (slave->max_write_size) {
 670                 op->data.nbytes = min(ICH_BOUNDARY - page_offset,
 671                                       slave->max_write_size);
 672         }
 673
 674         op->data.nbytes = min(op->data.nbytes, byte_count);
 675
 676         return 0;
 677 }
 678
 679 static int ich_protect_lockdown(struct udevice *dev)
 680 {
 681         struct ich_spi_platdata *plat = dev_get_platdata(dev);
 682         struct ich_spi_priv *priv = dev_get_priv(dev);
 683         int ret = -ENOSYS;
 684
 685         /* Disable the BIOS write protect so write commands are allowed */
 686         if (priv->pch)
 687                 ret = pch_set_spi_protect(priv->pch, false);
 688         if (ret == -ENOSYS) {
 689                 u8 bios_cntl;
 690
 691                 bios_cntl = ich_readb(priv, priv->bcr);
 692                 bios_cntl &= ~BIT(5);   /* clear Enable InSMM_STS (EISS) */
 693                 bios_cntl |= 1;         /* Write Protect Disable (WPD) */
 694                 ich_writeb(priv, bios_cntl, priv->bcr);
 695         } else if (ret) {
 696                 debug("%s: Failed to disable write-protect: err=%d\n",
 697                       __func__, ret);
 698                 return ret;
 699         }
 700
 701         /* Lock down SPI controller settings if required */
 702         if (plat->lockdown) {
 703                 ich_spi_config_opcode(dev);
 704                 spi_lock_down(plat, priv->base);
 705         }
 706
 707         return 0;
 708 }
 709
 710 static int ich_init_controller(struct udevice *dev,
 711                                struct ich_spi_platdata *plat,
 712                                struct ich_spi_priv *ctlr)
 713 {
 714         if (spl_phase() == PHASE_TPL) {
 715                 struct ich_spi_platdata *plat = dev_get_platdata(dev);
 716                 int ret;
 717
 718                 ret = fast_spi_early_init(plat->bdf, plat->mmio_base);
 719                 if (ret)
 720                         return ret;
 721         }
 722
 723         ctlr->base = (void *)plat->mmio_base;
 724         if (plat->ich_version == ICHV_7) {
 725                 struct ich7_spi_regs *ich7_spi = ctlr->base;
 726
 727                 ctlr->opmenu = offsetof(struct ich7_spi_regs, opmenu);
 728                 ctlr->menubytes = sizeof(ich7_spi->opmenu);
 729                 ctlr->optype = offsetof(struct ich7_spi_regs, optype);
 730                 ctlr->addr = offsetof(struct ich7_spi_regs, spia);
 731                 ctlr->data = offsetof(struct ich7_spi_regs, spid);
 732                 ctlr->databytes = sizeof(ich7_spi->spid);
 733                 ctlr->status = offsetof(struct ich7_spi_regs, spis);
 734                 ctlr->control = offsetof(struct ich7_spi_regs, spic);
 735                 ctlr->bbar = offsetof(struct ich7_spi_regs, bbar);
 736                 ctlr->preop = offsetof(struct ich7_spi_regs, preop);
 737         } else if (plat->ich_version == ICHV_9) {
 738                 struct ich9_spi_regs *ich9_spi = ctlr->base;
 739
 740                 ctlr->opmenu = offsetof(struct ich9_spi_regs, opmenu);
 741                 ctlr->menubytes = sizeof(ich9_spi->opmenu);
 742                 ctlr->optype = offsetof(struct ich9_spi_regs, optype);
 743                 ctlr->addr = offsetof(struct ich9_spi_regs, faddr);
 744                 ctlr->data = offsetof(struct ich9_spi_regs, fdata);
 745                 ctlr->databytes = sizeof(ich9_spi->fdata);
 746                 ctlr->status = offsetof(struct ich9_spi_regs, ssfs);
 747                 ctlr->control = offsetof(struct ich9_spi_regs, ssfc);
 748                 ctlr->speed = ctlr->control + 2;
 749                 ctlr->bbar = offsetof(struct ich9_spi_regs, bbar);
 750                 ctlr->preop = offsetof(struct ich9_spi_regs, preop);
 751                 ctlr->bcr = offsetof(struct ich9_spi_regs, bcr);
 752                 ctlr->pr = &ich9_spi->pr[0];
 753         } else {
 754                 debug("ICH SPI: Unrecognised ICH version %d\n",
 755                       plat->ich_version);
 756                 return -EINVAL;
 757         }
 758
 759         /* Work out the maximum speed we can support */
 760         ctlr->max_speed = 20000000;
 761         if (plat->ich_version == ICHV_9 && ich9_can_do_33mhz(dev))
 762                 ctlr->max_speed = 33000000;
 763         debug("ICH SPI: Version ID %d detected at %lx, speed %ld\n",
 764               plat->ich_version, plat->mmio_base, ctlr->max_speed);
 765
 766         ich_set_bbar(ctlr, 0);
 767
 768         return 0;
 769 }
 770
 771 static int ich_cache_bios_region(struct udevice *dev)
 772 {
 773         ulong map_base;
 774         uint map_size;
 775         uint offset;
 776         ulong base;
 777         int ret;
 778
 779         ret = ich_get_mmap_bus(dev, &map_base, &map_size, &offset);
 780         if (ret)
 781                 return ret;
 782
 783         /* Don't use WRBACK since we are not supposed to write to SPI flash */
 784         base = SZ_4G - map_size;
 785         mtrr_set_next_var(MTRR_TYPE_WRPROT, base, map_size);
 786         log_debug("BIOS cache base=%lx, size=%x\n", base, (uint)map_size);
 787
 788         return 0;
 789 }
 790
 791 static int ich_spi_probe(struct udevice *dev)
 792 {
 793         struct ich_spi_platdata *plat = dev_get_platdata(dev);
 794         struct ich_spi_priv *priv = dev_get_priv(dev);
 795         int ret;
 796
 797         ret = ich_init_controller(dev, plat, priv);
 798         if (ret)
 799                 return ret;
 800
 801         if (spl_phase() == PHASE_TPL) {
 802                 /* Cache the BIOS to speed things up */
 803                 ret = ich_cache_bios_region(dev);
 804                 if (ret)
 805                         return ret;
 806         } else {
 807                 ret = ich_protect_lockdown(dev);
 808                 if (ret)
 809                         return ret;
 810         }
 811         priv->cur_speed = priv->max_speed;
 812
 813         return 0;
 814 }
 815
 816 static int ich_spi_remove(struct udevice *bus)
 817 {
 818         /*
 819          * Configure SPI controller so that the Linux MTD driver can fully
 820          * access the SPI NOR chip
 821          */
 822         ich_spi_config_opcode(bus);
 823
 824         return 0;
 825 }
 826
 827 static int ich_spi_set_speed(struct udevice *bus, uint speed)
 828 {
 829         struct ich_spi_priv *priv = dev_get_priv(bus);
 830
 831         priv->cur_speed = speed;
 832
 833         return 0;
 834 }
 835
 836 static int ich_spi_set_mode(struct udevice *bus, uint mode)
 837 {
 838         debug("%s: mode=%d\n", __func__, mode);
 839
 840         return 0;
 841 }
 842
 843 static int ich_spi_child_pre_probe(struct udevice *dev)
 844 {
 845         struct udevice *bus = dev_get_parent(dev);
 846         struct ich_spi_platdata *plat = dev_get_platdata(bus);
 847         struct ich_spi_priv *priv = dev_get_priv(bus);
 848         struct spi_slave *slave = dev_get_parent_priv(dev);
 849
 850         /*
 851          * Yes this controller can only write a small number of bytes at
 852          * once! The limit is typically 64 bytes. For hardware sequencing a
 853          * a loop is used to get around this.
 854          */
 855         if (!plat->hwseq)
 856                 slave->max_write_size = priv->databytes;
 857         /*
 858          * ICH 7 SPI controller only supports array read command
 859          * and byte program command for SST flash
 860          */
 861         if (plat->ich_version == ICHV_7)
 862                 slave->mode = SPI_RX_SLOW | SPI_TX_BYTE;
 863
 864         return 0;
 865 }
 866
 867 static int ich_spi_ofdata_to_platdata(struct udevice *dev)
 868 {
 869         struct ich_spi_platdata *plat = dev_get_platdata(dev);
 870
 871 #if !CONFIG_IS_ENABLED(OF_PLATDATA)
 872         struct ich_spi_priv *priv = dev_get_priv(dev);
 873
 874         /* Find a PCH if there is one */
 875         uclass_first_device(UCLASS_PCH, &priv->pch);
 876         if (!priv->pch)
 877                 priv->pch = dev_get_parent(dev);
 878
 879         plat->ich_version = dev_get_driver_data(dev);
 880         plat->lockdown = dev_read_bool(dev, "intel,spi-lock-down");
 881         pch_get_spi_base(priv->pch, &plat->mmio_base);
 882         /*
 883          * Use an int so that the property is present in of-platdata even
 884          * when false.
 885          */
 886         plat->hwseq = dev_read_u32_default(dev, "intel,hardware-seq", 0);
 887 #else
 888         plat->ich_version = ICHV_APL;
 889         plat->mmio_base = plat->dtplat.early_regs[0];
 890         plat->bdf = pci_ofplat_get_devfn(plat->dtplat.reg[0]);
 891         plat->hwseq = plat->dtplat.intel_hardware_seq;
 892 #endif
 893         debug("%s: mmio_base=%lx\n", __func__, plat->mmio_base);
 894
 895         return 0;
 896 }
 897
 898 static const struct spi_controller_mem_ops ich_controller_mem_ops = {
 899         .adjust_op_size = ich_spi_adjust_size,
 900         .supports_op    = NULL,
 901         .exec_op        = ich_spi_exec_op,
 902 };
 903
 904 static const struct dm_spi_ops ich_spi_ops = {
 905         /* xfer is not supported */
 906         .set_speed      = ich_spi_set_speed,
 907         .set_mode       = ich_spi_set_mode,
 908         .mem_ops        = &ich_controller_mem_ops,
 909         .get_mmap       = ich_get_mmap,
 910         /*
 911          * cs_info is not needed, since we require all chip selects to be
 912          * in the device tree explicitly
 913          */
 914 };
 915
 916 static const struct udevice_id ich_spi_ids[] = {
 917         { .compatible = "intel,ich7-spi", ICHV_7 },
 918         { .compatible = "intel,ich9-spi", ICHV_9 },
 919         { }
 920 };
 921
 922 U_BOOT_DRIVER(intel_fast_spi) = {
 923         .name   = "intel_fast_spi",
 924         .id     = UCLASS_SPI,
 925         .of_match = ich_spi_ids,
 926         .ops    = &ich_spi_ops,
 927         .ofdata_to_platdata = ich_spi_ofdata_to_platdata,
 928         .platdata_auto_alloc_size = sizeof(struct ich_spi_platdata),
 929         .priv_auto_alloc_size = sizeof(struct ich_spi_priv),
 930         .child_pre_probe = ich_spi_child_pre_probe,
 931         .probe  = ich_spi_probe,
 932         .remove = ich_spi_remove,
 933         .flags  = DM_FLAG_OS_PREPARE,
 934 };