drivers/spi/ich.c

   1 // SPDX-License-Identifier: GPL-2.0+
   2 /*
   3  * Copyright (c) 2011-12 The Chromium OS Authors.
   4  *
   5  * This file is derived from the flashrom project.
   6  */
   7
   8 #define LOG_CATEGORY    UCLASS_SPI
   9
  10 #include <common.h>
  11 #include <div64.h>
  12 #include <dm.h>
  13 #include <dt-structs.h>
  14 #include <errno.h>
  15 #include <malloc.h>
  16 #include <pch.h>
  17 #include <pci.h>
  18 #include <pci_ids.h>
  19 #include <spi.h>
  20 #include <spi_flash.h>
  21 #include <spi-mem.h>
  22 #include <spl.h>
  23 #include <asm/fast_spi.h>
  24 #include <asm/io.h>
  25 #include <asm/mtrr.h>
  26 #include <linux/sizes.h>
  27
  28 #include "ich.h"
  29
  30 #ifdef DEBUG_TRACE
  31 #define debug_trace(fmt, args...) debug(fmt, ##args)
  32 #else
  33 #define debug_trace(x, args...)
  34 #endif
  35
  36 struct ich_spi_platdata {
  37 #if CONFIG_IS_ENABLED(OF_PLATDATA)
  38         struct dtd_intel_fast_spi dtplat;
  39 #endif
  40         enum ich_version ich_version;   /* Controller version, 7 or 9 */
  41         bool lockdown;                  /* lock down controller settings? */
  42         ulong mmio_base;                /* Base of MMIO registers */
  43         pci_dev_t bdf;                  /* PCI address used by of-platdata */
  44         bool hwseq;                     /* Use hardware sequencing (not s/w) */
  45 };
  46
  47 static u8 ich_readb(struct ich_spi_priv *priv, int reg)
  48 {
  49         u8 value = readb(priv->base + reg);
  50
  51         debug_trace("read %2.2x from %4.4x\n", value, reg);
  52
  53         return value;
  54 }
  55
  56 static u16 ich_readw(struct ich_spi_priv *priv, int reg)
  57 {
  58         u16 value = readw(priv->base + reg);
  59
  60         debug_trace("read %4.4x from %4.4x\n", value, reg);
  61
  62         return value;
  63 }
  64
  65 static u32 ich_readl(struct ich_spi_priv *priv, int reg)
  66 {
  67         u32 value = readl(priv->base + reg);
  68
  69         debug_trace("read %8.8x from %4.4x\n", value, reg);
  70
  71         return value;
  72 }
  73
  74 static void ich_writeb(struct ich_spi_priv *priv, u8 value, int reg)
  75 {
  76         writeb(value, priv->base + reg);
  77         debug_trace("wrote %2.2x to %4.4x\n", value, reg);
  78 }
  79
  80 static void ich_writew(struct ich_spi_priv *priv, u16 value, int reg)
  81 {
  82         writew(value, priv->base + reg);
  83         debug_trace("wrote %4.4x to %4.4x\n", value, reg);
  84 }
  85
  86 static void ich_writel(struct ich_spi_priv *priv, u32 value, int reg)
  87 {
  88         writel(value, priv->base + reg);
  89         debug_trace("wrote %8.8x to %4.4x\n", value, reg);
  90 }
  91
  92 static void write_reg(struct ich_spi_priv *priv, const void *value,
  93                       int dest_reg, uint32_t size)
  94 {
  95         memcpy_toio(priv->base + dest_reg, value, size);
  96 }
  97
  98 static void read_reg(struct ich_spi_priv *priv, int src_reg, void *value,
  99                      uint32_t size)
 100 {
 101         memcpy_fromio(value, priv->base + src_reg, size);
 102 }
 103
 104 static void ich_set_bbar(struct ich_spi_priv *ctlr, uint32_t minaddr)
 105 {
 106         const uint32_t bbar_mask = 0x00ffff00;
 107         uint32_t ichspi_bbar;
 108
 109         if (ctlr->bbar) {
 110                 minaddr &= bbar_mask;
 111                 ichspi_bbar = ich_readl(ctlr, ctlr->bbar) & ~bbar_mask;
 112                 ichspi_bbar |= minaddr;
 113                 ich_writel(ctlr, ichspi_bbar, ctlr->bbar);
 114         }
 115 }
 116
 117 /* @return 1 if the SPI flash supports the 33MHz speed */
 118 static bool ich9_can_do_33mhz(struct udevice *dev)
 119 {
 120         struct ich_spi_priv *priv = dev_get_priv(dev);
 121         u32 fdod, speed;
 122
 123         if (!CONFIG_IS_ENABLED(PCI))
 124                 return false;
 125         /* Observe SPI Descriptor Component Section 0 */
 126         dm_pci_write_config32(priv->pch, 0xb0, 0x1000);
 127
 128         /* Extract the Write/Erase SPI Frequency from descriptor */
 129         dm_pci_read_config32(priv->pch, 0xb4, &fdod);
 130
 131         /* Bits 23:21 have the fast read clock frequency, 0=20MHz, 1=33MHz */
 132         speed = (fdod >> 21) & 7;
 133
 134         return speed == 1;
 135 }
 136
 137 static void spi_lock_down(struct ich_spi_platdata *plat, void *sbase)
 138 {
 139         if (plat->ich_version == ICHV_7) {
 140                 struct ich7_spi_regs *ich7_spi = sbase;
 141
 142                 setbits_le16(&ich7_spi->spis, SPIS_LOCK);
 143         } else if (plat->ich_version == ICHV_9) {
 144                 struct ich9_spi_regs *ich9_spi = sbase;
 145
 146                 setbits_le16(&ich9_spi->hsfs, HSFS_FLOCKDN);
 147         }
 148 }
 149
 150 static bool spi_lock_status(struct ich_spi_platdata *plat, void *sbase)
 151 {
 152         int lock = 0;
 153
 154         if (plat->ich_version == ICHV_7) {
 155                 struct ich7_spi_regs *ich7_spi = sbase;
 156
 157                 lock = readw(&ich7_spi->spis) & SPIS_LOCK;
 158         } else if (plat->ich_version == ICHV_9) {
 159                 struct ich9_spi_regs *ich9_spi = sbase;
 160
 161                 lock = readw(&ich9_spi->hsfs) & HSFS_FLOCKDN;
 162         }
 163
 164         return lock != 0;
 165 }
 166
 167 static int spi_setup_opcode(struct ich_spi_priv *ctlr, struct spi_trans *trans,
 168                             bool lock)
 169 {
 170         uint16_t optypes;
 171         uint8_t opmenu[ctlr->menubytes];
 172
 173         if (!lock) {
 174                 /* The lock is off, so just use index 0. */
 175                 ich_writeb(ctlr, trans->opcode, ctlr->opmenu);
 176                 optypes = ich_readw(ctlr, ctlr->optype);
 177                 optypes = (optypes & 0xfffc) | (trans->type & 0x3);
 178                 ich_writew(ctlr, optypes, ctlr->optype);
 179                 return 0;
 180         } else {
 181                 /* The lock is on. See if what we need is on the menu. */
 182                 uint8_t optype;
 183                 uint16_t opcode_index;
 184
 185                 /* Write Enable is handled as atomic prefix */
 186                 if (trans->opcode == SPI_OPCODE_WREN)
 187                         return 0;
 188
 189                 read_reg(ctlr, ctlr->opmenu, opmenu, sizeof(opmenu));
 190                 for (opcode_index = 0; opcode_index < ctlr->menubytes;
 191                                 opcode_index++) {
 192                         if (opmenu[opcode_index] == trans->opcode)
 193                                 break;
 194                 }
 195
 196                 if (opcode_index == ctlr->menubytes) {
 197                         debug("ICH SPI: Opcode %x not found\n", trans->opcode);
 198                         return -EINVAL;
 199                 }
 200
 201                 optypes = ich_readw(ctlr, ctlr->optype);
 202                 optype = (optypes >> (opcode_index * 2)) & 0x3;
 203
 204                 if (optype != trans->type) {
 205                         debug("ICH SPI: Transaction doesn't fit type %d\n",
 206                               optype);
 207                         return -ENOSPC;
 208                 }
 209                 return opcode_index;
 210         }
 211 }
 212
 213 /*
 214  * Wait for up to 6s til status register bit(s) turn 1 (in case wait_til_set
 215  * below is true) or 0. In case the wait was for the bit(s) to set - write
 216  * those bits back, which would cause resetting them.
 217  *
 218  * Return the last read status value on success or -1 on failure.
 219  */
 220 static int ich_status_poll(struct ich_spi_priv *ctlr, u16 bitmask,
 221                            int wait_til_set)
 222 {
 223         int timeout = 600000; /* This will result in 6s */
 224         u16 status = 0;
 225
 226         while (timeout--) {
 227                 status = ich_readw(ctlr, ctlr->status);
 228                 if (wait_til_set ^ ((status & bitmask) == 0)) {
 229                         if (wait_til_set) {
 230                                 ich_writew(ctlr, status & bitmask,
 231                                            ctlr->status);
 232                         }
 233                         return status;
 234                 }
 235                 udelay(10);
 236         }
 237         debug("ICH SPI: SCIP timeout, read %x, expected %x, wts %x %x\n",
 238               status, bitmask, wait_til_set, status & bitmask);
 239
 240         return -ETIMEDOUT;
 241 }
 242
 243 static void ich_spi_config_opcode(struct udevice *dev)
 244 {
 245         struct ich_spi_priv *ctlr = dev_get_priv(dev);
 246
 247         /*
 248          * PREOP, OPTYPE, OPMENU1/OPMENU2 registers can be locked down
 249          * to prevent accidental or intentional writes. Before they get
 250          * locked down, these registers should be initialized properly.
 251          */
 252         ich_writew(ctlr, SPI_OPPREFIX, ctlr->preop);
 253         ich_writew(ctlr, SPI_OPTYPE, ctlr->optype);
 254         ich_writel(ctlr, SPI_OPMENU_LOWER, ctlr->opmenu);
 255         ich_writel(ctlr, SPI_OPMENU_UPPER, ctlr->opmenu + sizeof(u32));
 256 }
 257
 258 static int ich_spi_exec_op_swseq(struct spi_slave *slave,
 259                                  const struct spi_mem_op *op)
 260 {
 261         struct udevice *bus = dev_get_parent(slave->dev);
 262         struct ich_spi_platdata *plat = dev_get_platdata(bus);
 263         struct ich_spi_priv *ctlr = dev_get_priv(bus);
 264         uint16_t control;
 265         int16_t opcode_index;
 266         int with_address;
 267         int status;
 268         struct spi_trans *trans = &ctlr->trans;
 269         bool lock = spi_lock_status(plat, ctlr->base);
 270         int ret = 0;
 271
 272         trans->in = NULL;
 273         trans->out = NULL;
 274         trans->type = 0xFF;
 275
 276         if (op->data.nbytes) {
 277                 if (op->data.dir == SPI_MEM_DATA_IN) {
 278                         trans->in = op->data.buf.in;
 279                         trans->bytesin = op->data.nbytes;
 280                 } else {
 281                         trans->out = op->data.buf.out;
 282                         trans->bytesout = op->data.nbytes;
 283                 }
 284         }
 285
 286         if (trans->opcode != op->cmd.opcode)
 287                 trans->opcode = op->cmd.opcode;
 288
 289         if (lock && trans->opcode == SPI_OPCODE_WRDIS)
 290                 return 0;
 291
 292         if (trans->opcode == SPI_OPCODE_WREN) {
 293                 /*
 294                  * Treat Write Enable as Atomic Pre-Op if possible
 295                  * in order to prevent the Management Engine from
 296                  * issuing a transaction between WREN and DATA.
 297                  */
 298                 if (!lock)
 299                         ich_writew(ctlr, trans->opcode, ctlr->preop);
 300                 return 0;
 301         }
 302
 303         ret = ich_status_poll(ctlr, SPIS_SCIP, 0);
 304         if (ret < 0)
 305                 return ret;
 306
 307         if (plat->ich_version == ICHV_7)
 308                 ich_writew(ctlr, SPIS_CDS | SPIS_FCERR, ctlr->status);
 309         else
 310                 ich_writeb(ctlr, SPIS_CDS | SPIS_FCERR, ctlr->status);
 311
 312         /* Try to guess spi transaction type */
 313         if (op->data.dir == SPI_MEM_DATA_OUT) {
 314                 if (op->addr.nbytes)
 315                         trans->type = SPI_OPCODE_TYPE_WRITE_WITH_ADDRESS;
 316                 else
 317                         trans->type = SPI_OPCODE_TYPE_WRITE_NO_ADDRESS;
 318         } else {
 319                 if (op->addr.nbytes)
 320                         trans->type = SPI_OPCODE_TYPE_READ_WITH_ADDRESS;
 321                 else
 322                         trans->type = SPI_OPCODE_TYPE_READ_NO_ADDRESS;
 323         }
 324         /* Special erase case handling */
 325         if (op->addr.nbytes && !op->data.buswidth)
 326                 trans->type = SPI_OPCODE_TYPE_WRITE_WITH_ADDRESS;
 327
 328         opcode_index = spi_setup_opcode(ctlr, trans, lock);
 329         if (opcode_index < 0)
 330                 return -EINVAL;
 331
 332         if (op->addr.nbytes) {
 333                 trans->offset = op->addr.val;
 334                 with_address = 1;
 335         }
 336
 337         if (ctlr->speed && ctlr->max_speed >= 33000000) {
 338                 int byte;
 339
 340                 byte = ich_readb(ctlr, ctlr->speed);
 341                 if (ctlr->cur_speed >= 33000000)
 342                         byte |= SSFC_SCF_33MHZ;
 343                 else
 344                         byte &= ~SSFC_SCF_33MHZ;
 345                 ich_writeb(ctlr, byte, ctlr->speed);
 346         }
 347
 348         /* Preset control fields */
 349         control = SPIC_SCGO | ((opcode_index & 0x07) << 4);
 350
 351         /* Issue atomic preop cycle if needed */
 352         if (ich_readw(ctlr, ctlr->preop))
 353                 control |= SPIC_ACS;
 354
 355         if (!trans->bytesout && !trans->bytesin) {
 356                 /* SPI addresses are 24 bit only */
 357                 if (with_address) {
 358                         ich_writel(ctlr, trans->offset & 0x00FFFFFF,
 359                                    ctlr->addr);
 360                 }
 361                 /*
 362                  * This is a 'no data' command (like Write Enable), its
 363                  * bitesout size was 1, decremented to zero while executing
 364                  * spi_setup_opcode() above. Tell the chip to send the
 365                  * command.
 366                  */
 367                 ich_writew(ctlr, control, ctlr->control);
 368
 369                 /* wait for the result */
 370                 status = ich_status_poll(ctlr, SPIS_CDS | SPIS_FCERR, 1);
 371                 if (status < 0)
 372                         return status;
 373
 374                 if (status & SPIS_FCERR) {
 375                         debug("ICH SPI: Command transaction error\n");
 376                         return -EIO;
 377                 }
 378
 379                 return 0;
 380         }
 381
 382         while (trans->bytesout || trans->bytesin) {
 383                 uint32_t data_length;
 384
 385                 /* SPI addresses are 24 bit only */
 386                 ich_writel(ctlr, trans->offset & 0x00FFFFFF, ctlr->addr);
 387
 388                 if (trans->bytesout)
 389                         data_length = min(trans->bytesout, ctlr->databytes);
 390                 else
 391                         data_length = min(trans->bytesin, ctlr->databytes);
 392
 393                 /* Program data into FDATA0 to N */
 394                 if (trans->bytesout) {
 395                         write_reg(ctlr, trans->out, ctlr->data, data_length);
 396                         trans->bytesout -= data_length;
 397                 }
 398
 399                 /* Add proper control fields' values */
 400                 control &= ~((ctlr->databytes - 1) << 8);
 401                 control |= SPIC_DS;
 402                 control |= (data_length - 1) << 8;
 403
 404                 /* write it */
 405                 ich_writew(ctlr, control, ctlr->control);
 406
 407                 /* Wait for Cycle Done Status or Flash Cycle Error */
 408                 status = ich_status_poll(ctlr, SPIS_CDS | SPIS_FCERR, 1);
 409                 if (status < 0)
 410                         return status;
 411
 412                 if (status & SPIS_FCERR) {
 413                         debug("ICH SPI: Data transaction error %x\n", status);
 414                         return -EIO;
 415                 }
 416
 417                 if (trans->bytesin) {
 418                         read_reg(ctlr, ctlr->data, trans->in, data_length);
 419                         trans->bytesin -= data_length;
 420                 }
 421         }
 422
 423         /* Clear atomic preop now that xfer is done */
 424         if (!lock)
 425                 ich_writew(ctlr, 0, ctlr->preop);
 426
 427         return 0;
 428 }
 429
 430 /*
 431  * Ensure read/write xfer len is not greater than SPIBAR_FDATA_FIFO_SIZE and
 432  * that the operation does not cross page boundary.
 433  */
 434 static uint get_xfer_len(u32 offset, int len, int page_size)
 435 {
 436         uint xfer_len = min(len, SPIBAR_FDATA_FIFO_SIZE);
 437         uint bytes_left = ALIGN(offset, page_size) - offset;
 438
 439         if (bytes_left)
 440                 xfer_len = min(xfer_len, bytes_left);
 441
 442         return xfer_len;
 443 }
 444
 445 /* Fill FDATAn FIFO in preparation for a write transaction */
 446 static void fill_xfer_fifo(struct fast_spi_regs *regs, const void *data,
 447                            uint len)
 448 {
 449         memcpy(regs->fdata, data, len);
 450 }
 451
 452 /* Drain FDATAn FIFO after a read transaction populates data */
 453 static void drain_xfer_fifo(struct fast_spi_regs *regs, void *dest, uint len)
 454 {
 455         memcpy(dest, regs->fdata, len);
 456 }
 457
 458 /* Fire up a transfer using the hardware sequencer */
 459 static void start_hwseq_xfer(struct fast_spi_regs *regs, uint hsfsts_cycle,
 460                              uint offset, uint len)
 461 {
 462         /* Make sure all W1C status bits get cleared */
 463         u32 hsfsts;
 464
 465         hsfsts = readl(&regs->hsfsts_ctl);
 466         hsfsts &= ~(HSFSTS_FCYCLE_MASK | HSFSTS_FDBC_MASK);
 467         hsfsts |= HSFSTS_AEL | HSFSTS_FCERR | HSFSTS_FDONE;
 468
 469         /* Set up transaction parameters */
 470         hsfsts |= hsfsts_cycle << HSFSTS_FCYCLE_SHIFT;
 471         hsfsts |= ((len - 1) << HSFSTS_FDBC_SHIFT) & HSFSTS_FDBC_MASK;
 472         hsfsts |= HSFSTS_FGO;
 473
 474         writel(offset, &regs->faddr);
 475         writel(hsfsts, &regs->hsfsts_ctl);
 476 }
 477
 478 static int wait_for_hwseq_xfer(struct fast_spi_regs *regs, uint offset)
 479 {
 480         ulong start;
 481         u32 hsfsts;
 482
 483         start = get_timer(0);
 484         do {
 485                 hsfsts = readl(&regs->hsfsts_ctl);
 486                 if (hsfsts & HSFSTS_FCERR) {
 487                         debug("SPI transaction error at offset %x HSFSTS = %08x\n",
 488                               offset, hsfsts);
 489                         return -EIO;
 490                 }
 491                 if (hsfsts & HSFSTS_AEL)
 492                         return -EPERM;
 493
 494                 if (hsfsts & HSFSTS_FDONE)
 495                         return 0;
 496         } while (get_timer(start) < SPIBAR_HWSEQ_XFER_TIMEOUT_MS);
 497
 498         debug("SPI transaction timeout at offset %x HSFSTS = %08x, timer %d\n",
 499               offset, hsfsts, (uint)get_timer(start));
 500
 501         return -ETIMEDOUT;
 502 }
 503
 504 /**
 505  * exec_sync_hwseq_xfer() - Execute flash transfer by hardware sequencing
 506  *
 507  * This waits until complete or timeout
 508  *
 509  * @regs: SPI registers
 510  * @hsfsts_cycle: Cycle type (enum hsfsts_cycle_t)
 511  * @offset: Offset to access
 512  * @len: Number of bytes to transfer (can be 0)
 513  * @return 0 if OK, -EIO on flash-cycle error (FCERR), -EPERM on access error
 514  *      (AEL), -ETIMEDOUT on timeout
 515  */
 516 static int exec_sync_hwseq_xfer(struct fast_spi_regs *regs, uint hsfsts_cycle,
 517                                 uint offset, uint len)
 518 {
 519         start_hwseq_xfer(regs, hsfsts_cycle, offset, len);
 520
 521         return wait_for_hwseq_xfer(regs, offset);
 522 }
 523
 524 static int ich_spi_exec_op_hwseq(struct spi_slave *slave,
 525                                  const struct spi_mem_op *op)
 526 {
 527         struct spi_flash *flash = dev_get_uclass_priv(slave->dev);
 528         struct udevice *bus = dev_get_parent(slave->dev);
 529         struct ich_spi_priv *priv = dev_get_priv(bus);
 530         struct fast_spi_regs *regs = priv->base;
 531         uint page_size;
 532         uint offset;
 533         int cycle;
 534         uint len;
 535         bool out;
 536         int ret;
 537         u8 *buf;
 538
 539         offset = op->addr.val;
 540         len = op->data.nbytes;
 541
 542         switch (op->cmd.opcode) {
 543         case SPINOR_OP_RDID:
 544                 cycle = HSFSTS_CYCLE_RDID;
 545                 break;
 546         case SPINOR_OP_READ_FAST:
 547                 cycle = HSFSTS_CYCLE_READ;
 548                 break;
 549         case SPINOR_OP_PP:
 550                 cycle = HSFSTS_CYCLE_WRITE;
 551                 break;
 552         case SPINOR_OP_WREN:
 553                 /* Nothing needs to be done */
 554                 return 0;
 555         case SPINOR_OP_WRSR:
 556                 cycle = HSFSTS_CYCLE_WR_STATUS;
 557                 break;
 558         case SPINOR_OP_RDSR:
 559                 cycle = HSFSTS_CYCLE_RD_STATUS;
 560                 break;
 561         case SPINOR_OP_WRDI:
 562                 return 0;  /* ignore */
 563         case SPINOR_OP_BE_4K:
 564                 cycle = HSFSTS_CYCLE_4K_ERASE;
 565                 while (len) {
 566                         uint xfer_len = 0x1000;
 567
 568                         ret = exec_sync_hwseq_xfer(regs, cycle, offset, 0);
 569                         if (ret)
 570                                 return ret;
 571                         offset += xfer_len;
 572                         len -= xfer_len;
 573                 }
 574                 return 0;
 575         default:
 576                 debug("Unknown cycle %x\n", op->cmd.opcode);
 577                 return -EINVAL;
 578         };
 579
 580         out = op->data.dir == SPI_MEM_DATA_OUT;
 581         buf = out ? (u8 *)op->data.buf.out : op->data.buf.in;
 582         page_size = flash->page_size ? : 256;
 583
 584         while (len) {
 585                 uint xfer_len = get_xfer_len(offset, len, page_size);
 586
 587                 if (out)
 588                         fill_xfer_fifo(regs, buf, xfer_len);
 589
 590                 ret = exec_sync_hwseq_xfer(regs, cycle, offset, xfer_len);
 591                 if (ret)
 592                         return ret;
 593
 594                 if (!out)
 595                         drain_xfer_fifo(regs, buf, xfer_len);
 596
 597                 offset += xfer_len;
 598                 buf += xfer_len;
 599                 len -= xfer_len;
 600         }
 601
 602         return 0;
 603 }
 604
 605 static int ich_spi_exec_op(struct spi_slave *slave, const struct spi_mem_op *op)
 606 {
 607         struct udevice *bus = dev_get_parent(slave->dev);
 608         struct ich_spi_platdata *plat = dev_get_platdata(bus);
 609         int ret;
 610
 611         bootstage_start(BOOTSTAGE_ID_ACCUM_SPI, "fast_spi");
 612         if (plat->hwseq)
 613                 ret = ich_spi_exec_op_hwseq(slave, op);
 614         else
 615                 ret = ich_spi_exec_op_swseq(slave, op);
 616         bootstage_accum(BOOTSTAGE_ID_ACCUM_SPI);
 617
 618         return ret;
 619 }
 620
 621 static int ich_get_mmap_bus(struct udevice *bus, ulong *map_basep,
 622                             uint *map_sizep, uint *offsetp)
 623 {
 624         pci_dev_t spi_bdf;
 625
 626 #if !CONFIG_IS_ENABLED(OF_PLATDATA)
 627         struct pci_child_platdata *pplat = dev_get_parent_platdata(bus);
 628
 629         spi_bdf = pplat->devfn;
 630 #else
 631         struct ich_spi_platdata *plat = dev_get_platdata(bus);
 632
 633         /*
 634          * We cannot rely on plat->bdf being set up yet since this method can
 635          * be called before the device is probed. Use the of-platdata directly
 636          * instead.
 637          */
 638         spi_bdf = pci_ofplat_get_devfn(plat->dtplat.reg[0]);
 639 #endif
 640
 641         return fast_spi_get_bios_mmap(spi_bdf, map_basep, map_sizep, offsetp);
 642 }
 643
 644 static int ich_get_mmap(struct udevice *dev, ulong *map_basep, uint *map_sizep,
 645                         uint *offsetp)
 646 {
 647         struct udevice *bus = dev_get_parent(dev);
 648
 649         return ich_get_mmap_bus(bus, map_basep, map_sizep, offsetp);
 650 }
 651
 652 static int ich_spi_adjust_size(struct spi_slave *slave, struct spi_mem_op *op)
 653 {
 654         unsigned int page_offset;
 655         int addr = op->addr.val;
 656         unsigned int byte_count = op->data.nbytes;
 657
 658         if (hweight32(ICH_BOUNDARY) == 1) {
 659                 page_offset = addr & (ICH_BOUNDARY - 1);
 660         } else {
 661                 u64 aux = addr;
 662
 663                 page_offset = do_div(aux, ICH_BOUNDARY);
 664         }
 665
 666         if (op->data.dir == SPI_MEM_DATA_IN) {
 667                 if (slave->max_read_size) {
 668                         op->data.nbytes = min(ICH_BOUNDARY - page_offset,
 669                                               slave->max_read_size);
 670                 }
 671         } else if (slave->max_write_size) {
 672                 op->data.nbytes = min(ICH_BOUNDARY - page_offset,
 673                                       slave->max_write_size);
 674         }
 675
 676         op->data.nbytes = min(op->data.nbytes, byte_count);
 677
 678         return 0;
 679 }
 680
 681 static int ich_protect_lockdown(struct udevice *dev)
 682 {
 683         struct ich_spi_platdata *plat = dev_get_platdata(dev);
 684         struct ich_spi_priv *priv = dev_get_priv(dev);
 685         int ret = -ENOSYS;
 686
 687         /* Disable the BIOS write protect so write commands are allowed */
 688         if (priv->pch)
 689                 ret = pch_set_spi_protect(priv->pch, false);
 690         if (ret == -ENOSYS) {
 691                 u8 bios_cntl;
 692
 693                 bios_cntl = ich_readb(priv, priv->bcr);
 694                 bios_cntl &= ~BIT(5);   /* clear Enable InSMM_STS (EISS) */
 695                 bios_cntl |= 1;         /* Write Protect Disable (WPD) */
 696                 ich_writeb(priv, bios_cntl, priv->bcr);
 697         } else if (ret) {
 698                 debug("%s: Failed to disable write-protect: err=%d\n",
 699                       __func__, ret);
 700                 return ret;
 701         }
 702
 703         /* Lock down SPI controller settings if required */
 704         if (plat->lockdown) {
 705                 ich_spi_config_opcode(dev);
 706                 spi_lock_down(plat, priv->base);
 707         }
 708
 709         return 0;
 710 }
 711
 712 static int ich_init_controller(struct udevice *dev,
 713                                struct ich_spi_platdata *plat,
 714                                struct ich_spi_priv *ctlr)
 715 {
 716         if (spl_phase() == PHASE_TPL) {
 717                 struct ich_spi_platdata *plat = dev_get_platdata(dev);
 718                 int ret;
 719
 720                 ret = fast_spi_early_init(plat->bdf, plat->mmio_base);
 721                 if (ret)
 722                         return ret;
 723         }
 724
 725         ctlr->base = (void *)plat->mmio_base;
 726         if (plat->ich_version == ICHV_7) {
 727                 struct ich7_spi_regs *ich7_spi = ctlr->base;
 728
 729                 ctlr->opmenu = offsetof(struct ich7_spi_regs, opmenu);
 730                 ctlr->menubytes = sizeof(ich7_spi->opmenu);
 731                 ctlr->optype = offsetof(struct ich7_spi_regs, optype);
 732                 ctlr->addr = offsetof(struct ich7_spi_regs, spia);
 733                 ctlr->data = offsetof(struct ich7_spi_regs, spid);
 734                 ctlr->databytes = sizeof(ich7_spi->spid);
 735                 ctlr->status = offsetof(struct ich7_spi_regs, spis);
 736                 ctlr->control = offsetof(struct ich7_spi_regs, spic);
 737                 ctlr->bbar = offsetof(struct ich7_spi_regs, bbar);
 738                 ctlr->preop = offsetof(struct ich7_spi_regs, preop);
 739         } else if (plat->ich_version == ICHV_9) {
 740                 struct ich9_spi_regs *ich9_spi = ctlr->base;
 741
 742                 ctlr->opmenu = offsetof(struct ich9_spi_regs, opmenu);
 743                 ctlr->menubytes = sizeof(ich9_spi->opmenu);
 744                 ctlr->optype = offsetof(struct ich9_spi_regs, optype);
 745                 ctlr->addr = offsetof(struct ich9_spi_regs, faddr);
 746                 ctlr->data = offsetof(struct ich9_spi_regs, fdata);
 747                 ctlr->databytes = sizeof(ich9_spi->fdata);
 748                 ctlr->status = offsetof(struct ich9_spi_regs, ssfs);
 749                 ctlr->control = offsetof(struct ich9_spi_regs, ssfc);
 750                 ctlr->speed = ctlr->control + 2;
 751                 ctlr->bbar = offsetof(struct ich9_spi_regs, bbar);
 752                 ctlr->preop = offsetof(struct ich9_spi_regs, preop);
 753                 ctlr->bcr = offsetof(struct ich9_spi_regs, bcr);
 754                 ctlr->pr = &ich9_spi->pr[0];
 755         } else if (plat->ich_version == ICHV_APL) {
 756         } else {
 757                 debug("ICH SPI: Unrecognised ICH version %d\n",
 758                       plat->ich_version);
 759                 return -EINVAL;
 760         }
 761
 762         /* Work out the maximum speed we can support */
 763         ctlr->max_speed = 20000000;
 764         if (plat->ich_version == ICHV_9 && ich9_can_do_33mhz(dev))
 765                 ctlr->max_speed = 33000000;
 766         debug("ICH SPI: Version ID %d detected at %lx, speed %ld\n",
 767               plat->ich_version, plat->mmio_base, ctlr->max_speed);
 768
 769         ich_set_bbar(ctlr, 0);
 770
 771         return 0;
 772 }
 773
 774 static int ich_cache_bios_region(struct udevice *dev)
 775 {
 776         ulong map_base;
 777         uint map_size;
 778         uint offset;
 779         ulong base;
 780         int ret;
 781
 782         ret = ich_get_mmap_bus(dev, &map_base, &map_size, &offset);
 783         if (ret)
 784                 return ret;
 785
 786         /* Don't use WRBACK since we are not supposed to write to SPI flash */
 787         base = SZ_4G - map_size;
 788         mtrr_set_next_var(MTRR_TYPE_WRPROT, base, map_size);
 789         log_debug("BIOS cache base=%lx, size=%x\n", base, (uint)map_size);
 790
 791         return 0;
 792 }
 793
 794 static int ich_spi_probe(struct udevice *dev)
 795 {
 796         struct ich_spi_platdata *plat = dev_get_platdata(dev);
 797         struct ich_spi_priv *priv = dev_get_priv(dev);
 798         int ret;
 799
 800         ret = ich_init_controller(dev, plat, priv);
 801         if (ret)
 802                 return ret;
 803
 804         if (spl_phase() == PHASE_TPL) {
 805                 /* Cache the BIOS to speed things up */
 806                 ret = ich_cache_bios_region(dev);
 807                 if (ret)
 808                         return ret;
 809         } else {
 810                 ret = ich_protect_lockdown(dev);
 811                 if (ret)
 812                         return ret;
 813         }
 814         priv->cur_speed = priv->max_speed;
 815
 816         return 0;
 817 }
 818
 819 static int ich_spi_remove(struct udevice *bus)
 820 {
 821         /*
 822          * Configure SPI controller so that the Linux MTD driver can fully
 823          * access the SPI NOR chip
 824          */
 825         ich_spi_config_opcode(bus);
 826
 827         return 0;
 828 }
 829
 830 static int ich_spi_set_speed(struct udevice *bus, uint speed)
 831 {
 832         struct ich_spi_priv *priv = dev_get_priv(bus);
 833
 834         priv->cur_speed = speed;
 835
 836         return 0;
 837 }
 838
 839 static int ich_spi_set_mode(struct udevice *bus, uint mode)
 840 {
 841         debug("%s: mode=%d\n", __func__, mode);
 842
 843         return 0;
 844 }
 845
 846 static int ich_spi_child_pre_probe(struct udevice *dev)
 847 {
 848         struct udevice *bus = dev_get_parent(dev);
 849         struct ich_spi_platdata *plat = dev_get_platdata(bus);
 850         struct ich_spi_priv *priv = dev_get_priv(bus);
 851         struct spi_slave *slave = dev_get_parent_priv(dev);
 852
 853         /*
 854          * Yes this controller can only write a small number of bytes at
 855          * once! The limit is typically 64 bytes. For hardware sequencing a
 856          * a loop is used to get around this.
 857          */
 858         if (!plat->hwseq)
 859                 slave->max_write_size = priv->databytes;
 860         /*
 861          * ICH 7 SPI controller only supports array read command
 862          * and byte program command for SST flash
 863          */
 864         if (plat->ich_version == ICHV_7)
 865                 slave->mode = SPI_RX_SLOW | SPI_TX_BYTE;
 866
 867         return 0;
 868 }
 869
 870 static int ich_spi_ofdata_to_platdata(struct udevice *dev)
 871 {
 872         struct ich_spi_platdata *plat = dev_get_platdata(dev);
 873
 874 #if !CONFIG_IS_ENABLED(OF_PLATDATA)
 875         struct ich_spi_priv *priv = dev_get_priv(dev);
 876
 877         /* Find a PCH if there is one */
 878         uclass_first_device(UCLASS_PCH, &priv->pch);
 879         if (!priv->pch)
 880                 priv->pch = dev_get_parent(dev);
 881
 882         plat->ich_version = dev_get_driver_data(dev);
 883         plat->lockdown = dev_read_bool(dev, "intel,spi-lock-down");
 884         if (plat->ich_version == ICHV_APL) {
 885                 plat->mmio_base = dm_pci_read_bar32(dev, 0);
 886         } else  {
 887                 /* SBASE is similar */
 888                 pch_get_spi_base(priv->pch, &plat->mmio_base);
 889         }
 890         /*
 891          * Use an int so that the property is present in of-platdata even
 892          * when false.
 893          */
 894         plat->hwseq = dev_read_u32_default(dev, "intel,hardware-seq", 0);
 895 #else
 896         plat->ich_version = ICHV_APL;
 897         plat->mmio_base = plat->dtplat.early_regs[0];
 898         plat->bdf = pci_ofplat_get_devfn(plat->dtplat.reg[0]);
 899         plat->hwseq = plat->dtplat.intel_hardware_seq;
 900 #endif
 901         debug("%s: mmio_base=%lx\n", __func__, plat->mmio_base);
 902
 903         return 0;
 904 }
 905
 906 static const struct spi_controller_mem_ops ich_controller_mem_ops = {
 907         .adjust_op_size = ich_spi_adjust_size,
 908         .supports_op    = NULL,
 909         .exec_op        = ich_spi_exec_op,
 910 };
 911
 912 static const struct dm_spi_ops ich_spi_ops = {
 913         /* xfer is not supported */
 914         .set_speed      = ich_spi_set_speed,
 915         .set_mode       = ich_spi_set_mode,
 916         .mem_ops        = &ich_controller_mem_ops,
 917         .get_mmap       = ich_get_mmap,
 918         /*
 919          * cs_info is not needed, since we require all chip selects to be
 920          * in the device tree explicitly
 921          */
 922 };
 923
 924 static const struct udevice_id ich_spi_ids[] = {
 925         { .compatible = "intel,ich7-spi", ICHV_7 },
 926         { .compatible = "intel,ich9-spi", ICHV_9 },
 927         { .compatible = "intel,fast-spi", ICHV_APL },
 928         { }
 929 };
 930
 931 U_BOOT_DRIVER(intel_fast_spi) = {
 932         .name   = "intel_fast_spi",
 933         .id     = UCLASS_SPI,
 934         .of_match = ich_spi_ids,
 935         .ops    = &ich_spi_ops,
 936         .ofdata_to_platdata = ich_spi_ofdata_to_platdata,
 937         .platdata_auto_alloc_size = sizeof(struct ich_spi_platdata),
 938         .priv_auto_alloc_size = sizeof(struct ich_spi_priv),
 939         .child_pre_probe = ich_spi_child_pre_probe,
 940         .probe  = ich_spi_probe,
 941         .remove = ich_spi_remove,
 942         .flags  = DM_FLAG_OS_PREPARE,
 943 };