drivers/spi/fsl_dspi.c

   1 // SPDX-License-Identifier: GPL-2.0+
   2 /*
   3  * (C) Copyright 2000-2003
   4  * Wolfgang Denk, DENX Software Engineering, wd@denx.de.
   5  *
   6  * Copyright (C) 2004-2009, 2015 Freescale Semiconductor, Inc.
   7  * TsiChung Liew (Tsi-Chung.Liew@freescale.com)
   8  * Chao Fu (B44548@freescale.com)
   9  * Haikun Wang (B53464@freescale.com)
  10  */
  11
  12 #include <common.h>
  13 #include <dm.h>
  14 #include <errno.h>
  15 #include <common.h>
  16 #include <spi.h>
  17 #include <malloc.h>
  18 #include <asm/io.h>
  19 #include <fdtdec.h>
  20 #ifndef CONFIG_M68K
  21 #include <asm/arch/clock.h>
  22 #endif
  23 #include <fsl_dspi.h>
  24
  25 DECLARE_GLOBAL_DATA_PTR;
  26
  27 /* fsl_dspi_platdata flags */
  28 #define DSPI_FLAG_REGMAP_ENDIAN_BIG     BIT(0)
  29
  30 /* idle data value */
  31 #define DSPI_IDLE_VAL                   0x0
  32
  33 /* max chipselect signals number */
  34 #define FSL_DSPI_MAX_CHIPSELECT         6
  35
  36 /* default SCK frequency, unit: HZ */
  37 #define FSL_DSPI_DEFAULT_SCK_FREQ       10000000
  38
  39 /* tx/rx data wait timeout value, unit: us */
  40 #define DSPI_TXRX_WAIT_TIMEOUT          1000000
  41
  42 /* CTAR register pre-configure value */
  43 #define DSPI_CTAR_DEFAULT_VALUE         (DSPI_CTAR_TRSZ(7) | \
  44                                         DSPI_CTAR_PCSSCK_1CLK | \
  45                                         DSPI_CTAR_PASC(0) | \
  46                                         DSPI_CTAR_PDT(0) | \
  47                                         DSPI_CTAR_CSSCK(0) | \
  48                                         DSPI_CTAR_ASC(0) | \
  49                                         DSPI_CTAR_DT(0))
  50
  51 /* CTAR register pre-configure mask */
  52 #define DSPI_CTAR_SET_MODE_MASK         (DSPI_CTAR_TRSZ(15) | \
  53                                         DSPI_CTAR_PCSSCK(3) | \
  54                                         DSPI_CTAR_PASC(3) | \
  55                                         DSPI_CTAR_PDT(3) | \
  56                                         DSPI_CTAR_CSSCK(15) | \
  57                                         DSPI_CTAR_ASC(15) | \
  58                                         DSPI_CTAR_DT(15))
  59
  60 /**
  61  * struct fsl_dspi_platdata - platform data for Freescale DSPI
  62  *
  63  * @flags: Flags for DSPI DSPI_FLAG_...
  64  * @speed_hz: Default SCK frequency
  65  * @num_chipselect: Number of DSPI chipselect signals
  66  * @regs_addr: Base address of DSPI registers
  67  */
  68 struct fsl_dspi_platdata {
  69         uint flags;
  70         uint speed_hz;
  71         uint num_chipselect;
  72         fdt_addr_t regs_addr;
  73 };
  74
  75 /**
  76  * struct fsl_dspi_priv - private data for Freescale DSPI
  77  *
  78  * @flags: Flags for DSPI DSPI_FLAG_...
  79  * @mode: SPI mode to use for slave device (see SPI mode flags)
  80  * @mcr_val: MCR register configure value
  81  * @bus_clk: DSPI input clk frequency
  82  * @speed_hz: Default SCK frequency
  83  * @charbit: How many bits in every transfer
  84  * @num_chipselect: Number of DSPI chipselect signals
  85  * @ctar_val: CTAR register configure value of per chipselect slave device
  86  * @regs: Point to DSPI register structure for I/O access
  87  */
  88 struct fsl_dspi_priv {
  89         uint flags;
  90         uint mode;
  91         uint mcr_val;
  92         uint bus_clk;
  93         uint speed_hz;
  94         uint charbit;
  95         uint num_chipselect;
  96         uint ctar_val[FSL_DSPI_MAX_CHIPSELECT];
  97         struct dspi *regs;
  98 };
  99
 100 #ifndef CONFIG_DM_SPI
 101 struct fsl_dspi {
 102         struct spi_slave slave;
 103         struct fsl_dspi_priv priv;
 104 };
 105 #endif
 106
 107 __weak void cpu_dspi_port_conf(void)
 108 {
 109 }
 110
 111 __weak int cpu_dspi_claim_bus(uint bus, uint cs)
 112 {
 113         return 0;
 114 }
 115
 116 __weak void cpu_dspi_release_bus(uint bus, uint cs)
 117 {
 118 }
 119
 120 static uint dspi_read32(uint flags, uint *addr)
 121 {
 122         return flags & DSPI_FLAG_REGMAP_ENDIAN_BIG ?
 123                 in_be32(addr) : in_le32(addr);
 124 }
 125
 126 static void dspi_write32(uint flags, uint *addr, uint val)
 127 {
 128         flags & DSPI_FLAG_REGMAP_ENDIAN_BIG ?
 129                 out_be32(addr, val) : out_le32(addr, val);
 130 }
 131
 132 static void dspi_halt(struct fsl_dspi_priv *priv, u8 halt)
 133 {
 134         uint mcr_val;
 135
 136         mcr_val = dspi_read32(priv->flags, &priv->regs->mcr);
 137
 138         if (halt)
 139                 mcr_val |= DSPI_MCR_HALT;
 140         else
 141                 mcr_val &= ~DSPI_MCR_HALT;
 142
 143         dspi_write32(priv->flags, &priv->regs->mcr, mcr_val);
 144 }
 145
 146 static void fsl_dspi_init_mcr(struct fsl_dspi_priv *priv, uint cfg_val)
 147 {
 148         /* halt DSPI module */
 149         dspi_halt(priv, 1);
 150
 151         dspi_write32(priv->flags, &priv->regs->mcr, cfg_val);
 152
 153         /* resume module */
 154         dspi_halt(priv, 0);
 155
 156         priv->mcr_val = cfg_val;
 157 }
 158
 159 static void fsl_dspi_cfg_cs_active_state(struct fsl_dspi_priv *priv,
 160                 uint cs, uint state)
 161 {
 162         uint mcr_val;
 163
 164         dspi_halt(priv, 1);
 165
 166         mcr_val = dspi_read32(priv->flags, &priv->regs->mcr);
 167         if (state & SPI_CS_HIGH)
 168                 /* CSx inactive state is low */
 169                 mcr_val &= ~DSPI_MCR_PCSIS(cs);
 170         else
 171                 /* CSx inactive state is high */
 172                 mcr_val |= DSPI_MCR_PCSIS(cs);
 173         dspi_write32(priv->flags, &priv->regs->mcr, mcr_val);
 174
 175         dspi_halt(priv, 0);
 176 }
 177
 178 static int fsl_dspi_cfg_ctar_mode(struct fsl_dspi_priv *priv,
 179                 uint cs, uint mode)
 180 {
 181         uint bus_setup;
 182
 183         bus_setup = dspi_read32(priv->flags, &priv->regs->ctar[0]);
 184
 185         bus_setup &= ~DSPI_CTAR_SET_MODE_MASK;
 186         bus_setup |= priv->ctar_val[cs];
 187         bus_setup &= ~(DSPI_CTAR_CPOL | DSPI_CTAR_CPHA | DSPI_CTAR_LSBFE);
 188
 189         if (mode & SPI_CPOL)
 190                 bus_setup |= DSPI_CTAR_CPOL;
 191         if (mode & SPI_CPHA)
 192                 bus_setup |= DSPI_CTAR_CPHA;
 193         if (mode & SPI_LSB_FIRST)
 194                 bus_setup |= DSPI_CTAR_LSBFE;
 195
 196         dspi_write32(priv->flags, &priv->regs->ctar[0], bus_setup);
 197
 198         priv->charbit =
 199                 ((dspi_read32(priv->flags, &priv->regs->ctar[0]) &
 200                   DSPI_CTAR_TRSZ(15)) == DSPI_CTAR_TRSZ(15)) ? 16 : 8;
 201
 202         return 0;
 203 }
 204
 205 static void fsl_dspi_clr_fifo(struct fsl_dspi_priv *priv)
 206 {
 207         uint mcr_val;
 208
 209         dspi_halt(priv, 1);
 210         mcr_val = dspi_read32(priv->flags, &priv->regs->mcr);
 211         /* flush RX and TX FIFO */
 212         mcr_val |= (DSPI_MCR_CTXF | DSPI_MCR_CRXF);
 213         dspi_write32(priv->flags, &priv->regs->mcr, mcr_val);
 214         dspi_halt(priv, 0);
 215 }
 216
 217 static void dspi_tx(struct fsl_dspi_priv *priv, u32 ctrl, u16 data)
 218 {
 219         int timeout = DSPI_TXRX_WAIT_TIMEOUT;
 220
 221         /* wait for empty entries in TXFIFO or timeout */
 222         while (DSPI_SR_TXCTR(dspi_read32(priv->flags, &priv->regs->sr)) >= 4 &&
 223                         timeout--)
 224                 udelay(1);
 225
 226         if (timeout >= 0)
 227                 dspi_write32(priv->flags, &priv->regs->tfr, (ctrl | data));
 228         else
 229                 debug("dspi_tx: waiting timeout!\n");
 230 }
 231
 232 static u16 dspi_rx(struct fsl_dspi_priv *priv)
 233 {
 234         int timeout = DSPI_TXRX_WAIT_TIMEOUT;
 235
 236         /* wait for valid entries in RXFIFO or timeout */
 237         while (DSPI_SR_RXCTR(dspi_read32(priv->flags, &priv->regs->sr)) == 0 &&
 238                         timeout--)
 239                 udelay(1);
 240
 241         if (timeout >= 0)
 242                 return (u16)DSPI_RFR_RXDATA(
 243                                 dspi_read32(priv->flags, &priv->regs->rfr));
 244         else {
 245                 debug("dspi_rx: waiting timeout!\n");
 246                 return (u16)(~0);
 247         }
 248 }
 249
 250 static int dspi_xfer(struct fsl_dspi_priv *priv, uint cs, unsigned int bitlen,
 251                 const void *dout, void *din, unsigned long flags)
 252 {
 253         u16 *spi_rd16 = NULL, *spi_wr16 = NULL;
 254         u8 *spi_rd = NULL, *spi_wr = NULL;
 255         static u32 ctrl;
 256         uint len = bitlen >> 3;
 257
 258         if (priv->charbit == 16) {
 259                 bitlen >>= 1;
 260                 spi_wr16 = (u16 *)dout;
 261                 spi_rd16 = (u16 *)din;
 262         } else {
 263                 spi_wr = (u8 *)dout;
 264                 spi_rd = (u8 *)din;
 265         }
 266
 267         if ((flags & SPI_XFER_BEGIN) == SPI_XFER_BEGIN)
 268                 ctrl |= DSPI_TFR_CONT;
 269
 270         ctrl = ctrl & DSPI_TFR_CONT;
 271         ctrl = ctrl | DSPI_TFR_CTAS(0) | DSPI_TFR_PCS(cs);
 272
 273         if (len > 1) {
 274                 int tmp_len = len - 1;
 275                 while (tmp_len--) {
 276                         if (dout != NULL) {
 277                                 if (priv->charbit == 16)
 278                                         dspi_tx(priv, ctrl, *spi_wr16++);
 279                                 else
 280                                         dspi_tx(priv, ctrl, *spi_wr++);
 281                                 dspi_rx(priv);
 282                         }
 283
 284                         if (din != NULL) {
 285                                 dspi_tx(priv, ctrl, DSPI_IDLE_VAL);
 286                                 if (priv->charbit == 16)
 287                                         *spi_rd16++ = dspi_rx(priv);
 288                                 else
 289                                         *spi_rd++ = dspi_rx(priv);
 290                         }
 291                 }
 292
 293                 len = 1;        /* remaining byte */
 294         }
 295
 296         if ((flags & SPI_XFER_END) == SPI_XFER_END)
 297                 ctrl &= ~DSPI_TFR_CONT;
 298
 299         if (len) {
 300                 if (dout != NULL) {
 301                         if (priv->charbit == 16)
 302                                 dspi_tx(priv, ctrl, *spi_wr16);
 303                         else
 304                                 dspi_tx(priv, ctrl, *spi_wr);
 305                         dspi_rx(priv);
 306                 }
 307
 308                 if (din != NULL) {
 309                         dspi_tx(priv, ctrl, DSPI_IDLE_VAL);
 310                         if (priv->charbit == 16)
 311                                 *spi_rd16 = dspi_rx(priv);
 312                         else
 313                                 *spi_rd = dspi_rx(priv);
 314                 }
 315         } else {
 316                 /* dummy read */
 317                 dspi_tx(priv, ctrl, DSPI_IDLE_VAL);
 318                 dspi_rx(priv);
 319         }
 320
 321         return 0;
 322 }
 323
 324 /**
 325  * Calculate the divide value between input clk frequency and expected SCK frequency
 326  * Formula: SCK = (clkrate/pbr) x ((1+dbr)/br)
 327  * Dbr: use default value 0
 328  *
 329  * @pbr: return Baud Rate Prescaler value
 330  * @br: return Baud Rate Scaler value
 331  * @speed_hz: expected SCK frequency
 332  * @clkrate: input clk frequency
 333  */
 334 static int fsl_dspi_hz_to_spi_baud(int *pbr, int *br,
 335                 int speed_hz, uint clkrate)
 336 {
 337         /* Valid baud rate pre-scaler values */
 338         int pbr_tbl[4] = {2, 3, 5, 7};
 339         int brs[16] = {2, 4, 6, 8,
 340                 16, 32, 64, 128,
 341                 256, 512, 1024, 2048,
 342                 4096, 8192, 16384, 32768};
 343         int temp, i = 0, j = 0;
 344
 345         temp = clkrate / speed_hz;
 346
 347         for (i = 0; i < ARRAY_SIZE(pbr_tbl); i++)
 348                 for (j = 0; j < ARRAY_SIZE(brs); j++) {
 349                         if (pbr_tbl[i] * brs[j] >= temp) {
 350                                 *pbr = i;
 351                                 *br = j;
 352                                 return 0;
 353                         }
 354                 }
 355
 356         debug("Can not find valid baud rate,speed_hz is %d, ", speed_hz);
 357         debug("clkrate is %d, we use the max prescaler value.\n", clkrate);
 358
 359         *pbr = ARRAY_SIZE(pbr_tbl) - 1;
 360         *br =  ARRAY_SIZE(brs) - 1;
 361         return -EINVAL;
 362 }
 363
 364 static int fsl_dspi_cfg_speed(struct fsl_dspi_priv *priv, uint speed)
 365 {
 366         int ret;
 367         uint bus_setup;
 368         int best_i, best_j, bus_clk;
 369
 370         bus_clk = priv->bus_clk;
 371
 372         debug("DSPI set_speed: expected SCK speed %u, bus_clk %u.\n",
 373               speed, bus_clk);
 374
 375         bus_setup = dspi_read32(priv->flags, &priv->regs->ctar[0]);
 376         bus_setup &= ~(DSPI_CTAR_DBR | DSPI_CTAR_PBR(0x3) | DSPI_CTAR_BR(0xf));
 377
 378         ret = fsl_dspi_hz_to_spi_baud(&best_i, &best_j, speed, bus_clk);
 379         if (ret) {
 380                 speed = priv->speed_hz;
 381                 debug("DSPI set_speed use default SCK rate %u.\n", speed);
 382                 fsl_dspi_hz_to_spi_baud(&best_i, &best_j, speed, bus_clk);
 383         }
 384
 385         bus_setup |= (DSPI_CTAR_PBR(best_i) | DSPI_CTAR_BR(best_j));
 386         dspi_write32(priv->flags, &priv->regs->ctar[0], bus_setup);
 387
 388         priv->speed_hz = speed;
 389
 390         return 0;
 391 }
 392 #ifndef CONFIG_DM_SPI
 393 void spi_init(void)
 394 {
 395         /* Nothing to do */
 396 }
 397
 398 int spi_cs_is_valid(unsigned int bus, unsigned int cs)
 399 {
 400         if (((cs >= 0) && (cs < 8)) && ((bus >= 0) && (bus < 8)))
 401                 return 1;
 402         else
 403                 return 0;
 404 }
 405
 406 struct spi_slave *spi_setup_slave(unsigned int bus, unsigned int cs,
 407                                   unsigned int max_hz, unsigned int mode)
 408 {
 409         struct fsl_dspi *dspi;
 410         uint mcr_cfg_val;
 411
 412         dspi = spi_alloc_slave(struct fsl_dspi, bus, cs);
 413         if (!dspi)
 414                 return NULL;
 415
 416         cpu_dspi_port_conf();
 417
 418 #ifdef CONFIG_SYS_FSL_DSPI_BE
 419         dspi->priv.flags |= DSPI_FLAG_REGMAP_ENDIAN_BIG;
 420 #endif
 421
 422         dspi->priv.regs = (struct dspi *)MMAP_DSPI;
 423
 424 #ifdef CONFIG_M68K
 425         dspi->priv.bus_clk = gd->bus_clk;
 426 #else
 427         dspi->priv.bus_clk = mxc_get_clock(MXC_DSPI_CLK);
 428 #endif
 429         dspi->priv.speed_hz = FSL_DSPI_DEFAULT_SCK_FREQ;
 430
 431         /* default: all CS signals inactive state is high */
 432         mcr_cfg_val = DSPI_MCR_MSTR | DSPI_MCR_PCSIS_MASK |
 433                 DSPI_MCR_CRXF | DSPI_MCR_CTXF;
 434         fsl_dspi_init_mcr(&dspi->priv, mcr_cfg_val);
 435
 436         for (i = 0; i < FSL_DSPI_MAX_CHIPSELECT; i++)
 437                 dspi->priv.ctar_val[i] = DSPI_CTAR_DEFAULT_VALUE;
 438
 439 #ifdef CONFIG_SYS_DSPI_CTAR0
 440         if (FSL_DSPI_MAX_CHIPSELECT > 0)
 441                 dspi->priv.ctar_val[0] = CONFIG_SYS_DSPI_CTAR0;
 442 #endif
 443 #ifdef CONFIG_SYS_DSPI_CTAR1
 444         if (FSL_DSPI_MAX_CHIPSELECT > 1)
 445                 dspi->priv.ctar_val[1] = CONFIG_SYS_DSPI_CTAR1;
 446 #endif
 447 #ifdef CONFIG_SYS_DSPI_CTAR2
 448         if (FSL_DSPI_MAX_CHIPSELECT > 2)
 449                 dspi->priv.ctar_val[2] = CONFIG_SYS_DSPI_CTAR2;
 450 #endif
 451 #ifdef CONFIG_SYS_DSPI_CTAR3
 452         if (FSL_DSPI_MAX_CHIPSELECT > 3)
 453                 dspi->priv.ctar_val[3] = CONFIG_SYS_DSPI_CTAR3;
 454 #endif
 455 #ifdef CONFIG_SYS_DSPI_CTAR4
 456         if (FSL_DSPI_MAX_CHIPSELECT > 4)
 457                 dspi->priv.ctar_val[4] = CONFIG_SYS_DSPI_CTAR4;
 458 #endif
 459 #ifdef CONFIG_SYS_DSPI_CTAR5
 460         if (FSL_DSPI_MAX_CHIPSELECT > 5)
 461                 dspi->priv.ctar_val[5] = CONFIG_SYS_DSPI_CTAR5;
 462 #endif
 463 #ifdef CONFIG_SYS_DSPI_CTAR6
 464         if (FSL_DSPI_MAX_CHIPSELECT > 6)
 465                 dspi->priv.ctar_val[6] = CONFIG_SYS_DSPI_CTAR6;
 466 #endif
 467 #ifdef CONFIG_SYS_DSPI_CTAR7
 468         if (FSL_DSPI_MAX_CHIPSELECT > 7)
 469                 dspi->priv.ctar_val[7] = CONFIG_SYS_DSPI_CTAR7;
 470 #endif
 471
 472         fsl_dspi_cfg_speed(&dspi->priv, max_hz);
 473
 474         /* configure transfer mode */
 475         fsl_dspi_cfg_ctar_mode(&dspi->priv, cs, mode);
 476
 477         /* configure active state of CSX */
 478         fsl_dspi_cfg_cs_active_state(&dspi->priv, cs, mode);
 479
 480         return &dspi->slave;
 481 }
 482
 483 void spi_free_slave(struct spi_slave *slave)
 484 {
 485         free(slave);
 486 }
 487
 488 int spi_claim_bus(struct spi_slave *slave)
 489 {
 490         uint sr_val;
 491         struct fsl_dspi *dspi = (struct fsl_dspi *)slave;
 492
 493         cpu_dspi_claim_bus(slave->bus, slave->cs);
 494
 495         fsl_dspi_clr_fifo(&dspi->priv);
 496
 497         /* check module TX and RX status */
 498         sr_val = dspi_read32(dspi->priv.flags, &dspi->priv.regs->sr);
 499         if ((sr_val & DSPI_SR_TXRXS) != DSPI_SR_TXRXS) {
 500                 debug("DSPI RX/TX not ready!\n");
 501                 return -EIO;
 502         }
 503
 504         return 0;
 505 }
 506
 507 void spi_release_bus(struct spi_slave *slave)
 508 {
 509         struct fsl_dspi *dspi = (struct fsl_dspi *)slave;
 510
 511         dspi_halt(&dspi->priv, 1);
 512         cpu_dspi_release_bus(slave->bus.slave->cs);
 513 }
 514
 515 int spi_xfer(struct spi_slave *slave, unsigned int bitlen, const void *dout,
 516              void *din, unsigned long flags)
 517 {
 518         struct fsl_dspi *dspi = (struct fsl_dspi *)slave;
 519         return dspi_xfer(&dspi->priv, slave->cs, bitlen, dout, din, flags);
 520 }
 521 #else
 522 static int fsl_dspi_child_pre_probe(struct udevice *dev)
 523 {
 524         struct dm_spi_slave_platdata *slave_plat = dev_get_parent_platdata(dev);
 525         struct fsl_dspi_priv *priv = dev_get_priv(dev->parent);
 526
 527         if (slave_plat->cs >= priv->num_chipselect) {
 528                 debug("DSPI invalid chipselect number %d(max %d)!\n",
 529                       slave_plat->cs, priv->num_chipselect - 1);
 530                 return -EINVAL;
 531         }
 532
 533         priv->ctar_val[slave_plat->cs] = DSPI_CTAR_DEFAULT_VALUE;
 534
 535         debug("DSPI pre_probe slave device on CS %u, max_hz %u, mode 0x%x.\n",
 536               slave_plat->cs, slave_plat->max_hz, slave_plat->mode);
 537
 538         return 0;
 539 }
 540
 541 static int fsl_dspi_probe(struct udevice *bus)
 542 {
 543         struct fsl_dspi_platdata *plat = dev_get_platdata(bus);
 544         struct fsl_dspi_priv *priv = dev_get_priv(bus);
 545         struct dm_spi_bus *dm_spi_bus;
 546         uint mcr_cfg_val;
 547
 548         dm_spi_bus = bus->uclass_priv;
 549
 550         /* cpu speical pin muxing configure */
 551         cpu_dspi_port_conf();
 552
 553         /* get input clk frequency */
 554         priv->regs = (struct dspi *)plat->regs_addr;
 555         priv->flags = plat->flags;
 556 #ifdef CONFIG_M68K
 557         priv->bus_clk = gd->bus_clk;
 558 #else
 559         priv->bus_clk = mxc_get_clock(MXC_DSPI_CLK);
 560 #endif
 561         priv->num_chipselect = plat->num_chipselect;
 562         priv->speed_hz = plat->speed_hz;
 563         /* frame data length in bits, default 8bits */
 564         priv->charbit = 8;
 565
 566         dm_spi_bus->max_hz = plat->speed_hz;
 567
 568         /* default: all CS signals inactive state is high */
 569         mcr_cfg_val = DSPI_MCR_MSTR | DSPI_MCR_PCSIS_MASK |
 570                 DSPI_MCR_CRXF | DSPI_MCR_CTXF;
 571         fsl_dspi_init_mcr(priv, mcr_cfg_val);
 572
 573         debug("%s probe done, bus-num %d.\n", bus->name, bus->seq);
 574
 575         return 0;
 576 }
 577
 578 static int fsl_dspi_claim_bus(struct udevice *dev)
 579 {
 580         uint sr_val;
 581         struct fsl_dspi_priv *priv;
 582         struct udevice *bus = dev->parent;
 583         struct dm_spi_slave_platdata *slave_plat =
 584                 dev_get_parent_platdata(dev);
 585
 586         priv = dev_get_priv(bus);
 587
 588         /* processor special preparation work */
 589         cpu_dspi_claim_bus(bus->seq, slave_plat->cs);
 590
 591         /* configure transfer mode */
 592         fsl_dspi_cfg_ctar_mode(priv, slave_plat->cs, priv->mode);
 593
 594         /* configure active state of CSX */
 595         fsl_dspi_cfg_cs_active_state(priv, slave_plat->cs,
 596                                      priv->mode);
 597
 598         fsl_dspi_clr_fifo(priv);
 599
 600         /* check module TX and RX status */
 601         sr_val = dspi_read32(priv->flags, &priv->regs->sr);
 602         if ((sr_val & DSPI_SR_TXRXS) != DSPI_SR_TXRXS) {
 603                 debug("DSPI RX/TX not ready!\n");
 604                 return -EIO;
 605         }
 606
 607         return 0;
 608 }
 609
 610 static int fsl_dspi_release_bus(struct udevice *dev)
 611 {
 612         struct udevice *bus = dev->parent;
 613         struct fsl_dspi_priv *priv = dev_get_priv(bus);
 614         struct dm_spi_slave_platdata *slave_plat =
 615                 dev_get_parent_platdata(dev);
 616
 617         /* halt module */
 618         dspi_halt(priv, 1);
 619
 620         /* processor special release work */
 621         cpu_dspi_release_bus(bus->seq, slave_plat->cs);
 622
 623         return 0;
 624 }
 625
 626 /**
 627  * This function doesn't do anything except help with debugging
 628  */
 629 static int fsl_dspi_bind(struct udevice *bus)
 630 {
 631         debug("%s assigned req_seq %d.\n", bus->name, bus->req_seq);
 632         return 0;
 633 }
 634
 635 static int fsl_dspi_ofdata_to_platdata(struct udevice *bus)
 636 {
 637         fdt_addr_t addr;
 638         struct fsl_dspi_platdata *plat = bus->platdata;
 639         const void *blob = gd->fdt_blob;
 640         int node = dev_of_offset(bus);
 641
 642         if (fdtdec_get_bool(blob, node, "big-endian"))
 643                 plat->flags |= DSPI_FLAG_REGMAP_ENDIAN_BIG;
 644
 645         plat->num_chipselect =
 646                 fdtdec_get_int(blob, node, "num-cs", FSL_DSPI_MAX_CHIPSELECT);
 647
 648         addr = devfdt_get_addr(bus);
 649         if (addr == FDT_ADDR_T_NONE) {
 650                 debug("DSPI: Can't get base address or size\n");
 651                 return -ENOMEM;
 652         }
 653         plat->regs_addr = addr;
 654
 655         plat->speed_hz = fdtdec_get_int(blob,
 656                         node, "spi-max-frequency", FSL_DSPI_DEFAULT_SCK_FREQ);
 657
 658         debug("DSPI: regs=%pa, max-frequency=%d, endianess=%s, num-cs=%d\n",
 659               &plat->regs_addr, plat->speed_hz,
 660               plat->flags & DSPI_FLAG_REGMAP_ENDIAN_BIG ? "be" : "le",
 661               plat->num_chipselect);
 662
 663         return 0;
 664 }
 665
 666 static int fsl_dspi_xfer(struct udevice *dev, unsigned int bitlen,
 667                 const void *dout, void *din, unsigned long flags)
 668 {
 669         struct fsl_dspi_priv *priv;
 670         struct dm_spi_slave_platdata *slave_plat = dev_get_parent_platdata(dev);
 671         struct udevice *bus;
 672
 673         bus = dev->parent;
 674         priv = dev_get_priv(bus);
 675
 676         return dspi_xfer(priv, slave_plat->cs, bitlen, dout, din, flags);
 677 }
 678
 679 static int fsl_dspi_set_speed(struct udevice *bus, uint speed)
 680 {
 681         struct fsl_dspi_priv *priv = dev_get_priv(bus);
 682
 683         return fsl_dspi_cfg_speed(priv, speed);
 684 }
 685
 686 static int fsl_dspi_set_mode(struct udevice *bus, uint mode)
 687 {
 688         struct fsl_dspi_priv *priv = dev_get_priv(bus);
 689
 690         debug("DSPI set_mode: mode 0x%x.\n", mode);
 691
 692         /*
 693          * We store some chipselect special configure value in priv->ctar_val,
 694          * and we can't get the correct chipselect number here,
 695          * so just store mode value.
 696          * Do really configuration when claim_bus.
 697          */
 698         priv->mode = mode;
 699
 700         return 0;
 701 }
 702
 703 static const struct dm_spi_ops fsl_dspi_ops = {
 704         .claim_bus      = fsl_dspi_claim_bus,
 705         .release_bus    = fsl_dspi_release_bus,
 706         .xfer           = fsl_dspi_xfer,
 707         .set_speed      = fsl_dspi_set_speed,
 708         .set_mode       = fsl_dspi_set_mode,
 709 };
 710
 711 static const struct udevice_id fsl_dspi_ids[] = {
 712         { .compatible = "fsl,vf610-dspi" },
 713         { }
 714 };
 715
 716 U_BOOT_DRIVER(fsl_dspi) = {
 717         .name   = "fsl_dspi",
 718         .id     = UCLASS_SPI,
 719         .of_match = fsl_dspi_ids,
 720         .ops    = &fsl_dspi_ops,
 721         .ofdata_to_platdata = fsl_dspi_ofdata_to_platdata,
 722         .platdata_auto_alloc_size = sizeof(struct fsl_dspi_platdata),
 723         .priv_auto_alloc_size = sizeof(struct fsl_dspi_priv),
 724         .probe  = fsl_dspi_probe,
 725         .child_pre_probe = fsl_dspi_child_pre_probe,
 726         .bind = fsl_dspi_bind,
 727 };
 728 #endif