drivers/serial/serial_zynq.c

   1 // SPDX-License-Identifier: GPL-2.0+
   2 /*
   3  * Copyright (C) 2012 Michal Simek <monstr@monstr.eu>
   4  * Copyright (C) 2011-2012 Xilinx, Inc. All rights reserved.
   5  */
   6
   7 #include <clk.h>
   8 #include <common.h>
   9 #include <debug_uart.h>
  10 #include <dm.h>
  11 #include <errno.h>
  12 #include <fdtdec.h>
  13 #include <watchdog.h>
  14 #include <asm/io.h>
  15 #include <linux/compiler.h>
  16 #include <serial.h>
  17 #include <linux/err.h>
  18
  19 DECLARE_GLOBAL_DATA_PTR;
  20
  21 #define ZYNQ_UART_SR_TXACTIVE   BIT(11) /* TX active */
  22 #define ZYNQ_UART_SR_TXFULL     BIT(4) /* TX FIFO full */
  23 #define ZYNQ_UART_SR_RXEMPTY    BIT(1) /* RX FIFO empty */
  24
  25 #define ZYNQ_UART_CR_TX_EN      BIT(4) /* TX enabled */
  26 #define ZYNQ_UART_CR_RX_EN      BIT(2) /* RX enabled */
  27 #define ZYNQ_UART_CR_TXRST      BIT(1) /* TX logic reset */
  28 #define ZYNQ_UART_CR_RXRST      BIT(0) /* RX logic reset */
  29
  30 #define ZYNQ_UART_MR_PARITY_NONE        0x00000020  /* No parity mode */
  31
  32 struct uart_zynq {
  33         u32 control; /* 0x0 - Control Register [8:0] */
  34         u32 mode; /* 0x4 - Mode Register [10:0] */
  35         u32 reserved1[4];
  36         u32 baud_rate_gen; /* 0x18 - Baud Rate Generator [15:0] */
  37         u32 reserved2[4];
  38         u32 channel_sts; /* 0x2c - Channel Status [11:0] */
  39         u32 tx_rx_fifo; /* 0x30 - FIFO [15:0] or [7:0] */
  40         u32 baud_rate_divider; /* 0x34 - Baud Rate Divider [7:0] */
  41 };
  42
  43 struct zynq_uart_platdata {
  44         struct uart_zynq *regs;
  45 };
  46
  47 /* Set up the baud rate in gd struct */
  48 static void _uart_zynq_serial_setbrg(struct uart_zynq *regs,
  49                                      unsigned long clock, unsigned long baud)
  50 {
  51         /* Calculation results. */
  52         unsigned int calc_bauderror, bdiv, bgen;
  53         unsigned long calc_baud = 0;
  54
  55         /* Covering case where input clock is so slow */
  56         if (clock < 1000000 && baud > 4800)
  57                 baud = 4800;
  58
  59         /*                master clock
  60          * Baud rate = ------------------
  61          *              bgen * (bdiv + 1)
  62          *
  63          * Find acceptable values for baud generation.
  64          */
  65         for (bdiv = 4; bdiv < 255; bdiv++) {
  66                 bgen = clock / (baud * (bdiv + 1));
  67                 if (bgen < 2 || bgen > 65535)
  68                         continue;
  69
  70                 calc_baud = clock / (bgen * (bdiv + 1));
  71
  72                 /*
  73                  * Use first calculated baudrate with
  74                  * an acceptable (<3%) error
  75                  */
  76                 if (baud > calc_baud)
  77                         calc_bauderror = baud - calc_baud;
  78                 else
  79                         calc_bauderror = calc_baud - baud;
  80                 if (((calc_bauderror * 100) / baud) < 3)
  81                         break;
  82         }
  83
  84         writel(bdiv, &regs->baud_rate_divider);
  85         writel(bgen, &regs->baud_rate_gen);
  86 }
  87
  88 /* Initialize the UART, with...some settings. */
  89 static void _uart_zynq_serial_init(struct uart_zynq *regs)
  90 {
  91         /* RX/TX enabled & reset */
  92         writel(ZYNQ_UART_CR_TX_EN | ZYNQ_UART_CR_RX_EN | ZYNQ_UART_CR_TXRST | \
  93                                         ZYNQ_UART_CR_RXRST, &regs->control);
  94         writel(ZYNQ_UART_MR_PARITY_NONE, &regs->mode); /* 8 bit, no parity */
  95 }
  96
  97 static int _uart_zynq_serial_putc(struct uart_zynq *regs, const char c)
  98 {
  99         if (readl(&regs->channel_sts) & ZYNQ_UART_SR_TXFULL)
 100                 return -EAGAIN;
 101
 102         writel(c, &regs->tx_rx_fifo);
 103
 104         return 0;
 105 }
 106
 107 static int zynq_serial_setbrg(struct udevice *dev, int baudrate)
 108 {
 109         struct zynq_uart_platdata *platdata = dev_get_platdata(dev);
 110         unsigned long clock;
 111
 112         int ret;
 113         struct clk clk;
 114
 115         ret = clk_get_by_index(dev, 0, &clk);
 116         if (ret < 0) {
 117                 dev_err(dev, "failed to get clock\n");
 118                 return ret;
 119         }
 120
 121         clock = clk_get_rate(&clk);
 122         if (IS_ERR_VALUE(clock)) {
 123                 dev_err(dev, "failed to get rate\n");
 124                 return clock;
 125         }
 126         debug("%s: CLK %ld\n", __func__, clock);
 127
 128         ret = clk_enable(&clk);
 129         if (ret && ret != -ENOSYS) {
 130                 dev_err(dev, "failed to enable clock\n");
 131                 return ret;
 132         }
 133
 134         _uart_zynq_serial_setbrg(platdata->regs, clock, baudrate);
 135
 136         return 0;
 137 }
 138
 139 static int zynq_serial_probe(struct udevice *dev)
 140 {
 141         struct zynq_uart_platdata *platdata = dev_get_platdata(dev);
 142
 143         /* No need to reinitialize the UART after relocation */
 144         if (gd->flags & GD_FLG_RELOC)
 145                 return 0;
 146
 147         _uart_zynq_serial_init(platdata->regs);
 148
 149         return 0;
 150 }
 151
 152 static int zynq_serial_getc(struct udevice *dev)
 153 {
 154         struct zynq_uart_platdata *platdata = dev_get_platdata(dev);
 155         struct uart_zynq *regs = platdata->regs;
 156
 157         if (readl(&regs->channel_sts) & ZYNQ_UART_SR_RXEMPTY)
 158                 return -EAGAIN;
 159
 160         return readl(&regs->tx_rx_fifo);
 161 }
 162
 163 static int zynq_serial_putc(struct udevice *dev, const char ch)
 164 {
 165         struct zynq_uart_platdata *platdata = dev_get_platdata(dev);
 166
 167         return _uart_zynq_serial_putc(platdata->regs, ch);
 168 }
 169
 170 static int zynq_serial_pending(struct udevice *dev, bool input)
 171 {
 172         struct zynq_uart_platdata *platdata = dev_get_platdata(dev);
 173         struct uart_zynq *regs = platdata->regs;
 174
 175         if (input)
 176                 return !(readl(&regs->channel_sts) & ZYNQ_UART_SR_RXEMPTY);
 177         else
 178                 return !!(readl(&regs->channel_sts) & ZYNQ_UART_SR_TXACTIVE);
 179 }
 180
 181 static int zynq_serial_ofdata_to_platdata(struct udevice *dev)
 182 {
 183         struct zynq_uart_platdata *platdata = dev_get_platdata(dev);
 184
 185         platdata->regs = (struct uart_zynq *)dev_read_addr(dev);
 186         if (IS_ERR(platdata->regs))
 187                 return PTR_ERR(platdata->regs);
 188
 189         return 0;
 190 }
 191
 192 static const struct dm_serial_ops zynq_serial_ops = {
 193         .putc = zynq_serial_putc,
 194         .pending = zynq_serial_pending,
 195         .getc = zynq_serial_getc,
 196         .setbrg = zynq_serial_setbrg,
 197 };
 198
 199 static const struct udevice_id zynq_serial_ids[] = {
 200         { .compatible = "xlnx,xuartps" },
 201         { .compatible = "cdns,uart-r1p8" },
 202         { .compatible = "cdns,uart-r1p12" },
 203         { }
 204 };
 205
 206 U_BOOT_DRIVER(serial_zynq) = {
 207         .name   = "serial_zynq",
 208         .id     = UCLASS_SERIAL,
 209         .of_match = zynq_serial_ids,
 210         .ofdata_to_platdata = zynq_serial_ofdata_to_platdata,
 211         .platdata_auto_alloc_size = sizeof(struct zynq_uart_platdata),
 212         .probe = zynq_serial_probe,
 213         .ops    = &zynq_serial_ops,
 214 };
 215
 216 #ifdef CONFIG_DEBUG_UART_ZYNQ
 217 static inline void _debug_uart_init(void)
 218 {
 219         struct uart_zynq *regs = (struct uart_zynq *)CONFIG_DEBUG_UART_BASE;
 220
 221         _uart_zynq_serial_init(regs);
 222         _uart_zynq_serial_setbrg(regs, CONFIG_DEBUG_UART_CLOCK,
 223                                  CONFIG_BAUDRATE);
 224 }
 225
 226 static inline void _debug_uart_putc(int ch)
 227 {
 228         struct uart_zynq *regs = (struct uart_zynq *)CONFIG_DEBUG_UART_BASE;
 229
 230         while (_uart_zynq_serial_putc(regs, ch) == -EAGAIN)
 231                 WATCHDOG_RESET();
 232 }
 233
 234 DEBUG_UART_FUNCS
 235
 236 #endif