Merge tag 'for-5.2-rc2-tag' of git://git.kernel.org/pub/scm/linux/kernel/git/kdave...
[platform/kernel/linux-starfive.git] / drivers / scsi / ufs / ufs-qcom.h
1 /* Copyright (c) 2013-2015, The Linux Foundation. All rights reserved.
2  *
3  * This program is free software; you can redistribute it and/or modify
4  * it under the terms of the GNU General Public License version 2 and
5  * only version 2 as published by the Free Software Foundation.
6  *
7  * This program is distributed in the hope that it will be useful,
8  * but WITHOUT ANY WARRANTY; without even the implied warranty of
9  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
10  * GNU General Public License for more details.
11  *
12  */
13
14 #ifndef UFS_QCOM_H_
15 #define UFS_QCOM_H_
16
17 #include <linux/reset-controller.h>
18
19 #define MAX_UFS_QCOM_HOSTS      1
20 #define MAX_U32                 (~(u32)0)
21 #define MPHY_TX_FSM_STATE       0x41
22 #define TX_FSM_HIBERN8          0x1
23 #define HBRN8_POLL_TOUT_MS      100
24 #define DEFAULT_CLK_RATE_HZ     1000000
25 #define BUS_VECTOR_NAME_LEN     32
26
27 #define UFS_HW_VER_MAJOR_SHFT   (28)
28 #define UFS_HW_VER_MAJOR_MASK   (0x000F << UFS_HW_VER_MAJOR_SHFT)
29 #define UFS_HW_VER_MINOR_SHFT   (16)
30 #define UFS_HW_VER_MINOR_MASK   (0x0FFF << UFS_HW_VER_MINOR_SHFT)
31 #define UFS_HW_VER_STEP_SHFT    (0)
32 #define UFS_HW_VER_STEP_MASK    (0xFFFF << UFS_HW_VER_STEP_SHFT)
33
34 /* vendor specific pre-defined parameters */
35 #define SLOW 1
36 #define FAST 2
37
38 #define UFS_QCOM_LIMIT_NUM_LANES_RX     2
39 #define UFS_QCOM_LIMIT_NUM_LANES_TX     2
40 #define UFS_QCOM_LIMIT_HSGEAR_RX        UFS_HS_G3
41 #define UFS_QCOM_LIMIT_HSGEAR_TX        UFS_HS_G3
42 #define UFS_QCOM_LIMIT_PWMGEAR_RX       UFS_PWM_G4
43 #define UFS_QCOM_LIMIT_PWMGEAR_TX       UFS_PWM_G4
44 #define UFS_QCOM_LIMIT_RX_PWR_PWM       SLOW_MODE
45 #define UFS_QCOM_LIMIT_TX_PWR_PWM       SLOW_MODE
46 #define UFS_QCOM_LIMIT_RX_PWR_HS        FAST_MODE
47 #define UFS_QCOM_LIMIT_TX_PWR_HS        FAST_MODE
48 #define UFS_QCOM_LIMIT_HS_RATE          PA_HS_MODE_B
49 #define UFS_QCOM_LIMIT_DESIRED_MODE     FAST
50
51 /* QCOM UFS host controller vendor specific registers */
52 enum {
53         REG_UFS_SYS1CLK_1US                 = 0xC0,
54         REG_UFS_TX_SYMBOL_CLK_NS_US         = 0xC4,
55         REG_UFS_LOCAL_PORT_ID_REG           = 0xC8,
56         REG_UFS_PA_ERR_CODE                 = 0xCC,
57         REG_UFS_RETRY_TIMER_REG             = 0xD0,
58         REG_UFS_PA_LINK_STARTUP_TIMER       = 0xD8,
59         REG_UFS_CFG1                        = 0xDC,
60         REG_UFS_CFG2                        = 0xE0,
61         REG_UFS_HW_VERSION                  = 0xE4,
62
63         UFS_TEST_BUS                            = 0xE8,
64         UFS_TEST_BUS_CTRL_0                     = 0xEC,
65         UFS_TEST_BUS_CTRL_1                     = 0xF0,
66         UFS_TEST_BUS_CTRL_2                     = 0xF4,
67         UFS_UNIPRO_CFG                          = 0xF8,
68
69         /*
70          * QCOM UFS host controller vendor specific registers
71          * added in HW Version 3.0.0
72          */
73         UFS_AH8_CFG                             = 0xFC,
74 };
75
76 /* QCOM UFS host controller vendor specific debug registers */
77 enum {
78         UFS_DBG_RD_REG_UAWM                     = 0x100,
79         UFS_DBG_RD_REG_UARM                     = 0x200,
80         UFS_DBG_RD_REG_TXUC                     = 0x300,
81         UFS_DBG_RD_REG_RXUC                     = 0x400,
82         UFS_DBG_RD_REG_DFC                      = 0x500,
83         UFS_DBG_RD_REG_TRLUT                    = 0x600,
84         UFS_DBG_RD_REG_TMRLUT                   = 0x700,
85         UFS_UFS_DBG_RD_REG_OCSC                 = 0x800,
86
87         UFS_UFS_DBG_RD_DESC_RAM                 = 0x1500,
88         UFS_UFS_DBG_RD_PRDT_RAM                 = 0x1700,
89         UFS_UFS_DBG_RD_RESP_RAM                 = 0x1800,
90         UFS_UFS_DBG_RD_EDTL_RAM                 = 0x1900,
91 };
92
93 #define UFS_CNTLR_2_x_x_VEN_REGS_OFFSET(x)      (0x000 + x)
94 #define UFS_CNTLR_3_x_x_VEN_REGS_OFFSET(x)      (0x400 + x)
95
96 /* bit definitions for REG_UFS_CFG1 register */
97 #define QUNIPRO_SEL             0x1
98 #define UTP_DBG_RAMS_EN         0x20000
99 #define TEST_BUS_EN             BIT(18)
100 #define TEST_BUS_SEL            GENMASK(22, 19)
101 #define UFS_REG_TEST_BUS_EN     BIT(30)
102
103 /* bit definitions for REG_UFS_CFG2 register */
104 #define UAWM_HW_CGC_EN          (1 << 0)
105 #define UARM_HW_CGC_EN          (1 << 1)
106 #define TXUC_HW_CGC_EN          (1 << 2)
107 #define RXUC_HW_CGC_EN          (1 << 3)
108 #define DFC_HW_CGC_EN           (1 << 4)
109 #define TRLUT_HW_CGC_EN         (1 << 5)
110 #define TMRLUT_HW_CGC_EN        (1 << 6)
111 #define OCSC_HW_CGC_EN          (1 << 7)
112
113 /* bit definition for UFS_UFS_TEST_BUS_CTRL_n */
114 #define TEST_BUS_SUB_SEL_MASK   0x1F  /* All XXX_SEL fields are 5 bits wide */
115
116 #define REG_UFS_CFG2_CGC_EN_ALL (UAWM_HW_CGC_EN | UARM_HW_CGC_EN |\
117                                  TXUC_HW_CGC_EN | RXUC_HW_CGC_EN |\
118                                  DFC_HW_CGC_EN | TRLUT_HW_CGC_EN |\
119                                  TMRLUT_HW_CGC_EN | OCSC_HW_CGC_EN)
120
121 /* bit offset */
122 enum {
123         OFFSET_UFS_PHY_SOFT_RESET           = 1,
124         OFFSET_CLK_NS_REG                   = 10,
125 };
126
127 /* bit masks */
128 enum {
129         MASK_UFS_PHY_SOFT_RESET             = 0x2,
130         MASK_TX_SYMBOL_CLK_1US_REG          = 0x3FF,
131         MASK_CLK_NS_REG                     = 0xFFFC00,
132 };
133
134 /* QCOM UFS debug print bit mask */
135 #define UFS_QCOM_DBG_PRINT_REGS_EN      BIT(0)
136 #define UFS_QCOM_DBG_PRINT_ICE_REGS_EN  BIT(1)
137 #define UFS_QCOM_DBG_PRINT_TEST_BUS_EN  BIT(2)
138
139 #define UFS_QCOM_DBG_PRINT_ALL  \
140         (UFS_QCOM_DBG_PRINT_REGS_EN | UFS_QCOM_DBG_PRINT_ICE_REGS_EN | \
141          UFS_QCOM_DBG_PRINT_TEST_BUS_EN)
142
143 /* QUniPro Vendor specific attributes */
144 #define PA_VS_CONFIG_REG1       0x9000
145 #define DME_VS_CORE_CLK_CTRL    0xD002
146 /* bit and mask definitions for DME_VS_CORE_CLK_CTRL attribute */
147 #define DME_VS_CORE_CLK_CTRL_CORE_CLK_DIV_EN_BIT                BIT(8)
148 #define DME_VS_CORE_CLK_CTRL_MAX_CORE_CLK_1US_CYCLES_MASK       0xFF
149
150 static inline void
151 ufs_qcom_get_controller_revision(struct ufs_hba *hba,
152                                  u8 *major, u16 *minor, u16 *step)
153 {
154         u32 ver = ufshcd_readl(hba, REG_UFS_HW_VERSION);
155
156         *major = (ver & UFS_HW_VER_MAJOR_MASK) >> UFS_HW_VER_MAJOR_SHFT;
157         *minor = (ver & UFS_HW_VER_MINOR_MASK) >> UFS_HW_VER_MINOR_SHFT;
158         *step = (ver & UFS_HW_VER_STEP_MASK) >> UFS_HW_VER_STEP_SHFT;
159 };
160
161 static inline void ufs_qcom_assert_reset(struct ufs_hba *hba)
162 {
163         ufshcd_rmwl(hba, MASK_UFS_PHY_SOFT_RESET,
164                         1 << OFFSET_UFS_PHY_SOFT_RESET, REG_UFS_CFG1);
165
166         /*
167          * Make sure assertion of ufs phy reset is written to
168          * register before returning
169          */
170         mb();
171 }
172
173 static inline void ufs_qcom_deassert_reset(struct ufs_hba *hba)
174 {
175         ufshcd_rmwl(hba, MASK_UFS_PHY_SOFT_RESET,
176                         0 << OFFSET_UFS_PHY_SOFT_RESET, REG_UFS_CFG1);
177
178         /*
179          * Make sure de-assertion of ufs phy reset is written to
180          * register before returning
181          */
182         mb();
183 }
184
185 struct ufs_qcom_bus_vote {
186         uint32_t client_handle;
187         uint32_t curr_vote;
188         int min_bw_vote;
189         int max_bw_vote;
190         int saved_vote;
191         bool is_max_bw_needed;
192         struct device_attribute max_bus_bw;
193 };
194
195 /* Host controller hardware version: major.minor.step */
196 struct ufs_hw_version {
197         u16 step;
198         u16 minor;
199         u8 major;
200 };
201
202 struct ufs_qcom_testbus {
203         u8 select_major;
204         u8 select_minor;
205 };
206
207 struct ufs_qcom_host {
208         /*
209          * Set this capability if host controller supports the QUniPro mode
210          * and if driver wants the Host controller to operate in QUniPro mode.
211          * Note: By default this capability will be kept enabled if host
212          * controller supports the QUniPro mode.
213          */
214         #define UFS_QCOM_CAP_QUNIPRO    0x1
215
216         /*
217          * Set this capability if host controller can retain the secure
218          * configuration even after UFS controller core power collapse.
219          */
220         #define UFS_QCOM_CAP_RETAIN_SEC_CFG_AFTER_PWR_COLLAPSE  0x2
221         u32 caps;
222
223         struct phy *generic_phy;
224         struct ufs_hba *hba;
225         struct ufs_qcom_bus_vote bus_vote;
226         struct ufs_pa_layer_attr dev_req_params;
227         struct clk *rx_l0_sync_clk;
228         struct clk *tx_l0_sync_clk;
229         struct clk *rx_l1_sync_clk;
230         struct clk *tx_l1_sync_clk;
231         bool is_lane_clks_enabled;
232
233         void __iomem *dev_ref_clk_ctrl_mmio;
234         bool is_dev_ref_clk_enabled;
235         struct ufs_hw_version hw_ver;
236
237         u32 dev_ref_clk_en_mask;
238
239         /* Bitmask for enabling debug prints */
240         u32 dbg_print_en;
241         struct ufs_qcom_testbus testbus;
242
243         struct reset_controller_dev rcdev;
244 };
245
246 static inline u32
247 ufs_qcom_get_debug_reg_offset(struct ufs_qcom_host *host, u32 reg)
248 {
249         if (host->hw_ver.major <= 0x02)
250                 return UFS_CNTLR_2_x_x_VEN_REGS_OFFSET(reg);
251
252         return UFS_CNTLR_3_x_x_VEN_REGS_OFFSET(reg);
253 };
254
255 #define ufs_qcom_is_link_off(hba) ufshcd_is_link_off(hba)
256 #define ufs_qcom_is_link_active(hba) ufshcd_is_link_active(hba)
257 #define ufs_qcom_is_link_hibern8(hba) ufshcd_is_link_hibern8(hba)
258
259 int ufs_qcom_testbus_config(struct ufs_qcom_host *host);
260
261 static inline bool ufs_qcom_cap_qunipro(struct ufs_qcom_host *host)
262 {
263         if (host->caps & UFS_QCOM_CAP_QUNIPRO)
264                 return true;
265         else
266                 return false;
267 }
268
269 #endif /* UFS_QCOM_H_ */