drivers/scsi/hpsa.h

   1 /*
   2  *    Disk Array driver for HP Smart Array SAS controllers
   3  *    Copyright 2000, 2014 Hewlett-Packard Development Company, L.P.
   4  *
   5  *    This program is free software; you can redistribute it and/or modify
   6  *    it under the terms of the GNU General Public License as published by
   7  *    the Free Software Foundation; version 2 of the License.
   8  *
   9  *    This program is distributed in the hope that it will be useful,
  10  *    but WITHOUT ANY WARRANTY; without even the implied warranty of
  11  *    MERCHANTABILITY OR FITNESS FOR A PARTICULAR PURPOSE, GOOD TITLE or
  12  *    NON INFRINGEMENT.  See the GNU General Public License for more details.
  13  *
  14  *    You should have received a copy of the GNU General Public License
  15  *    along with this program; if not, write to the Free Software
  16  *    Foundation, Inc., 675 Mass Ave, Cambridge, MA 02139, USA.
  17  *
  18  *    Questions/Comments/Bugfixes to iss_storagedev@hp.com
  19  *
  20  */
  21 #ifndef HPSA_H
  22 #define HPSA_H
  23
  24 #include <scsi/scsicam.h>
  25
  26 #define IO_OK           0
  27 #define IO_ERROR        1
  28
  29 struct ctlr_info;
  30
  31 struct access_method {
  32         void (*submit_command)(struct ctlr_info *h,
  33                 struct CommandList *c);
  34         void (*set_intr_mask)(struct ctlr_info *h, unsigned long val);
  35         bool (*intr_pending)(struct ctlr_info *h);
  36         unsigned long (*command_completed)(struct ctlr_info *h, u8 q);
  37 };
  38
  39 struct hpsa_scsi_dev_t {
  40         int devtype;
  41         int bus, target, lun;           /* as presented to the OS */
  42         unsigned char scsi3addr[8];     /* as presented to the HW */
  43 #define RAID_CTLR_LUNID "\0\0\0\0\0\0\0\0"
  44         unsigned char device_id[16];    /* from inquiry pg. 0x83 */
  45         unsigned char vendor[8];        /* bytes 8-15 of inquiry data */
  46         unsigned char model[16];        /* bytes 16-31 of inquiry data */
  47         unsigned char raid_level;       /* from inquiry page 0xC1 */
  48         unsigned char volume_offline;   /* discovered via TUR or VPD */
  49         u16 queue_depth;                /* max queue_depth for this device */
  50         atomic_t ioaccel_cmds_out;      /* Only used for physical devices
  51                                          * counts commands sent to physical
  52                                          * device via "ioaccel" path.
  53                                          */
  54         u32 ioaccel_handle;
  55         int offload_config;             /* I/O accel RAID offload configured */
  56         int offload_enabled;            /* I/O accel RAID offload enabled */
  57         int offload_to_be_enabled;
  58         int hba_ioaccel_enabled;
  59         int offload_to_mirror;          /* Send next I/O accelerator RAID
  60                                          * offload request to mirror drive
  61                                          */
  62         struct raid_map_data raid_map;  /* I/O accelerator RAID map */
  63
  64         /*
  65          * Pointers from logical drive map indices to the phys drives that
  66          * make those logical drives.  Note, multiple logical drives may
  67          * share physical drives.  You can have for instance 5 physical
  68          * drives with 3 logical drives each using those same 5 physical
  69          * disks. We need these pointers for counting i/o's out to physical
  70          * devices in order to honor physical device queue depth limits.
  71          */
  72         struct hpsa_scsi_dev_t *phys_disk[RAID_MAP_MAX_ENTRIES];
  73         int supports_aborts;
  74 #define HPSA_DO_NOT_EXPOSE      0x0
  75 #define HPSA_SG_ATTACH          0x1
  76 #define HPSA_ULD_ATTACH         0x2
  77 #define HPSA_SCSI_ADD           (HPSA_SG_ATTACH | HPSA_ULD_ATTACH)
  78         u8 expose_state;
  79 };
  80
  81 struct reply_queue_buffer {
  82         u64 *head;
  83         size_t size;
  84         u8 wraparound;
  85         u32 current_entry;
  86         dma_addr_t busaddr;
  87 };
  88
  89 #pragma pack(1)
  90 struct bmic_controller_parameters {
  91         u8   led_flags;
  92         u8   enable_command_list_verification;
  93         u8   backed_out_write_drives;
  94         u16  stripes_for_parity;
  95         u8   parity_distribution_mode_flags;
  96         u16  max_driver_requests;
  97         u16  elevator_trend_count;
  98         u8   disable_elevator;
  99         u8   force_scan_complete;
 100         u8   scsi_transfer_mode;
 101         u8   force_narrow;
 102         u8   rebuild_priority;
 103         u8   expand_priority;
 104         u8   host_sdb_asic_fix;
 105         u8   pdpi_burst_from_host_disabled;
 106         char software_name[64];
 107         char hardware_name[32];
 108         u8   bridge_revision;
 109         u8   snapshot_priority;
 110         u32  os_specific;
 111         u8   post_prompt_timeout;
 112         u8   automatic_drive_slamming;
 113         u8   reserved1;
 114         u8   nvram_flags;
 115 #define HBA_MODE_ENABLED_FLAG (1 << 3)
 116         u8   cache_nvram_flags;
 117         u8   drive_config_flags;
 118         u16  reserved2;
 119         u8   temp_warning_level;
 120         u8   temp_shutdown_level;
 121         u8   temp_condition_reset;
 122         u8   max_coalesce_commands;
 123         u32  max_coalesce_delay;
 124         u8   orca_password[4];
 125         u8   access_id[16];
 126         u8   reserved[356];
 127 };
 128 #pragma pack()
 129
 130 struct ctlr_info {
 131         int     ctlr;
 132         char    devname[8];
 133         char    *product_name;
 134         struct pci_dev *pdev;
 135         u32     board_id;
 136         void __iomem *vaddr;
 137         unsigned long paddr;
 138         int     nr_cmds; /* Number of commands allowed on this controller */
 139 #define HPSA_CMDS_RESERVED_FOR_ABORTS 2
 140 #define HPSA_CMDS_RESERVED_FOR_DRIVER 1
 141         struct CfgTable __iomem *cfgtable;
 142         int     interrupts_enabled;
 143         int     max_commands;
 144         int last_allocation;
 145         atomic_t commands_outstanding;
 146 #       define PERF_MODE_INT    0
 147 #       define DOORBELL_INT     1
 148 #       define SIMPLE_MODE_INT  2
 149 #       define MEMQ_MODE_INT    3
 150         unsigned int intr[MAX_REPLY_QUEUES];
 151         unsigned int msix_vector;
 152         unsigned int msi_vector;
 153         int intr_mode; /* either PERF_MODE_INT or SIMPLE_MODE_INT */
 154         struct access_method access;
 155         char hba_mode_enabled;
 156
 157         /* queue and queue Info */
 158         unsigned int Qdepth;
 159         unsigned int maxSG;
 160         spinlock_t lock;
 161         int maxsgentries;
 162         u8 max_cmd_sg_entries;
 163         int chainsize;
 164         struct SGDescriptor **cmd_sg_list;
 165         struct ioaccel2_sg_element **ioaccel2_cmd_sg_list;
 166
 167         /* pointers to command and error info pool */
 168         struct CommandList      *cmd_pool;
 169         dma_addr_t              cmd_pool_dhandle;
 170         struct io_accel1_cmd    *ioaccel_cmd_pool;
 171         dma_addr_t              ioaccel_cmd_pool_dhandle;
 172         struct io_accel2_cmd    *ioaccel2_cmd_pool;
 173         dma_addr_t              ioaccel2_cmd_pool_dhandle;
 174         struct ErrorInfo        *errinfo_pool;
 175         dma_addr_t              errinfo_pool_dhandle;
 176         unsigned long           *cmd_pool_bits;
 177         int                     scan_finished;
 178         spinlock_t              scan_lock;
 179         wait_queue_head_t       scan_wait_queue;
 180
 181         struct Scsi_Host *scsi_host;
 182         spinlock_t devlock; /* to protect hba[ctlr]->dev[];  */
 183         int ndevices; /* number of used elements in .dev[] array. */
 184         struct hpsa_scsi_dev_t *dev[HPSA_MAX_DEVICES];
 185         /*
 186          * Performant mode tables.
 187          */
 188         u32 trans_support;
 189         u32 trans_offset;
 190         struct TransTable_struct __iomem *transtable;
 191         unsigned long transMethod;
 192
 193         /* cap concurrent passthrus at some reasonable maximum */
 194 #define HPSA_MAX_CONCURRENT_PASSTHRUS (10)
 195         atomic_t passthru_cmds_avail;
 196
 197         /*
 198          * Performant mode completion buffers
 199          */
 200         size_t reply_queue_size;
 201         struct reply_queue_buffer reply_queue[MAX_REPLY_QUEUES];
 202         u8 nreply_queues;
 203         u32 *blockFetchTable;
 204         u32 *ioaccel1_blockFetchTable;
 205         u32 *ioaccel2_blockFetchTable;
 206         u32 __iomem *ioaccel2_bft2_regs;
 207         unsigned char *hba_inquiry_data;
 208         u32 driver_support;
 209         u32 fw_support;
 210         int ioaccel_support;
 211         int ioaccel_maxsg;
 212         u64 last_intr_timestamp;
 213         u32 last_heartbeat;
 214         u64 last_heartbeat_timestamp;
 215         u32 heartbeat_sample_interval;
 216         atomic_t firmware_flash_in_progress;
 217         u32 __percpu *lockup_detected;
 218         struct delayed_work monitor_ctlr_work;
 219         struct delayed_work rescan_ctlr_work;
 220         int remove_in_progress;
 221         /* Address of h->q[x] is passed to intr handler to know which queue */
 222         u8 q[MAX_REPLY_QUEUES];
 223         char intrname[MAX_REPLY_QUEUES][16];    /* "hpsa0-msix00" names */
 224         u32 TMFSupportFlags; /* cache what task mgmt funcs are supported. */
 225 #define HPSATMF_BITS_SUPPORTED  (1 << 0)
 226 #define HPSATMF_PHYS_LUN_RESET  (1 << 1)
 227 #define HPSATMF_PHYS_NEX_RESET  (1 << 2)
 228 #define HPSATMF_PHYS_TASK_ABORT (1 << 3)
 229 #define HPSATMF_PHYS_TSET_ABORT (1 << 4)
 230 #define HPSATMF_PHYS_CLEAR_ACA  (1 << 5)
 231 #define HPSATMF_PHYS_CLEAR_TSET (1 << 6)
 232 #define HPSATMF_PHYS_QRY_TASK   (1 << 7)
 233 #define HPSATMF_PHYS_QRY_TSET   (1 << 8)
 234 #define HPSATMF_PHYS_QRY_ASYNC  (1 << 9)
 235 #define HPSATMF_IOACCEL_ENABLED (1 << 15)
 236 #define HPSATMF_MASK_SUPPORTED  (1 << 16)
 237 #define HPSATMF_LOG_LUN_RESET   (1 << 17)
 238 #define HPSATMF_LOG_NEX_RESET   (1 << 18)
 239 #define HPSATMF_LOG_TASK_ABORT  (1 << 19)
 240 #define HPSATMF_LOG_TSET_ABORT  (1 << 20)
 241 #define HPSATMF_LOG_CLEAR_ACA   (1 << 21)
 242 #define HPSATMF_LOG_CLEAR_TSET  (1 << 22)
 243 #define HPSATMF_LOG_QRY_TASK    (1 << 23)
 244 #define HPSATMF_LOG_QRY_TSET    (1 << 24)
 245 #define HPSATMF_LOG_QRY_ASYNC   (1 << 25)
 246         u32 events;
 247 #define CTLR_STATE_CHANGE_EVENT                         (1 << 0)
 248 #define CTLR_ENCLOSURE_HOT_PLUG_EVENT                   (1 << 1)
 249 #define CTLR_STATE_CHANGE_EVENT_PHYSICAL_DRV            (1 << 4)
 250 #define CTLR_STATE_CHANGE_EVENT_LOGICAL_DRV             (1 << 5)
 251 #define CTLR_STATE_CHANGE_EVENT_REDUNDANT_CNTRL         (1 << 6)
 252 #define CTLR_STATE_CHANGE_EVENT_AIO_ENABLED_DISABLED    (1 << 30)
 253 #define CTLR_STATE_CHANGE_EVENT_AIO_CONFIG_CHANGE       (1 << 31)
 254
 255 #define RESCAN_REQUIRED_EVENT_BITS \
 256                 (CTLR_ENCLOSURE_HOT_PLUG_EVENT | \
 257                 CTLR_STATE_CHANGE_EVENT_PHYSICAL_DRV | \
 258                 CTLR_STATE_CHANGE_EVENT_LOGICAL_DRV | \
 259                 CTLR_STATE_CHANGE_EVENT_AIO_ENABLED_DISABLED | \
 260                 CTLR_STATE_CHANGE_EVENT_AIO_CONFIG_CHANGE)
 261         spinlock_t offline_device_lock;
 262         struct list_head offline_device_list;
 263         int     acciopath_status;
 264         int     raid_offload_debug;
 265         int     needs_abort_tags_swizzled;
 266         struct workqueue_struct *resubmit_wq;
 267         struct workqueue_struct *rescan_ctlr_wq;
 268         atomic_t abort_cmds_available;
 269         wait_queue_head_t abort_cmd_wait_queue;
 270         wait_queue_head_t abort_sync_wait_queue;
 271 };
 272
 273 struct offline_device_entry {
 274         unsigned char scsi3addr[8];
 275         struct list_head offline_list;
 276 };
 277
 278 #define HPSA_ABORT_MSG 0
 279 #define HPSA_DEVICE_RESET_MSG 1
 280 #define HPSA_RESET_TYPE_CONTROLLER 0x00
 281 #define HPSA_RESET_TYPE_BUS 0x01
 282 #define HPSA_RESET_TYPE_TARGET 0x03
 283 #define HPSA_RESET_TYPE_LUN 0x04
 284 #define HPSA_MSG_SEND_RETRY_LIMIT 10
 285 #define HPSA_MSG_SEND_RETRY_INTERVAL_MSECS (10000)
 286
 287 /* Maximum time in seconds driver will wait for command completions
 288  * when polling before giving up.
 289  */
 290 #define HPSA_MAX_POLL_TIME_SECS (20)
 291
 292 /* During SCSI error recovery, HPSA_TUR_RETRY_LIMIT defines
 293  * how many times to retry TEST UNIT READY on a device
 294  * while waiting for it to become ready before giving up.
 295  * HPSA_MAX_WAIT_INTERVAL_SECS is the max wait interval
 296  * between sending TURs while waiting for a device
 297  * to become ready.
 298  */
 299 #define HPSA_TUR_RETRY_LIMIT (20)
 300 #define HPSA_MAX_WAIT_INTERVAL_SECS (30)
 301
 302 /* HPSA_BOARD_READY_WAIT_SECS is how long to wait for a board
 303  * to become ready, in seconds, before giving up on it.
 304  * HPSA_BOARD_READY_POLL_INTERVAL_MSECS * is how long to wait
 305  * between polling the board to see if it is ready, in
 306  * milliseconds.  HPSA_BOARD_READY_POLL_INTERVAL and
 307  * HPSA_BOARD_READY_ITERATIONS are derived from those.
 308  */
 309 #define HPSA_BOARD_READY_WAIT_SECS (120)
 310 #define HPSA_BOARD_NOT_READY_WAIT_SECS (100)
 311 #define HPSA_BOARD_READY_POLL_INTERVAL_MSECS (100)
 312 #define HPSA_BOARD_READY_POLL_INTERVAL \
 313         ((HPSA_BOARD_READY_POLL_INTERVAL_MSECS * HZ) / 1000)
 314 #define HPSA_BOARD_READY_ITERATIONS \
 315         ((HPSA_BOARD_READY_WAIT_SECS * 1000) / \
 316                 HPSA_BOARD_READY_POLL_INTERVAL_MSECS)
 317 #define HPSA_BOARD_NOT_READY_ITERATIONS \
 318         ((HPSA_BOARD_NOT_READY_WAIT_SECS * 1000) / \
 319                 HPSA_BOARD_READY_POLL_INTERVAL_MSECS)
 320 #define HPSA_POST_RESET_PAUSE_MSECS (3000)
 321 #define HPSA_POST_RESET_NOOP_RETRIES (12)
 322
 323 /*  Defining the diffent access_menthods */
 324 /*
 325  * Memory mapped FIFO interface (SMART 53xx cards)
 326  */
 327 #define SA5_DOORBELL    0x20
 328 #define SA5_REQUEST_PORT_OFFSET 0x40
 329 #define SA5_REQUEST_PORT64_LO_OFFSET 0xC0
 330 #define SA5_REQUEST_PORT64_HI_OFFSET 0xC4
 331 #define SA5_REPLY_INTR_MASK_OFFSET      0x34
 332 #define SA5_REPLY_PORT_OFFSET           0x44
 333 #define SA5_INTR_STATUS         0x30
 334 #define SA5_SCRATCHPAD_OFFSET   0xB0
 335
 336 #define SA5_CTCFG_OFFSET        0xB4
 337 #define SA5_CTMEM_OFFSET        0xB8
 338
 339 #define SA5_INTR_OFF            0x08
 340 #define SA5B_INTR_OFF           0x04
 341 #define SA5_INTR_PENDING        0x08
 342 #define SA5B_INTR_PENDING       0x04
 343 #define FIFO_EMPTY              0xffffffff
 344 #define HPSA_FIRMWARE_READY     0xffff0000 /* value in scratchpad register */
 345
 346 #define HPSA_ERROR_BIT          0x02
 347
 348 /* Performant mode flags */
 349 #define SA5_PERF_INTR_PENDING   0x04
 350 #define SA5_PERF_INTR_OFF       0x05
 351 #define SA5_OUTDB_STATUS_PERF_BIT       0x01
 352 #define SA5_OUTDB_CLEAR_PERF_BIT        0x01
 353 #define SA5_OUTDB_CLEAR         0xA0
 354 #define SA5_OUTDB_CLEAR_PERF_BIT        0x01
 355 #define SA5_OUTDB_STATUS        0x9C
 356
 357
 358 #define HPSA_INTR_ON    1
 359 #define HPSA_INTR_OFF   0
 360
 361 /*
 362  * Inbound Post Queue offsets for IO Accelerator Mode 2
 363  */
 364 #define IOACCEL2_INBOUND_POSTQ_32       0x48
 365 #define IOACCEL2_INBOUND_POSTQ_64_LOW   0xd0
 366 #define IOACCEL2_INBOUND_POSTQ_64_HI    0xd4
 367
 368 /*
 369         Send the command to the hardware
 370 */
 371 static void SA5_submit_command(struct ctlr_info *h,
 372         struct CommandList *c)
 373 {
 374         writel(c->busaddr, h->vaddr + SA5_REQUEST_PORT_OFFSET);
 375         (void) readl(h->vaddr + SA5_SCRATCHPAD_OFFSET);
 376 }
 377
 378 static void SA5_submit_command_no_read(struct ctlr_info *h,
 379         struct CommandList *c)
 380 {
 381         writel(c->busaddr, h->vaddr + SA5_REQUEST_PORT_OFFSET);
 382 }
 383
 384 static void SA5_submit_command_ioaccel2(struct ctlr_info *h,
 385         struct CommandList *c)
 386 {
 387         writel(c->busaddr, h->vaddr + SA5_REQUEST_PORT_OFFSET);
 388 }
 389
 390 /*
 391  *  This card is the opposite of the other cards.
 392  *   0 turns interrupts on...
 393  *   0x08 turns them off...
 394  */
 395 static void SA5_intr_mask(struct ctlr_info *h, unsigned long val)
 396 {
 397         if (val) { /* Turn interrupts on */
 398                 h->interrupts_enabled = 1;
 399                 writel(0, h->vaddr + SA5_REPLY_INTR_MASK_OFFSET);
 400                 (void) readl(h->vaddr + SA5_REPLY_INTR_MASK_OFFSET);
 401         } else { /* Turn them off */
 402                 h->interrupts_enabled = 0;
 403                 writel(SA5_INTR_OFF,
 404                         h->vaddr + SA5_REPLY_INTR_MASK_OFFSET);
 405                 (void) readl(h->vaddr + SA5_REPLY_INTR_MASK_OFFSET);
 406         }
 407 }
 408
 409 static void SA5_performant_intr_mask(struct ctlr_info *h, unsigned long val)
 410 {
 411         if (val) { /* turn on interrupts */
 412                 h->interrupts_enabled = 1;
 413                 writel(0, h->vaddr + SA5_REPLY_INTR_MASK_OFFSET);
 414                 (void) readl(h->vaddr + SA5_REPLY_INTR_MASK_OFFSET);
 415         } else {
 416                 h->interrupts_enabled = 0;
 417                 writel(SA5_PERF_INTR_OFF,
 418                         h->vaddr + SA5_REPLY_INTR_MASK_OFFSET);
 419                 (void) readl(h->vaddr + SA5_REPLY_INTR_MASK_OFFSET);
 420         }
 421 }
 422
 423 static unsigned long SA5_performant_completed(struct ctlr_info *h, u8 q)
 424 {
 425         struct reply_queue_buffer *rq = &h->reply_queue[q];
 426         unsigned long register_value = FIFO_EMPTY;
 427
 428         /* msi auto clears the interrupt pending bit. */
 429         if (unlikely(!(h->msi_vector || h->msix_vector))) {
 430                 /* flush the controller write of the reply queue by reading
 431                  * outbound doorbell status register.
 432                  */
 433                 (void) readl(h->vaddr + SA5_OUTDB_STATUS);
 434                 writel(SA5_OUTDB_CLEAR_PERF_BIT, h->vaddr + SA5_OUTDB_CLEAR);
 435                 /* Do a read in order to flush the write to the controller
 436                  * (as per spec.)
 437                  */
 438                 (void) readl(h->vaddr + SA5_OUTDB_STATUS);
 439         }
 440
 441         if ((((u32) rq->head[rq->current_entry]) & 1) == rq->wraparound) {
 442                 register_value = rq->head[rq->current_entry];
 443                 rq->current_entry++;
 444                 atomic_dec(&h->commands_outstanding);
 445         } else {
 446                 register_value = FIFO_EMPTY;
 447         }
 448         /* Check for wraparound */
 449         if (rq->current_entry == h->max_commands) {
 450                 rq->current_entry = 0;
 451                 rq->wraparound ^= 1;
 452         }
 453         return register_value;
 454 }
 455
 456 /*
 457  *   returns value read from hardware.
 458  *     returns FIFO_EMPTY if there is nothing to read
 459  */
 460 static unsigned long SA5_completed(struct ctlr_info *h,
 461         __attribute__((unused)) u8 q)
 462 {
 463         unsigned long register_value
 464                 = readl(h->vaddr + SA5_REPLY_PORT_OFFSET);
 465
 466         if (register_value != FIFO_EMPTY)
 467                 atomic_dec(&h->commands_outstanding);
 468
 469 #ifdef HPSA_DEBUG
 470         if (register_value != FIFO_EMPTY)
 471                 dev_dbg(&h->pdev->dev, "Read %lx back from board\n",
 472                         register_value);
 473         else
 474                 dev_dbg(&h->pdev->dev, "FIFO Empty read\n");
 475 #endif
 476
 477         return register_value;
 478 }
 479 /*
 480  *      Returns true if an interrupt is pending..
 481  */
 482 static bool SA5_intr_pending(struct ctlr_info *h)
 483 {
 484         unsigned long register_value  =
 485                 readl(h->vaddr + SA5_INTR_STATUS);
 486         return register_value & SA5_INTR_PENDING;
 487 }
 488
 489 static bool SA5_performant_intr_pending(struct ctlr_info *h)
 490 {
 491         unsigned long register_value = readl(h->vaddr + SA5_INTR_STATUS);
 492
 493         if (!register_value)
 494                 return false;
 495
 496         /* Read outbound doorbell to flush */
 497         register_value = readl(h->vaddr + SA5_OUTDB_STATUS);
 498         return register_value & SA5_OUTDB_STATUS_PERF_BIT;
 499 }
 500
 501 #define SA5_IOACCEL_MODE1_INTR_STATUS_CMP_BIT    0x100
 502
 503 static bool SA5_ioaccel_mode1_intr_pending(struct ctlr_info *h)
 504 {
 505         unsigned long register_value = readl(h->vaddr + SA5_INTR_STATUS);
 506
 507         return (register_value & SA5_IOACCEL_MODE1_INTR_STATUS_CMP_BIT) ?
 508                 true : false;
 509 }
 510
 511 #define IOACCEL_MODE1_REPLY_QUEUE_INDEX  0x1A0
 512 #define IOACCEL_MODE1_PRODUCER_INDEX     0x1B8
 513 #define IOACCEL_MODE1_CONSUMER_INDEX     0x1BC
 514 #define IOACCEL_MODE1_REPLY_UNUSED       0xFFFFFFFFFFFFFFFFULL
 515
 516 static unsigned long SA5_ioaccel_mode1_completed(struct ctlr_info *h, u8 q)
 517 {
 518         u64 register_value;
 519         struct reply_queue_buffer *rq = &h->reply_queue[q];
 520
 521         BUG_ON(q >= h->nreply_queues);
 522
 523         register_value = rq->head[rq->current_entry];
 524         if (register_value != IOACCEL_MODE1_REPLY_UNUSED) {
 525                 rq->head[rq->current_entry] = IOACCEL_MODE1_REPLY_UNUSED;
 526                 if (++rq->current_entry == rq->size)
 527                         rq->current_entry = 0;
 528                 /*
 529                  * @todo
 530                  *
 531                  * Don't really need to write the new index after each command,
 532                  * but with current driver design this is easiest.
 533                  */
 534                 wmb();
 535                 writel((q << 24) | rq->current_entry, h->vaddr +
 536                                 IOACCEL_MODE1_CONSUMER_INDEX);
 537                 atomic_dec(&h->commands_outstanding);
 538         }
 539         return (unsigned long) register_value;
 540 }
 541
 542 static struct access_method SA5_access = {
 543         SA5_submit_command,
 544         SA5_intr_mask,
 545         SA5_intr_pending,
 546         SA5_completed,
 547 };
 548
 549 static struct access_method SA5_ioaccel_mode1_access = {
 550         SA5_submit_command,
 551         SA5_performant_intr_mask,
 552         SA5_ioaccel_mode1_intr_pending,
 553         SA5_ioaccel_mode1_completed,
 554 };
 555
 556 static struct access_method SA5_ioaccel_mode2_access = {
 557         SA5_submit_command_ioaccel2,
 558         SA5_performant_intr_mask,
 559         SA5_performant_intr_pending,
 560         SA5_performant_completed,
 561 };
 562
 563 static struct access_method SA5_performant_access = {
 564         SA5_submit_command,
 565         SA5_performant_intr_mask,
 566         SA5_performant_intr_pending,
 567         SA5_performant_completed,
 568 };
 569
 570 static struct access_method SA5_performant_access_no_read = {
 571         SA5_submit_command_no_read,
 572         SA5_performant_intr_mask,
 573         SA5_performant_intr_pending,
 574         SA5_performant_completed,
 575 };
 576
 577 struct board_type {
 578         u32     board_id;
 579         char    *product_name;
 580         struct access_method *access;
 581 };
 582
 583 #endif /* HPSA_H */
 584