drivers/pinctrl/stm32/pinctrl-stm32.c

   1 // SPDX-License-Identifier: GPL-2.0
   2 /*
   3  * Copyright (C) Maxime Coquelin 2015
   4  * Copyright (C) STMicroelectronics 2017
   5  * Author:  Maxime Coquelin <mcoquelin.stm32@gmail.com>
   6  *
   7  * Heavily based on Mediatek's pinctrl driver
   8  */
   9 #include <linux/clk.h>
  10 #include <linux/gpio/driver.h>
  11 #include <linux/hwspinlock.h>
  12 #include <linux/io.h>
  13 #include <linux/irq.h>
  14 #include <linux/mfd/syscon.h>
  15 #include <linux/module.h>
  16 #include <linux/of.h>
  17 #include <linux/of_address.h>
  18 #include <linux/of_device.h>
  19 #include <linux/of_irq.h>
  20 #include <linux/pinctrl/consumer.h>
  21 #include <linux/pinctrl/machine.h>
  22 #include <linux/pinctrl/pinconf.h>
  23 #include <linux/pinctrl/pinconf-generic.h>
  24 #include <linux/pinctrl/pinctrl.h>
  25 #include <linux/pinctrl/pinmux.h>
  26 #include <linux/platform_device.h>
  27 #include <linux/property.h>
  28 #include <linux/regmap.h>
  29 #include <linux/reset.h>
  30 #include <linux/slab.h>
  31
  32 #include "../core.h"
  33 #include "../pinconf.h"
  34 #include "../pinctrl-utils.h"
  35 #include "pinctrl-stm32.h"
  36
  37 #define STM32_GPIO_MODER        0x00
  38 #define STM32_GPIO_TYPER        0x04
  39 #define STM32_GPIO_SPEEDR       0x08
  40 #define STM32_GPIO_PUPDR        0x0c
  41 #define STM32_GPIO_IDR          0x10
  42 #define STM32_GPIO_ODR          0x14
  43 #define STM32_GPIO_BSRR         0x18
  44 #define STM32_GPIO_LCKR         0x1c
  45 #define STM32_GPIO_AFRL         0x20
  46 #define STM32_GPIO_AFRH         0x24
  47
  48 /* custom bitfield to backup pin status */
  49 #define STM32_GPIO_BKP_MODE_SHIFT       0
  50 #define STM32_GPIO_BKP_MODE_MASK        GENMASK(1, 0)
  51 #define STM32_GPIO_BKP_ALT_SHIFT        2
  52 #define STM32_GPIO_BKP_ALT_MASK         GENMASK(5, 2)
  53 #define STM32_GPIO_BKP_SPEED_SHIFT      6
  54 #define STM32_GPIO_BKP_SPEED_MASK       GENMASK(7, 6)
  55 #define STM32_GPIO_BKP_PUPD_SHIFT       8
  56 #define STM32_GPIO_BKP_PUPD_MASK        GENMASK(9, 8)
  57 #define STM32_GPIO_BKP_TYPE             10
  58 #define STM32_GPIO_BKP_VAL              11
  59
  60 #define STM32_GPIO_PINS_PER_BANK 16
  61 #define STM32_GPIO_IRQ_LINE      16
  62
  63 #define SYSCFG_IRQMUX_MASK GENMASK(3, 0)
  64
  65 #define gpio_range_to_bank(chip) \
  66                 container_of(chip, struct stm32_gpio_bank, range)
  67
  68 #define HWSPNLCK_TIMEOUT        1000 /* usec */
  69
  70 static const char * const stm32_gpio_functions[] = {
  71         "gpio", "af0", "af1",
  72         "af2", "af3", "af4",
  73         "af5", "af6", "af7",
  74         "af8", "af9", "af10",
  75         "af11", "af12", "af13",
  76         "af14", "af15", "analog",
  77 };
  78
  79 struct stm32_pinctrl_group {
  80         const char *name;
  81         unsigned long config;
  82         unsigned pin;
  83 };
  84
  85 struct stm32_gpio_bank {
  86         void __iomem *base;
  87         struct clk *clk;
  88         struct reset_control *rstc;
  89         spinlock_t lock;
  90         struct gpio_chip gpio_chip;
  91         struct pinctrl_gpio_range range;
  92         struct fwnode_handle *fwnode;
  93         struct irq_domain *domain;
  94         u32 bank_nr;
  95         u32 bank_ioport_nr;
  96         u32 pin_backup[STM32_GPIO_PINS_PER_BANK];
  97         u8 irq_type[STM32_GPIO_PINS_PER_BANK];
  98 };
  99
 100 struct stm32_pinctrl {
 101         struct device *dev;
 102         struct pinctrl_dev *pctl_dev;
 103         struct pinctrl_desc pctl_desc;
 104         struct stm32_pinctrl_group *groups;
 105         unsigned ngroups;
 106         const char **grp_names;
 107         struct stm32_gpio_bank *banks;
 108         unsigned nbanks;
 109         const struct stm32_pinctrl_match_data *match_data;
 110         struct irq_domain       *domain;
 111         struct regmap           *regmap;
 112         struct regmap_field     *irqmux[STM32_GPIO_PINS_PER_BANK];
 113         struct hwspinlock *hwlock;
 114         struct stm32_desc_pin *pins;
 115         u32 npins;
 116         u32 pkg;
 117         u16 irqmux_map;
 118         spinlock_t irqmux_lock;
 119 };
 120
 121 static inline int stm32_gpio_pin(int gpio)
 122 {
 123         return gpio % STM32_GPIO_PINS_PER_BANK;
 124 }
 125
 126 static inline u32 stm32_gpio_get_mode(u32 function)
 127 {
 128         switch (function) {
 129         case STM32_PIN_GPIO:
 130                 return 0;
 131         case STM32_PIN_AF(0) ... STM32_PIN_AF(15):
 132                 return 2;
 133         case STM32_PIN_ANALOG:
 134                 return 3;
 135         }
 136
 137         return 0;
 138 }
 139
 140 static inline u32 stm32_gpio_get_alt(u32 function)
 141 {
 142         switch (function) {
 143         case STM32_PIN_GPIO:
 144                 return 0;
 145         case STM32_PIN_AF(0) ... STM32_PIN_AF(15):
 146                 return function - 1;
 147         case STM32_PIN_ANALOG:
 148                 return 0;
 149         }
 150
 151         return 0;
 152 }
 153
 154 static void stm32_gpio_backup_value(struct stm32_gpio_bank *bank,
 155                                     u32 offset, u32 value)
 156 {
 157         bank->pin_backup[offset] &= ~BIT(STM32_GPIO_BKP_VAL);
 158         bank->pin_backup[offset] |= value << STM32_GPIO_BKP_VAL;
 159 }
 160
 161 static void stm32_gpio_backup_mode(struct stm32_gpio_bank *bank, u32 offset,
 162                                    u32 mode, u32 alt)
 163 {
 164         bank->pin_backup[offset] &= ~(STM32_GPIO_BKP_MODE_MASK |
 165                                       STM32_GPIO_BKP_ALT_MASK);
 166         bank->pin_backup[offset] |= mode << STM32_GPIO_BKP_MODE_SHIFT;
 167         bank->pin_backup[offset] |= alt << STM32_GPIO_BKP_ALT_SHIFT;
 168 }
 169
 170 static void stm32_gpio_backup_driving(struct stm32_gpio_bank *bank, u32 offset,
 171                                       u32 drive)
 172 {
 173         bank->pin_backup[offset] &= ~BIT(STM32_GPIO_BKP_TYPE);
 174         bank->pin_backup[offset] |= drive << STM32_GPIO_BKP_TYPE;
 175 }
 176
 177 static void stm32_gpio_backup_speed(struct stm32_gpio_bank *bank, u32 offset,
 178                                     u32 speed)
 179 {
 180         bank->pin_backup[offset] &= ~STM32_GPIO_BKP_SPEED_MASK;
 181         bank->pin_backup[offset] |= speed << STM32_GPIO_BKP_SPEED_SHIFT;
 182 }
 183
 184 static void stm32_gpio_backup_bias(struct stm32_gpio_bank *bank, u32 offset,
 185                                    u32 bias)
 186 {
 187         bank->pin_backup[offset] &= ~STM32_GPIO_BKP_PUPD_MASK;
 188         bank->pin_backup[offset] |= bias << STM32_GPIO_BKP_PUPD_SHIFT;
 189 }
 190
 191 /* GPIO functions */
 192
 193 static inline void __stm32_gpio_set(struct stm32_gpio_bank *bank,
 194         unsigned offset, int value)
 195 {
 196         stm32_gpio_backup_value(bank, offset, value);
 197
 198         if (!value)
 199                 offset += STM32_GPIO_PINS_PER_BANK;
 200
 201         clk_enable(bank->clk);
 202
 203         writel_relaxed(BIT(offset), bank->base + STM32_GPIO_BSRR);
 204
 205         clk_disable(bank->clk);
 206 }
 207
 208 static int stm32_gpio_request(struct gpio_chip *chip, unsigned offset)
 209 {
 210         struct stm32_gpio_bank *bank = gpiochip_get_data(chip);
 211         struct stm32_pinctrl *pctl = dev_get_drvdata(bank->gpio_chip.parent);
 212         struct pinctrl_gpio_range *range;
 213         int pin = offset + (bank->bank_nr * STM32_GPIO_PINS_PER_BANK);
 214
 215         range = pinctrl_find_gpio_range_from_pin_nolock(pctl->pctl_dev, pin);
 216         if (!range) {
 217                 dev_err(pctl->dev, "pin %d not in range.\n", pin);
 218                 return -EINVAL;
 219         }
 220
 221         return pinctrl_gpio_request(chip->base + offset);
 222 }
 223
 224 static void stm32_gpio_free(struct gpio_chip *chip, unsigned offset)
 225 {
 226         pinctrl_gpio_free(chip->base + offset);
 227 }
 228
 229 static int stm32_gpio_get_noclk(struct gpio_chip *chip, unsigned int offset)
 230 {
 231         struct stm32_gpio_bank *bank = gpiochip_get_data(chip);
 232
 233         return !!(readl_relaxed(bank->base + STM32_GPIO_IDR) & BIT(offset));
 234 }
 235
 236 static int stm32_gpio_get(struct gpio_chip *chip, unsigned offset)
 237 {
 238         struct stm32_gpio_bank *bank = gpiochip_get_data(chip);
 239         int ret;
 240
 241         clk_enable(bank->clk);
 242
 243         ret = stm32_gpio_get_noclk(chip, offset);
 244
 245         clk_disable(bank->clk);
 246
 247         return ret;
 248 }
 249
 250 static void stm32_gpio_set(struct gpio_chip *chip, unsigned offset, int value)
 251 {
 252         struct stm32_gpio_bank *bank = gpiochip_get_data(chip);
 253
 254         __stm32_gpio_set(bank, offset, value);
 255 }
 256
 257 static int stm32_gpio_direction_input(struct gpio_chip *chip, unsigned offset)
 258 {
 259         return pinctrl_gpio_direction_input(chip->base + offset);
 260 }
 261
 262 static int stm32_gpio_direction_output(struct gpio_chip *chip,
 263         unsigned offset, int value)
 264 {
 265         struct stm32_gpio_bank *bank = gpiochip_get_data(chip);
 266
 267         __stm32_gpio_set(bank, offset, value);
 268         pinctrl_gpio_direction_output(chip->base + offset);
 269
 270         return 0;
 271 }
 272
 273
 274 static int stm32_gpio_to_irq(struct gpio_chip *chip, unsigned int offset)
 275 {
 276         struct stm32_gpio_bank *bank = gpiochip_get_data(chip);
 277         struct irq_fwspec fwspec;
 278
 279         fwspec.fwnode = bank->fwnode;
 280         fwspec.param_count = 2;
 281         fwspec.param[0] = offset;
 282         fwspec.param[1] = IRQ_TYPE_NONE;
 283
 284         return irq_create_fwspec_mapping(&fwspec);
 285 }
 286
 287 static int stm32_gpio_get_direction(struct gpio_chip *chip, unsigned int offset)
 288 {
 289         struct stm32_gpio_bank *bank = gpiochip_get_data(chip);
 290         int pin = stm32_gpio_pin(offset);
 291         int ret;
 292         u32 mode, alt;
 293
 294         stm32_pmx_get_mode(bank, pin, &mode, &alt);
 295         if ((alt == 0) && (mode == 0))
 296                 ret = GPIO_LINE_DIRECTION_IN;
 297         else if ((alt == 0) && (mode == 1))
 298                 ret = GPIO_LINE_DIRECTION_OUT;
 299         else
 300                 ret = -EINVAL;
 301
 302         return ret;
 303 }
 304
 305 static const struct gpio_chip stm32_gpio_template = {
 306         .request                = stm32_gpio_request,
 307         .free                   = stm32_gpio_free,
 308         .get                    = stm32_gpio_get,
 309         .set                    = stm32_gpio_set,
 310         .direction_input        = stm32_gpio_direction_input,
 311         .direction_output       = stm32_gpio_direction_output,
 312         .to_irq                 = stm32_gpio_to_irq,
 313         .get_direction          = stm32_gpio_get_direction,
 314         .set_config             = gpiochip_generic_config,
 315 };
 316
 317 static void stm32_gpio_irq_trigger(struct irq_data *d)
 318 {
 319         struct stm32_gpio_bank *bank = d->domain->host_data;
 320         int level;
 321
 322         /* Do not access the GPIO if this is not LEVEL triggered IRQ. */
 323         if (!(bank->irq_type[d->hwirq] & IRQ_TYPE_LEVEL_MASK))
 324                 return;
 325
 326         /* If level interrupt type then retrig */
 327         level = stm32_gpio_get_noclk(&bank->gpio_chip, d->hwirq);
 328         if ((level == 0 && bank->irq_type[d->hwirq] == IRQ_TYPE_LEVEL_LOW) ||
 329             (level == 1 && bank->irq_type[d->hwirq] == IRQ_TYPE_LEVEL_HIGH))
 330                 irq_chip_retrigger_hierarchy(d);
 331 }
 332
 333 static void stm32_gpio_irq_eoi(struct irq_data *d)
 334 {
 335         irq_chip_eoi_parent(d);
 336         stm32_gpio_irq_trigger(d);
 337 };
 338
 339 static int stm32_gpio_set_type(struct irq_data *d, unsigned int type)
 340 {
 341         struct stm32_gpio_bank *bank = d->domain->host_data;
 342         u32 parent_type;
 343
 344         switch (type) {
 345         case IRQ_TYPE_EDGE_RISING:
 346         case IRQ_TYPE_EDGE_FALLING:
 347         case IRQ_TYPE_EDGE_BOTH:
 348                 parent_type = type;
 349                 break;
 350         case IRQ_TYPE_LEVEL_HIGH:
 351                 parent_type = IRQ_TYPE_EDGE_RISING;
 352                 break;
 353         case IRQ_TYPE_LEVEL_LOW:
 354                 parent_type = IRQ_TYPE_EDGE_FALLING;
 355                 break;
 356         default:
 357                 return -EINVAL;
 358         }
 359
 360         bank->irq_type[d->hwirq] = type;
 361
 362         return irq_chip_set_type_parent(d, parent_type);
 363 };
 364
 365 static int stm32_gpio_irq_request_resources(struct irq_data *irq_data)
 366 {
 367         struct stm32_gpio_bank *bank = irq_data->domain->host_data;
 368         struct stm32_pinctrl *pctl = dev_get_drvdata(bank->gpio_chip.parent);
 369         unsigned long flags;
 370         int ret;
 371
 372         ret = stm32_gpio_direction_input(&bank->gpio_chip, irq_data->hwirq);
 373         if (ret)
 374                 return ret;
 375
 376         ret = gpiochip_lock_as_irq(&bank->gpio_chip, irq_data->hwirq);
 377         if (ret) {
 378                 dev_err(pctl->dev, "unable to lock HW IRQ %lu for IRQ\n",
 379                         irq_data->hwirq);
 380                 return ret;
 381         }
 382
 383         flags = irqd_get_trigger_type(irq_data);
 384         if (flags & IRQ_TYPE_LEVEL_MASK)
 385                 clk_enable(bank->clk);
 386
 387         return 0;
 388 }
 389
 390 static void stm32_gpio_irq_release_resources(struct irq_data *irq_data)
 391 {
 392         struct stm32_gpio_bank *bank = irq_data->domain->host_data;
 393
 394         if (bank->irq_type[irq_data->hwirq] & IRQ_TYPE_LEVEL_MASK)
 395                 clk_disable(bank->clk);
 396
 397         gpiochip_unlock_as_irq(&bank->gpio_chip, irq_data->hwirq);
 398 }
 399
 400 static void stm32_gpio_irq_unmask(struct irq_data *d)
 401 {
 402         irq_chip_unmask_parent(d);
 403         stm32_gpio_irq_trigger(d);
 404 }
 405
 406 static struct irq_chip stm32_gpio_irq_chip = {
 407         .name           = "stm32gpio",
 408         .irq_eoi        = stm32_gpio_irq_eoi,
 409         .irq_ack        = irq_chip_ack_parent,
 410         .irq_mask       = irq_chip_mask_parent,
 411         .irq_unmask     = stm32_gpio_irq_unmask,
 412         .irq_set_type   = stm32_gpio_set_type,
 413         .irq_set_wake   = irq_chip_set_wake_parent,
 414         .irq_request_resources = stm32_gpio_irq_request_resources,
 415         .irq_release_resources = stm32_gpio_irq_release_resources,
 416 };
 417
 418 static int stm32_gpio_domain_translate(struct irq_domain *d,
 419                                        struct irq_fwspec *fwspec,
 420                                        unsigned long *hwirq,
 421                                        unsigned int *type)
 422 {
 423         if ((fwspec->param_count != 2) ||
 424             (fwspec->param[0] >= STM32_GPIO_IRQ_LINE))
 425                 return -EINVAL;
 426
 427         *hwirq = fwspec->param[0];
 428         *type = fwspec->param[1];
 429         return 0;
 430 }
 431
 432 static int stm32_gpio_domain_activate(struct irq_domain *d,
 433                                       struct irq_data *irq_data, bool reserve)
 434 {
 435         struct stm32_gpio_bank *bank = d->host_data;
 436         struct stm32_pinctrl *pctl = dev_get_drvdata(bank->gpio_chip.parent);
 437         int ret = 0;
 438
 439         if (pctl->hwlock) {
 440                 ret = hwspin_lock_timeout_in_atomic(pctl->hwlock,
 441                                                     HWSPNLCK_TIMEOUT);
 442                 if (ret) {
 443                         dev_err(pctl->dev, "Can't get hwspinlock\n");
 444                         return ret;
 445                 }
 446         }
 447
 448         regmap_field_write(pctl->irqmux[irq_data->hwirq], bank->bank_ioport_nr);
 449
 450         if (pctl->hwlock)
 451                 hwspin_unlock_in_atomic(pctl->hwlock);
 452
 453         return ret;
 454 }
 455
 456 static int stm32_gpio_domain_alloc(struct irq_domain *d,
 457                                    unsigned int virq,
 458                                    unsigned int nr_irqs, void *data)
 459 {
 460         struct stm32_gpio_bank *bank = d->host_data;
 461         struct irq_fwspec *fwspec = data;
 462         struct irq_fwspec parent_fwspec;
 463         struct stm32_pinctrl *pctl = dev_get_drvdata(bank->gpio_chip.parent);
 464         irq_hw_number_t hwirq = fwspec->param[0];
 465         unsigned long flags;
 466         int ret = 0;
 467
 468         /*
 469          * Check first that the IRQ MUX of that line is free.
 470          * gpio irq mux is shared between several banks, protect with a lock
 471          */
 472         spin_lock_irqsave(&pctl->irqmux_lock, flags);
 473
 474         if (pctl->irqmux_map & BIT(hwirq)) {
 475                 dev_err(pctl->dev, "irq line %ld already requested.\n", hwirq);
 476                 ret = -EBUSY;
 477         } else {
 478                 pctl->irqmux_map |= BIT(hwirq);
 479         }
 480
 481         spin_unlock_irqrestore(&pctl->irqmux_lock, flags);
 482         if (ret)
 483                 return ret;
 484
 485         parent_fwspec.fwnode = d->parent->fwnode;
 486         parent_fwspec.param_count = 2;
 487         parent_fwspec.param[0] = fwspec->param[0];
 488         parent_fwspec.param[1] = fwspec->param[1];
 489
 490         irq_domain_set_hwirq_and_chip(d, virq, hwirq, &stm32_gpio_irq_chip,
 491                                       bank);
 492
 493         return irq_domain_alloc_irqs_parent(d, virq, nr_irqs, &parent_fwspec);
 494 }
 495
 496 static void stm32_gpio_domain_free(struct irq_domain *d, unsigned int virq,
 497                                    unsigned int nr_irqs)
 498 {
 499         struct stm32_gpio_bank *bank = d->host_data;
 500         struct stm32_pinctrl *pctl = dev_get_drvdata(bank->gpio_chip.parent);
 501         struct irq_data *irq_data = irq_domain_get_irq_data(d, virq);
 502         unsigned long flags, hwirq = irq_data->hwirq;
 503
 504         irq_domain_free_irqs_common(d, virq, nr_irqs);
 505
 506         spin_lock_irqsave(&pctl->irqmux_lock, flags);
 507         pctl->irqmux_map &= ~BIT(hwirq);
 508         spin_unlock_irqrestore(&pctl->irqmux_lock, flags);
 509 }
 510
 511 static const struct irq_domain_ops stm32_gpio_domain_ops = {
 512         .translate      = stm32_gpio_domain_translate,
 513         .alloc          = stm32_gpio_domain_alloc,
 514         .free           = stm32_gpio_domain_free,
 515         .activate       = stm32_gpio_domain_activate,
 516 };
 517
 518 /* Pinctrl functions */
 519 static struct stm32_pinctrl_group *
 520 stm32_pctrl_find_group_by_pin(struct stm32_pinctrl *pctl, u32 pin)
 521 {
 522         int i;
 523
 524         for (i = 0; i < pctl->ngroups; i++) {
 525                 struct stm32_pinctrl_group *grp = pctl->groups + i;
 526
 527                 if (grp->pin == pin)
 528                         return grp;
 529         }
 530
 531         return NULL;
 532 }
 533
 534 static bool stm32_pctrl_is_function_valid(struct stm32_pinctrl *pctl,
 535                 u32 pin_num, u32 fnum)
 536 {
 537         int i;
 538
 539         for (i = 0; i < pctl->npins; i++) {
 540                 const struct stm32_desc_pin *pin = pctl->pins + i;
 541                 const struct stm32_desc_function *func = pin->functions;
 542
 543                 if (pin->pin.number != pin_num)
 544                         continue;
 545
 546                 while (func && func->name) {
 547                         if (func->num == fnum)
 548                                 return true;
 549                         func++;
 550                 }
 551
 552                 break;
 553         }
 554
 555         dev_err(pctl->dev, "invalid function %d on pin %d .\n", fnum, pin_num);
 556
 557         return false;
 558 }
 559
 560 static int stm32_pctrl_dt_node_to_map_func(struct stm32_pinctrl *pctl,
 561                 u32 pin, u32 fnum, struct stm32_pinctrl_group *grp,
 562                 struct pinctrl_map **map, unsigned *reserved_maps,
 563                 unsigned *num_maps)
 564 {
 565         if (*num_maps == *reserved_maps)
 566                 return -ENOSPC;
 567
 568         (*map)[*num_maps].type = PIN_MAP_TYPE_MUX_GROUP;
 569         (*map)[*num_maps].data.mux.group = grp->name;
 570
 571         if (!stm32_pctrl_is_function_valid(pctl, pin, fnum))
 572                 return -EINVAL;
 573
 574         (*map)[*num_maps].data.mux.function = stm32_gpio_functions[fnum];
 575         (*num_maps)++;
 576
 577         return 0;
 578 }
 579
 580 static int stm32_pctrl_dt_subnode_to_map(struct pinctrl_dev *pctldev,
 581                                       struct device_node *node,
 582                                       struct pinctrl_map **map,
 583                                       unsigned *reserved_maps,
 584                                       unsigned *num_maps)
 585 {
 586         struct stm32_pinctrl *pctl;
 587         struct stm32_pinctrl_group *grp;
 588         struct property *pins;
 589         u32 pinfunc, pin, func;
 590         unsigned long *configs;
 591         unsigned int num_configs;
 592         bool has_config = 0;
 593         unsigned reserve = 0;
 594         int num_pins, num_funcs, maps_per_pin, i, err = 0;
 595
 596         pctl = pinctrl_dev_get_drvdata(pctldev);
 597
 598         pins = of_find_property(node, "pinmux", NULL);
 599         if (!pins) {
 600                 dev_err(pctl->dev, "missing pins property in node %pOFn .\n",
 601                                 node);
 602                 return -EINVAL;
 603         }
 604
 605         err = pinconf_generic_parse_dt_config(node, pctldev, &configs,
 606                 &num_configs);
 607         if (err)
 608                 return err;
 609
 610         if (num_configs)
 611                 has_config = 1;
 612
 613         num_pins = pins->length / sizeof(u32);
 614         num_funcs = num_pins;
 615         maps_per_pin = 0;
 616         if (num_funcs)
 617                 maps_per_pin++;
 618         if (has_config && num_pins >= 1)
 619                 maps_per_pin++;
 620
 621         if (!num_pins || !maps_per_pin) {
 622                 err = -EINVAL;
 623                 goto exit;
 624         }
 625
 626         reserve = num_pins * maps_per_pin;
 627
 628         err = pinctrl_utils_reserve_map(pctldev, map,
 629                         reserved_maps, num_maps, reserve);
 630         if (err)
 631                 goto exit;
 632
 633         for (i = 0; i < num_pins; i++) {
 634                 err = of_property_read_u32_index(node, "pinmux",
 635                                 i, &pinfunc);
 636                 if (err)
 637                         goto exit;
 638
 639                 pin = STM32_GET_PIN_NO(pinfunc);
 640                 func = STM32_GET_PIN_FUNC(pinfunc);
 641
 642                 if (!stm32_pctrl_is_function_valid(pctl, pin, func)) {
 643                         err = -EINVAL;
 644                         goto exit;
 645                 }
 646
 647                 grp = stm32_pctrl_find_group_by_pin(pctl, pin);
 648                 if (!grp) {
 649                         dev_err(pctl->dev, "unable to match pin %d to group\n",
 650                                         pin);
 651                         err = -EINVAL;
 652                         goto exit;
 653                 }
 654
 655                 err = stm32_pctrl_dt_node_to_map_func(pctl, pin, func, grp, map,
 656                                 reserved_maps, num_maps);
 657                 if (err)
 658                         goto exit;
 659
 660                 if (has_config) {
 661                         err = pinctrl_utils_add_map_configs(pctldev, map,
 662                                         reserved_maps, num_maps, grp->name,
 663                                         configs, num_configs,
 664                                         PIN_MAP_TYPE_CONFIGS_GROUP);
 665                         if (err)
 666                                 goto exit;
 667                 }
 668         }
 669
 670 exit:
 671         kfree(configs);
 672         return err;
 673 }
 674
 675 static int stm32_pctrl_dt_node_to_map(struct pinctrl_dev *pctldev,
 676                                  struct device_node *np_config,
 677                                  struct pinctrl_map **map, unsigned *num_maps)
 678 {
 679         struct device_node *np;
 680         unsigned reserved_maps;
 681         int ret;
 682
 683         *map = NULL;
 684         *num_maps = 0;
 685         reserved_maps = 0;
 686
 687         for_each_child_of_node(np_config, np) {
 688                 ret = stm32_pctrl_dt_subnode_to_map(pctldev, np, map,
 689                                 &reserved_maps, num_maps);
 690                 if (ret < 0) {
 691                         pinctrl_utils_free_map(pctldev, *map, *num_maps);
 692                         of_node_put(np);
 693                         return ret;
 694                 }
 695         }
 696
 697         return 0;
 698 }
 699
 700 static int stm32_pctrl_get_groups_count(struct pinctrl_dev *pctldev)
 701 {
 702         struct stm32_pinctrl *pctl = pinctrl_dev_get_drvdata(pctldev);
 703
 704         return pctl->ngroups;
 705 }
 706
 707 static const char *stm32_pctrl_get_group_name(struct pinctrl_dev *pctldev,
 708                                               unsigned group)
 709 {
 710         struct stm32_pinctrl *pctl = pinctrl_dev_get_drvdata(pctldev);
 711
 712         return pctl->groups[group].name;
 713 }
 714
 715 static int stm32_pctrl_get_group_pins(struct pinctrl_dev *pctldev,
 716                                       unsigned group,
 717                                       const unsigned **pins,
 718                                       unsigned *num_pins)
 719 {
 720         struct stm32_pinctrl *pctl = pinctrl_dev_get_drvdata(pctldev);
 721
 722         *pins = (unsigned *)&pctl->groups[group].pin;
 723         *num_pins = 1;
 724
 725         return 0;
 726 }
 727
 728 static const struct pinctrl_ops stm32_pctrl_ops = {
 729         .dt_node_to_map         = stm32_pctrl_dt_node_to_map,
 730         .dt_free_map            = pinctrl_utils_free_map,
 731         .get_groups_count       = stm32_pctrl_get_groups_count,
 732         .get_group_name         = stm32_pctrl_get_group_name,
 733         .get_group_pins         = stm32_pctrl_get_group_pins,
 734 };
 735
 736
 737 /* Pinmux functions */
 738
 739 static int stm32_pmx_get_funcs_cnt(struct pinctrl_dev *pctldev)
 740 {
 741         return ARRAY_SIZE(stm32_gpio_functions);
 742 }
 743
 744 static const char *stm32_pmx_get_func_name(struct pinctrl_dev *pctldev,
 745                                            unsigned selector)
 746 {
 747         return stm32_gpio_functions[selector];
 748 }
 749
 750 static int stm32_pmx_get_func_groups(struct pinctrl_dev *pctldev,
 751                                      unsigned function,
 752                                      const char * const **groups,
 753                                      unsigned * const num_groups)
 754 {
 755         struct stm32_pinctrl *pctl = pinctrl_dev_get_drvdata(pctldev);
 756
 757         *groups = pctl->grp_names;
 758         *num_groups = pctl->ngroups;
 759
 760         return 0;
 761 }
 762
 763 static int stm32_pmx_set_mode(struct stm32_gpio_bank *bank,
 764                               int pin, u32 mode, u32 alt)
 765 {
 766         struct stm32_pinctrl *pctl = dev_get_drvdata(bank->gpio_chip.parent);
 767         u32 val;
 768         int alt_shift = (pin % 8) * 4;
 769         int alt_offset = STM32_GPIO_AFRL + (pin / 8) * 4;
 770         unsigned long flags;
 771         int err = 0;
 772
 773         clk_enable(bank->clk);
 774         spin_lock_irqsave(&bank->lock, flags);
 775
 776         if (pctl->hwlock) {
 777                 err = hwspin_lock_timeout_in_atomic(pctl->hwlock,
 778                                                     HWSPNLCK_TIMEOUT);
 779                 if (err) {
 780                         dev_err(pctl->dev, "Can't get hwspinlock\n");
 781                         goto unlock;
 782                 }
 783         }
 784
 785         val = readl_relaxed(bank->base + alt_offset);
 786         val &= ~GENMASK(alt_shift + 3, alt_shift);
 787         val |= (alt << alt_shift);
 788         writel_relaxed(val, bank->base + alt_offset);
 789
 790         val = readl_relaxed(bank->base + STM32_GPIO_MODER);
 791         val &= ~GENMASK(pin * 2 + 1, pin * 2);
 792         val |= mode << (pin * 2);
 793         writel_relaxed(val, bank->base + STM32_GPIO_MODER);
 794
 795         if (pctl->hwlock)
 796                 hwspin_unlock_in_atomic(pctl->hwlock);
 797
 798         stm32_gpio_backup_mode(bank, pin, mode, alt);
 799
 800 unlock:
 801         spin_unlock_irqrestore(&bank->lock, flags);
 802         clk_disable(bank->clk);
 803
 804         return err;
 805 }
 806
 807 void stm32_pmx_get_mode(struct stm32_gpio_bank *bank, int pin, u32 *mode,
 808                         u32 *alt)
 809 {
 810         u32 val;
 811         int alt_shift = (pin % 8) * 4;
 812         int alt_offset = STM32_GPIO_AFRL + (pin / 8) * 4;
 813         unsigned long flags;
 814
 815         clk_enable(bank->clk);
 816         spin_lock_irqsave(&bank->lock, flags);
 817
 818         val = readl_relaxed(bank->base + alt_offset);
 819         val &= GENMASK(alt_shift + 3, alt_shift);
 820         *alt = val >> alt_shift;
 821
 822         val = readl_relaxed(bank->base + STM32_GPIO_MODER);
 823         val &= GENMASK(pin * 2 + 1, pin * 2);
 824         *mode = val >> (pin * 2);
 825
 826         spin_unlock_irqrestore(&bank->lock, flags);
 827         clk_disable(bank->clk);
 828 }
 829
 830 static int stm32_pmx_set_mux(struct pinctrl_dev *pctldev,
 831                             unsigned function,
 832                             unsigned group)
 833 {
 834         bool ret;
 835         struct stm32_pinctrl *pctl = pinctrl_dev_get_drvdata(pctldev);
 836         struct stm32_pinctrl_group *g = pctl->groups + group;
 837         struct pinctrl_gpio_range *range;
 838         struct stm32_gpio_bank *bank;
 839         u32 mode, alt;
 840         int pin;
 841
 842         ret = stm32_pctrl_is_function_valid(pctl, g->pin, function);
 843         if (!ret)
 844                 return -EINVAL;
 845
 846         range = pinctrl_find_gpio_range_from_pin(pctldev, g->pin);
 847         if (!range) {
 848                 dev_err(pctl->dev, "No gpio range defined.\n");
 849                 return -EINVAL;
 850         }
 851
 852         bank = gpiochip_get_data(range->gc);
 853         pin = stm32_gpio_pin(g->pin);
 854
 855         mode = stm32_gpio_get_mode(function);
 856         alt = stm32_gpio_get_alt(function);
 857
 858         return stm32_pmx_set_mode(bank, pin, mode, alt);
 859 }
 860
 861 static int stm32_pmx_gpio_set_direction(struct pinctrl_dev *pctldev,
 862                         struct pinctrl_gpio_range *range, unsigned gpio,
 863                         bool input)
 864 {
 865         struct stm32_gpio_bank *bank = gpiochip_get_data(range->gc);
 866         int pin = stm32_gpio_pin(gpio);
 867
 868         return stm32_pmx_set_mode(bank, pin, !input, 0);
 869 }
 870
 871 static const struct pinmux_ops stm32_pmx_ops = {
 872         .get_functions_count    = stm32_pmx_get_funcs_cnt,
 873         .get_function_name      = stm32_pmx_get_func_name,
 874         .get_function_groups    = stm32_pmx_get_func_groups,
 875         .set_mux                = stm32_pmx_set_mux,
 876         .gpio_set_direction     = stm32_pmx_gpio_set_direction,
 877         .strict                 = true,
 878 };
 879
 880 /* Pinconf functions */
 881
 882 static int stm32_pconf_set_driving(struct stm32_gpio_bank *bank,
 883                                    unsigned offset, u32 drive)
 884 {
 885         struct stm32_pinctrl *pctl = dev_get_drvdata(bank->gpio_chip.parent);
 886         unsigned long flags;
 887         u32 val;
 888         int err = 0;
 889
 890         clk_enable(bank->clk);
 891         spin_lock_irqsave(&bank->lock, flags);
 892
 893         if (pctl->hwlock) {
 894                 err = hwspin_lock_timeout_in_atomic(pctl->hwlock,
 895                                                     HWSPNLCK_TIMEOUT);
 896                 if (err) {
 897                         dev_err(pctl->dev, "Can't get hwspinlock\n");
 898                         goto unlock;
 899                 }
 900         }
 901
 902         val = readl_relaxed(bank->base + STM32_GPIO_TYPER);
 903         val &= ~BIT(offset);
 904         val |= drive << offset;
 905         writel_relaxed(val, bank->base + STM32_GPIO_TYPER);
 906
 907         if (pctl->hwlock)
 908                 hwspin_unlock_in_atomic(pctl->hwlock);
 909
 910         stm32_gpio_backup_driving(bank, offset, drive);
 911
 912 unlock:
 913         spin_unlock_irqrestore(&bank->lock, flags);
 914         clk_disable(bank->clk);
 915
 916         return err;
 917 }
 918
 919 static u32 stm32_pconf_get_driving(struct stm32_gpio_bank *bank,
 920         unsigned int offset)
 921 {
 922         unsigned long flags;
 923         u32 val;
 924
 925         clk_enable(bank->clk);
 926         spin_lock_irqsave(&bank->lock, flags);
 927
 928         val = readl_relaxed(bank->base + STM32_GPIO_TYPER);
 929         val &= BIT(offset);
 930
 931         spin_unlock_irqrestore(&bank->lock, flags);
 932         clk_disable(bank->clk);
 933
 934         return (val >> offset);
 935 }
 936
 937 static int stm32_pconf_set_speed(struct stm32_gpio_bank *bank,
 938                                  unsigned offset, u32 speed)
 939 {
 940         struct stm32_pinctrl *pctl = dev_get_drvdata(bank->gpio_chip.parent);
 941         unsigned long flags;
 942         u32 val;
 943         int err = 0;
 944
 945         clk_enable(bank->clk);
 946         spin_lock_irqsave(&bank->lock, flags);
 947
 948         if (pctl->hwlock) {
 949                 err = hwspin_lock_timeout_in_atomic(pctl->hwlock,
 950                                                     HWSPNLCK_TIMEOUT);
 951                 if (err) {
 952                         dev_err(pctl->dev, "Can't get hwspinlock\n");
 953                         goto unlock;
 954                 }
 955         }
 956
 957         val = readl_relaxed(bank->base + STM32_GPIO_SPEEDR);
 958         val &= ~GENMASK(offset * 2 + 1, offset * 2);
 959         val |= speed << (offset * 2);
 960         writel_relaxed(val, bank->base + STM32_GPIO_SPEEDR);
 961
 962         if (pctl->hwlock)
 963                 hwspin_unlock_in_atomic(pctl->hwlock);
 964
 965         stm32_gpio_backup_speed(bank, offset, speed);
 966
 967 unlock:
 968         spin_unlock_irqrestore(&bank->lock, flags);
 969         clk_disable(bank->clk);
 970
 971         return err;
 972 }
 973
 974 static u32 stm32_pconf_get_speed(struct stm32_gpio_bank *bank,
 975         unsigned int offset)
 976 {
 977         unsigned long flags;
 978         u32 val;
 979
 980         clk_enable(bank->clk);
 981         spin_lock_irqsave(&bank->lock, flags);
 982
 983         val = readl_relaxed(bank->base + STM32_GPIO_SPEEDR);
 984         val &= GENMASK(offset * 2 + 1, offset * 2);
 985
 986         spin_unlock_irqrestore(&bank->lock, flags);
 987         clk_disable(bank->clk);
 988
 989         return (val >> (offset * 2));
 990 }
 991
 992 static int stm32_pconf_set_bias(struct stm32_gpio_bank *bank,
 993                                 unsigned offset, u32 bias)
 994 {
 995         struct stm32_pinctrl *pctl = dev_get_drvdata(bank->gpio_chip.parent);
 996         unsigned long flags;
 997         u32 val;
 998         int err = 0;
 999
1000         clk_enable(bank->clk);
1001         spin_lock_irqsave(&bank->lock, flags);
1002
1003         if (pctl->hwlock) {
1004                 err = hwspin_lock_timeout_in_atomic(pctl->hwlock,
1005                                                     HWSPNLCK_TIMEOUT);
1006                 if (err) {
1007                         dev_err(pctl->dev, "Can't get hwspinlock\n");
1008                         goto unlock;
1009                 }
1010         }
1011
1012         val = readl_relaxed(bank->base + STM32_GPIO_PUPDR);
1013         val &= ~GENMASK(offset * 2 + 1, offset * 2);
1014         val |= bias << (offset * 2);
1015         writel_relaxed(val, bank->base + STM32_GPIO_PUPDR);
1016
1017         if (pctl->hwlock)
1018                 hwspin_unlock_in_atomic(pctl->hwlock);
1019
1020         stm32_gpio_backup_bias(bank, offset, bias);
1021
1022 unlock:
1023         spin_unlock_irqrestore(&bank->lock, flags);
1024         clk_disable(bank->clk);
1025
1026         return err;
1027 }
1028
1029 static u32 stm32_pconf_get_bias(struct stm32_gpio_bank *bank,
1030         unsigned int offset)
1031 {
1032         unsigned long flags;
1033         u32 val;
1034
1035         clk_enable(bank->clk);
1036         spin_lock_irqsave(&bank->lock, flags);
1037
1038         val = readl_relaxed(bank->base + STM32_GPIO_PUPDR);
1039         val &= GENMASK(offset * 2 + 1, offset * 2);
1040
1041         spin_unlock_irqrestore(&bank->lock, flags);
1042         clk_disable(bank->clk);
1043
1044         return (val >> (offset * 2));
1045 }
1046
1047 static bool stm32_pconf_get(struct stm32_gpio_bank *bank,
1048         unsigned int offset, bool dir)
1049 {
1050         unsigned long flags;
1051         u32 val;
1052
1053         clk_enable(bank->clk);
1054         spin_lock_irqsave(&bank->lock, flags);
1055
1056         if (dir)
1057                 val = !!(readl_relaxed(bank->base + STM32_GPIO_IDR) &
1058                          BIT(offset));
1059         else
1060                 val = !!(readl_relaxed(bank->base + STM32_GPIO_ODR) &
1061                          BIT(offset));
1062
1063         spin_unlock_irqrestore(&bank->lock, flags);
1064         clk_disable(bank->clk);
1065
1066         return val;
1067 }
1068
1069 static int stm32_pconf_parse_conf(struct pinctrl_dev *pctldev,
1070                 unsigned int pin, enum pin_config_param param,
1071                 enum pin_config_param arg)
1072 {
1073         struct stm32_pinctrl *pctl = pinctrl_dev_get_drvdata(pctldev);
1074         struct pinctrl_gpio_range *range;
1075         struct stm32_gpio_bank *bank;
1076         int offset, ret = 0;
1077
1078         range = pinctrl_find_gpio_range_from_pin_nolock(pctldev, pin);
1079         if (!range) {
1080                 dev_err(pctl->dev, "No gpio range defined.\n");
1081                 return -EINVAL;
1082         }
1083
1084         bank = gpiochip_get_data(range->gc);
1085         offset = stm32_gpio_pin(pin);
1086
1087         switch (param) {
1088         case PIN_CONFIG_DRIVE_PUSH_PULL:
1089                 ret = stm32_pconf_set_driving(bank, offset, 0);
1090                 break;
1091         case PIN_CONFIG_DRIVE_OPEN_DRAIN:
1092                 ret = stm32_pconf_set_driving(bank, offset, 1);
1093                 break;
1094         case PIN_CONFIG_SLEW_RATE:
1095                 ret = stm32_pconf_set_speed(bank, offset, arg);
1096                 break;
1097         case PIN_CONFIG_BIAS_DISABLE:
1098                 ret = stm32_pconf_set_bias(bank, offset, 0);
1099                 break;
1100         case PIN_CONFIG_BIAS_PULL_UP:
1101                 ret = stm32_pconf_set_bias(bank, offset, 1);
1102                 break;
1103         case PIN_CONFIG_BIAS_PULL_DOWN:
1104                 ret = stm32_pconf_set_bias(bank, offset, 2);
1105                 break;
1106         case PIN_CONFIG_OUTPUT:
1107                 __stm32_gpio_set(bank, offset, arg);
1108                 ret = stm32_pmx_gpio_set_direction(pctldev, range, pin, false);
1109                 break;
1110         default:
1111                 ret = -ENOTSUPP;
1112         }
1113
1114         return ret;
1115 }
1116
1117 static int stm32_pconf_group_get(struct pinctrl_dev *pctldev,
1118                                  unsigned group,
1119                                  unsigned long *config)
1120 {
1121         struct stm32_pinctrl *pctl = pinctrl_dev_get_drvdata(pctldev);
1122
1123         *config = pctl->groups[group].config;
1124
1125         return 0;
1126 }
1127
1128 static int stm32_pconf_group_set(struct pinctrl_dev *pctldev, unsigned group,
1129                                  unsigned long *configs, unsigned num_configs)
1130 {
1131         struct stm32_pinctrl *pctl = pinctrl_dev_get_drvdata(pctldev);
1132         struct stm32_pinctrl_group *g = &pctl->groups[group];
1133         int i, ret;
1134
1135         for (i = 0; i < num_configs; i++) {
1136                 mutex_lock(&pctldev->mutex);
1137                 ret = stm32_pconf_parse_conf(pctldev, g->pin,
1138                         pinconf_to_config_param(configs[i]),
1139                         pinconf_to_config_argument(configs[i]));
1140                 mutex_unlock(&pctldev->mutex);
1141                 if (ret < 0)
1142                         return ret;
1143
1144                 g->config = configs[i];
1145         }
1146
1147         return 0;
1148 }
1149
1150 static int stm32_pconf_set(struct pinctrl_dev *pctldev, unsigned int pin,
1151                            unsigned long *configs, unsigned int num_configs)
1152 {
1153         int i, ret;
1154
1155         for (i = 0; i < num_configs; i++) {
1156                 ret = stm32_pconf_parse_conf(pctldev, pin,
1157                                 pinconf_to_config_param(configs[i]),
1158                                 pinconf_to_config_argument(configs[i]));
1159                 if (ret < 0)
1160                         return ret;
1161         }
1162
1163         return 0;
1164 }
1165
1166 static void stm32_pconf_dbg_show(struct pinctrl_dev *pctldev,
1167                                  struct seq_file *s,
1168                                  unsigned int pin)
1169 {
1170         struct pinctrl_gpio_range *range;
1171         struct stm32_gpio_bank *bank;
1172         int offset;
1173         u32 mode, alt, drive, speed, bias;
1174         static const char * const modes[] = {
1175                         "input", "output", "alternate", "analog" };
1176         static const char * const speeds[] = {
1177                         "low", "medium", "high", "very high" };
1178         static const char * const biasing[] = {
1179                         "floating", "pull up", "pull down", "" };
1180         bool val;
1181
1182         range = pinctrl_find_gpio_range_from_pin_nolock(pctldev, pin);
1183         if (!range)
1184                 return;
1185
1186         bank = gpiochip_get_data(range->gc);
1187         offset = stm32_gpio_pin(pin);
1188
1189         stm32_pmx_get_mode(bank, offset, &mode, &alt);
1190         bias = stm32_pconf_get_bias(bank, offset);
1191
1192         seq_printf(s, "%s ", modes[mode]);
1193
1194         switch (mode) {
1195         /* input */
1196         case 0:
1197                 val = stm32_pconf_get(bank, offset, true);
1198                 seq_printf(s, "- %s - %s",
1199                            val ? "high" : "low",
1200                            biasing[bias]);
1201                 break;
1202
1203         /* output */
1204         case 1:
1205                 drive = stm32_pconf_get_driving(bank, offset);
1206                 speed = stm32_pconf_get_speed(bank, offset);
1207                 val = stm32_pconf_get(bank, offset, false);
1208                 seq_printf(s, "- %s - %s - %s - %s %s",
1209                            val ? "high" : "low",
1210                            drive ? "open drain" : "push pull",
1211                            biasing[bias],
1212                            speeds[speed], "speed");
1213                 break;
1214
1215         /* alternate */
1216         case 2:
1217                 drive = stm32_pconf_get_driving(bank, offset);
1218                 speed = stm32_pconf_get_speed(bank, offset);
1219                 seq_printf(s, "%d - %s - %s - %s %s", alt,
1220                            drive ? "open drain" : "push pull",
1221                            biasing[bias],
1222                            speeds[speed], "speed");
1223                 break;
1224
1225         /* analog */
1226         case 3:
1227                 break;
1228         }
1229 }
1230
1231 static const struct pinconf_ops stm32_pconf_ops = {
1232         .pin_config_group_get   = stm32_pconf_group_get,
1233         .pin_config_group_set   = stm32_pconf_group_set,
1234         .pin_config_set         = stm32_pconf_set,
1235         .pin_config_dbg_show    = stm32_pconf_dbg_show,
1236 };
1237
1238 static int stm32_gpiolib_register_bank(struct stm32_pinctrl *pctl, struct fwnode_handle *fwnode)
1239 {
1240         struct stm32_gpio_bank *bank = &pctl->banks[pctl->nbanks];
1241         int bank_ioport_nr;
1242         struct pinctrl_gpio_range *range = &bank->range;
1243         struct fwnode_reference_args args;
1244         struct device *dev = pctl->dev;
1245         struct resource res;
1246         int npins = STM32_GPIO_PINS_PER_BANK;
1247         int bank_nr, err, i = 0;
1248
1249         if (!IS_ERR(bank->rstc))
1250                 reset_control_deassert(bank->rstc);
1251
1252         if (of_address_to_resource(to_of_node(fwnode), 0, &res))
1253                 return -ENODEV;
1254
1255         bank->base = devm_ioremap_resource(dev, &res);
1256         if (IS_ERR(bank->base))
1257                 return PTR_ERR(bank->base);
1258
1259         err = clk_prepare(bank->clk);
1260         if (err) {
1261                 dev_err(dev, "failed to prepare clk (%d)\n", err);
1262                 return err;
1263         }
1264
1265         bank->gpio_chip = stm32_gpio_template;
1266
1267         fwnode_property_read_string(fwnode, "st,bank-name", &bank->gpio_chip.label);
1268
1269         if (!fwnode_property_get_reference_args(fwnode, "gpio-ranges", NULL, 3, i, &args)) {
1270                 bank_nr = args.args[1] / STM32_GPIO_PINS_PER_BANK;
1271                 bank->gpio_chip.base = args.args[1];
1272
1273                 /* get the last defined gpio line (offset + nb of pins) */
1274                 npins = args.args[0] + args.args[2];
1275                 while (!fwnode_property_get_reference_args(fwnode, "gpio-ranges", NULL, 3, ++i, &args))
1276                         npins = max(npins, (int)(args.args[0] + args.args[2]));
1277         } else {
1278                 bank_nr = pctl->nbanks;
1279                 bank->gpio_chip.base = bank_nr * STM32_GPIO_PINS_PER_BANK;
1280                 range->name = bank->gpio_chip.label;
1281                 range->id = bank_nr;
1282                 range->pin_base = range->id * STM32_GPIO_PINS_PER_BANK;
1283                 range->base = range->id * STM32_GPIO_PINS_PER_BANK;
1284                 range->npins = npins;
1285                 range->gc = &bank->gpio_chip;
1286                 pinctrl_add_gpio_range(pctl->pctl_dev,
1287                                        &pctl->banks[bank_nr].range);
1288         }
1289
1290         if (fwnode_property_read_u32(fwnode, "st,bank-ioport", &bank_ioport_nr))
1291                 bank_ioport_nr = bank_nr;
1292
1293         bank->gpio_chip.base = bank_nr * STM32_GPIO_PINS_PER_BANK;
1294
1295         bank->gpio_chip.ngpio = npins;
1296         bank->gpio_chip.fwnode = fwnode;
1297         bank->gpio_chip.parent = dev;
1298         bank->bank_nr = bank_nr;
1299         bank->bank_ioport_nr = bank_ioport_nr;
1300         spin_lock_init(&bank->lock);
1301
1302         /* create irq hierarchical domain */
1303         bank->fwnode = fwnode;
1304
1305         bank->domain = irq_domain_create_hierarchy(pctl->domain, 0,
1306                                         STM32_GPIO_IRQ_LINE, bank->fwnode,
1307                                         &stm32_gpio_domain_ops, bank);
1308
1309         if (!bank->domain)
1310                 return -ENODEV;
1311
1312         err = gpiochip_add_data(&bank->gpio_chip, bank);
1313         if (err) {
1314                 dev_err(dev, "Failed to add gpiochip(%d)!\n", bank_nr);
1315                 return err;
1316         }
1317
1318         dev_info(dev, "%s bank added\n", bank->gpio_chip.label);
1319         return 0;
1320 }
1321
1322 static struct irq_domain *stm32_pctrl_get_irq_domain(struct device_node *np)
1323 {
1324         struct device_node *parent;
1325         struct irq_domain *domain;
1326
1327         if (!of_find_property(np, "interrupt-parent", NULL))
1328                 return NULL;
1329
1330         parent = of_irq_find_parent(np);
1331         if (!parent)
1332                 return ERR_PTR(-ENXIO);
1333
1334         domain = irq_find_host(parent);
1335         if (!domain)
1336                 /* domain not registered yet */
1337                 return ERR_PTR(-EPROBE_DEFER);
1338
1339         return domain;
1340 }
1341
1342 static int stm32_pctrl_dt_setup_irq(struct platform_device *pdev,
1343                            struct stm32_pinctrl *pctl)
1344 {
1345         struct device_node *np = pdev->dev.of_node;
1346         struct device *dev = &pdev->dev;
1347         struct regmap *rm;
1348         int offset, ret, i;
1349         int mask, mask_width;
1350
1351         pctl->regmap = syscon_regmap_lookup_by_phandle(np, "st,syscfg");
1352         if (IS_ERR(pctl->regmap))
1353                 return PTR_ERR(pctl->regmap);
1354
1355         rm = pctl->regmap;
1356
1357         ret = of_property_read_u32_index(np, "st,syscfg", 1, &offset);
1358         if (ret)
1359                 return ret;
1360
1361         ret = of_property_read_u32_index(np, "st,syscfg", 2, &mask);
1362         if (ret)
1363                 mask = SYSCFG_IRQMUX_MASK;
1364
1365         mask_width = fls(mask);
1366
1367         for (i = 0; i < STM32_GPIO_PINS_PER_BANK; i++) {
1368                 struct reg_field mux;
1369
1370                 mux.reg = offset + (i / 4) * 4;
1371                 mux.lsb = (i % 4) * mask_width;
1372                 mux.msb = mux.lsb + mask_width - 1;
1373
1374                 dev_dbg(dev, "irqmux%d: reg:%#x, lsb:%d, msb:%d\n",
1375                         i, mux.reg, mux.lsb, mux.msb);
1376
1377                 pctl->irqmux[i] = devm_regmap_field_alloc(dev, rm, mux);
1378                 if (IS_ERR(pctl->irqmux[i]))
1379                         return PTR_ERR(pctl->irqmux[i]);
1380         }
1381
1382         return 0;
1383 }
1384
1385 static int stm32_pctrl_build_state(struct platform_device *pdev)
1386 {
1387         struct stm32_pinctrl *pctl = platform_get_drvdata(pdev);
1388         int i;
1389
1390         pctl->ngroups = pctl->npins;
1391
1392         /* Allocate groups */
1393         pctl->groups = devm_kcalloc(&pdev->dev, pctl->ngroups,
1394                                     sizeof(*pctl->groups), GFP_KERNEL);
1395         if (!pctl->groups)
1396                 return -ENOMEM;
1397
1398         /* We assume that one pin is one group, use pin name as group name. */
1399         pctl->grp_names = devm_kcalloc(&pdev->dev, pctl->ngroups,
1400                                        sizeof(*pctl->grp_names), GFP_KERNEL);
1401         if (!pctl->grp_names)
1402                 return -ENOMEM;
1403
1404         for (i = 0; i < pctl->npins; i++) {
1405                 const struct stm32_desc_pin *pin = pctl->pins + i;
1406                 struct stm32_pinctrl_group *group = pctl->groups + i;
1407
1408                 group->name = pin->pin.name;
1409                 group->pin = pin->pin.number;
1410                 pctl->grp_names[i] = pin->pin.name;
1411         }
1412
1413         return 0;
1414 }
1415
1416 static int stm32_pctrl_create_pins_tab(struct stm32_pinctrl *pctl,
1417                                        struct stm32_desc_pin *pins)
1418 {
1419         const struct stm32_desc_pin *p;
1420         int i, nb_pins_available = 0;
1421
1422         for (i = 0; i < pctl->match_data->npins; i++) {
1423                 p = pctl->match_data->pins + i;
1424                 if (pctl->pkg && !(pctl->pkg & p->pkg))
1425                         continue;
1426                 pins->pin = p->pin;
1427                 pins->functions = p->functions;
1428                 pins++;
1429                 nb_pins_available++;
1430         }
1431
1432         pctl->npins = nb_pins_available;
1433
1434         return 0;
1435 }
1436
1437 int stm32_pctl_probe(struct platform_device *pdev)
1438 {
1439         struct device_node *np = pdev->dev.of_node;
1440         struct fwnode_handle *child;
1441         const struct of_device_id *match;
1442         struct device *dev = &pdev->dev;
1443         struct stm32_pinctrl *pctl;
1444         struct pinctrl_pin_desc *pins;
1445         int i, ret, hwlock_id;
1446         unsigned int banks;
1447
1448         if (!np)
1449                 return -EINVAL;
1450
1451         match = of_match_device(dev->driver->of_match_table, dev);
1452         if (!match || !match->data)
1453                 return -EINVAL;
1454
1455         if (!of_find_property(np, "pins-are-numbered", NULL)) {
1456                 dev_err(dev, "only support pins-are-numbered format\n");
1457                 return -EINVAL;
1458         }
1459
1460         pctl = devm_kzalloc(dev, sizeof(*pctl), GFP_KERNEL);
1461         if (!pctl)
1462                 return -ENOMEM;
1463
1464         platform_set_drvdata(pdev, pctl);
1465
1466         /* check for IRQ controller (may require deferred probe) */
1467         pctl->domain = stm32_pctrl_get_irq_domain(np);
1468         if (IS_ERR(pctl->domain))
1469                 return PTR_ERR(pctl->domain);
1470
1471         /* hwspinlock is optional */
1472         hwlock_id = of_hwspin_lock_get_id(pdev->dev.of_node, 0);
1473         if (hwlock_id < 0) {
1474                 if (hwlock_id == -EPROBE_DEFER)
1475                         return hwlock_id;
1476         } else {
1477                 pctl->hwlock = hwspin_lock_request_specific(hwlock_id);
1478         }
1479
1480         spin_lock_init(&pctl->irqmux_lock);
1481
1482         pctl->dev = dev;
1483         pctl->match_data = match->data;
1484
1485         /*  get optional package information */
1486         if (!of_property_read_u32(np, "st,package", &pctl->pkg))
1487                 dev_dbg(pctl->dev, "package detected: %x\n", pctl->pkg);
1488
1489         pctl->pins = devm_kcalloc(pctl->dev, pctl->match_data->npins,
1490                                   sizeof(*pctl->pins), GFP_KERNEL);
1491         if (!pctl->pins)
1492                 return -ENOMEM;
1493
1494         ret = stm32_pctrl_create_pins_tab(pctl, pctl->pins);
1495         if (ret)
1496                 return ret;
1497
1498         ret = stm32_pctrl_build_state(pdev);
1499         if (ret) {
1500                 dev_err(dev, "build state failed: %d\n", ret);
1501                 return -EINVAL;
1502         }
1503
1504         if (pctl->domain) {
1505                 ret = stm32_pctrl_dt_setup_irq(pdev, pctl);
1506                 if (ret)
1507                         return ret;
1508         }
1509
1510         pins = devm_kcalloc(&pdev->dev, pctl->npins, sizeof(*pins),
1511                             GFP_KERNEL);
1512         if (!pins)
1513                 return -ENOMEM;
1514
1515         for (i = 0; i < pctl->npins; i++)
1516                 pins[i] = pctl->pins[i].pin;
1517
1518         pctl->pctl_desc.name = dev_name(&pdev->dev);
1519         pctl->pctl_desc.owner = THIS_MODULE;
1520         pctl->pctl_desc.pins = pins;
1521         pctl->pctl_desc.npins = pctl->npins;
1522         pctl->pctl_desc.link_consumers = true;
1523         pctl->pctl_desc.confops = &stm32_pconf_ops;
1524         pctl->pctl_desc.pctlops = &stm32_pctrl_ops;
1525         pctl->pctl_desc.pmxops = &stm32_pmx_ops;
1526         pctl->dev = &pdev->dev;
1527
1528         pctl->pctl_dev = devm_pinctrl_register(&pdev->dev, &pctl->pctl_desc,
1529                                                pctl);
1530
1531         if (IS_ERR(pctl->pctl_dev)) {
1532                 dev_err(&pdev->dev, "Failed pinctrl registration\n");
1533                 return PTR_ERR(pctl->pctl_dev);
1534         }
1535
1536         banks = gpiochip_node_count(dev);
1537         if (!banks) {
1538                 dev_err(dev, "at least one GPIO bank is required\n");
1539                 return -EINVAL;
1540         }
1541         pctl->banks = devm_kcalloc(dev, banks, sizeof(*pctl->banks),
1542                         GFP_KERNEL);
1543         if (!pctl->banks)
1544                 return -ENOMEM;
1545
1546         i = 0;
1547         for_each_gpiochip_node(dev, child) {
1548                 struct stm32_gpio_bank *bank = &pctl->banks[i];
1549                 struct device_node *np = to_of_node(child);
1550
1551                 bank->rstc = of_reset_control_get_exclusive(np, NULL);
1552                 if (PTR_ERR(bank->rstc) == -EPROBE_DEFER) {
1553                         fwnode_handle_put(child);
1554                         return -EPROBE_DEFER;
1555                 }
1556
1557                 bank->clk = of_clk_get_by_name(np, NULL);
1558                 if (IS_ERR(bank->clk)) {
1559                         if (PTR_ERR(bank->clk) != -EPROBE_DEFER)
1560                                 dev_err(dev, "failed to get clk (%ld)\n", PTR_ERR(bank->clk));
1561                         fwnode_handle_put(child);
1562                         return PTR_ERR(bank->clk);
1563                 }
1564                 i++;
1565         }
1566
1567         for_each_gpiochip_node(dev, child) {
1568                 ret = stm32_gpiolib_register_bank(pctl, child);
1569                 if (ret) {
1570                         fwnode_handle_put(child);
1571                         return ret;
1572                 }
1573
1574                 pctl->nbanks++;
1575         }
1576
1577         dev_info(dev, "Pinctrl STM32 initialized\n");
1578
1579         return 0;
1580 }
1581
1582 static int __maybe_unused stm32_pinctrl_restore_gpio_regs(
1583                                         struct stm32_pinctrl *pctl, u32 pin)
1584 {
1585         const struct pin_desc *desc = pin_desc_get(pctl->pctl_dev, pin);
1586         u32 val, alt, mode, offset = stm32_gpio_pin(pin);
1587         struct pinctrl_gpio_range *range;
1588         struct stm32_gpio_bank *bank;
1589         bool pin_is_irq;
1590         int ret;
1591
1592         range = pinctrl_find_gpio_range_from_pin(pctl->pctl_dev, pin);
1593         if (!range)
1594                 return 0;
1595
1596         pin_is_irq = gpiochip_line_is_irq(range->gc, offset);
1597
1598         if (!desc || (!pin_is_irq && !desc->gpio_owner))
1599                 return 0;
1600
1601         bank = gpiochip_get_data(range->gc);
1602
1603         alt = bank->pin_backup[offset] & STM32_GPIO_BKP_ALT_MASK;
1604         alt >>= STM32_GPIO_BKP_ALT_SHIFT;
1605         mode = bank->pin_backup[offset] & STM32_GPIO_BKP_MODE_MASK;
1606         mode >>= STM32_GPIO_BKP_MODE_SHIFT;
1607
1608         ret = stm32_pmx_set_mode(bank, offset, mode, alt);
1609         if (ret)
1610                 return ret;
1611
1612         if (mode == 1) {
1613                 val = bank->pin_backup[offset] & BIT(STM32_GPIO_BKP_VAL);
1614                 val = val >> STM32_GPIO_BKP_VAL;
1615                 __stm32_gpio_set(bank, offset, val);
1616         }
1617
1618         val = bank->pin_backup[offset] & BIT(STM32_GPIO_BKP_TYPE);
1619         val >>= STM32_GPIO_BKP_TYPE;
1620         ret = stm32_pconf_set_driving(bank, offset, val);
1621         if (ret)
1622                 return ret;
1623
1624         val = bank->pin_backup[offset] & STM32_GPIO_BKP_SPEED_MASK;
1625         val >>= STM32_GPIO_BKP_SPEED_SHIFT;
1626         ret = stm32_pconf_set_speed(bank, offset, val);
1627         if (ret)
1628                 return ret;
1629
1630         val = bank->pin_backup[offset] & STM32_GPIO_BKP_PUPD_MASK;
1631         val >>= STM32_GPIO_BKP_PUPD_SHIFT;
1632         ret = stm32_pconf_set_bias(bank, offset, val);
1633         if (ret)
1634                 return ret;
1635
1636         if (pin_is_irq)
1637                 regmap_field_write(pctl->irqmux[offset], bank->bank_ioport_nr);
1638
1639         return 0;
1640 }
1641
1642 int __maybe_unused stm32_pinctrl_resume(struct device *dev)
1643 {
1644         struct stm32_pinctrl *pctl = dev_get_drvdata(dev);
1645         struct stm32_pinctrl_group *g = pctl->groups;
1646         int i;
1647
1648         for (i = 0; i < pctl->ngroups; i++, g++)
1649                 stm32_pinctrl_restore_gpio_regs(pctl, g->pin);
1650
1651         return 0;
1652 }