drivers/pci/quirks.c

   1 // SPDX-License-Identifier: GPL-2.0
   2 /*
   3  * This file contains work-arounds for many known PCI hardware bugs.
   4  * Devices present only on certain architectures (host bridges et cetera)
   5  * should be handled in arch-specific code.
   6  *
   7  * Note: any quirks for hotpluggable devices must _NOT_ be declared __init.
   8  *
   9  * Copyright (c) 1999 Martin Mares <mj@ucw.cz>
  10  *
  11  * Init/reset quirks for USB host controllers should be in the USB quirks
  12  * file, where their drivers can use them.
  13  */
  14
  15 #include <linux/types.h>
  16 #include <linux/kernel.h>
  17 #include <linux/export.h>
  18 #include <linux/pci.h>
  19 #include <linux/init.h>
  20 #include <linux/delay.h>
  21 #include <linux/acpi.h>
  22 #include <linux/dmi.h>
  23 #include <linux/ioport.h>
  24 #include <linux/sched.h>
  25 #include <linux/ktime.h>
  26 #include <linux/mm.h>
  27 #include <linux/nvme.h>
  28 #include <linux/platform_data/x86/apple.h>
  29 #include <linux/pm_runtime.h>
  30 #include <linux/suspend.h>
  31 #include <linux/switchtec.h>
  32 #include <asm/dma.h>    /* isa_dma_bridge_buggy */
  33 #include "pci.h"
  34
  35 static ktime_t fixup_debug_start(struct pci_dev *dev,
  36                                  void (*fn)(struct pci_dev *dev))
  37 {
  38         if (initcall_debug)
  39                 pci_info(dev, "calling  %pS @ %i\n", fn, task_pid_nr(current));
  40
  41         return ktime_get();
  42 }
  43
  44 static void fixup_debug_report(struct pci_dev *dev, ktime_t calltime,
  45                                void (*fn)(struct pci_dev *dev))
  46 {
  47         ktime_t delta, rettime;
  48         unsigned long long duration;
  49
  50         rettime = ktime_get();
  51         delta = ktime_sub(rettime, calltime);
  52         duration = (unsigned long long) ktime_to_ns(delta) >> 10;
  53         if (initcall_debug || duration > 10000)
  54                 pci_info(dev, "%pS took %lld usecs\n", fn, duration);
  55 }
  56
  57 static void pci_do_fixups(struct pci_dev *dev, struct pci_fixup *f,
  58                           struct pci_fixup *end)
  59 {
  60         ktime_t calltime;
  61
  62         for (; f < end; f++)
  63                 if ((f->class == (u32) (dev->class >> f->class_shift) ||
  64                      f->class == (u32) PCI_ANY_ID) &&
  65                     (f->vendor == dev->vendor ||
  66                      f->vendor == (u16) PCI_ANY_ID) &&
  67                     (f->device == dev->device ||
  68                      f->device == (u16) PCI_ANY_ID)) {
  69                         void (*hook)(struct pci_dev *dev);
  70 #ifdef CONFIG_HAVE_ARCH_PREL32_RELOCATIONS
  71                         hook = offset_to_ptr(&f->hook_offset);
  72 #else
  73                         hook = f->hook;
  74 #endif
  75                         calltime = fixup_debug_start(dev, hook);
  76                         hook(dev);
  77                         fixup_debug_report(dev, calltime, hook);
  78                 }
  79 }
  80
  81 extern struct pci_fixup __start_pci_fixups_early[];
  82 extern struct pci_fixup __end_pci_fixups_early[];
  83 extern struct pci_fixup __start_pci_fixups_header[];
  84 extern struct pci_fixup __end_pci_fixups_header[];
  85 extern struct pci_fixup __start_pci_fixups_final[];
  86 extern struct pci_fixup __end_pci_fixups_final[];
  87 extern struct pci_fixup __start_pci_fixups_enable[];
  88 extern struct pci_fixup __end_pci_fixups_enable[];
  89 extern struct pci_fixup __start_pci_fixups_resume[];
  90 extern struct pci_fixup __end_pci_fixups_resume[];
  91 extern struct pci_fixup __start_pci_fixups_resume_early[];
  92 extern struct pci_fixup __end_pci_fixups_resume_early[];
  93 extern struct pci_fixup __start_pci_fixups_suspend[];
  94 extern struct pci_fixup __end_pci_fixups_suspend[];
  95 extern struct pci_fixup __start_pci_fixups_suspend_late[];
  96 extern struct pci_fixup __end_pci_fixups_suspend_late[];
  97
  98 static bool pci_apply_fixup_final_quirks;
  99
 100 void pci_fixup_device(enum pci_fixup_pass pass, struct pci_dev *dev)
 101 {
 102         struct pci_fixup *start, *end;
 103
 104         switch (pass) {
 105         case pci_fixup_early:
 106                 start = __start_pci_fixups_early;
 107                 end = __end_pci_fixups_early;
 108                 break;
 109
 110         case pci_fixup_header:
 111                 start = __start_pci_fixups_header;
 112                 end = __end_pci_fixups_header;
 113                 break;
 114
 115         case pci_fixup_final:
 116                 if (!pci_apply_fixup_final_quirks)
 117                         return;
 118                 start = __start_pci_fixups_final;
 119                 end = __end_pci_fixups_final;
 120                 break;
 121
 122         case pci_fixup_enable:
 123                 start = __start_pci_fixups_enable;
 124                 end = __end_pci_fixups_enable;
 125                 break;
 126
 127         case pci_fixup_resume:
 128                 start = __start_pci_fixups_resume;
 129                 end = __end_pci_fixups_resume;
 130                 break;
 131
 132         case pci_fixup_resume_early:
 133                 start = __start_pci_fixups_resume_early;
 134                 end = __end_pci_fixups_resume_early;
 135                 break;
 136
 137         case pci_fixup_suspend:
 138                 start = __start_pci_fixups_suspend;
 139                 end = __end_pci_fixups_suspend;
 140                 break;
 141
 142         case pci_fixup_suspend_late:
 143                 start = __start_pci_fixups_suspend_late;
 144                 end = __end_pci_fixups_suspend_late;
 145                 break;
 146
 147         default:
 148                 /* stupid compiler warning, you would think with an enum... */
 149                 return;
 150         }
 151         pci_do_fixups(dev, start, end);
 152 }
 153 EXPORT_SYMBOL(pci_fixup_device);
 154
 155 static int __init pci_apply_final_quirks(void)
 156 {
 157         struct pci_dev *dev = NULL;
 158         u8 cls = 0;
 159         u8 tmp;
 160
 161         if (pci_cache_line_size)
 162                 pr_info("PCI: CLS %u bytes\n", pci_cache_line_size << 2);
 163
 164         pci_apply_fixup_final_quirks = true;
 165         for_each_pci_dev(dev) {
 166                 pci_fixup_device(pci_fixup_final, dev);
 167                 /*
 168                  * If arch hasn't set it explicitly yet, use the CLS
 169                  * value shared by all PCI devices.  If there's a
 170                  * mismatch, fall back to the default value.
 171                  */
 172                 if (!pci_cache_line_size) {
 173                         pci_read_config_byte(dev, PCI_CACHE_LINE_SIZE, &tmp);
 174                         if (!cls)
 175                                 cls = tmp;
 176                         if (!tmp || cls == tmp)
 177                                 continue;
 178
 179                         pci_info(dev, "CLS mismatch (%u != %u), using %u bytes\n",
 180                                  cls << 2, tmp << 2,
 181                                  pci_dfl_cache_line_size << 2);
 182                         pci_cache_line_size = pci_dfl_cache_line_size;
 183                 }
 184         }
 185
 186         if (!pci_cache_line_size) {
 187                 pr_info("PCI: CLS %u bytes, default %u\n", cls << 2,
 188                         pci_dfl_cache_line_size << 2);
 189                 pci_cache_line_size = cls ? cls : pci_dfl_cache_line_size;
 190         }
 191
 192         return 0;
 193 }
 194 fs_initcall_sync(pci_apply_final_quirks);
 195
 196 /*
 197  * Decoding should be disabled for a PCI device during BAR sizing to avoid
 198  * conflict. But doing so may cause problems on host bridge and perhaps other
 199  * key system devices. For devices that need to have mmio decoding always-on,
 200  * we need to set the dev->mmio_always_on bit.
 201  */
 202 static void quirk_mmio_always_on(struct pci_dev *dev)
 203 {
 204         dev->mmio_always_on = 1;
 205 }
 206 DECLARE_PCI_FIXUP_CLASS_EARLY(PCI_ANY_ID, PCI_ANY_ID,
 207                                 PCI_CLASS_BRIDGE_HOST, 8, quirk_mmio_always_on);
 208
 209 /*
 210  * The Mellanox Tavor device gives false positive parity errors.  Mark this
 211  * device with a broken_parity_status to allow PCI scanning code to "skip"
 212  * this now blacklisted device.
 213  */
 214 static void quirk_mellanox_tavor(struct pci_dev *dev)
 215 {
 216         dev->broken_parity_status = 1;  /* This device gives false positives */
 217 }
 218 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_MELLANOX, PCI_DEVICE_ID_MELLANOX_TAVOR, quirk_mellanox_tavor);
 219 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_MELLANOX, PCI_DEVICE_ID_MELLANOX_TAVOR_BRIDGE, quirk_mellanox_tavor);
 220
 221 /*
 222  * Deal with broken BIOSes that neglect to enable passive release,
 223  * which can cause problems in combination with the 82441FX/PPro MTRRs
 224  */
 225 static void quirk_passive_release(struct pci_dev *dev)
 226 {
 227         struct pci_dev *d = NULL;
 228         unsigned char dlc;
 229
 230         /*
 231          * We have to make sure a particular bit is set in the PIIX3
 232          * ISA bridge, so we have to go out and find it.
 233          */
 234         while ((d = pci_get_device(PCI_VENDOR_ID_INTEL, PCI_DEVICE_ID_INTEL_82371SB_0, d))) {
 235                 pci_read_config_byte(d, 0x82, &dlc);
 236                 if (!(dlc & 1<<1)) {
 237                         pci_info(d, "PIIX3: Enabling Passive Release\n");
 238                         dlc |= 1<<1;
 239                         pci_write_config_byte(d, 0x82, dlc);
 240                 }
 241         }
 242 }
 243 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82441,      quirk_passive_release);
 244 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82441,      quirk_passive_release);
 245
 246 /*
 247  * The VIA VP2/VP3/MVP3 seem to have some 'features'. There may be a
 248  * workaround but VIA don't answer queries. If you happen to have good
 249  * contacts at VIA ask them for me please -- Alan
 250  *
 251  * This appears to be BIOS not version dependent. So presumably there is a
 252  * chipset level fix.
 253  */
 254 static void quirk_isa_dma_hangs(struct pci_dev *dev)
 255 {
 256         if (!isa_dma_bridge_buggy) {
 257                 isa_dma_bridge_buggy = 1;
 258                 pci_info(dev, "Activating ISA DMA hang workarounds\n");
 259         }
 260 }
 261 /*
 262  * It's not totally clear which chipsets are the problematic ones.  We know
 263  * 82C586 and 82C596 variants are affected.
 264  */
 265 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_VIA,      PCI_DEVICE_ID_VIA_82C586_0,     quirk_isa_dma_hangs);
 266 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_VIA,      PCI_DEVICE_ID_VIA_82C596,       quirk_isa_dma_hangs);
 267 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82371SB_0,  quirk_isa_dma_hangs);
 268 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_AL,       PCI_DEVICE_ID_AL_M1533,         quirk_isa_dma_hangs);
 269 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_NEC,      PCI_DEVICE_ID_NEC_CBUS_1,       quirk_isa_dma_hangs);
 270 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_NEC,      PCI_DEVICE_ID_NEC_CBUS_2,       quirk_isa_dma_hangs);
 271 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_NEC,      PCI_DEVICE_ID_NEC_CBUS_3,       quirk_isa_dma_hangs);
 272
 273 /*
 274  * Intel NM10 "TigerPoint" LPC PM1a_STS.BM_STS must be clear
 275  * for some HT machines to use C4 w/o hanging.
 276  */
 277 static void quirk_tigerpoint_bm_sts(struct pci_dev *dev)
 278 {
 279         u32 pmbase;
 280         u16 pm1a;
 281
 282         pci_read_config_dword(dev, 0x40, &pmbase);
 283         pmbase = pmbase & 0xff80;
 284         pm1a = inw(pmbase);
 285
 286         if (pm1a & 0x10) {
 287                 pci_info(dev, FW_BUG "TigerPoint LPC.BM_STS cleared\n");
 288                 outw(0x10, pmbase);
 289         }
 290 }
 291 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, PCI_DEVICE_ID_INTEL_TGP_LPC, quirk_tigerpoint_bm_sts);
 292
 293 /* Chipsets where PCI->PCI transfers vanish or hang */
 294 static void quirk_nopcipci(struct pci_dev *dev)
 295 {
 296         if ((pci_pci_problems & PCIPCI_FAIL) == 0) {
 297                 pci_info(dev, "Disabling direct PCI/PCI transfers\n");
 298                 pci_pci_problems |= PCIPCI_FAIL;
 299         }
 300 }
 301 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_SI,       PCI_DEVICE_ID_SI_5597,          quirk_nopcipci);
 302 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_SI,       PCI_DEVICE_ID_SI_496,           quirk_nopcipci);
 303
 304 static void quirk_nopciamd(struct pci_dev *dev)
 305 {
 306         u8 rev;
 307         pci_read_config_byte(dev, 0x08, &rev);
 308         if (rev == 0x13) {
 309                 /* Erratum 24 */
 310                 pci_info(dev, "Chipset erratum: Disabling direct PCI/AGP transfers\n");
 311                 pci_pci_problems |= PCIAGP_FAIL;
 312         }
 313 }
 314 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_AMD,      PCI_DEVICE_ID_AMD_8151_0,       quirk_nopciamd);
 315
 316 /* Triton requires workarounds to be used by the drivers */
 317 static void quirk_triton(struct pci_dev *dev)
 318 {
 319         if ((pci_pci_problems&PCIPCI_TRITON) == 0) {
 320                 pci_info(dev, "Limiting direct PCI/PCI transfers\n");
 321                 pci_pci_problems |= PCIPCI_TRITON;
 322         }
 323 }
 324 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82437,      quirk_triton);
 325 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82437VX,    quirk_triton);
 326 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82439,      quirk_triton);
 327 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82439TX,    quirk_triton);
 328
 329 /*
 330  * VIA Apollo KT133 needs PCI latency patch
 331  * Made according to a Windows driver-based patch by George E. Breese;
 332  * see PCI Latency Adjust on http://www.viahardware.com/download/viatweak.shtm
 333  * Also see http://www.au-ja.org/review-kt133a-1-en.phtml for the info on
 334  * which Mr Breese based his work.
 335  *
 336  * Updated based on further information from the site and also on
 337  * information provided by VIA
 338  */
 339 static void quirk_vialatency(struct pci_dev *dev)
 340 {
 341         struct pci_dev *p;
 342         u8 busarb;
 343
 344         /*
 345          * Ok, we have a potential problem chipset here. Now see if we have
 346          * a buggy southbridge.
 347          */
 348         p = pci_get_device(PCI_VENDOR_ID_VIA, PCI_DEVICE_ID_VIA_82C686, NULL);
 349         if (p != NULL) {
 350
 351                 /*
 352                  * 0x40 - 0x4f == 686B, 0x10 - 0x2f == 686A;
 353                  * thanks Dan Hollis.
 354                  * Check for buggy part revisions
 355                  */
 356                 if (p->revision < 0x40 || p->revision > 0x42)
 357                         goto exit;
 358         } else {
 359                 p = pci_get_device(PCI_VENDOR_ID_VIA, PCI_DEVICE_ID_VIA_8231, NULL);
 360                 if (p == NULL)  /* No problem parts */
 361                         goto exit;
 362
 363                 /* Check for buggy part revisions */
 364                 if (p->revision < 0x10 || p->revision > 0x12)
 365                         goto exit;
 366         }
 367
 368         /*
 369          * Ok we have the problem. Now set the PCI master grant to occur
 370          * every master grant. The apparent bug is that under high PCI load
 371          * (quite common in Linux of course) you can get data loss when the
 372          * CPU is held off the bus for 3 bus master requests.  This happens
 373          * to include the IDE controllers....
 374          *
 375          * VIA only apply this fix when an SB Live! is present but under
 376          * both Linux and Windows this isn't enough, and we have seen
 377          * corruption without SB Live! but with things like 3 UDMA IDE
 378          * controllers. So we ignore that bit of the VIA recommendation..
 379          */
 380         pci_read_config_byte(dev, 0x76, &busarb);
 381
 382         /*
 383          * Set bit 4 and bit 5 of byte 76 to 0x01
 384          * "Master priority rotation on every PCI master grant"
 385          */
 386         busarb &= ~(1<<5);
 387         busarb |= (1<<4);
 388         pci_write_config_byte(dev, 0x76, busarb);
 389         pci_info(dev, "Applying VIA southbridge workaround\n");
 390 exit:
 391         pci_dev_put(p);
 392 }
 393 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_VIA,      PCI_DEVICE_ID_VIA_8363_0,       quirk_vialatency);
 394 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_VIA,      PCI_DEVICE_ID_VIA_8371_1,       quirk_vialatency);
 395 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_VIA,      PCI_DEVICE_ID_VIA_8361,         quirk_vialatency);
 396 /* Must restore this on a resume from RAM */
 397 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_8363_0,       quirk_vialatency);
 398 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_8371_1,       quirk_vialatency);
 399 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_8361,         quirk_vialatency);
 400
 401 /* VIA Apollo VP3 needs ETBF on BT848/878 */
 402 static void quirk_viaetbf(struct pci_dev *dev)
 403 {
 404         if ((pci_pci_problems&PCIPCI_VIAETBF) == 0) {
 405                 pci_info(dev, "Limiting direct PCI/PCI transfers\n");
 406                 pci_pci_problems |= PCIPCI_VIAETBF;
 407         }
 408 }
 409 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_VIA,      PCI_DEVICE_ID_VIA_82C597_0,     quirk_viaetbf);
 410
 411 static void quirk_vsfx(struct pci_dev *dev)
 412 {
 413         if ((pci_pci_problems&PCIPCI_VSFX) == 0) {
 414                 pci_info(dev, "Limiting direct PCI/PCI transfers\n");
 415                 pci_pci_problems |= PCIPCI_VSFX;
 416         }
 417 }
 418 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_VIA,      PCI_DEVICE_ID_VIA_82C576,       quirk_vsfx);
 419
 420 /*
 421  * ALi Magik requires workarounds to be used by the drivers that DMA to AGP
 422  * space. Latency must be set to 0xA and Triton workaround applied too.
 423  * [Info kindly provided by ALi]
 424  */
 425 static void quirk_alimagik(struct pci_dev *dev)
 426 {
 427         if ((pci_pci_problems&PCIPCI_ALIMAGIK) == 0) {
 428                 pci_info(dev, "Limiting direct PCI/PCI transfers\n");
 429                 pci_pci_problems |= PCIPCI_ALIMAGIK|PCIPCI_TRITON;
 430         }
 431 }
 432 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_AL,       PCI_DEVICE_ID_AL_M1647,         quirk_alimagik);
 433 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_AL,       PCI_DEVICE_ID_AL_M1651,         quirk_alimagik);
 434
 435 /* Natoma has some interesting boundary conditions with Zoran stuff at least */
 436 static void quirk_natoma(struct pci_dev *dev)
 437 {
 438         if ((pci_pci_problems&PCIPCI_NATOMA) == 0) {
 439                 pci_info(dev, "Limiting direct PCI/PCI transfers\n");
 440                 pci_pci_problems |= PCIPCI_NATOMA;
 441         }
 442 }
 443 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82441,      quirk_natoma);
 444 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82443LX_0,  quirk_natoma);
 445 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82443LX_1,  quirk_natoma);
 446 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82443BX_0,  quirk_natoma);
 447 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82443BX_1,  quirk_natoma);
 448 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82443BX_2,  quirk_natoma);
 449
 450 /*
 451  * This chip can cause PCI parity errors if config register 0xA0 is read
 452  * while DMAs are occurring.
 453  */
 454 static void quirk_citrine(struct pci_dev *dev)
 455 {
 456         dev->cfg_size = 0xA0;
 457 }
 458 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_IBM,     PCI_DEVICE_ID_IBM_CITRINE,      quirk_citrine);
 459
 460 /*
 461  * This chip can cause bus lockups if config addresses above 0x600
 462  * are read or written.
 463  */
 464 static void quirk_nfp6000(struct pci_dev *dev)
 465 {
 466         dev->cfg_size = 0x600;
 467 }
 468 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_NETRONOME,       PCI_DEVICE_ID_NETRONOME_NFP4000,        quirk_nfp6000);
 469 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_NETRONOME,       PCI_DEVICE_ID_NETRONOME_NFP6000,        quirk_nfp6000);
 470 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_NETRONOME,       PCI_DEVICE_ID_NETRONOME_NFP5000,        quirk_nfp6000);
 471 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_NETRONOME,       PCI_DEVICE_ID_NETRONOME_NFP6000_VF,     quirk_nfp6000);
 472
 473 /*  On IBM Crocodile ipr SAS adapters, expand BAR to system page size */
 474 static void quirk_extend_bar_to_page(struct pci_dev *dev)
 475 {
 476         int i;
 477
 478         for (i = 0; i < PCI_STD_NUM_BARS; i++) {
 479                 struct resource *r = &dev->resource[i];
 480
 481                 if (r->flags & IORESOURCE_MEM && resource_size(r) < PAGE_SIZE) {
 482                         r->end = PAGE_SIZE - 1;
 483                         r->start = 0;
 484                         r->flags |= IORESOURCE_UNSET;
 485                         pci_info(dev, "expanded BAR %d to page size: %pR\n",
 486                                  i, r);
 487                 }
 488         }
 489 }
 490 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_IBM, 0x034a, quirk_extend_bar_to_page);
 491
 492 /*
 493  * S3 868 and 968 chips report region size equal to 32M, but they decode 64M.
 494  * If it's needed, re-allocate the region.
 495  */
 496 static void quirk_s3_64M(struct pci_dev *dev)
 497 {
 498         struct resource *r = &dev->resource[0];
 499
 500         if ((r->start & 0x3ffffff) || r->end != r->start + 0x3ffffff) {
 501                 r->flags |= IORESOURCE_UNSET;
 502                 r->start = 0;
 503                 r->end = 0x3ffffff;
 504         }
 505 }
 506 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_S3,      PCI_DEVICE_ID_S3_868,           quirk_s3_64M);
 507 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_S3,      PCI_DEVICE_ID_S3_968,           quirk_s3_64M);
 508
 509 static void quirk_io(struct pci_dev *dev, int pos, unsigned size,
 510                      const char *name)
 511 {
 512         u32 region;
 513         struct pci_bus_region bus_region;
 514         struct resource *res = dev->resource + pos;
 515
 516         pci_read_config_dword(dev, PCI_BASE_ADDRESS_0 + (pos << 2), &region);
 517
 518         if (!region)
 519                 return;
 520
 521         res->name = pci_name(dev);
 522         res->flags = region & ~PCI_BASE_ADDRESS_IO_MASK;
 523         res->flags |=
 524                 (IORESOURCE_IO | IORESOURCE_PCI_FIXED | IORESOURCE_SIZEALIGN);
 525         region &= ~(size - 1);
 526
 527         /* Convert from PCI bus to resource space */
 528         bus_region.start = region;
 529         bus_region.end = region + size - 1;
 530         pcibios_bus_to_resource(dev->bus, res, &bus_region);
 531
 532         pci_info(dev, FW_BUG "%s quirk: reg 0x%x: %pR\n",
 533                  name, PCI_BASE_ADDRESS_0 + (pos << 2), res);
 534 }
 535
 536 /*
 537  * Some CS5536 BIOSes (for example, the Soekris NET5501 board w/ comBIOS
 538  * ver. 1.33  20070103) don't set the correct ISA PCI region header info.
 539  * BAR0 should be 8 bytes; instead, it may be set to something like 8k
 540  * (which conflicts w/ BAR1's memory range).
 541  *
 542  * CS553x's ISA PCI BARs may also be read-only (ref:
 543  * https://bugzilla.kernel.org/show_bug.cgi?id=85991 - Comment #4 forward).
 544  */
 545 static void quirk_cs5536_vsa(struct pci_dev *dev)
 546 {
 547         static char *name = "CS5536 ISA bridge";
 548
 549         if (pci_resource_len(dev, 0) != 8) {
 550                 quirk_io(dev, 0,   8, name);    /* SMB */
 551                 quirk_io(dev, 1, 256, name);    /* GPIO */
 552                 quirk_io(dev, 2,  64, name);    /* MFGPT */
 553                 pci_info(dev, "%s bug detected (incorrect header); workaround applied\n",
 554                          name);
 555         }
 556 }
 557 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_AMD, PCI_DEVICE_ID_AMD_CS5536_ISA, quirk_cs5536_vsa);
 558
 559 static void quirk_io_region(struct pci_dev *dev, int port,
 560                                 unsigned size, int nr, const char *name)
 561 {
 562         u16 region;
 563         struct pci_bus_region bus_region;
 564         struct resource *res = dev->resource + nr;
 565
 566         pci_read_config_word(dev, port, &region);
 567         region &= ~(size - 1);
 568
 569         if (!region)
 570                 return;
 571
 572         res->name = pci_name(dev);
 573         res->flags = IORESOURCE_IO;
 574
 575         /* Convert from PCI bus to resource space */
 576         bus_region.start = region;
 577         bus_region.end = region + size - 1;
 578         pcibios_bus_to_resource(dev->bus, res, &bus_region);
 579
 580         if (!pci_claim_resource(dev, nr))
 581                 pci_info(dev, "quirk: %pR claimed by %s\n", res, name);
 582 }
 583
 584 /*
 585  * ATI Northbridge setups MCE the processor if you even read somewhere
 586  * between 0x3b0->0x3bb or read 0x3d3
 587  */
 588 static void quirk_ati_exploding_mce(struct pci_dev *dev)
 589 {
 590         pci_info(dev, "ATI Northbridge, reserving I/O ports 0x3b0 to 0x3bb\n");
 591         /* Mae rhaid i ni beidio ag edrych ar y lleoliadiau I/O hyn */
 592         request_region(0x3b0, 0x0C, "RadeonIGP");
 593         request_region(0x3d3, 0x01, "RadeonIGP");
 594 }
 595 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATI,      PCI_DEVICE_ID_ATI_RS100,   quirk_ati_exploding_mce);
 596
 597 /*
 598  * In the AMD NL platform, this device ([1022:7912]) has a class code of
 599  * PCI_CLASS_SERIAL_USB_XHCI (0x0c0330), which means the xhci driver will
 600  * claim it.
 601  *
 602  * But the dwc3 driver is a more specific driver for this device, and we'd
 603  * prefer to use it instead of xhci. To prevent xhci from claiming the
 604  * device, change the class code to 0x0c03fe, which the PCI r3.0 spec
 605  * defines as "USB device (not host controller)". The dwc3 driver can then
 606  * claim it based on its Vendor and Device ID.
 607  */
 608 static void quirk_amd_nl_class(struct pci_dev *pdev)
 609 {
 610         u32 class = pdev->class;
 611
 612         /* Use "USB Device (not host controller)" class */
 613         pdev->class = PCI_CLASS_SERIAL_USB_DEVICE;
 614         pci_info(pdev, "PCI class overridden (%#08x -> %#08x) so dwc3 driver can claim this instead of xhci\n",
 615                  class, pdev->class);
 616 }
 617 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_AMD, PCI_DEVICE_ID_AMD_NL_USB,
 618                 quirk_amd_nl_class);
 619
 620 /*
 621  * Synopsys USB 3.x host HAPS platform has a class code of
 622  * PCI_CLASS_SERIAL_USB_XHCI, and xhci driver can claim it.  However, these
 623  * devices should use dwc3-haps driver.  Change these devices' class code to
 624  * PCI_CLASS_SERIAL_USB_DEVICE to prevent the xhci-pci driver from claiming
 625  * them.
 626  */
 627 static void quirk_synopsys_haps(struct pci_dev *pdev)
 628 {
 629         u32 class = pdev->class;
 630
 631         switch (pdev->device) {
 632         case PCI_DEVICE_ID_SYNOPSYS_HAPSUSB3:
 633         case PCI_DEVICE_ID_SYNOPSYS_HAPSUSB3_AXI:
 634         case PCI_DEVICE_ID_SYNOPSYS_HAPSUSB31:
 635                 pdev->class = PCI_CLASS_SERIAL_USB_DEVICE;
 636                 pci_info(pdev, "PCI class overridden (%#08x -> %#08x) so dwc3 driver can claim this instead of xhci\n",
 637                          class, pdev->class);
 638                 break;
 639         }
 640 }
 641 DECLARE_PCI_FIXUP_CLASS_HEADER(PCI_VENDOR_ID_SYNOPSYS, PCI_ANY_ID,
 642                                PCI_CLASS_SERIAL_USB_XHCI, 0,
 643                                quirk_synopsys_haps);
 644
 645 /*
 646  * Let's make the southbridge information explicit instead of having to
 647  * worry about people probing the ACPI areas, for example.. (Yes, it
 648  * happens, and if you read the wrong ACPI register it will put the machine
 649  * to sleep with no way of waking it up again. Bummer).
 650  *
 651  * ALI M7101: Two IO regions pointed to by words at
 652  *      0xE0 (64 bytes of ACPI registers)
 653  *      0xE2 (32 bytes of SMB registers)
 654  */
 655 static void quirk_ali7101_acpi(struct pci_dev *dev)
 656 {
 657         quirk_io_region(dev, 0xE0, 64, PCI_BRIDGE_RESOURCES, "ali7101 ACPI");
 658         quirk_io_region(dev, 0xE2, 32, PCI_BRIDGE_RESOURCES+1, "ali7101 SMB");
 659 }
 660 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_AL,      PCI_DEVICE_ID_AL_M7101,         quirk_ali7101_acpi);
 661
 662 static void piix4_io_quirk(struct pci_dev *dev, const char *name, unsigned int port, unsigned int enable)
 663 {
 664         u32 devres;
 665         u32 mask, size, base;
 666
 667         pci_read_config_dword(dev, port, &devres);
 668         if ((devres & enable) != enable)
 669                 return;
 670         mask = (devres >> 16) & 15;
 671         base = devres & 0xffff;
 672         size = 16;
 673         for (;;) {
 674                 unsigned bit = size >> 1;
 675                 if ((bit & mask) == bit)
 676                         break;
 677                 size = bit;
 678         }
 679         /*
 680          * For now we only print it out. Eventually we'll want to
 681          * reserve it (at least if it's in the 0x1000+ range), but
 682          * let's get enough confirmation reports first.
 683          */
 684         base &= -size;
 685         pci_info(dev, "%s PIO at %04x-%04x\n", name, base, base + size - 1);
 686 }
 687
 688 static void piix4_mem_quirk(struct pci_dev *dev, const char *name, unsigned int port, unsigned int enable)
 689 {
 690         u32 devres;
 691         u32 mask, size, base;
 692
 693         pci_read_config_dword(dev, port, &devres);
 694         if ((devres & enable) != enable)
 695                 return;
 696         base = devres & 0xffff0000;
 697         mask = (devres & 0x3f) << 16;
 698         size = 128 << 16;
 699         for (;;) {
 700                 unsigned bit = size >> 1;
 701                 if ((bit & mask) == bit)
 702                         break;
 703                 size = bit;
 704         }
 705
 706         /*
 707          * For now we only print it out. Eventually we'll want to
 708          * reserve it, but let's get enough confirmation reports first.
 709          */
 710         base &= -size;
 711         pci_info(dev, "%s MMIO at %04x-%04x\n", name, base, base + size - 1);
 712 }
 713
 714 /*
 715  * PIIX4 ACPI: Two IO regions pointed to by longwords at
 716  *      0x40 (64 bytes of ACPI registers)
 717  *      0x90 (16 bytes of SMB registers)
 718  * and a few strange programmable PIIX4 device resources.
 719  */
 720 static void quirk_piix4_acpi(struct pci_dev *dev)
 721 {
 722         u32 res_a;
 723
 724         quirk_io_region(dev, 0x40, 64, PCI_BRIDGE_RESOURCES, "PIIX4 ACPI");
 725         quirk_io_region(dev, 0x90, 16, PCI_BRIDGE_RESOURCES+1, "PIIX4 SMB");
 726
 727         /* Device resource A has enables for some of the other ones */
 728         pci_read_config_dword(dev, 0x5c, &res_a);
 729
 730         piix4_io_quirk(dev, "PIIX4 devres B", 0x60, 3 << 21);
 731         piix4_io_quirk(dev, "PIIX4 devres C", 0x64, 3 << 21);
 732
 733         /* Device resource D is just bitfields for static resources */
 734
 735         /* Device 12 enabled? */
 736         if (res_a & (1 << 29)) {
 737                 piix4_io_quirk(dev, "PIIX4 devres E", 0x68, 1 << 20);
 738                 piix4_mem_quirk(dev, "PIIX4 devres F", 0x6c, 1 << 7);
 739         }
 740         /* Device 13 enabled? */
 741         if (res_a & (1 << 30)) {
 742                 piix4_io_quirk(dev, "PIIX4 devres G", 0x70, 1 << 20);
 743                 piix4_mem_quirk(dev, "PIIX4 devres H", 0x74, 1 << 7);
 744         }
 745         piix4_io_quirk(dev, "PIIX4 devres I", 0x78, 1 << 20);
 746         piix4_io_quirk(dev, "PIIX4 devres J", 0x7c, 1 << 20);
 747 }
 748 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82371AB_3,  quirk_piix4_acpi);
 749 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82443MX_3,  quirk_piix4_acpi);
 750
 751 #define ICH_PMBASE      0x40
 752 #define ICH_ACPI_CNTL   0x44
 753 #define  ICH4_ACPI_EN   0x10
 754 #define  ICH6_ACPI_EN   0x80
 755 #define ICH4_GPIOBASE   0x58
 756 #define ICH4_GPIO_CNTL  0x5c
 757 #define  ICH4_GPIO_EN   0x10
 758 #define ICH6_GPIOBASE   0x48
 759 #define ICH6_GPIO_CNTL  0x4c
 760 #define  ICH6_GPIO_EN   0x10
 761
 762 /*
 763  * ICH4, ICH4-M, ICH5, ICH5-M ACPI: Three IO regions pointed to by longwords at
 764  *      0x40 (128 bytes of ACPI, GPIO & TCO registers)
 765  *      0x58 (64 bytes of GPIO I/O space)
 766  */
 767 static void quirk_ich4_lpc_acpi(struct pci_dev *dev)
 768 {
 769         u8 enable;
 770
 771         /*
 772          * The check for PCIBIOS_MIN_IO is to ensure we won't create a conflict
 773          * with low legacy (and fixed) ports. We don't know the decoding
 774          * priority and can't tell whether the legacy device or the one created
 775          * here is really at that address.  This happens on boards with broken
 776          * BIOSes.
 777          */
 778         pci_read_config_byte(dev, ICH_ACPI_CNTL, &enable);
 779         if (enable & ICH4_ACPI_EN)
 780                 quirk_io_region(dev, ICH_PMBASE, 128, PCI_BRIDGE_RESOURCES,
 781                                  "ICH4 ACPI/GPIO/TCO");
 782
 783         pci_read_config_byte(dev, ICH4_GPIO_CNTL, &enable);
 784         if (enable & ICH4_GPIO_EN)
 785                 quirk_io_region(dev, ICH4_GPIOBASE, 64, PCI_BRIDGE_RESOURCES+1,
 786                                 "ICH4 GPIO");
 787 }
 788 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82801AA_0,         quirk_ich4_lpc_acpi);
 789 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82801AB_0,         quirk_ich4_lpc_acpi);
 790 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82801BA_0,         quirk_ich4_lpc_acpi);
 791 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82801BA_10,        quirk_ich4_lpc_acpi);
 792 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82801CA_0,         quirk_ich4_lpc_acpi);
 793 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82801CA_12,        quirk_ich4_lpc_acpi);
 794 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82801DB_0,         quirk_ich4_lpc_acpi);
 795 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82801DB_12,        quirk_ich4_lpc_acpi);
 796 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82801EB_0,         quirk_ich4_lpc_acpi);
 797 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_ESB_1,             quirk_ich4_lpc_acpi);
 798
 799 static void ich6_lpc_acpi_gpio(struct pci_dev *dev)
 800 {
 801         u8 enable;
 802
 803         pci_read_config_byte(dev, ICH_ACPI_CNTL, &enable);
 804         if (enable & ICH6_ACPI_EN)
 805                 quirk_io_region(dev, ICH_PMBASE, 128, PCI_BRIDGE_RESOURCES,
 806                                  "ICH6 ACPI/GPIO/TCO");
 807
 808         pci_read_config_byte(dev, ICH6_GPIO_CNTL, &enable);
 809         if (enable & ICH6_GPIO_EN)
 810                 quirk_io_region(dev, ICH6_GPIOBASE, 64, PCI_BRIDGE_RESOURCES+1,
 811                                 "ICH6 GPIO");
 812 }
 813
 814 static void ich6_lpc_generic_decode(struct pci_dev *dev, unsigned reg,
 815                                     const char *name, int dynsize)
 816 {
 817         u32 val;
 818         u32 size, base;
 819
 820         pci_read_config_dword(dev, reg, &val);
 821
 822         /* Enabled? */
 823         if (!(val & 1))
 824                 return;
 825         base = val & 0xfffc;
 826         if (dynsize) {
 827                 /*
 828                  * This is not correct. It is 16, 32 or 64 bytes depending on
 829                  * register D31:F0:ADh bits 5:4.
 830                  *
 831                  * But this gets us at least _part_ of it.
 832                  */
 833                 size = 16;
 834         } else {
 835                 size = 128;
 836         }
 837         base &= ~(size-1);
 838
 839         /*
 840          * Just print it out for now. We should reserve it after more
 841          * debugging.
 842          */
 843         pci_info(dev, "%s PIO at %04x-%04x\n", name, base, base+size-1);
 844 }
 845
 846 static void quirk_ich6_lpc(struct pci_dev *dev)
 847 {
 848         /* Shared ACPI/GPIO decode with all ICH6+ */
 849         ich6_lpc_acpi_gpio(dev);
 850
 851         /* ICH6-specific generic IO decode */
 852         ich6_lpc_generic_decode(dev, 0x84, "LPC Generic IO decode 1", 0);
 853         ich6_lpc_generic_decode(dev, 0x88, "LPC Generic IO decode 2", 1);
 854 }
 855 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ICH6_0, quirk_ich6_lpc);
 856 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ICH6_1, quirk_ich6_lpc);
 857
 858 static void ich7_lpc_generic_decode(struct pci_dev *dev, unsigned reg,
 859                                     const char *name)
 860 {
 861         u32 val;
 862         u32 mask, base;
 863
 864         pci_read_config_dword(dev, reg, &val);
 865
 866         /* Enabled? */
 867         if (!(val & 1))
 868                 return;
 869
 870         /* IO base in bits 15:2, mask in bits 23:18, both are dword-based */
 871         base = val & 0xfffc;
 872         mask = (val >> 16) & 0xfc;
 873         mask |= 3;
 874
 875         /*
 876          * Just print it out for now. We should reserve it after more
 877          * debugging.
 878          */
 879         pci_info(dev, "%s PIO at %04x (mask %04x)\n", name, base, mask);
 880 }
 881
 882 /* ICH7-10 has the same common LPC generic IO decode registers */
 883 static void quirk_ich7_lpc(struct pci_dev *dev)
 884 {
 885         /* We share the common ACPI/GPIO decode with ICH6 */
 886         ich6_lpc_acpi_gpio(dev);
 887
 888         /* And have 4 ICH7+ generic decodes */
 889         ich7_lpc_generic_decode(dev, 0x84, "ICH7 LPC Generic IO decode 1");
 890         ich7_lpc_generic_decode(dev, 0x88, "ICH7 LPC Generic IO decode 2");
 891         ich7_lpc_generic_decode(dev, 0x8c, "ICH7 LPC Generic IO decode 3");
 892         ich7_lpc_generic_decode(dev, 0x90, "ICH7 LPC Generic IO decode 4");
 893 }
 894 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ICH7_0, quirk_ich7_lpc);
 895 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ICH7_1, quirk_ich7_lpc);
 896 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ICH7_31, quirk_ich7_lpc);
 897 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ICH8_0, quirk_ich7_lpc);
 898 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ICH8_2, quirk_ich7_lpc);
 899 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ICH8_3, quirk_ich7_lpc);
 900 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ICH8_1, quirk_ich7_lpc);
 901 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ICH8_4, quirk_ich7_lpc);
 902 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ICH9_2, quirk_ich7_lpc);
 903 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ICH9_4, quirk_ich7_lpc);
 904 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ICH9_7, quirk_ich7_lpc);
 905 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ICH9_8, quirk_ich7_lpc);
 906 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ICH10_1, quirk_ich7_lpc);
 907
 908 /*
 909  * VIA ACPI: One IO region pointed to by longword at
 910  *      0x48 or 0x20 (256 bytes of ACPI registers)
 911  */
 912 static void quirk_vt82c586_acpi(struct pci_dev *dev)
 913 {
 914         if (dev->revision & 0x10)
 915                 quirk_io_region(dev, 0x48, 256, PCI_BRIDGE_RESOURCES,
 916                                 "vt82c586 ACPI");
 917 }
 918 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_82C586_3,     quirk_vt82c586_acpi);
 919
 920 /*
 921  * VIA VT82C686 ACPI: Three IO region pointed to by (long)words at
 922  *      0x48 (256 bytes of ACPI registers)
 923  *      0x70 (128 bytes of hardware monitoring register)
 924  *      0x90 (16 bytes of SMB registers)
 925  */
 926 static void quirk_vt82c686_acpi(struct pci_dev *dev)
 927 {
 928         quirk_vt82c586_acpi(dev);
 929
 930         quirk_io_region(dev, 0x70, 128, PCI_BRIDGE_RESOURCES+1,
 931                                  "vt82c686 HW-mon");
 932
 933         quirk_io_region(dev, 0x90, 16, PCI_BRIDGE_RESOURCES+2, "vt82c686 SMB");
 934 }
 935 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_82C686_4,     quirk_vt82c686_acpi);
 936
 937 /*
 938  * VIA VT8235 ISA Bridge: Two IO regions pointed to by words at
 939  *      0x88 (128 bytes of power management registers)
 940  *      0xd0 (16 bytes of SMB registers)
 941  */
 942 static void quirk_vt8235_acpi(struct pci_dev *dev)
 943 {
 944         quirk_io_region(dev, 0x88, 128, PCI_BRIDGE_RESOURCES, "vt8235 PM");
 945         quirk_io_region(dev, 0xd0, 16, PCI_BRIDGE_RESOURCES+1, "vt8235 SMB");
 946 }
 947 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_8235, quirk_vt8235_acpi);
 948
 949 /*
 950  * TI XIO2000a PCIe-PCI Bridge erroneously reports it supports fast
 951  * back-to-back: Disable fast back-to-back on the secondary bus segment
 952  */
 953 static void quirk_xio2000a(struct pci_dev *dev)
 954 {
 955         struct pci_dev *pdev;
 956         u16 command;
 957
 958         pci_warn(dev, "TI XIO2000a quirk detected; secondary bus fast back-to-back transfers disabled\n");
 959         list_for_each_entry(pdev, &dev->subordinate->devices, bus_list) {
 960                 pci_read_config_word(pdev, PCI_COMMAND, &command);
 961                 if (command & PCI_COMMAND_FAST_BACK)
 962                         pci_write_config_word(pdev, PCI_COMMAND, command & ~PCI_COMMAND_FAST_BACK);
 963         }
 964 }
 965 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_TI, PCI_DEVICE_ID_TI_XIO2000A,
 966                         quirk_xio2000a);
 967
 968 #ifdef CONFIG_X86_IO_APIC
 969
 970 #include <asm/io_apic.h>
 971
 972 /*
 973  * VIA 686A/B: If an IO-APIC is active, we need to route all on-chip
 974  * devices to the external APIC.
 975  *
 976  * TODO: When we have device-specific interrupt routers, this code will go
 977  * away from quirks.
 978  */
 979 static void quirk_via_ioapic(struct pci_dev *dev)
 980 {
 981         u8 tmp;
 982
 983         if (nr_ioapics < 1)
 984                 tmp = 0;    /* nothing routed to external APIC */
 985         else
 986                 tmp = 0x1f; /* all known bits (4-0) routed to external APIC */
 987
 988         pci_info(dev, "%sbling VIA external APIC routing\n",
 989                tmp == 0 ? "Disa" : "Ena");
 990
 991         /* Offset 0x58: External APIC IRQ output control */
 992         pci_write_config_byte(dev, 0x58, tmp);
 993 }
 994 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_VIA,      PCI_DEVICE_ID_VIA_82C686,       quirk_via_ioapic);
 995 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_VIA,       PCI_DEVICE_ID_VIA_82C686,       quirk_via_ioapic);
 996
 997 /*
 998  * VIA 8237: Some BIOSes don't set the 'Bypass APIC De-Assert Message' Bit.
 999  * This leads to doubled level interrupt rates.
1000  * Set this bit to get rid of cycle wastage.
1001  * Otherwise uncritical.
1002  */
1003 static void quirk_via_vt8237_bypass_apic_deassert(struct pci_dev *dev)
1004 {
1005         u8 misc_control2;
1006 #define BYPASS_APIC_DEASSERT 8
1007
1008         pci_read_config_byte(dev, 0x5B, &misc_control2);
1009         if (!(misc_control2 & BYPASS_APIC_DEASSERT)) {
1010                 pci_info(dev, "Bypassing VIA 8237 APIC De-Assert Message\n");
1011                 pci_write_config_byte(dev, 0x5B, misc_control2|BYPASS_APIC_DEASSERT);
1012         }
1013 }
1014 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_VIA,      PCI_DEVICE_ID_VIA_8237,         quirk_via_vt8237_bypass_apic_deassert);
1015 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_VIA,       PCI_DEVICE_ID_VIA_8237,         quirk_via_vt8237_bypass_apic_deassert);
1016
1017 /*
1018  * The AMD IO-APIC can hang the box when an APIC IRQ is masked.
1019  * We check all revs >= B0 (yet not in the pre production!) as the bug
1020  * is currently marked NoFix
1021  *
1022  * We have multiple reports of hangs with this chipset that went away with
1023  * noapic specified. For the moment we assume it's the erratum. We may be wrong
1024  * of course. However the advice is demonstrably good even if so.
1025  */
1026 static void quirk_amd_ioapic(struct pci_dev *dev)
1027 {
1028         if (dev->revision >= 0x02) {
1029                 pci_warn(dev, "I/O APIC: AMD Erratum #22 may be present. In the event of instability try\n");
1030                 pci_warn(dev, "        : booting with the \"noapic\" option\n");
1031         }
1032 }
1033 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_AMD,      PCI_DEVICE_ID_AMD_VIPER_7410,   quirk_amd_ioapic);
1034 #endif /* CONFIG_X86_IO_APIC */
1035
1036 #if defined(CONFIG_ARM64) && defined(CONFIG_PCI_ATS)
1037
1038 static void quirk_cavium_sriov_rnm_link(struct pci_dev *dev)
1039 {
1040         /* Fix for improper SR-IOV configuration on Cavium cn88xx RNM device */
1041         if (dev->subsystem_device == 0xa118)
1042                 dev->sriov->link = dev->devfn;
1043 }
1044 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_CAVIUM, 0xa018, quirk_cavium_sriov_rnm_link);
1045 #endif
1046
1047 /*
1048  * Some settings of MMRBC can lead to data corruption so block changes.
1049  * See AMD 8131 HyperTransport PCI-X Tunnel Revision Guide
1050  */
1051 static void quirk_amd_8131_mmrbc(struct pci_dev *dev)
1052 {
1053         if (dev->subordinate && dev->revision <= 0x12) {
1054                 pci_info(dev, "AMD8131 rev %x detected; disabling PCI-X MMRBC\n",
1055                          dev->revision);
1056                 dev->subordinate->bus_flags |= PCI_BUS_FLAGS_NO_MMRBC;
1057         }
1058 }
1059 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_AMD, PCI_DEVICE_ID_AMD_8131_BRIDGE, quirk_amd_8131_mmrbc);
1060
1061 /*
1062  * FIXME: it is questionable that quirk_via_acpi() is needed.  It shows up
1063  * as an ISA bridge, and does not support the PCI_INTERRUPT_LINE register
1064  * at all.  Therefore it seems like setting the pci_dev's IRQ to the value
1065  * of the ACPI SCI interrupt is only done for convenience.
1066  *      -jgarzik
1067  */
1068 static void quirk_via_acpi(struct pci_dev *d)
1069 {
1070         u8 irq;
1071
1072         /* VIA ACPI device: SCI IRQ line in PCI config byte 0x42 */
1073         pci_read_config_byte(d, 0x42, &irq);
1074         irq &= 0xf;
1075         if (irq && (irq != 2))
1076                 d->irq = irq;
1077 }
1078 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_82C586_3,     quirk_via_acpi);
1079 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_82C686_4,     quirk_via_acpi);
1080
1081 /* VIA bridges which have VLink */
1082 static int via_vlink_dev_lo = -1, via_vlink_dev_hi = 18;
1083
1084 static void quirk_via_bridge(struct pci_dev *dev)
1085 {
1086         /* See what bridge we have and find the device ranges */
1087         switch (dev->device) {
1088         case PCI_DEVICE_ID_VIA_82C686:
1089                 /*
1090                  * The VT82C686 is special; it attaches to PCI and can have
1091                  * any device number. All its subdevices are functions of
1092                  * that single device.
1093                  */
1094                 via_vlink_dev_lo = PCI_SLOT(dev->devfn);
1095                 via_vlink_dev_hi = PCI_SLOT(dev->devfn);
1096                 break;
1097         case PCI_DEVICE_ID_VIA_8237:
1098         case PCI_DEVICE_ID_VIA_8237A:
1099                 via_vlink_dev_lo = 15;
1100                 break;
1101         case PCI_DEVICE_ID_VIA_8235:
1102                 via_vlink_dev_lo = 16;
1103                 break;
1104         case PCI_DEVICE_ID_VIA_8231:
1105         case PCI_DEVICE_ID_VIA_8233_0:
1106         case PCI_DEVICE_ID_VIA_8233A:
1107         case PCI_DEVICE_ID_VIA_8233C_0:
1108                 via_vlink_dev_lo = 17;
1109                 break;
1110         }
1111 }
1112 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_82C686,       quirk_via_bridge);
1113 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_8231,         quirk_via_bridge);
1114 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_8233_0,       quirk_via_bridge);
1115 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_8233A,        quirk_via_bridge);
1116 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_8233C_0,      quirk_via_bridge);
1117 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_8235,         quirk_via_bridge);
1118 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_8237,         quirk_via_bridge);
1119 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_8237A,        quirk_via_bridge);
1120
1121 /*
1122  * quirk_via_vlink              -       VIA VLink IRQ number update
1123  * @dev: PCI device
1124  *
1125  * If the device we are dealing with is on a PIC IRQ we need to ensure that
1126  * the IRQ line register which usually is not relevant for PCI cards, is
1127  * actually written so that interrupts get sent to the right place.
1128  *
1129  * We only do this on systems where a VIA south bridge was detected, and
1130  * only for VIA devices on the motherboard (see quirk_via_bridge above).
1131  */
1132 static void quirk_via_vlink(struct pci_dev *dev)
1133 {
1134         u8 irq, new_irq;
1135
1136         /* Check if we have VLink at all */
1137         if (via_vlink_dev_lo == -1)
1138                 return;
1139
1140         new_irq = dev->irq;
1141
1142         /* Don't quirk interrupts outside the legacy IRQ range */
1143         if (!new_irq || new_irq > 15)
1144                 return;
1145
1146         /* Internal device ? */
1147         if (dev->bus->number != 0 || PCI_SLOT(dev->devfn) > via_vlink_dev_hi ||
1148             PCI_SLOT(dev->devfn) < via_vlink_dev_lo)
1149                 return;
1150
1151         /*
1152          * This is an internal VLink device on a PIC interrupt. The BIOS
1153          * ought to have set this but may not have, so we redo it.
1154          */
1155         pci_read_config_byte(dev, PCI_INTERRUPT_LINE, &irq);
1156         if (new_irq != irq) {
1157                 pci_info(dev, "VIA VLink IRQ fixup, from %d to %d\n",
1158                         irq, new_irq);
1159                 udelay(15);     /* unknown if delay really needed */
1160                 pci_write_config_byte(dev, PCI_INTERRUPT_LINE, new_irq);
1161         }
1162 }
1163 DECLARE_PCI_FIXUP_ENABLE(PCI_VENDOR_ID_VIA, PCI_ANY_ID, quirk_via_vlink);
1164
1165 /*
1166  * VIA VT82C598 has its device ID settable and many BIOSes set it to the ID
1167  * of VT82C597 for backward compatibility.  We need to switch it off to be
1168  * able to recognize the real type of the chip.
1169  */
1170 static void quirk_vt82c598_id(struct pci_dev *dev)
1171 {
1172         pci_write_config_byte(dev, 0xfc, 0);
1173         pci_read_config_word(dev, PCI_DEVICE_ID, &dev->device);
1174 }
1175 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_82C597_0,     quirk_vt82c598_id);
1176
1177 /*
1178  * CardBus controllers have a legacy base address that enables them to
1179  * respond as i82365 pcmcia controllers.  We don't want them to do this
1180  * even if the Linux CardBus driver is not loaded, because the Linux i82365
1181  * driver does not (and should not) handle CardBus.
1182  */
1183 static void quirk_cardbus_legacy(struct pci_dev *dev)
1184 {
1185         pci_write_config_dword(dev, PCI_CB_LEGACY_MODE_BASE, 0);
1186 }
1187 DECLARE_PCI_FIXUP_CLASS_FINAL(PCI_ANY_ID, PCI_ANY_ID,
1188                         PCI_CLASS_BRIDGE_CARDBUS, 8, quirk_cardbus_legacy);
1189 DECLARE_PCI_FIXUP_CLASS_RESUME_EARLY(PCI_ANY_ID, PCI_ANY_ID,
1190                         PCI_CLASS_BRIDGE_CARDBUS, 8, quirk_cardbus_legacy);
1191
1192 /*
1193  * Following the PCI ordering rules is optional on the AMD762. I'm not sure
1194  * what the designers were smoking but let's not inhale...
1195  *
1196  * To be fair to AMD, it follows the spec by default, it's BIOS people who
1197  * turn it off!
1198  */
1199 static void quirk_amd_ordering(struct pci_dev *dev)
1200 {
1201         u32 pcic;
1202         pci_read_config_dword(dev, 0x4C, &pcic);
1203         if ((pcic & 6) != 6) {
1204                 pcic |= 6;
1205                 pci_warn(dev, "BIOS failed to enable PCI standards compliance; fixing this error\n");
1206                 pci_write_config_dword(dev, 0x4C, pcic);
1207                 pci_read_config_dword(dev, 0x84, &pcic);
1208                 pcic |= (1 << 23);      /* Required in this mode */
1209                 pci_write_config_dword(dev, 0x84, pcic);
1210         }
1211 }
1212 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_AMD,      PCI_DEVICE_ID_AMD_FE_GATE_700C, quirk_amd_ordering);
1213 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_AMD,       PCI_DEVICE_ID_AMD_FE_GATE_700C, quirk_amd_ordering);
1214
1215 /*
1216  * DreamWorks-provided workaround for Dunord I-3000 problem
1217  *
1218  * This card decodes and responds to addresses not apparently assigned to
1219  * it.  We force a larger allocation to ensure that nothing gets put too
1220  * close to it.
1221  */
1222 static void quirk_dunord(struct pci_dev *dev)
1223 {
1224         struct resource *r = &dev->resource[1];
1225
1226         r->flags |= IORESOURCE_UNSET;
1227         r->start = 0;
1228         r->end = 0xffffff;
1229 }
1230 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_DUNORD,  PCI_DEVICE_ID_DUNORD_I3000,     quirk_dunord);
1231
1232 /*
1233  * i82380FB mobile docking controller: its PCI-to-PCI bridge is subtractive
1234  * decoding (transparent), and does indicate this in the ProgIf.
1235  * Unfortunately, the ProgIf value is wrong - 0x80 instead of 0x01.
1236  */
1237 static void quirk_transparent_bridge(struct pci_dev *dev)
1238 {
1239         dev->transparent = 1;
1240 }
1241 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82380FB,    quirk_transparent_bridge);
1242 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_TOSHIBA, 0x605,  quirk_transparent_bridge);
1243
1244 /*
1245  * Common misconfiguration of the MediaGX/Geode PCI master that will reduce
1246  * PCI bandwidth from 70MB/s to 25MB/s.  See the GXM/GXLV/GX1 datasheets
1247  * found at http://www.national.com/analog for info on what these bits do.
1248  * <christer@weinigel.se>
1249  */
1250 static void quirk_mediagx_master(struct pci_dev *dev)
1251 {
1252         u8 reg;
1253
1254         pci_read_config_byte(dev, 0x41, &reg);
1255         if (reg & 2) {
1256                 reg &= ~2;
1257                 pci_info(dev, "Fixup for MediaGX/Geode Slave Disconnect Boundary (0x41=0x%02x)\n",
1258                          reg);
1259                 pci_write_config_byte(dev, 0x41, reg);
1260         }
1261 }
1262 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_CYRIX,    PCI_DEVICE_ID_CYRIX_PCI_MASTER, quirk_mediagx_master);
1263 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_CYRIX,   PCI_DEVICE_ID_CYRIX_PCI_MASTER, quirk_mediagx_master);
1264
1265 /*
1266  * Ensure C0 rev restreaming is off. This is normally done by the BIOS but
1267  * in the odd case it is not the results are corruption hence the presence
1268  * of a Linux check.
1269  */
1270 static void quirk_disable_pxb(struct pci_dev *pdev)
1271 {
1272         u16 config;
1273
1274         if (pdev->revision != 0x04)             /* Only C0 requires this */
1275                 return;
1276         pci_read_config_word(pdev, 0x40, &config);
1277         if (config & (1<<6)) {
1278                 config &= ~(1<<6);
1279                 pci_write_config_word(pdev, 0x40, config);
1280                 pci_info(pdev, "C0 revision 450NX. Disabling PCI restreaming\n");
1281         }
1282 }
1283 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82454NX,    quirk_disable_pxb);
1284 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_INTEL,     PCI_DEVICE_ID_INTEL_82454NX,    quirk_disable_pxb);
1285
1286 static void quirk_amd_ide_mode(struct pci_dev *pdev)
1287 {
1288         /* set SBX00/Hudson-2 SATA in IDE mode to AHCI mode */
1289         u8 tmp;
1290
1291         pci_read_config_byte(pdev, PCI_CLASS_DEVICE, &tmp);
1292         if (tmp == 0x01) {
1293                 pci_read_config_byte(pdev, 0x40, &tmp);
1294                 pci_write_config_byte(pdev, 0x40, tmp|1);
1295                 pci_write_config_byte(pdev, 0x9, 1);
1296                 pci_write_config_byte(pdev, 0xa, 6);
1297                 pci_write_config_byte(pdev, 0x40, tmp);
1298
1299                 pdev->class = PCI_CLASS_STORAGE_SATA_AHCI;
1300                 pci_info(pdev, "set SATA to AHCI mode\n");
1301         }
1302 }
1303 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_ATI, PCI_DEVICE_ID_ATI_IXP600_SATA, quirk_amd_ide_mode);
1304 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_ATI, PCI_DEVICE_ID_ATI_IXP600_SATA, quirk_amd_ide_mode);
1305 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_ATI, PCI_DEVICE_ID_ATI_IXP700_SATA, quirk_amd_ide_mode);
1306 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_ATI, PCI_DEVICE_ID_ATI_IXP700_SATA, quirk_amd_ide_mode);
1307 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_AMD, PCI_DEVICE_ID_AMD_HUDSON2_SATA_IDE, quirk_amd_ide_mode);
1308 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_AMD, PCI_DEVICE_ID_AMD_HUDSON2_SATA_IDE, quirk_amd_ide_mode);
1309 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_AMD, 0x7900, quirk_amd_ide_mode);
1310 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_AMD, 0x7900, quirk_amd_ide_mode);
1311
1312 /* Serverworks CSB5 IDE does not fully support native mode */
1313 static void quirk_svwks_csb5ide(struct pci_dev *pdev)
1314 {
1315         u8 prog;
1316         pci_read_config_byte(pdev, PCI_CLASS_PROG, &prog);
1317         if (prog & 5) {
1318                 prog &= ~5;
1319                 pdev->class &= ~5;
1320                 pci_write_config_byte(pdev, PCI_CLASS_PROG, prog);
1321                 /* PCI layer will sort out resources */
1322         }
1323 }
1324 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_SERVERWORKS, PCI_DEVICE_ID_SERVERWORKS_CSB5IDE, quirk_svwks_csb5ide);
1325
1326 /* Intel 82801CAM ICH3-M datasheet says IDE modes must be the same */
1327 static void quirk_ide_samemode(struct pci_dev *pdev)
1328 {
1329         u8 prog;
1330
1331         pci_read_config_byte(pdev, PCI_CLASS_PROG, &prog);
1332
1333         if (((prog & 1) && !(prog & 4)) || ((prog & 4) && !(prog & 1))) {
1334                 pci_info(pdev, "IDE mode mismatch; forcing legacy mode\n");
1335                 prog &= ~5;
1336                 pdev->class &= ~5;
1337                 pci_write_config_byte(pdev, PCI_CLASS_PROG, prog);
1338         }
1339 }
1340 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_INTEL, PCI_DEVICE_ID_INTEL_82801CA_10, quirk_ide_samemode);
1341
1342 /* Some ATA devices break if put into D3 */
1343 static void quirk_no_ata_d3(struct pci_dev *pdev)
1344 {
1345         pdev->dev_flags |= PCI_DEV_FLAGS_NO_D3;
1346 }
1347 /* Quirk the legacy ATA devices only. The AHCI ones are ok */
1348 DECLARE_PCI_FIXUP_CLASS_EARLY(PCI_VENDOR_ID_SERVERWORKS, PCI_ANY_ID,
1349                                 PCI_CLASS_STORAGE_IDE, 8, quirk_no_ata_d3);
1350 DECLARE_PCI_FIXUP_CLASS_EARLY(PCI_VENDOR_ID_ATI, PCI_ANY_ID,
1351                                 PCI_CLASS_STORAGE_IDE, 8, quirk_no_ata_d3);
1352 /* ALi loses some register settings that we cannot then restore */
1353 DECLARE_PCI_FIXUP_CLASS_EARLY(PCI_VENDOR_ID_AL, PCI_ANY_ID,
1354                                 PCI_CLASS_STORAGE_IDE, 8, quirk_no_ata_d3);
1355 /* VIA comes back fine but we need to keep it alive or ACPI GTM failures
1356    occur when mode detecting */
1357 DECLARE_PCI_FIXUP_CLASS_EARLY(PCI_VENDOR_ID_VIA, PCI_ANY_ID,
1358                                 PCI_CLASS_STORAGE_IDE, 8, quirk_no_ata_d3);
1359
1360 /*
1361  * This was originally an Alpha-specific thing, but it really fits here.
1362  * The i82375 PCI/EISA bridge appears as non-classified. Fix that.
1363  */
1364 static void quirk_eisa_bridge(struct pci_dev *dev)
1365 {
1366         dev->class = PCI_CLASS_BRIDGE_EISA << 8;
1367 }
1368 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82375,      quirk_eisa_bridge);
1369
1370 /*
1371  * On ASUS P4B boards, the SMBus PCI Device within the ICH2/4 southbridge
1372  * is not activated. The myth is that Asus said that they do not want the
1373  * users to be irritated by just another PCI Device in the Win98 device
1374  * manager. (see the file prog/hotplug/README.p4b in the lm_sensors
1375  * package 2.7.0 for details)
1376  *
1377  * The SMBus PCI Device can be activated by setting a bit in the ICH LPC
1378  * bridge. Unfortunately, this device has no subvendor/subdevice ID. So it
1379  * becomes necessary to do this tweak in two steps -- the chosen trigger
1380  * is either the Host bridge (preferred) or on-board VGA controller.
1381  *
1382  * Note that we used to unhide the SMBus that way on Toshiba laptops
1383  * (Satellite A40 and Tecra M2) but then found that the thermal management
1384  * was done by SMM code, which could cause unsynchronized concurrent
1385  * accesses to the SMBus registers, with potentially bad effects. Thus you
1386  * should be very careful when adding new entries: if SMM is accessing the
1387  * Intel SMBus, this is a very good reason to leave it hidden.
1388  *
1389  * Likewise, many recent laptops use ACPI for thermal management. If the
1390  * ACPI DSDT code accesses the SMBus, then Linux should not access it
1391  * natively, and keeping the SMBus hidden is the right thing to do. If you
1392  * are about to add an entry in the table below, please first disassemble
1393  * the DSDT and double-check that there is no code accessing the SMBus.
1394  */
1395 static int asus_hides_smbus;
1396
1397 static void asus_hides_smbus_hostbridge(struct pci_dev *dev)
1398 {
1399         if (unlikely(dev->subsystem_vendor == PCI_VENDOR_ID_ASUSTEK)) {
1400                 if (dev->device == PCI_DEVICE_ID_INTEL_82845_HB)
1401                         switch (dev->subsystem_device) {
1402                         case 0x8025: /* P4B-LX */
1403                         case 0x8070: /* P4B */
1404                         case 0x8088: /* P4B533 */
1405                         case 0x1626: /* L3C notebook */
1406                                 asus_hides_smbus = 1;
1407                         }
1408                 else if (dev->device == PCI_DEVICE_ID_INTEL_82845G_HB)
1409                         switch (dev->subsystem_device) {
1410                         case 0x80b1: /* P4GE-V */
1411                         case 0x80b2: /* P4PE */
1412                         case 0x8093: /* P4B533-V */
1413                                 asus_hides_smbus = 1;
1414                         }
1415                 else if (dev->device == PCI_DEVICE_ID_INTEL_82850_HB)
1416                         switch (dev->subsystem_device) {
1417                         case 0x8030: /* P4T533 */
1418                                 asus_hides_smbus = 1;
1419                         }
1420                 else if (dev->device == PCI_DEVICE_ID_INTEL_7205_0)
1421                         switch (dev->subsystem_device) {
1422                         case 0x8070: /* P4G8X Deluxe */
1423                                 asus_hides_smbus = 1;
1424                         }
1425                 else if (dev->device == PCI_DEVICE_ID_INTEL_E7501_MCH)
1426                         switch (dev->subsystem_device) {
1427                         case 0x80c9: /* PU-DLS */
1428                                 asus_hides_smbus = 1;
1429                         }
1430                 else if (dev->device == PCI_DEVICE_ID_INTEL_82855GM_HB)
1431                         switch (dev->subsystem_device) {
1432                         case 0x1751: /* M2N notebook */
1433                         case 0x1821: /* M5N notebook */
1434                         case 0x1897: /* A6L notebook */
1435                                 asus_hides_smbus = 1;
1436                         }
1437                 else if (dev->device == PCI_DEVICE_ID_INTEL_82855PM_HB)
1438                         switch (dev->subsystem_device) {
1439                         case 0x184b: /* W1N notebook */
1440                         case 0x186a: /* M6Ne notebook */
1441                                 asus_hides_smbus = 1;
1442                         }
1443                 else if (dev->device == PCI_DEVICE_ID_INTEL_82865_HB)
1444                         switch (dev->subsystem_device) {
1445                         case 0x80f2: /* P4P800-X */
1446                                 asus_hides_smbus = 1;
1447                         }
1448                 else if (dev->device == PCI_DEVICE_ID_INTEL_82915GM_HB)
1449                         switch (dev->subsystem_device) {
1450                         case 0x1882: /* M6V notebook */
1451                         case 0x1977: /* A6VA notebook */
1452                                 asus_hides_smbus = 1;
1453                         }
1454         } else if (unlikely(dev->subsystem_vendor == PCI_VENDOR_ID_HP)) {
1455                 if (dev->device ==  PCI_DEVICE_ID_INTEL_82855PM_HB)
1456                         switch (dev->subsystem_device) {
1457                         case 0x088C: /* HP Compaq nc8000 */
1458                         case 0x0890: /* HP Compaq nc6000 */
1459                                 asus_hides_smbus = 1;
1460                         }
1461                 else if (dev->device == PCI_DEVICE_ID_INTEL_82865_HB)
1462                         switch (dev->subsystem_device) {
1463                         case 0x12bc: /* HP D330L */
1464                         case 0x12bd: /* HP D530 */
1465                         case 0x006a: /* HP Compaq nx9500 */
1466                                 asus_hides_smbus = 1;
1467                         }
1468                 else if (dev->device == PCI_DEVICE_ID_INTEL_82875_HB)
1469                         switch (dev->subsystem_device) {
1470                         case 0x12bf: /* HP xw4100 */
1471                                 asus_hides_smbus = 1;
1472                         }
1473         } else if (unlikely(dev->subsystem_vendor == PCI_VENDOR_ID_SAMSUNG)) {
1474                 if (dev->device ==  PCI_DEVICE_ID_INTEL_82855PM_HB)
1475                         switch (dev->subsystem_device) {
1476                         case 0xC00C: /* Samsung P35 notebook */
1477                                 asus_hides_smbus = 1;
1478                 }
1479         } else if (unlikely(dev->subsystem_vendor == PCI_VENDOR_ID_COMPAQ)) {
1480                 if (dev->device == PCI_DEVICE_ID_INTEL_82855PM_HB)
1481                         switch (dev->subsystem_device) {
1482                         case 0x0058: /* Compaq Evo N620c */
1483                                 asus_hides_smbus = 1;
1484                         }
1485                 else if (dev->device == PCI_DEVICE_ID_INTEL_82810_IG3)
1486                         switch (dev->subsystem_device) {
1487                         case 0xB16C: /* Compaq Deskpro EP 401963-001 (PCA# 010174) */
1488                                 /* Motherboard doesn't have Host bridge
1489                                  * subvendor/subdevice IDs, therefore checking
1490                                  * its on-board VGA controller */
1491                                 asus_hides_smbus = 1;
1492                         }
1493                 else if (dev->device == PCI_DEVICE_ID_INTEL_82801DB_2)
1494                         switch (dev->subsystem_device) {
1495                         case 0x00b8: /* Compaq Evo D510 CMT */
1496                         case 0x00b9: /* Compaq Evo D510 SFF */
1497                         case 0x00ba: /* Compaq Evo D510 USDT */
1498                                 /* Motherboard doesn't have Host bridge
1499                                  * subvendor/subdevice IDs and on-board VGA
1500                                  * controller is disabled if an AGP card is
1501                                  * inserted, therefore checking USB UHCI
1502                                  * Controller #1 */
1503                                 asus_hides_smbus = 1;
1504                         }
1505                 else if (dev->device == PCI_DEVICE_ID_INTEL_82815_CGC)
1506                         switch (dev->subsystem_device) {
1507                         case 0x001A: /* Compaq Deskpro EN SSF P667 815E */
1508                                 /* Motherboard doesn't have host bridge
1509                                  * subvendor/subdevice IDs, therefore checking
1510                                  * its on-board VGA controller */
1511                                 asus_hides_smbus = 1;
1512                         }
1513         }
1514 }
1515 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82845_HB,   asus_hides_smbus_hostbridge);
1516 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82845G_HB,  asus_hides_smbus_hostbridge);
1517 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82850_HB,   asus_hides_smbus_hostbridge);
1518 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82865_HB,   asus_hides_smbus_hostbridge);
1519 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82875_HB,   asus_hides_smbus_hostbridge);
1520 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_7205_0,     asus_hides_smbus_hostbridge);
1521 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_E7501_MCH,  asus_hides_smbus_hostbridge);
1522 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82855PM_HB, asus_hides_smbus_hostbridge);
1523 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82855GM_HB, asus_hides_smbus_hostbridge);
1524 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82915GM_HB, asus_hides_smbus_hostbridge);
1525
1526 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82810_IG3,  asus_hides_smbus_hostbridge);
1527 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82801DB_2,  asus_hides_smbus_hostbridge);
1528 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82815_CGC,  asus_hides_smbus_hostbridge);
1529
1530 static void asus_hides_smbus_lpc(struct pci_dev *dev)
1531 {
1532         u16 val;
1533
1534         if (likely(!asus_hides_smbus))
1535                 return;
1536
1537         pci_read_config_word(dev, 0xF2, &val);
1538         if (val & 0x8) {
1539                 pci_write_config_word(dev, 0xF2, val & (~0x8));
1540                 pci_read_config_word(dev, 0xF2, &val);
1541                 if (val & 0x8)
1542                         pci_info(dev, "i801 SMBus device continues to play 'hide and seek'! 0x%x\n",
1543                                  val);
1544                 else
1545                         pci_info(dev, "Enabled i801 SMBus device\n");
1546         }
1547 }
1548 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82801AA_0,  asus_hides_smbus_lpc);
1549 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82801DB_0,  asus_hides_smbus_lpc);
1550 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82801BA_0,  asus_hides_smbus_lpc);
1551 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82801CA_0,  asus_hides_smbus_lpc);
1552 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82801CA_12, asus_hides_smbus_lpc);
1553 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82801DB_12, asus_hides_smbus_lpc);
1554 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82801EB_0,  asus_hides_smbus_lpc);
1555 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_INTEL,     PCI_DEVICE_ID_INTEL_82801AA_0,  asus_hides_smbus_lpc);
1556 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_INTEL,     PCI_DEVICE_ID_INTEL_82801DB_0,  asus_hides_smbus_lpc);
1557 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_INTEL,     PCI_DEVICE_ID_INTEL_82801BA_0,  asus_hides_smbus_lpc);
1558 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_INTEL,     PCI_DEVICE_ID_INTEL_82801CA_0,  asus_hides_smbus_lpc);
1559 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_INTEL,     PCI_DEVICE_ID_INTEL_82801CA_12, asus_hides_smbus_lpc);
1560 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_INTEL,     PCI_DEVICE_ID_INTEL_82801DB_12, asus_hides_smbus_lpc);
1561 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_INTEL,     PCI_DEVICE_ID_INTEL_82801EB_0,  asus_hides_smbus_lpc);
1562
1563 /* It appears we just have one such device. If not, we have a warning */
1564 static void __iomem *asus_rcba_base;
1565 static void asus_hides_smbus_lpc_ich6_suspend(struct pci_dev *dev)
1566 {
1567         u32 rcba;
1568
1569         if (likely(!asus_hides_smbus))
1570                 return;
1571         WARN_ON(asus_rcba_base);
1572
1573         pci_read_config_dword(dev, 0xF0, &rcba);
1574         /* use bits 31:14, 16 kB aligned */
1575         asus_rcba_base = ioremap(rcba & 0xFFFFC000, 0x4000);
1576         if (asus_rcba_base == NULL)
1577                 return;
1578 }
1579
1580 static void asus_hides_smbus_lpc_ich6_resume_early(struct pci_dev *dev)
1581 {
1582         u32 val;
1583
1584         if (likely(!asus_hides_smbus || !asus_rcba_base))
1585                 return;
1586
1587         /* read the Function Disable register, dword mode only */
1588         val = readl(asus_rcba_base + 0x3418);
1589
1590         /* enable the SMBus device */
1591         writel(val & 0xFFFFFFF7, asus_rcba_base + 0x3418);
1592 }
1593
1594 static void asus_hides_smbus_lpc_ich6_resume(struct pci_dev *dev)
1595 {
1596         if (likely(!asus_hides_smbus || !asus_rcba_base))
1597                 return;
1598
1599         iounmap(asus_rcba_base);
1600         asus_rcba_base = NULL;
1601         pci_info(dev, "Enabled ICH6/i801 SMBus device\n");
1602 }
1603
1604 static void asus_hides_smbus_lpc_ich6(struct pci_dev *dev)
1605 {
1606         asus_hides_smbus_lpc_ich6_suspend(dev);
1607         asus_hides_smbus_lpc_ich6_resume_early(dev);
1608         asus_hides_smbus_lpc_ich6_resume(dev);
1609 }
1610 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ICH6_1,     asus_hides_smbus_lpc_ich6);
1611 DECLARE_PCI_FIXUP_SUSPEND(PCI_VENDOR_ID_INTEL,  PCI_DEVICE_ID_INTEL_ICH6_1,     asus_hides_smbus_lpc_ich6_suspend);
1612 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ICH6_1,     asus_hides_smbus_lpc_ich6_resume);
1613 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_INTEL,     PCI_DEVICE_ID_INTEL_ICH6_1,     asus_hides_smbus_lpc_ich6_resume_early);
1614
1615 /* SiS 96x south bridge: BIOS typically hides SMBus device...  */
1616 static void quirk_sis_96x_smbus(struct pci_dev *dev)
1617 {
1618         u8 val = 0;
1619         pci_read_config_byte(dev, 0x77, &val);
1620         if (val & 0x10) {
1621                 pci_info(dev, "Enabling SiS 96x SMBus\n");
1622                 pci_write_config_byte(dev, 0x77, val & ~0x10);
1623         }
1624 }
1625 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_SI,      PCI_DEVICE_ID_SI_961,           quirk_sis_96x_smbus);
1626 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_SI,      PCI_DEVICE_ID_SI_962,           quirk_sis_96x_smbus);
1627 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_SI,      PCI_DEVICE_ID_SI_963,           quirk_sis_96x_smbus);
1628 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_SI,      PCI_DEVICE_ID_SI_LPC,           quirk_sis_96x_smbus);
1629 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_SI,        PCI_DEVICE_ID_SI_961,           quirk_sis_96x_smbus);
1630 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_SI,        PCI_DEVICE_ID_SI_962,           quirk_sis_96x_smbus);
1631 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_SI,        PCI_DEVICE_ID_SI_963,           quirk_sis_96x_smbus);
1632 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_SI,        PCI_DEVICE_ID_SI_LPC,           quirk_sis_96x_smbus);
1633
1634 /*
1635  * ... This is further complicated by the fact that some SiS96x south
1636  * bridges pretend to be 85C503/5513 instead.  In that case see if we
1637  * spotted a compatible north bridge to make sure.
1638  * (pci_find_device() doesn't work yet)
1639  *
1640  * We can also enable the sis96x bit in the discovery register..
1641  */
1642 #define SIS_DETECT_REGISTER 0x40
1643
1644 static void quirk_sis_503(struct pci_dev *dev)
1645 {
1646         u8 reg;
1647         u16 devid;
1648
1649         pci_read_config_byte(dev, SIS_DETECT_REGISTER, &reg);
1650         pci_write_config_byte(dev, SIS_DETECT_REGISTER, reg | (1 << 6));
1651         pci_read_config_word(dev, PCI_DEVICE_ID, &devid);
1652         if (((devid & 0xfff0) != 0x0960) && (devid != 0x0018)) {
1653                 pci_write_config_byte(dev, SIS_DETECT_REGISTER, reg);
1654                 return;
1655         }
1656
1657         /*
1658          * Ok, it now shows up as a 96x.  Run the 96x quirk by hand in case
1659          * it has already been processed.  (Depends on link order, which is
1660          * apparently not guaranteed)
1661          */
1662         dev->device = devid;
1663         quirk_sis_96x_smbus(dev);
1664 }
1665 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_SI,      PCI_DEVICE_ID_SI_503,           quirk_sis_503);
1666 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_SI,        PCI_DEVICE_ID_SI_503,           quirk_sis_503);
1667
1668 /*
1669  * On ASUS A8V and A8V Deluxe boards, the onboard AC97 audio controller
1670  * and MC97 modem controller are disabled when a second PCI soundcard is
1671  * present. This patch, tweaking the VT8237 ISA bridge, enables them.
1672  * -- bjd
1673  */
1674 static void asus_hides_ac97_lpc(struct pci_dev *dev)
1675 {
1676         u8 val;
1677         int asus_hides_ac97 = 0;
1678
1679         if (likely(dev->subsystem_vendor == PCI_VENDOR_ID_ASUSTEK)) {
1680                 if (dev->device == PCI_DEVICE_ID_VIA_8237)
1681                         asus_hides_ac97 = 1;
1682         }
1683
1684         if (!asus_hides_ac97)
1685                 return;
1686
1687         pci_read_config_byte(dev, 0x50, &val);
1688         if (val & 0xc0) {
1689                 pci_write_config_byte(dev, 0x50, val & (~0xc0));
1690                 pci_read_config_byte(dev, 0x50, &val);
1691                 if (val & 0xc0)
1692                         pci_info(dev, "Onboard AC97/MC97 devices continue to play 'hide and seek'! 0x%x\n",
1693                                  val);
1694                 else
1695                         pci_info(dev, "Enabled onboard AC97/MC97 devices\n");
1696         }
1697 }
1698 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_8237, asus_hides_ac97_lpc);
1699 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_VIA,       PCI_DEVICE_ID_VIA_8237, asus_hides_ac97_lpc);
1700
1701 #if defined(CONFIG_ATA) || defined(CONFIG_ATA_MODULE)
1702
1703 /*
1704  * If we are using libata we can drive this chip properly but must do this
1705  * early on to make the additional device appear during the PCI scanning.
1706  */
1707 static void quirk_jmicron_ata(struct pci_dev *pdev)
1708 {
1709         u32 conf1, conf5, class;
1710         u8 hdr;
1711
1712         /* Only poke fn 0 */
1713         if (PCI_FUNC(pdev->devfn))
1714                 return;
1715
1716         pci_read_config_dword(pdev, 0x40, &conf1);
1717         pci_read_config_dword(pdev, 0x80, &conf5);
1718
1719         conf1 &= ~0x00CFF302; /* Clear bit 1, 8, 9, 12-19, 22, 23 */
1720         conf5 &= ~(1 << 24);  /* Clear bit 24 */
1721
1722         switch (pdev->device) {
1723         case PCI_DEVICE_ID_JMICRON_JMB360: /* SATA single port */
1724         case PCI_DEVICE_ID_JMICRON_JMB362: /* SATA dual ports */
1725         case PCI_DEVICE_ID_JMICRON_JMB364: /* SATA dual ports */
1726                 /* The controller should be in single function ahci mode */
1727                 conf1 |= 0x0002A100; /* Set 8, 13, 15, 17 */
1728                 break;
1729
1730         case PCI_DEVICE_ID_JMICRON_JMB365:
1731         case PCI_DEVICE_ID_JMICRON_JMB366:
1732                 /* Redirect IDE second PATA port to the right spot */
1733                 conf5 |= (1 << 24);
1734                 fallthrough;
1735         case PCI_DEVICE_ID_JMICRON_JMB361:
1736         case PCI_DEVICE_ID_JMICRON_JMB363:
1737         case PCI_DEVICE_ID_JMICRON_JMB369:
1738                 /* Enable dual function mode, AHCI on fn 0, IDE fn1 */
1739                 /* Set the class codes correctly and then direct IDE 0 */
1740                 conf1 |= 0x00C2A1B3; /* Set 0, 1, 4, 5, 7, 8, 13, 15, 17, 22, 23 */
1741                 break;
1742
1743         case PCI_DEVICE_ID_JMICRON_JMB368:
1744                 /* The controller should be in single function IDE mode */
1745                 conf1 |= 0x00C00000; /* Set 22, 23 */
1746                 break;
1747         }
1748
1749         pci_write_config_dword(pdev, 0x40, conf1);
1750         pci_write_config_dword(pdev, 0x80, conf5);
1751
1752         /* Update pdev accordingly */
1753         pci_read_config_byte(pdev, PCI_HEADER_TYPE, &hdr);
1754         pdev->hdr_type = hdr & 0x7f;
1755         pdev->multifunction = !!(hdr & 0x80);
1756
1757         pci_read_config_dword(pdev, PCI_CLASS_REVISION, &class);
1758         pdev->class = class >> 8;
1759 }
1760 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_JMICRON, PCI_DEVICE_ID_JMICRON_JMB360, quirk_jmicron_ata);
1761 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_JMICRON, PCI_DEVICE_ID_JMICRON_JMB361, quirk_jmicron_ata);
1762 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_JMICRON, PCI_DEVICE_ID_JMICRON_JMB362, quirk_jmicron_ata);
1763 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_JMICRON, PCI_DEVICE_ID_JMICRON_JMB363, quirk_jmicron_ata);
1764 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_JMICRON, PCI_DEVICE_ID_JMICRON_JMB364, quirk_jmicron_ata);
1765 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_JMICRON, PCI_DEVICE_ID_JMICRON_JMB365, quirk_jmicron_ata);
1766 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_JMICRON, PCI_DEVICE_ID_JMICRON_JMB366, quirk_jmicron_ata);
1767 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_JMICRON, PCI_DEVICE_ID_JMICRON_JMB368, quirk_jmicron_ata);
1768 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_JMICRON, PCI_DEVICE_ID_JMICRON_JMB369, quirk_jmicron_ata);
1769 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_JMICRON, PCI_DEVICE_ID_JMICRON_JMB360, quirk_jmicron_ata);
1770 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_JMICRON, PCI_DEVICE_ID_JMICRON_JMB361, quirk_jmicron_ata);
1771 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_JMICRON, PCI_DEVICE_ID_JMICRON_JMB362, quirk_jmicron_ata);
1772 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_JMICRON, PCI_DEVICE_ID_JMICRON_JMB363, quirk_jmicron_ata);
1773 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_JMICRON, PCI_DEVICE_ID_JMICRON_JMB364, quirk_jmicron_ata);
1774 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_JMICRON, PCI_DEVICE_ID_JMICRON_JMB365, quirk_jmicron_ata);
1775 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_JMICRON, PCI_DEVICE_ID_JMICRON_JMB366, quirk_jmicron_ata);
1776 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_JMICRON, PCI_DEVICE_ID_JMICRON_JMB368, quirk_jmicron_ata);
1777 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_JMICRON, PCI_DEVICE_ID_JMICRON_JMB369, quirk_jmicron_ata);
1778
1779 #endif
1780
1781 static void quirk_jmicron_async_suspend(struct pci_dev *dev)
1782 {
1783         if (dev->multifunction) {
1784                 device_disable_async_suspend(&dev->dev);
1785                 pci_info(dev, "async suspend disabled to avoid multi-function power-on ordering issue\n");
1786         }
1787 }
1788 DECLARE_PCI_FIXUP_CLASS_FINAL(PCI_VENDOR_ID_JMICRON, PCI_ANY_ID, PCI_CLASS_STORAGE_IDE, 8, quirk_jmicron_async_suspend);
1789 DECLARE_PCI_FIXUP_CLASS_FINAL(PCI_VENDOR_ID_JMICRON, PCI_ANY_ID, PCI_CLASS_STORAGE_SATA_AHCI, 0, quirk_jmicron_async_suspend);
1790 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_JMICRON, 0x2362, quirk_jmicron_async_suspend);
1791 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_JMICRON, 0x236f, quirk_jmicron_async_suspend);
1792
1793 #ifdef CONFIG_X86_IO_APIC
1794 static void quirk_alder_ioapic(struct pci_dev *pdev)
1795 {
1796         int i;
1797
1798         if ((pdev->class >> 8) != 0xff00)
1799                 return;
1800
1801         /*
1802          * The first BAR is the location of the IO-APIC... we must
1803          * not touch this (and it's already covered by the fixmap), so
1804          * forcibly insert it into the resource tree.
1805          */
1806         if (pci_resource_start(pdev, 0) && pci_resource_len(pdev, 0))
1807                 insert_resource(&iomem_resource, &pdev->resource[0]);
1808
1809         /*
1810          * The next five BARs all seem to be rubbish, so just clean
1811          * them out.
1812          */
1813         for (i = 1; i < PCI_STD_NUM_BARS; i++)
1814                 memset(&pdev->resource[i], 0, sizeof(pdev->resource[i]));
1815 }
1816 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_EESSC,      quirk_alder_ioapic);
1817 #endif
1818
1819 static void quirk_pcie_mch(struct pci_dev *pdev)
1820 {
1821         pdev->no_msi = 1;
1822 }
1823 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_E7520_MCH,  quirk_pcie_mch);
1824 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_E7320_MCH,  quirk_pcie_mch);
1825 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_E7525_MCH,  quirk_pcie_mch);
1826
1827 DECLARE_PCI_FIXUP_CLASS_FINAL(PCI_VENDOR_ID_HUAWEI, 0x1610, PCI_CLASS_BRIDGE_PCI, 8, quirk_pcie_mch);
1828
1829 /*
1830  * It's possible for the MSI to get corrupted if SHPC and ACPI are used
1831  * together on certain PXH-based systems.
1832  */
1833 static void quirk_pcie_pxh(struct pci_dev *dev)
1834 {
1835         dev->no_msi = 1;
1836         pci_warn(dev, "PXH quirk detected; SHPC device MSI disabled\n");
1837 }
1838 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_PXHD_0,     quirk_pcie_pxh);
1839 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_PXHD_1,     quirk_pcie_pxh);
1840 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_PXH_0,      quirk_pcie_pxh);
1841 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_PXH_1,      quirk_pcie_pxh);
1842 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_PXHV,       quirk_pcie_pxh);
1843
1844 /*
1845  * Some Intel PCI Express chipsets have trouble with downstream device
1846  * power management.
1847  */
1848 static void quirk_intel_pcie_pm(struct pci_dev *dev)
1849 {
1850         pci_pm_d3hot_delay = 120;
1851         dev->no_d1d2 = 1;
1852 }
1853 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x25e2, quirk_intel_pcie_pm);
1854 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x25e3, quirk_intel_pcie_pm);
1855 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x25e4, quirk_intel_pcie_pm);
1856 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x25e5, quirk_intel_pcie_pm);
1857 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x25e6, quirk_intel_pcie_pm);
1858 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x25e7, quirk_intel_pcie_pm);
1859 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x25f7, quirk_intel_pcie_pm);
1860 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x25f8, quirk_intel_pcie_pm);
1861 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x25f9, quirk_intel_pcie_pm);
1862 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x25fa, quirk_intel_pcie_pm);
1863 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x2601, quirk_intel_pcie_pm);
1864 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x2602, quirk_intel_pcie_pm);
1865 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x2603, quirk_intel_pcie_pm);
1866 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x2604, quirk_intel_pcie_pm);
1867 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x2605, quirk_intel_pcie_pm);
1868 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x2606, quirk_intel_pcie_pm);
1869 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x2607, quirk_intel_pcie_pm);
1870 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x2608, quirk_intel_pcie_pm);
1871 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x2609, quirk_intel_pcie_pm);
1872 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x260a, quirk_intel_pcie_pm);
1873 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x260b, quirk_intel_pcie_pm);
1874
1875 static void quirk_d3hot_delay(struct pci_dev *dev, unsigned int delay)
1876 {
1877         if (dev->d3hot_delay >= delay)
1878                 return;
1879
1880         dev->d3hot_delay = delay;
1881         pci_info(dev, "extending delay after power-on from D3hot to %d msec\n",
1882                  dev->d3hot_delay);
1883 }
1884
1885 static void quirk_radeon_pm(struct pci_dev *dev)
1886 {
1887         if (dev->subsystem_vendor == PCI_VENDOR_ID_APPLE &&
1888             dev->subsystem_device == 0x00e2)
1889                 quirk_d3hot_delay(dev, 20);
1890 }
1891 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATI, 0x6741, quirk_radeon_pm);
1892
1893 /*
1894  * Ryzen5/7 XHCI controllers fail upon resume from runtime suspend or s2idle.
1895  * https://bugzilla.kernel.org/show_bug.cgi?id=205587
1896  *
1897  * The kernel attempts to transition these devices to D3cold, but that seems
1898  * to be ineffective on the platforms in question; the PCI device appears to
1899  * remain on in D3hot state. The D3hot-to-D0 transition then requires an
1900  * extended delay in order to succeed.
1901  */
1902 static void quirk_ryzen_xhci_d3hot(struct pci_dev *dev)
1903 {
1904         quirk_d3hot_delay(dev, 20);
1905 }
1906 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_AMD, 0x15e0, quirk_ryzen_xhci_d3hot);
1907 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_AMD, 0x15e1, quirk_ryzen_xhci_d3hot);
1908 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_AMD, 0x1639, quirk_ryzen_xhci_d3hot);
1909
1910 #ifdef CONFIG_X86_IO_APIC
1911 static int dmi_disable_ioapicreroute(const struct dmi_system_id *d)
1912 {
1913         noioapicreroute = 1;
1914         pr_info("%s detected: disable boot interrupt reroute\n", d->ident);
1915
1916         return 0;
1917 }
1918
1919 static const struct dmi_system_id boot_interrupt_dmi_table[] = {
1920         /*
1921          * Systems to exclude from boot interrupt reroute quirks
1922          */
1923         {
1924                 .callback = dmi_disable_ioapicreroute,
1925                 .ident = "ASUSTek Computer INC. M2N-LR",
1926                 .matches = {
1927                         DMI_MATCH(DMI_SYS_VENDOR, "ASUSTek Computer INC."),
1928                         DMI_MATCH(DMI_PRODUCT_NAME, "M2N-LR"),
1929                 },
1930         },
1931         {}
1932 };
1933
1934 /*
1935  * Boot interrupts on some chipsets cannot be turned off. For these chipsets,
1936  * remap the original interrupt in the Linux kernel to the boot interrupt, so
1937  * that a PCI device's interrupt handler is installed on the boot interrupt
1938  * line instead.
1939  */
1940 static void quirk_reroute_to_boot_interrupts_intel(struct pci_dev *dev)
1941 {
1942         dmi_check_system(boot_interrupt_dmi_table);
1943         if (noioapicquirk || noioapicreroute)
1944                 return;
1945
1946         dev->irq_reroute_variant = INTEL_IRQ_REROUTE_VARIANT;
1947         pci_info(dev, "rerouting interrupts for [%04x:%04x]\n",
1948                  dev->vendor, dev->device);
1949 }
1950 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_80333_0,    quirk_reroute_to_boot_interrupts_intel);
1951 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_80333_1,    quirk_reroute_to_boot_interrupts_intel);
1952 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_ESB2_0,     quirk_reroute_to_boot_interrupts_intel);
1953 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_PXH_0,      quirk_reroute_to_boot_interrupts_intel);
1954 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_PXH_1,      quirk_reroute_to_boot_interrupts_intel);
1955 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_PXHV,       quirk_reroute_to_boot_interrupts_intel);
1956 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_80332_0,    quirk_reroute_to_boot_interrupts_intel);
1957 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_80332_1,    quirk_reroute_to_boot_interrupts_intel);
1958 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_80333_0,    quirk_reroute_to_boot_interrupts_intel);
1959 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_80333_1,    quirk_reroute_to_boot_interrupts_intel);
1960 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ESB2_0,     quirk_reroute_to_boot_interrupts_intel);
1961 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_PXH_0,      quirk_reroute_to_boot_interrupts_intel);
1962 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_PXH_1,      quirk_reroute_to_boot_interrupts_intel);
1963 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_PXHV,       quirk_reroute_to_boot_interrupts_intel);
1964 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_80332_0,    quirk_reroute_to_boot_interrupts_intel);
1965 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_80332_1,    quirk_reroute_to_boot_interrupts_intel);
1966
1967 /*
1968  * On some chipsets we can disable the generation of legacy INTx boot
1969  * interrupts.
1970  */
1971
1972 /*
1973  * IO-APIC1 on 6300ESB generates boot interrupts, see Intel order no
1974  * 300641-004US, section 5.7.3.
1975  *
1976  * Core IO on Xeon E5 1600/2600/4600, see Intel order no 326509-003.
1977  * Core IO on Xeon E5 v2, see Intel order no 329188-003.
1978  * Core IO on Xeon E7 v2, see Intel order no 329595-002.
1979  * Core IO on Xeon E5 v3, see Intel order no 330784-003.
1980  * Core IO on Xeon E7 v3, see Intel order no 332315-001US.
1981  * Core IO on Xeon E5 v4, see Intel order no 333810-002US.
1982  * Core IO on Xeon E7 v4, see Intel order no 332315-001US.
1983  * Core IO on Xeon D-1500, see Intel order no 332051-001.
1984  * Core IO on Xeon Scalable, see Intel order no 610950.
1985  */
1986 #define INTEL_6300_IOAPIC_ABAR          0x40    /* Bus 0, Dev 29, Func 5 */
1987 #define INTEL_6300_DISABLE_BOOT_IRQ     (1<<14)
1988
1989 #define INTEL_CIPINTRC_CFG_OFFSET       0x14C   /* Bus 0, Dev 5, Func 0 */
1990 #define INTEL_CIPINTRC_DIS_INTX_ICH     (1<<25)
1991
1992 static void quirk_disable_intel_boot_interrupt(struct pci_dev *dev)
1993 {
1994         u16 pci_config_word;
1995         u32 pci_config_dword;
1996
1997         if (noioapicquirk)
1998                 return;
1999
2000         switch (dev->device) {
2001         case PCI_DEVICE_ID_INTEL_ESB_10:
2002                 pci_read_config_word(dev, INTEL_6300_IOAPIC_ABAR,
2003                                      &pci_config_word);
2004                 pci_config_word |= INTEL_6300_DISABLE_BOOT_IRQ;
2005                 pci_write_config_word(dev, INTEL_6300_IOAPIC_ABAR,
2006                                       pci_config_word);
2007                 break;
2008         case 0x3c28:    /* Xeon E5 1600/2600/4600       */
2009         case 0x0e28:    /* Xeon E5/E7 V2                */
2010         case 0x2f28:    /* Xeon E5/E7 V3,V4             */
2011         case 0x6f28:    /* Xeon D-1500                  */
2012         case 0x2034:    /* Xeon Scalable Family         */
2013                 pci_read_config_dword(dev, INTEL_CIPINTRC_CFG_OFFSET,
2014                                       &pci_config_dword);
2015                 pci_config_dword |= INTEL_CIPINTRC_DIS_INTX_ICH;
2016                 pci_write_config_dword(dev, INTEL_CIPINTRC_CFG_OFFSET,
2017                                        pci_config_dword);
2018                 break;
2019         default:
2020                 return;
2021         }
2022         pci_info(dev, "disabled boot interrupts on device [%04x:%04x]\n",
2023                  dev->vendor, dev->device);
2024 }
2025 /*
2026  * Device 29 Func 5 Device IDs of IO-APIC
2027  * containing ABAR—APIC1 Alternate Base Address Register
2028  */
2029 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_ESB_10,
2030                 quirk_disable_intel_boot_interrupt);
2031 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ESB_10,
2032                 quirk_disable_intel_boot_interrupt);
2033
2034 /*
2035  * Device 5 Func 0 Device IDs of Core IO modules/hubs
2036  * containing Coherent Interface Protocol Interrupt Control
2037  *
2038  * Device IDs obtained from volume 2 datasheets of commented
2039  * families above.
2040  */
2041 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x3c28,
2042                 quirk_disable_intel_boot_interrupt);
2043 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x0e28,
2044                 quirk_disable_intel_boot_interrupt);
2045 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x2f28,
2046                 quirk_disable_intel_boot_interrupt);
2047 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x6f28,
2048                 quirk_disable_intel_boot_interrupt);
2049 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x2034,
2050                 quirk_disable_intel_boot_interrupt);
2051 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_INTEL,   0x3c28,
2052                 quirk_disable_intel_boot_interrupt);
2053 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_INTEL,   0x0e28,
2054                 quirk_disable_intel_boot_interrupt);
2055 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_INTEL,   0x2f28,
2056                 quirk_disable_intel_boot_interrupt);
2057 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_INTEL,   0x6f28,
2058                 quirk_disable_intel_boot_interrupt);
2059 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_INTEL,   0x2034,
2060                 quirk_disable_intel_boot_interrupt);
2061
2062 /* Disable boot interrupts on HT-1000 */
2063 #define BC_HT1000_FEATURE_REG           0x64
2064 #define BC_HT1000_PIC_REGS_ENABLE       (1<<0)
2065 #define BC_HT1000_MAP_IDX               0xC00
2066 #define BC_HT1000_MAP_DATA              0xC01
2067
2068 static void quirk_disable_broadcom_boot_interrupt(struct pci_dev *dev)
2069 {
2070         u32 pci_config_dword;
2071         u8 irq;
2072
2073         if (noioapicquirk)
2074                 return;
2075
2076         pci_read_config_dword(dev, BC_HT1000_FEATURE_REG, &pci_config_dword);
2077         pci_write_config_dword(dev, BC_HT1000_FEATURE_REG, pci_config_dword |
2078                         BC_HT1000_PIC_REGS_ENABLE);
2079
2080         for (irq = 0x10; irq < 0x10 + 32; irq++) {
2081                 outb(irq, BC_HT1000_MAP_IDX);
2082                 outb(0x00, BC_HT1000_MAP_DATA);
2083         }
2084
2085         pci_write_config_dword(dev, BC_HT1000_FEATURE_REG, pci_config_dword);
2086
2087         pci_info(dev, "disabled boot interrupts on device [%04x:%04x]\n",
2088                  dev->vendor, dev->device);
2089 }
2090 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_SERVERWORKS,   PCI_DEVICE_ID_SERVERWORKS_HT1000SB,        quirk_disable_broadcom_boot_interrupt);
2091 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_SERVERWORKS,   PCI_DEVICE_ID_SERVERWORKS_HT1000SB,       quirk_disable_broadcom_boot_interrupt);
2092
2093 /* Disable boot interrupts on AMD and ATI chipsets */
2094
2095 /*
2096  * NOIOAMODE needs to be disabled to disable "boot interrupts". For AMD 8131
2097  * rev. A0 and B0, NOIOAMODE needs to be disabled anyway to fix IO-APIC mode
2098  * (due to an erratum).
2099  */
2100 #define AMD_813X_MISC                   0x40
2101 #define AMD_813X_NOIOAMODE              (1<<0)
2102 #define AMD_813X_REV_B1                 0x12
2103 #define AMD_813X_REV_B2                 0x13
2104
2105 static void quirk_disable_amd_813x_boot_interrupt(struct pci_dev *dev)
2106 {
2107         u32 pci_config_dword;
2108
2109         if (noioapicquirk)
2110                 return;
2111         if ((dev->revision == AMD_813X_REV_B1) ||
2112             (dev->revision == AMD_813X_REV_B2))
2113                 return;
2114
2115         pci_read_config_dword(dev, AMD_813X_MISC, &pci_config_dword);
2116         pci_config_dword &= ~AMD_813X_NOIOAMODE;
2117         pci_write_config_dword(dev, AMD_813X_MISC, pci_config_dword);
2118
2119         pci_info(dev, "disabled boot interrupts on device [%04x:%04x]\n",
2120                  dev->vendor, dev->device);
2121 }
2122 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_AMD,      PCI_DEVICE_ID_AMD_8131_BRIDGE,  quirk_disable_amd_813x_boot_interrupt);
2123 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_AMD,     PCI_DEVICE_ID_AMD_8131_BRIDGE,  quirk_disable_amd_813x_boot_interrupt);
2124 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_AMD,      PCI_DEVICE_ID_AMD_8132_BRIDGE,  quirk_disable_amd_813x_boot_interrupt);
2125 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_AMD,     PCI_DEVICE_ID_AMD_8132_BRIDGE,  quirk_disable_amd_813x_boot_interrupt);
2126
2127 #define AMD_8111_PCI_IRQ_ROUTING        0x56
2128
2129 static void quirk_disable_amd_8111_boot_interrupt(struct pci_dev *dev)
2130 {
2131         u16 pci_config_word;
2132
2133         if (noioapicquirk)
2134                 return;
2135
2136         pci_read_config_word(dev, AMD_8111_PCI_IRQ_ROUTING, &pci_config_word);
2137         if (!pci_config_word) {
2138                 pci_info(dev, "boot interrupts on device [%04x:%04x] already disabled\n",
2139                          dev->vendor, dev->device);
2140                 return;
2141         }
2142         pci_write_config_word(dev, AMD_8111_PCI_IRQ_ROUTING, 0);
2143         pci_info(dev, "disabled boot interrupts on device [%04x:%04x]\n",
2144                  dev->vendor, dev->device);
2145 }
2146 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_AMD,   PCI_DEVICE_ID_AMD_8111_SMBUS,      quirk_disable_amd_8111_boot_interrupt);
2147 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_AMD,   PCI_DEVICE_ID_AMD_8111_SMBUS,     quirk_disable_amd_8111_boot_interrupt);
2148 #endif /* CONFIG_X86_IO_APIC */
2149
2150 /*
2151  * Toshiba TC86C001 IDE controller reports the standard 8-byte BAR0 size
2152  * but the PIO transfers won't work if BAR0 falls at the odd 8 bytes.
2153  * Re-allocate the region if needed...
2154  */
2155 static void quirk_tc86c001_ide(struct pci_dev *dev)
2156 {
2157         struct resource *r = &dev->resource[0];
2158
2159         if (r->start & 0x8) {
2160                 r->flags |= IORESOURCE_UNSET;
2161                 r->start = 0;
2162                 r->end = 0xf;
2163         }
2164 }
2165 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_TOSHIBA_2,
2166                          PCI_DEVICE_ID_TOSHIBA_TC86C001_IDE,
2167                          quirk_tc86c001_ide);
2168
2169 /*
2170  * PLX PCI 9050 PCI Target bridge controller has an erratum that prevents the
2171  * local configuration registers accessible via BAR0 (memory) or BAR1 (i/o)
2172  * being read correctly if bit 7 of the base address is set.
2173  * The BAR0 or BAR1 region may be disabled (size 0) or enabled (size 128).
2174  * Re-allocate the regions to a 256-byte boundary if necessary.
2175  */
2176 static void quirk_plx_pci9050(struct pci_dev *dev)
2177 {
2178         unsigned int bar;
2179
2180         /* Fixed in revision 2 (PCI 9052). */
2181         if (dev->revision >= 2)
2182                 return;
2183         for (bar = 0; bar <= 1; bar++)
2184                 if (pci_resource_len(dev, bar) == 0x80 &&
2185                     (pci_resource_start(dev, bar) & 0x80)) {
2186                         struct resource *r = &dev->resource[bar];
2187                         pci_info(dev, "Re-allocating PLX PCI 9050 BAR %u to length 256 to avoid bit 7 bug\n",
2188                                  bar);
2189                         r->flags |= IORESOURCE_UNSET;
2190                         r->start = 0;
2191                         r->end = 0xff;
2192                 }
2193 }
2194 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_PLX, PCI_DEVICE_ID_PLX_9050,
2195                          quirk_plx_pci9050);
2196 /*
2197  * The following Meilhaus (vendor ID 0x1402) device IDs (amongst others)
2198  * may be using the PLX PCI 9050: 0x0630, 0x0940, 0x0950, 0x0960, 0x100b,
2199  * 0x1400, 0x140a, 0x140b, 0x14e0, 0x14ea, 0x14eb, 0x1604, 0x1608, 0x160c,
2200  * 0x168f, 0x2000, 0x2600, 0x3000, 0x810a, 0x810b.
2201  *
2202  * Currently, device IDs 0x2000 and 0x2600 are used by the Comedi "me_daq"
2203  * driver.
2204  */
2205 DECLARE_PCI_FIXUP_HEADER(0x1402, 0x2000, quirk_plx_pci9050);
2206 DECLARE_PCI_FIXUP_HEADER(0x1402, 0x2600, quirk_plx_pci9050);
2207
2208 static void quirk_netmos(struct pci_dev *dev)
2209 {
2210         unsigned int num_parallel = (dev->subsystem_device & 0xf0) >> 4;
2211         unsigned int num_serial = dev->subsystem_device & 0xf;
2212
2213         /*
2214          * These Netmos parts are multiport serial devices with optional
2215          * parallel ports.  Even when parallel ports are present, they
2216          * are identified as class SERIAL, which means the serial driver
2217          * will claim them.  To prevent this, mark them as class OTHER.
2218          * These combo devices should be claimed by parport_serial.
2219          *
2220          * The subdevice ID is of the form 0x00PS, where <P> is the number
2221          * of parallel ports and <S> is the number of serial ports.
2222          */
2223         switch (dev->device) {
2224         case PCI_DEVICE_ID_NETMOS_9835:
2225                 /* Well, this rule doesn't hold for the following 9835 device */
2226                 if (dev->subsystem_vendor == PCI_VENDOR_ID_IBM &&
2227                                 dev->subsystem_device == 0x0299)
2228                         return;
2229                 fallthrough;
2230         case PCI_DEVICE_ID_NETMOS_9735:
2231         case PCI_DEVICE_ID_NETMOS_9745:
2232         case PCI_DEVICE_ID_NETMOS_9845:
2233         case PCI_DEVICE_ID_NETMOS_9855:
2234                 if (num_parallel) {
2235                         pci_info(dev, "Netmos %04x (%u parallel, %u serial); changing class SERIAL to OTHER (use parport_serial)\n",
2236                                 dev->device, num_parallel, num_serial);
2237                         dev->class = (PCI_CLASS_COMMUNICATION_OTHER << 8) |
2238                             (dev->class & 0xff);
2239                 }
2240         }
2241 }
2242 DECLARE_PCI_FIXUP_CLASS_HEADER(PCI_VENDOR_ID_NETMOS, PCI_ANY_ID,
2243                          PCI_CLASS_COMMUNICATION_SERIAL, 8, quirk_netmos);
2244
2245 static void quirk_e100_interrupt(struct pci_dev *dev)
2246 {
2247         u16 command, pmcsr;
2248         u8 __iomem *csr;
2249         u8 cmd_hi;
2250
2251         switch (dev->device) {
2252         /* PCI IDs taken from drivers/net/e100.c */
2253         case 0x1029:
2254         case 0x1030 ... 0x1034:
2255         case 0x1038 ... 0x103E:
2256         case 0x1050 ... 0x1057:
2257         case 0x1059:
2258         case 0x1064 ... 0x106B:
2259         case 0x1091 ... 0x1095:
2260         case 0x1209:
2261         case 0x1229:
2262         case 0x2449:
2263         case 0x2459:
2264         case 0x245D:
2265         case 0x27DC:
2266                 break;
2267         default:
2268                 return;
2269         }
2270
2271         /*
2272          * Some firmware hands off the e100 with interrupts enabled,
2273          * which can cause a flood of interrupts if packets are
2274          * received before the driver attaches to the device.  So
2275          * disable all e100 interrupts here.  The driver will
2276          * re-enable them when it's ready.
2277          */
2278         pci_read_config_word(dev, PCI_COMMAND, &command);
2279
2280         if (!(command & PCI_COMMAND_MEMORY) || !pci_resource_start(dev, 0))
2281                 return;
2282
2283         /*
2284          * Check that the device is in the D0 power state. If it's not,
2285          * there is no point to look any further.
2286          */
2287         if (dev->pm_cap) {
2288                 pci_read_config_word(dev, dev->pm_cap + PCI_PM_CTRL, &pmcsr);
2289                 if ((pmcsr & PCI_PM_CTRL_STATE_MASK) != PCI_D0)
2290                         return;
2291         }
2292
2293         /* Convert from PCI bus to resource space.  */
2294         csr = ioremap(pci_resource_start(dev, 0), 8);
2295         if (!csr) {
2296                 pci_warn(dev, "Can't map e100 registers\n");
2297                 return;
2298         }
2299
2300         cmd_hi = readb(csr + 3);
2301         if (cmd_hi == 0) {
2302                 pci_warn(dev, "Firmware left e100 interrupts enabled; disabling\n");
2303                 writeb(1, csr + 3);
2304         }
2305
2306         iounmap(csr);
2307 }
2308 DECLARE_PCI_FIXUP_CLASS_FINAL(PCI_VENDOR_ID_INTEL, PCI_ANY_ID,
2309                         PCI_CLASS_NETWORK_ETHERNET, 8, quirk_e100_interrupt);
2310
2311 /*
2312  * The 82575 and 82598 may experience data corruption issues when transitioning
2313  * out of L0S.  To prevent this we need to disable L0S on the PCIe link.
2314  */
2315 static void quirk_disable_aspm_l0s(struct pci_dev *dev)
2316 {
2317         pci_info(dev, "Disabling L0s\n");
2318         pci_disable_link_state(dev, PCIE_LINK_STATE_L0S);
2319 }
2320 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x10a7, quirk_disable_aspm_l0s);
2321 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x10a9, quirk_disable_aspm_l0s);
2322 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x10b6, quirk_disable_aspm_l0s);
2323 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x10c6, quirk_disable_aspm_l0s);
2324 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x10c7, quirk_disable_aspm_l0s);
2325 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x10c8, quirk_disable_aspm_l0s);
2326 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x10d6, quirk_disable_aspm_l0s);
2327 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x10db, quirk_disable_aspm_l0s);
2328 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x10dd, quirk_disable_aspm_l0s);
2329 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x10e1, quirk_disable_aspm_l0s);
2330 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x10ec, quirk_disable_aspm_l0s);
2331 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x10f1, quirk_disable_aspm_l0s);
2332 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x10f4, quirk_disable_aspm_l0s);
2333 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x1508, quirk_disable_aspm_l0s);
2334
2335 static void quirk_disable_aspm_l0s_l1(struct pci_dev *dev)
2336 {
2337         pci_info(dev, "Disabling ASPM L0s/L1\n");
2338         pci_disable_link_state(dev, PCIE_LINK_STATE_L0S | PCIE_LINK_STATE_L1);
2339 }
2340
2341 /*
2342  * ASM1083/1085 PCIe-PCI bridge devices cause AER timeout errors on the
2343  * upstream PCIe root port when ASPM is enabled. At least L0s mode is affected;
2344  * disable both L0s and L1 for now to be safe.
2345  */
2346 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ASMEDIA, 0x1080, quirk_disable_aspm_l0s_l1);
2347
2348 /*
2349  * Some Pericom PCIe-to-PCI bridges in reverse mode need the PCIe Retrain
2350  * Link bit cleared after starting the link retrain process to allow this
2351  * process to finish.
2352  *
2353  * Affected devices: PI7C9X110, PI7C9X111SL, PI7C9X130.  See also the
2354  * Pericom Errata Sheet PI7C9X111SLB_errata_rev1.2_102711.pdf.
2355  */
2356 static void quirk_enable_clear_retrain_link(struct pci_dev *dev)
2357 {
2358         dev->clear_retrain_link = 1;
2359         pci_info(dev, "Enable PCIe Retrain Link quirk\n");
2360 }
2361 DECLARE_PCI_FIXUP_HEADER(0x12d8, 0xe110, quirk_enable_clear_retrain_link);
2362 DECLARE_PCI_FIXUP_HEADER(0x12d8, 0xe111, quirk_enable_clear_retrain_link);
2363 DECLARE_PCI_FIXUP_HEADER(0x12d8, 0xe130, quirk_enable_clear_retrain_link);
2364
2365 static void fixup_rev1_53c810(struct pci_dev *dev)
2366 {
2367         u32 class = dev->class;
2368
2369         /*
2370          * rev 1 ncr53c810 chips don't set the class at all which means
2371          * they don't get their resources remapped. Fix that here.
2372          */
2373         if (class)
2374                 return;
2375
2376         dev->class = PCI_CLASS_STORAGE_SCSI << 8;
2377         pci_info(dev, "NCR 53c810 rev 1 PCI class overridden (%#08x -> %#08x)\n",
2378                  class, dev->class);
2379 }
2380 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_NCR, PCI_DEVICE_ID_NCR_53C810, fixup_rev1_53c810);
2381
2382 /* Enable 1k I/O space granularity on the Intel P64H2 */
2383 static void quirk_p64h2_1k_io(struct pci_dev *dev)
2384 {
2385         u16 en1k;
2386
2387         pci_read_config_word(dev, 0x40, &en1k);
2388
2389         if (en1k & 0x200) {
2390                 pci_info(dev, "Enable I/O Space to 1KB granularity\n");
2391                 dev->io_window_1k = 1;
2392         }
2393 }
2394 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x1460, quirk_p64h2_1k_io);
2395
2396 /*
2397  * Under some circumstances, AER is not linked with extended capabilities.
2398  * Force it to be linked by setting the corresponding control bit in the
2399  * config space.
2400  */
2401 static void quirk_nvidia_ck804_pcie_aer_ext_cap(struct pci_dev *dev)
2402 {
2403         uint8_t b;
2404
2405         if (pci_read_config_byte(dev, 0xf41, &b) == 0) {
2406                 if (!(b & 0x20)) {
2407                         pci_write_config_byte(dev, 0xf41, b | 0x20);
2408                         pci_info(dev, "Linking AER extended capability\n");
2409                 }
2410         }
2411 }
2412 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_NVIDIA,  PCI_DEVICE_ID_NVIDIA_CK804_PCIE,
2413                         quirk_nvidia_ck804_pcie_aer_ext_cap);
2414 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_NVIDIA,  PCI_DEVICE_ID_NVIDIA_CK804_PCIE,
2415                         quirk_nvidia_ck804_pcie_aer_ext_cap);
2416
2417 static void quirk_via_cx700_pci_parking_caching(struct pci_dev *dev)
2418 {
2419         /*
2420          * Disable PCI Bus Parking and PCI Master read caching on CX700
2421          * which causes unspecified timing errors with a VT6212L on the PCI
2422          * bus leading to USB2.0 packet loss.
2423          *
2424          * This quirk is only enabled if a second (on the external PCI bus)
2425          * VT6212L is found -- the CX700 core itself also contains a USB
2426          * host controller with the same PCI ID as the VT6212L.
2427          */
2428
2429         /* Count VT6212L instances */
2430         struct pci_dev *p = pci_get_device(PCI_VENDOR_ID_VIA,
2431                 PCI_DEVICE_ID_VIA_8235_USB_2, NULL);
2432         uint8_t b;
2433
2434         /*
2435          * p should contain the first (internal) VT6212L -- see if we have
2436          * an external one by searching again.
2437          */
2438         p = pci_get_device(PCI_VENDOR_ID_VIA, PCI_DEVICE_ID_VIA_8235_USB_2, p);
2439         if (!p)
2440                 return;
2441         pci_dev_put(p);
2442
2443         if (pci_read_config_byte(dev, 0x76, &b) == 0) {
2444                 if (b & 0x40) {
2445                         /* Turn off PCI Bus Parking */
2446                         pci_write_config_byte(dev, 0x76, b ^ 0x40);
2447
2448                         pci_info(dev, "Disabling VIA CX700 PCI parking\n");
2449                 }
2450         }
2451
2452         if (pci_read_config_byte(dev, 0x72, &b) == 0) {
2453                 if (b != 0) {
2454                         /* Turn off PCI Master read caching */
2455                         pci_write_config_byte(dev, 0x72, 0x0);
2456
2457                         /* Set PCI Master Bus time-out to "1x16 PCLK" */
2458                         pci_write_config_byte(dev, 0x75, 0x1);
2459
2460                         /* Disable "Read FIFO Timer" */
2461                         pci_write_config_byte(dev, 0x77, 0x0);
2462
2463                         pci_info(dev, "Disabling VIA CX700 PCI caching\n");
2464                 }
2465         }
2466 }
2467 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_VIA, 0x324e, quirk_via_cx700_pci_parking_caching);
2468
2469 static void quirk_brcm_5719_limit_mrrs(struct pci_dev *dev)
2470 {
2471         u32 rev;
2472
2473         pci_read_config_dword(dev, 0xf4, &rev);
2474
2475         /* Only CAP the MRRS if the device is a 5719 A0 */
2476         if (rev == 0x05719000) {
2477                 int readrq = pcie_get_readrq(dev);
2478                 if (readrq > 2048)
2479                         pcie_set_readrq(dev, 2048);
2480         }
2481 }
2482 DECLARE_PCI_FIXUP_ENABLE(PCI_VENDOR_ID_BROADCOM,
2483                          PCI_DEVICE_ID_TIGON3_5719,
2484                          quirk_brcm_5719_limit_mrrs);
2485
2486 /*
2487  * Originally in EDAC sources for i82875P: Intel tells BIOS developers to
2488  * hide device 6 which configures the overflow device access containing the
2489  * DRBs - this is where we expose device 6.
2490  * http://www.x86-secret.com/articles/tweak/pat/patsecrets-2.htm
2491  */
2492 static void quirk_unhide_mch_dev6(struct pci_dev *dev)
2493 {
2494         u8 reg;
2495
2496         if (pci_read_config_byte(dev, 0xF4, &reg) == 0 && !(reg & 0x02)) {
2497                 pci_info(dev, "Enabling MCH 'Overflow' Device\n");
2498                 pci_write_config_byte(dev, 0xF4, reg | 0x02);
2499         }
2500 }
2501 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_INTEL, PCI_DEVICE_ID_INTEL_82865_HB,
2502                         quirk_unhide_mch_dev6);
2503 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_INTEL, PCI_DEVICE_ID_INTEL_82875_HB,
2504                         quirk_unhide_mch_dev6);
2505
2506 #ifdef CONFIG_PCI_MSI
2507 /*
2508  * Some chipsets do not support MSI. We cannot easily rely on setting
2509  * PCI_BUS_FLAGS_NO_MSI in its bus flags because there are actually some
2510  * other buses controlled by the chipset even if Linux is not aware of it.
2511  * Instead of setting the flag on all buses in the machine, simply disable
2512  * MSI globally.
2513  */
2514 static void quirk_disable_all_msi(struct pci_dev *dev)
2515 {
2516         pci_no_msi();
2517         pci_warn(dev, "MSI quirk detected; MSI disabled\n");
2518 }
2519 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_SERVERWORKS, PCI_DEVICE_ID_SERVERWORKS_GCNB_LE, quirk_disable_all_msi);
2520 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATI, PCI_DEVICE_ID_ATI_RS400_200, quirk_disable_all_msi);
2521 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATI, PCI_DEVICE_ID_ATI_RS480, quirk_disable_all_msi);
2522 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_VIA, PCI_DEVICE_ID_VIA_VT3336, quirk_disable_all_msi);
2523 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_VIA, PCI_DEVICE_ID_VIA_VT3351, quirk_disable_all_msi);
2524 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_VIA, PCI_DEVICE_ID_VIA_VT3364, quirk_disable_all_msi);
2525 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_VIA, PCI_DEVICE_ID_VIA_8380_0, quirk_disable_all_msi);
2526 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_SI, 0x0761, quirk_disable_all_msi);
2527
2528 /* Disable MSI on chipsets that are known to not support it */
2529 static void quirk_disable_msi(struct pci_dev *dev)
2530 {
2531         if (dev->subordinate) {
2532                 pci_warn(dev, "MSI quirk detected; subordinate MSI disabled\n");
2533                 dev->subordinate->bus_flags |= PCI_BUS_FLAGS_NO_MSI;
2534         }
2535 }
2536 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_AMD, PCI_DEVICE_ID_AMD_8131_BRIDGE, quirk_disable_msi);
2537 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_VIA, 0xa238, quirk_disable_msi);
2538 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATI, 0x5a3f, quirk_disable_msi);
2539
2540 /*
2541  * The APC bridge device in AMD 780 family northbridges has some random
2542  * OEM subsystem ID in its vendor ID register (erratum 18), so instead
2543  * we use the possible vendor/device IDs of the host bridge for the
2544  * declared quirk, and search for the APC bridge by slot number.
2545  */
2546 static void quirk_amd_780_apc_msi(struct pci_dev *host_bridge)
2547 {
2548         struct pci_dev *apc_bridge;
2549
2550         apc_bridge = pci_get_slot(host_bridge->bus, PCI_DEVFN(1, 0));
2551         if (apc_bridge) {
2552                 if (apc_bridge->device == 0x9602)
2553                         quirk_disable_msi(apc_bridge);
2554                 pci_dev_put(apc_bridge);
2555         }
2556 }
2557 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_AMD, 0x9600, quirk_amd_780_apc_msi);
2558 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_AMD, 0x9601, quirk_amd_780_apc_msi);
2559
2560 /*
2561  * Go through the list of HyperTransport capabilities and return 1 if a HT
2562  * MSI capability is found and enabled.
2563  */
2564 static int msi_ht_cap_enabled(struct pci_dev *dev)
2565 {
2566         int pos, ttl = PCI_FIND_CAP_TTL;
2567
2568         pos = pci_find_ht_capability(dev, HT_CAPTYPE_MSI_MAPPING);
2569         while (pos && ttl--) {
2570                 u8 flags;
2571
2572                 if (pci_read_config_byte(dev, pos + HT_MSI_FLAGS,
2573                                          &flags) == 0) {
2574                         pci_info(dev, "Found %s HT MSI Mapping\n",
2575                                 flags & HT_MSI_FLAGS_ENABLE ?
2576                                 "enabled" : "disabled");
2577                         return (flags & HT_MSI_FLAGS_ENABLE) != 0;
2578                 }
2579
2580                 pos = pci_find_next_ht_capability(dev, pos,
2581                                                   HT_CAPTYPE_MSI_MAPPING);
2582         }
2583         return 0;
2584 }
2585
2586 /* Check the HyperTransport MSI mapping to know whether MSI is enabled or not */
2587 static void quirk_msi_ht_cap(struct pci_dev *dev)
2588 {
2589         if (dev->subordinate && !msi_ht_cap_enabled(dev)) {
2590                 pci_warn(dev, "MSI quirk detected; subordinate MSI disabled\n");
2591                 dev->subordinate->bus_flags |= PCI_BUS_FLAGS_NO_MSI;
2592         }
2593 }
2594 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_SERVERWORKS, PCI_DEVICE_ID_SERVERWORKS_HT2000_PCIE,
2595                         quirk_msi_ht_cap);
2596
2597 /*
2598  * The nVidia CK804 chipset may have 2 HT MSI mappings.  MSI is supported
2599  * if the MSI capability is set in any of these mappings.
2600  */
2601 static void quirk_nvidia_ck804_msi_ht_cap(struct pci_dev *dev)
2602 {
2603         struct pci_dev *pdev;
2604
2605         if (!dev->subordinate)
2606                 return;
2607
2608         /*
2609          * Check HT MSI cap on this chipset and the root one.  A single one
2610          * having MSI is enough to be sure that MSI is supported.
2611          */
2612         pdev = pci_get_slot(dev->bus, 0);
2613         if (!pdev)
2614                 return;
2615         if (!msi_ht_cap_enabled(dev) && !msi_ht_cap_enabled(pdev)) {
2616                 pci_warn(dev, "MSI quirk detected; subordinate MSI disabled\n");
2617                 dev->subordinate->bus_flags |= PCI_BUS_FLAGS_NO_MSI;
2618         }
2619         pci_dev_put(pdev);
2620 }
2621 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_NVIDIA, PCI_DEVICE_ID_NVIDIA_CK804_PCIE,
2622                         quirk_nvidia_ck804_msi_ht_cap);
2623
2624 /* Force enable MSI mapping capability on HT bridges */
2625 static void ht_enable_msi_mapping(struct pci_dev *dev)
2626 {
2627         int pos, ttl = PCI_FIND_CAP_TTL;
2628
2629         pos = pci_find_ht_capability(dev, HT_CAPTYPE_MSI_MAPPING);
2630         while (pos && ttl--) {
2631                 u8 flags;
2632
2633                 if (pci_read_config_byte(dev, pos + HT_MSI_FLAGS,
2634                                          &flags) == 0) {
2635                         pci_info(dev, "Enabling HT MSI Mapping\n");
2636
2637                         pci_write_config_byte(dev, pos + HT_MSI_FLAGS,
2638                                               flags | HT_MSI_FLAGS_ENABLE);
2639                 }
2640                 pos = pci_find_next_ht_capability(dev, pos,
2641                                                   HT_CAPTYPE_MSI_MAPPING);
2642         }
2643 }
2644 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_SERVERWORKS,
2645                          PCI_DEVICE_ID_SERVERWORKS_HT1000_PXB,
2646                          ht_enable_msi_mapping);
2647 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_AMD, PCI_DEVICE_ID_AMD_8132_BRIDGE,
2648                          ht_enable_msi_mapping);
2649
2650 /*
2651  * The P5N32-SLI motherboards from Asus have a problem with MSI
2652  * for the MCP55 NIC. It is not yet determined whether the MSI problem
2653  * also affects other devices. As for now, turn off MSI for this device.
2654  */
2655 static void nvenet_msi_disable(struct pci_dev *dev)
2656 {
2657         const char *board_name = dmi_get_system_info(DMI_BOARD_NAME);
2658
2659         if (board_name &&
2660             (strstr(board_name, "P5N32-SLI PREMIUM") ||
2661              strstr(board_name, "P5N32-E SLI"))) {
2662                 pci_info(dev, "Disabling MSI for MCP55 NIC on P5N32-SLI\n");
2663                 dev->no_msi = 1;
2664         }
2665 }
2666 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_NVIDIA,
2667                         PCI_DEVICE_ID_NVIDIA_NVENET_15,
2668                         nvenet_msi_disable);
2669
2670 /*
2671  * PCIe spec r4.0 sec 7.7.1.2 and sec 7.7.2.2 say that if MSI/MSI-X is enabled,
2672  * then the device can't use INTx interrupts. Tegra's PCIe root ports don't
2673  * generate MSI interrupts for PME and AER events instead only INTx interrupts
2674  * are generated. Though Tegra's PCIe root ports can generate MSI interrupts
2675  * for other events, since PCIe specificiation doesn't support using a mix of
2676  * INTx and MSI/MSI-X, it is required to disable MSI interrupts to avoid port
2677  * service drivers registering their respective ISRs for MSIs.
2678  */
2679 static void pci_quirk_nvidia_tegra_disable_rp_msi(struct pci_dev *dev)
2680 {
2681         dev->no_msi = 1;
2682 }
2683 DECLARE_PCI_FIXUP_CLASS_EARLY(PCI_VENDOR_ID_NVIDIA, 0x1ad0,
2684                               PCI_CLASS_BRIDGE_PCI, 8,
2685                               pci_quirk_nvidia_tegra_disable_rp_msi);
2686 DECLARE_PCI_FIXUP_CLASS_EARLY(PCI_VENDOR_ID_NVIDIA, 0x1ad1,
2687                               PCI_CLASS_BRIDGE_PCI, 8,
2688                               pci_quirk_nvidia_tegra_disable_rp_msi);
2689 DECLARE_PCI_FIXUP_CLASS_EARLY(PCI_VENDOR_ID_NVIDIA, 0x1ad2,
2690                               PCI_CLASS_BRIDGE_PCI, 8,
2691                               pci_quirk_nvidia_tegra_disable_rp_msi);
2692 DECLARE_PCI_FIXUP_CLASS_EARLY(PCI_VENDOR_ID_NVIDIA, 0x0bf0,
2693                               PCI_CLASS_BRIDGE_PCI, 8,
2694                               pci_quirk_nvidia_tegra_disable_rp_msi);
2695 DECLARE_PCI_FIXUP_CLASS_EARLY(PCI_VENDOR_ID_NVIDIA, 0x0bf1,
2696                               PCI_CLASS_BRIDGE_PCI, 8,
2697                               pci_quirk_nvidia_tegra_disable_rp_msi);
2698 DECLARE_PCI_FIXUP_CLASS_EARLY(PCI_VENDOR_ID_NVIDIA, 0x0e1c,
2699                               PCI_CLASS_BRIDGE_PCI, 8,
2700                               pci_quirk_nvidia_tegra_disable_rp_msi);
2701 DECLARE_PCI_FIXUP_CLASS_EARLY(PCI_VENDOR_ID_NVIDIA, 0x0e1d,
2702                               PCI_CLASS_BRIDGE_PCI, 8,
2703                               pci_quirk_nvidia_tegra_disable_rp_msi);
2704 DECLARE_PCI_FIXUP_CLASS_EARLY(PCI_VENDOR_ID_NVIDIA, 0x0e12,
2705                               PCI_CLASS_BRIDGE_PCI, 8,
2706                               pci_quirk_nvidia_tegra_disable_rp_msi);
2707 DECLARE_PCI_FIXUP_CLASS_EARLY(PCI_VENDOR_ID_NVIDIA, 0x0e13,
2708                               PCI_CLASS_BRIDGE_PCI, 8,
2709                               pci_quirk_nvidia_tegra_disable_rp_msi);
2710 DECLARE_PCI_FIXUP_CLASS_EARLY(PCI_VENDOR_ID_NVIDIA, 0x0fae,
2711                               PCI_CLASS_BRIDGE_PCI, 8,
2712                               pci_quirk_nvidia_tegra_disable_rp_msi);
2713 DECLARE_PCI_FIXUP_CLASS_EARLY(PCI_VENDOR_ID_NVIDIA, 0x0faf,
2714                               PCI_CLASS_BRIDGE_PCI, 8,
2715                               pci_quirk_nvidia_tegra_disable_rp_msi);
2716 DECLARE_PCI_FIXUP_CLASS_EARLY(PCI_VENDOR_ID_NVIDIA, 0x10e5,
2717                               PCI_CLASS_BRIDGE_PCI, 8,
2718                               pci_quirk_nvidia_tegra_disable_rp_msi);
2719 DECLARE_PCI_FIXUP_CLASS_EARLY(PCI_VENDOR_ID_NVIDIA, 0x10e6,
2720                               PCI_CLASS_BRIDGE_PCI, 8,
2721                               pci_quirk_nvidia_tegra_disable_rp_msi);
2722
2723 /*
2724  * Some versions of the MCP55 bridge from Nvidia have a legacy IRQ routing
2725  * config register.  This register controls the routing of legacy
2726  * interrupts from devices that route through the MCP55.  If this register
2727  * is misprogrammed, interrupts are only sent to the BSP, unlike
2728  * conventional systems where the IRQ is broadcast to all online CPUs.  Not
2729  * having this register set properly prevents kdump from booting up
2730  * properly, so let's make sure that we have it set correctly.
2731  * Note that this is an undocumented register.
2732  */
2733 static void nvbridge_check_legacy_irq_routing(struct pci_dev *dev)
2734 {
2735         u32 cfg;
2736
2737         if (!pci_find_capability(dev, PCI_CAP_ID_HT))
2738                 return;
2739
2740         pci_read_config_dword(dev, 0x74, &cfg);
2741
2742         if (cfg & ((1 << 2) | (1 << 15))) {
2743                 pr_info("Rewriting IRQ routing register on MCP55\n");
2744                 cfg &= ~((1 << 2) | (1 << 15));
2745                 pci_write_config_dword(dev, 0x74, cfg);
2746         }
2747 }
2748 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_NVIDIA,
2749                         PCI_DEVICE_ID_NVIDIA_MCP55_BRIDGE_V0,
2750                         nvbridge_check_legacy_irq_routing);
2751 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_NVIDIA,
2752                         PCI_DEVICE_ID_NVIDIA_MCP55_BRIDGE_V4,
2753                         nvbridge_check_legacy_irq_routing);
2754
2755 static int ht_check_msi_mapping(struct pci_dev *dev)
2756 {
2757         int pos, ttl = PCI_FIND_CAP_TTL;
2758         int found = 0;
2759
2760         /* Check if there is HT MSI cap or enabled on this device */
2761         pos = pci_find_ht_capability(dev, HT_CAPTYPE_MSI_MAPPING);
2762         while (pos && ttl--) {
2763                 u8 flags;
2764
2765                 if (found < 1)
2766                         found = 1;
2767                 if (pci_read_config_byte(dev, pos + HT_MSI_FLAGS,
2768                                          &flags) == 0) {
2769                         if (flags & HT_MSI_FLAGS_ENABLE) {
2770                                 if (found < 2) {
2771                                         found = 2;
2772                                         break;
2773                                 }
2774                         }
2775                 }
2776                 pos = pci_find_next_ht_capability(dev, pos,
2777                                                   HT_CAPTYPE_MSI_MAPPING);
2778         }
2779
2780         return found;
2781 }
2782
2783 static int host_bridge_with_leaf(struct pci_dev *host_bridge)
2784 {
2785         struct pci_dev *dev;
2786         int pos;
2787         int i, dev_no;
2788         int found = 0;
2789
2790         dev_no = host_bridge->devfn >> 3;
2791         for (i = dev_no + 1; i < 0x20; i++) {
2792                 dev = pci_get_slot(host_bridge->bus, PCI_DEVFN(i, 0));
2793                 if (!dev)
2794                         continue;
2795
2796                 /* found next host bridge? */
2797                 pos = pci_find_ht_capability(dev, HT_CAPTYPE_SLAVE);
2798                 if (pos != 0) {
2799                         pci_dev_put(dev);
2800                         break;
2801                 }
2802
2803                 if (ht_check_msi_mapping(dev)) {
2804                         found = 1;
2805                         pci_dev_put(dev);
2806                         break;
2807                 }
2808                 pci_dev_put(dev);
2809         }
2810
2811         return found;
2812 }
2813
2814 #define PCI_HT_CAP_SLAVE_CTRL0     4    /* link control */
2815 #define PCI_HT_CAP_SLAVE_CTRL1     8    /* link control to */
2816
2817 static int is_end_of_ht_chain(struct pci_dev *dev)
2818 {
2819         int pos, ctrl_off;
2820         int end = 0;
2821         u16 flags, ctrl;
2822
2823         pos = pci_find_ht_capability(dev, HT_CAPTYPE_SLAVE);
2824
2825         if (!pos)
2826                 goto out;
2827
2828         pci_read_config_word(dev, pos + PCI_CAP_FLAGS, &flags);
2829
2830         ctrl_off = ((flags >> 10) & 1) ?
2831                         PCI_HT_CAP_SLAVE_CTRL0 : PCI_HT_CAP_SLAVE_CTRL1;
2832         pci_read_config_word(dev, pos + ctrl_off, &ctrl);
2833
2834         if (ctrl & (1 << 6))
2835                 end = 1;
2836
2837 out:
2838         return end;
2839 }
2840
2841 static void nv_ht_enable_msi_mapping(struct pci_dev *dev)
2842 {
2843         struct pci_dev *host_bridge;
2844         int pos;
2845         int i, dev_no;
2846         int found = 0;
2847
2848         dev_no = dev->devfn >> 3;
2849         for (i = dev_no; i >= 0; i--) {
2850                 host_bridge = pci_get_slot(dev->bus, PCI_DEVFN(i, 0));
2851                 if (!host_bridge)
2852                         continue;
2853
2854                 pos = pci_find_ht_capability(host_bridge, HT_CAPTYPE_SLAVE);
2855                 if (pos != 0) {
2856                         found = 1;
2857                         break;
2858                 }
2859                 pci_dev_put(host_bridge);
2860         }
2861
2862         if (!found)
2863                 return;
2864
2865         /* don't enable end_device/host_bridge with leaf directly here */
2866         if (host_bridge == dev && is_end_of_ht_chain(host_bridge) &&
2867             host_bridge_with_leaf(host_bridge))
2868                 goto out;
2869
2870         /* root did that ! */
2871         if (msi_ht_cap_enabled(host_bridge))
2872                 goto out;
2873
2874         ht_enable_msi_mapping(dev);
2875
2876 out:
2877         pci_dev_put(host_bridge);
2878 }
2879
2880 static void ht_disable_msi_mapping(struct pci_dev *dev)
2881 {
2882         int pos, ttl = PCI_FIND_CAP_TTL;
2883
2884         pos = pci_find_ht_capability(dev, HT_CAPTYPE_MSI_MAPPING);
2885         while (pos && ttl--) {
2886                 u8 flags;
2887
2888                 if (pci_read_config_byte(dev, pos + HT_MSI_FLAGS,
2889                                          &flags) == 0) {
2890                         pci_info(dev, "Disabling HT MSI Mapping\n");
2891
2892                         pci_write_config_byte(dev, pos + HT_MSI_FLAGS,
2893                                               flags & ~HT_MSI_FLAGS_ENABLE);
2894                 }
2895                 pos = pci_find_next_ht_capability(dev, pos,
2896                                                   HT_CAPTYPE_MSI_MAPPING);
2897         }
2898 }
2899
2900 static void __nv_msi_ht_cap_quirk(struct pci_dev *dev, int all)
2901 {
2902         struct pci_dev *host_bridge;
2903         int pos;
2904         int found;
2905
2906         if (!pci_msi_enabled())
2907                 return;
2908
2909         /* check if there is HT MSI cap or enabled on this device */
2910         found = ht_check_msi_mapping(dev);
2911
2912         /* no HT MSI CAP */
2913         if (found == 0)
2914                 return;
2915
2916         /*
2917          * HT MSI mapping should be disabled on devices that are below
2918          * a non-Hypertransport host bridge. Locate the host bridge...
2919          */
2920         host_bridge = pci_get_domain_bus_and_slot(pci_domain_nr(dev->bus), 0,
2921                                                   PCI_DEVFN(0, 0));
2922         if (host_bridge == NULL) {
2923                 pci_warn(dev, "nv_msi_ht_cap_quirk didn't locate host bridge\n");
2924                 return;
2925         }
2926
2927         pos = pci_find_ht_capability(host_bridge, HT_CAPTYPE_SLAVE);
2928         if (pos != 0) {
2929                 /* Host bridge is to HT */
2930                 if (found == 1) {
2931                         /* it is not enabled, try to enable it */
2932                         if (all)
2933                                 ht_enable_msi_mapping(dev);
2934                         else
2935                                 nv_ht_enable_msi_mapping(dev);
2936                 }
2937                 goto out;
2938         }
2939
2940         /* HT MSI is not enabled */
2941         if (found == 1)
2942                 goto out;
2943
2944         /* Host bridge is not to HT, disable HT MSI mapping on this device */
2945         ht_disable_msi_mapping(dev);
2946
2947 out:
2948         pci_dev_put(host_bridge);
2949 }
2950
2951 static void nv_msi_ht_cap_quirk_all(struct pci_dev *dev)
2952 {
2953         return __nv_msi_ht_cap_quirk(dev, 1);
2954 }
2955 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_AL, PCI_ANY_ID, nv_msi_ht_cap_quirk_all);
2956 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_AL, PCI_ANY_ID, nv_msi_ht_cap_quirk_all);
2957
2958 static void nv_msi_ht_cap_quirk_leaf(struct pci_dev *dev)
2959 {
2960         return __nv_msi_ht_cap_quirk(dev, 0);
2961 }
2962 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_NVIDIA, PCI_ANY_ID, nv_msi_ht_cap_quirk_leaf);
2963 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_NVIDIA, PCI_ANY_ID, nv_msi_ht_cap_quirk_leaf);
2964
2965 static void quirk_msi_intx_disable_bug(struct pci_dev *dev)
2966 {
2967         dev->dev_flags |= PCI_DEV_FLAGS_MSI_INTX_DISABLE_BUG;
2968 }
2969
2970 static void quirk_msi_intx_disable_ati_bug(struct pci_dev *dev)
2971 {
2972         struct pci_dev *p;
2973
2974         /*
2975          * SB700 MSI issue will be fixed at HW level from revision A21;
2976          * we need check PCI REVISION ID of SMBus controller to get SB700
2977          * revision.
2978          */
2979         p = pci_get_device(PCI_VENDOR_ID_ATI, PCI_DEVICE_ID_ATI_SBX00_SMBUS,
2980                            NULL);
2981         if (!p)
2982                 return;
2983
2984         if ((p->revision < 0x3B) && (p->revision >= 0x30))
2985                 dev->dev_flags |= PCI_DEV_FLAGS_MSI_INTX_DISABLE_BUG;
2986         pci_dev_put(p);
2987 }
2988
2989 static void quirk_msi_intx_disable_qca_bug(struct pci_dev *dev)
2990 {
2991         /* AR816X/AR817X/E210X MSI is fixed at HW level from revision 0x18 */
2992         if (dev->revision < 0x18) {
2993                 pci_info(dev, "set MSI_INTX_DISABLE_BUG flag\n");
2994                 dev->dev_flags |= PCI_DEV_FLAGS_MSI_INTX_DISABLE_BUG;
2995         }
2996 }
2997 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_BROADCOM,
2998                         PCI_DEVICE_ID_TIGON3_5780,
2999                         quirk_msi_intx_disable_bug);
3000 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_BROADCOM,
3001                         PCI_DEVICE_ID_TIGON3_5780S,
3002                         quirk_msi_intx_disable_bug);
3003 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_BROADCOM,
3004                         PCI_DEVICE_ID_TIGON3_5714,
3005                         quirk_msi_intx_disable_bug);
3006 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_BROADCOM,
3007                         PCI_DEVICE_ID_TIGON3_5714S,
3008                         quirk_msi_intx_disable_bug);
3009 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_BROADCOM,
3010                         PCI_DEVICE_ID_TIGON3_5715,
3011                         quirk_msi_intx_disable_bug);
3012 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_BROADCOM,
3013                         PCI_DEVICE_ID_TIGON3_5715S,
3014                         quirk_msi_intx_disable_bug);
3015
3016 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATI, 0x4390,
3017                         quirk_msi_intx_disable_ati_bug);
3018 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATI, 0x4391,
3019                         quirk_msi_intx_disable_ati_bug);
3020 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATI, 0x4392,
3021                         quirk_msi_intx_disable_ati_bug);
3022 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATI, 0x4393,
3023                         quirk_msi_intx_disable_ati_bug);
3024 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATI, 0x4394,
3025                         quirk_msi_intx_disable_ati_bug);
3026
3027 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATI, 0x4373,
3028                         quirk_msi_intx_disable_bug);
3029 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATI, 0x4374,
3030                         quirk_msi_intx_disable_bug);
3031 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATI, 0x4375,
3032                         quirk_msi_intx_disable_bug);
3033
3034 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATTANSIC, 0x1062,
3035                         quirk_msi_intx_disable_bug);
3036 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATTANSIC, 0x1063,
3037                         quirk_msi_intx_disable_bug);
3038 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATTANSIC, 0x2060,
3039                         quirk_msi_intx_disable_bug);
3040 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATTANSIC, 0x2062,
3041                         quirk_msi_intx_disable_bug);
3042 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATTANSIC, 0x1073,
3043                         quirk_msi_intx_disable_bug);
3044 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATTANSIC, 0x1083,
3045                         quirk_msi_intx_disable_bug);
3046 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATTANSIC, 0x1090,
3047                         quirk_msi_intx_disable_qca_bug);
3048 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATTANSIC, 0x1091,
3049                         quirk_msi_intx_disable_qca_bug);
3050 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATTANSIC, 0x10a0,
3051                         quirk_msi_intx_disable_qca_bug);
3052 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATTANSIC, 0x10a1,
3053                         quirk_msi_intx_disable_qca_bug);
3054 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATTANSIC, 0xe091,
3055                         quirk_msi_intx_disable_qca_bug);
3056
3057 /*
3058  * Amazon's Annapurna Labs 1c36:0031 Root Ports don't support MSI-X, so it
3059  * should be disabled on platforms where the device (mistakenly) advertises it.
3060  *
3061  * Notice that this quirk also disables MSI (which may work, but hasn't been
3062  * tested), since currently there is no standard way to disable only MSI-X.
3063  *
3064  * The 0031 device id is reused for other non Root Port device types,
3065  * therefore the quirk is registered for the PCI_CLASS_BRIDGE_PCI class.
3066  */
3067 static void quirk_al_msi_disable(struct pci_dev *dev)
3068 {
3069         dev->no_msi = 1;
3070         pci_warn(dev, "Disabling MSI/MSI-X\n");
3071 }
3072 DECLARE_PCI_FIXUP_CLASS_FINAL(PCI_VENDOR_ID_AMAZON_ANNAPURNA_LABS, 0x0031,
3073                               PCI_CLASS_BRIDGE_PCI, 8, quirk_al_msi_disable);
3074 #endif /* CONFIG_PCI_MSI */
3075
3076 /*
3077  * Allow manual resource allocation for PCI hotplug bridges via
3078  * pci=hpmemsize=nnM and pci=hpiosize=nnM parameters. For some PCI-PCI
3079  * hotplug bridges, like PLX 6254 (former HINT HB6), kernel fails to
3080  * allocate resources when hotplug device is inserted and PCI bus is
3081  * rescanned.
3082  */
3083 static void quirk_hotplug_bridge(struct pci_dev *dev)
3084 {
3085         dev->is_hotplug_bridge = 1;
3086 }
3087 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_HINT, 0x0020, quirk_hotplug_bridge);
3088
3089 /*
3090  * This is a quirk for the Ricoh MMC controller found as a part of some
3091  * multifunction chips.
3092  *
3093  * This is very similar and based on the ricoh_mmc driver written by
3094  * Philip Langdale. Thank you for these magic sequences.
3095  *
3096  * These chips implement the four main memory card controllers (SD, MMC,
3097  * MS, xD) and one or both of CardBus or FireWire.
3098  *
3099  * It happens that they implement SD and MMC support as separate
3100  * controllers (and PCI functions). The Linux SDHCI driver supports MMC
3101  * cards but the chip detects MMC cards in hardware and directs them to the
3102  * MMC controller - so the SDHCI driver never sees them.
3103  *
3104  * To get around this, we must disable the useless MMC controller.  At that
3105  * point, the SDHCI controller will start seeing them.  It seems to be the
3106  * case that the relevant PCI registers to deactivate the MMC controller
3107  * live on PCI function 0, which might be the CardBus controller or the
3108  * FireWire controller, depending on the particular chip in question
3109  *
3110  * This has to be done early, because as soon as we disable the MMC controller
3111  * other PCI functions shift up one level, e.g. function #2 becomes function
3112  * #1, and this will confuse the PCI core.
3113  */
3114 #ifdef CONFIG_MMC_RICOH_MMC
3115 static void ricoh_mmc_fixup_rl5c476(struct pci_dev *dev)
3116 {
3117         u8 write_enable;
3118         u8 write_target;
3119         u8 disable;
3120
3121         /*
3122          * Disable via CardBus interface
3123          *
3124          * This must be done via function #0
3125          */
3126         if (PCI_FUNC(dev->devfn))
3127                 return;
3128
3129         pci_read_config_byte(dev, 0xB7, &disable);
3130         if (disable & 0x02)
3131                 return;
3132
3133         pci_read_config_byte(dev, 0x8E, &write_enable);
3134         pci_write_config_byte(dev, 0x8E, 0xAA);
3135         pci_read_config_byte(dev, 0x8D, &write_target);
3136         pci_write_config_byte(dev, 0x8D, 0xB7);
3137         pci_write_config_byte(dev, 0xB7, disable | 0x02);
3138         pci_write_config_byte(dev, 0x8E, write_enable);
3139         pci_write_config_byte(dev, 0x8D, write_target);
3140
3141         pci_notice(dev, "proprietary Ricoh MMC controller disabled (via CardBus function)\n");
3142         pci_notice(dev, "MMC cards are now supported by standard SDHCI controller\n");
3143 }
3144 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_RICOH, PCI_DEVICE_ID_RICOH_RL5C476, ricoh_mmc_fixup_rl5c476);
3145 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_RICOH, PCI_DEVICE_ID_RICOH_RL5C476, ricoh_mmc_fixup_rl5c476);
3146
3147 static void ricoh_mmc_fixup_r5c832(struct pci_dev *dev)
3148 {
3149         u8 write_enable;
3150         u8 disable;
3151
3152         /*
3153          * Disable via FireWire interface
3154          *
3155          * This must be done via function #0
3156          */
3157         if (PCI_FUNC(dev->devfn))
3158                 return;
3159         /*
3160          * RICOH 0xe822 and 0xe823 SD/MMC card readers fail to recognize
3161          * certain types of SD/MMC cards. Lowering the SD base clock
3162          * frequency from 200Mhz to 50Mhz fixes this issue.
3163          *
3164          * 0x150 - SD2.0 mode enable for changing base clock
3165          *         frequency to 50Mhz
3166          * 0xe1  - Base clock frequency
3167          * 0x32  - 50Mhz new clock frequency
3168          * 0xf9  - Key register for 0x150
3169          * 0xfc  - key register for 0xe1
3170          */
3171         if (dev->device == PCI_DEVICE_ID_RICOH_R5CE822 ||
3172             dev->device == PCI_DEVICE_ID_RICOH_R5CE823) {
3173                 pci_write_config_byte(dev, 0xf9, 0xfc);
3174                 pci_write_config_byte(dev, 0x150, 0x10);
3175                 pci_write_config_byte(dev, 0xf9, 0x00);
3176                 pci_write_config_byte(dev, 0xfc, 0x01);
3177                 pci_write_config_byte(dev, 0xe1, 0x32);
3178                 pci_write_config_byte(dev, 0xfc, 0x00);
3179
3180                 pci_notice(dev, "MMC controller base frequency changed to 50Mhz.\n");
3181         }
3182
3183         pci_read_config_byte(dev, 0xCB, &disable);
3184
3185         if (disable & 0x02)
3186                 return;
3187
3188         pci_read_config_byte(dev, 0xCA, &write_enable);
3189         pci_write_config_byte(dev, 0xCA, 0x57);
3190         pci_write_config_byte(dev, 0xCB, disable | 0x02);
3191         pci_write_config_byte(dev, 0xCA, write_enable);
3192
3193         pci_notice(dev, "proprietary Ricoh MMC controller disabled (via FireWire function)\n");
3194         pci_notice(dev, "MMC cards are now supported by standard SDHCI controller\n");
3195
3196 }
3197 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_RICOH, PCI_DEVICE_ID_RICOH_R5C832, ricoh_mmc_fixup_r5c832);
3198 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_RICOH, PCI_DEVICE_ID_RICOH_R5C832, ricoh_mmc_fixup_r5c832);
3199 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_RICOH, PCI_DEVICE_ID_RICOH_R5CE822, ricoh_mmc_fixup_r5c832);
3200 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_RICOH, PCI_DEVICE_ID_RICOH_R5CE822, ricoh_mmc_fixup_r5c832);
3201 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_RICOH, PCI_DEVICE_ID_RICOH_R5CE823, ricoh_mmc_fixup_r5c832);
3202 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_RICOH, PCI_DEVICE_ID_RICOH_R5CE823, ricoh_mmc_fixup_r5c832);
3203 #endif /*CONFIG_MMC_RICOH_MMC*/
3204
3205 #ifdef CONFIG_DMAR_TABLE
3206 #define VTUNCERRMSK_REG 0x1ac
3207 #define VTD_MSK_SPEC_ERRORS     (1 << 31)
3208 /*
3209  * This is a quirk for masking VT-d spec-defined errors to platform error
3210  * handling logic. Without this, platforms using Intel 7500, 5500 chipsets
3211  * (and the derivative chipsets like X58 etc) seem to generate NMI/SMI (based
3212  * on the RAS config settings of the platform) when a VT-d fault happens.
3213  * The resulting SMI caused the system to hang.
3214  *
3215  * VT-d spec-related errors are already handled by the VT-d OS code, so no
3216  * need to report the same error through other channels.
3217  */
3218 static void vtd_mask_spec_errors(struct pci_dev *dev)
3219 {
3220         u32 word;
3221
3222         pci_read_config_dword(dev, VTUNCERRMSK_REG, &word);
3223         pci_write_config_dword(dev, VTUNCERRMSK_REG, word | VTD_MSK_SPEC_ERRORS);
3224 }
3225 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_INTEL, 0x342e, vtd_mask_spec_errors);
3226 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_INTEL, 0x3c28, vtd_mask_spec_errors);
3227 #endif
3228
3229 static void fixup_ti816x_class(struct pci_dev *dev)
3230 {
3231         u32 class = dev->class;
3232
3233         /* TI 816x devices do not have class code set when in PCIe boot mode */
3234         dev->class = PCI_CLASS_MULTIMEDIA_VIDEO << 8;
3235         pci_info(dev, "PCI class overridden (%#08x -> %#08x)\n",
3236                  class, dev->class);
3237 }
3238 DECLARE_PCI_FIXUP_CLASS_EARLY(PCI_VENDOR_ID_TI, 0xb800,
3239                               PCI_CLASS_NOT_DEFINED, 8, fixup_ti816x_class);
3240
3241 /*
3242  * Some PCIe devices do not work reliably with the claimed maximum
3243  * payload size supported.
3244  */
3245 static void fixup_mpss_256(struct pci_dev *dev)
3246 {
3247         dev->pcie_mpss = 1; /* 256 bytes */
3248 }
3249 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_SOLARFLARE,
3250                         PCI_DEVICE_ID_SOLARFLARE_SFC4000A_0, fixup_mpss_256);
3251 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_SOLARFLARE,
3252                         PCI_DEVICE_ID_SOLARFLARE_SFC4000A_1, fixup_mpss_256);
3253 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_SOLARFLARE,
3254                         PCI_DEVICE_ID_SOLARFLARE_SFC4000B, fixup_mpss_256);
3255 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_ASMEDIA, 0x0612, fixup_mpss_256);
3256
3257 /*
3258  * Intel 5000 and 5100 Memory controllers have an erratum with read completion
3259  * coalescing (which is enabled by default on some BIOSes) and MPS of 256B.
3260  * Since there is no way of knowing what the PCIe MPS on each fabric will be
3261  * until all of the devices are discovered and buses walked, read completion
3262  * coalescing must be disabled.  Unfortunately, it cannot be re-enabled because
3263  * it is possible to hotplug a device with MPS of 256B.
3264  */
3265 static void quirk_intel_mc_errata(struct pci_dev *dev)
3266 {
3267         int err;
3268         u16 rcc;
3269
3270         if (pcie_bus_config == PCIE_BUS_TUNE_OFF ||
3271             pcie_bus_config == PCIE_BUS_DEFAULT)
3272                 return;
3273
3274         /*
3275          * Intel erratum specifies bits to change but does not say what
3276          * they are.  Keeping them magical until such time as the registers
3277          * and values can be explained.
3278          */
3279         err = pci_read_config_word(dev, 0x48, &rcc);
3280         if (err) {
3281                 pci_err(dev, "Error attempting to read the read completion coalescing register\n");
3282                 return;
3283         }
3284
3285         if (!(rcc & (1 << 10)))
3286                 return;
3287
3288         rcc &= ~(1 << 10);
3289
3290         err = pci_write_config_word(dev, 0x48, rcc);
3291         if (err) {
3292                 pci_err(dev, "Error attempting to write the read completion coalescing register\n");
3293                 return;
3294         }
3295
3296         pr_info_once("Read completion coalescing disabled due to hardware erratum relating to 256B MPS\n");
3297 }
3298 /* Intel 5000 series memory controllers and ports 2-7 */
3299 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x25c0, quirk_intel_mc_errata);
3300 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x25d0, quirk_intel_mc_errata);
3301 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x25d4, quirk_intel_mc_errata);
3302 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x25d8, quirk_intel_mc_errata);
3303 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x25e2, quirk_intel_mc_errata);
3304 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x25e3, quirk_intel_mc_errata);
3305 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x25e4, quirk_intel_mc_errata);
3306 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x25e5, quirk_intel_mc_errata);
3307 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x25e6, quirk_intel_mc_errata);
3308 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x25e7, quirk_intel_mc_errata);
3309 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x25f7, quirk_intel_mc_errata);
3310 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x25f8, quirk_intel_mc_errata);
3311 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x25f9, quirk_intel_mc_errata);
3312 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x25fa, quirk_intel_mc_errata);
3313 /* Intel 5100 series memory controllers and ports 2-7 */
3314 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x65c0, quirk_intel_mc_errata);
3315 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x65e2, quirk_intel_mc_errata);
3316 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x65e3, quirk_intel_mc_errata);
3317 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x65e4, quirk_intel_mc_errata);
3318 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x65e5, quirk_intel_mc_errata);
3319 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x65e6, quirk_intel_mc_errata);
3320 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x65e7, quirk_intel_mc_errata);
3321 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x65f7, quirk_intel_mc_errata);
3322 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x65f8, quirk_intel_mc_errata);
3323 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x65f9, quirk_intel_mc_errata);
3324 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x65fa, quirk_intel_mc_errata);
3325
3326 /*
3327  * Ivytown NTB BAR sizes are misreported by the hardware due to an erratum.
3328  * To work around this, query the size it should be configured to by the
3329  * device and modify the resource end to correspond to this new size.
3330  */
3331 static void quirk_intel_ntb(struct pci_dev *dev)
3332 {
3333         int rc;
3334         u8 val;
3335
3336         rc = pci_read_config_byte(dev, 0x00D0, &val);
3337         if (rc)
3338                 return;
3339
3340         dev->resource[2].end = dev->resource[2].start + ((u64) 1 << val) - 1;
3341
3342         rc = pci_read_config_byte(dev, 0x00D1, &val);
3343         if (rc)
3344                 return;
3345
3346         dev->resource[4].end = dev->resource[4].start + ((u64) 1 << val) - 1;
3347 }
3348 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x0e08, quirk_intel_ntb);
3349 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x0e0d, quirk_intel_ntb);
3350
3351 /*
3352  * Some BIOS implementations leave the Intel GPU interrupts enabled, even
3353  * though no one is handling them (e.g., if the i915 driver is never
3354  * loaded).  Additionally the interrupt destination is not set up properly
3355  * and the interrupt ends up -somewhere-.
3356  *
3357  * These spurious interrupts are "sticky" and the kernel disables the
3358  * (shared) interrupt line after 100,000+ generated interrupts.
3359  *
3360  * Fix it by disabling the still enabled interrupts.  This resolves crashes
3361  * often seen on monitor unplug.
3362  */
3363 #define I915_DEIER_REG 0x4400c
3364 static void disable_igfx_irq(struct pci_dev *dev)
3365 {
3366         void __iomem *regs = pci_iomap(dev, 0, 0);
3367         if (regs == NULL) {
3368                 pci_warn(dev, "igfx quirk: Can't iomap PCI device\n");
3369                 return;
3370         }
3371
3372         /* Check if any interrupt line is still enabled */
3373         if (readl(regs + I915_DEIER_REG) != 0) {
3374                 pci_warn(dev, "BIOS left Intel GPU interrupts enabled; disabling\n");
3375
3376                 writel(0, regs + I915_DEIER_REG);
3377         }
3378
3379         pci_iounmap(dev, regs);
3380 }
3381 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x0042, disable_igfx_irq);
3382 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x0046, disable_igfx_irq);
3383 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x004a, disable_igfx_irq);
3384 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x0102, disable_igfx_irq);
3385 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x0106, disable_igfx_irq);
3386 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x010a, disable_igfx_irq);
3387 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x0152, disable_igfx_irq);
3388
3389 /*
3390  * PCI devices which are on Intel chips can skip the 10ms delay
3391  * before entering D3 mode.
3392  */
3393 static void quirk_remove_d3hot_delay(struct pci_dev *dev)
3394 {
3395         dev->d3hot_delay = 0;
3396 }
3397 /* C600 Series devices do not need 10ms d3hot_delay */
3398 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x0412, quirk_remove_d3hot_delay);
3399 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x0c00, quirk_remove_d3hot_delay);
3400 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x0c0c, quirk_remove_d3hot_delay);
3401 /* Lynxpoint-H PCH devices do not need 10ms d3hot_delay */
3402 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x8c02, quirk_remove_d3hot_delay);
3403 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x8c18, quirk_remove_d3hot_delay);
3404 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x8c1c, quirk_remove_d3hot_delay);
3405 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x8c20, quirk_remove_d3hot_delay);
3406 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x8c22, quirk_remove_d3hot_delay);
3407 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x8c26, quirk_remove_d3hot_delay);
3408 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x8c2d, quirk_remove_d3hot_delay);
3409 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x8c31, quirk_remove_d3hot_delay);
3410 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x8c3a, quirk_remove_d3hot_delay);
3411 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x8c3d, quirk_remove_d3hot_delay);
3412 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x8c4e, quirk_remove_d3hot_delay);
3413 /* Intel Cherrytrail devices do not need 10ms d3hot_delay */
3414 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x2280, quirk_remove_d3hot_delay);
3415 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x2298, quirk_remove_d3hot_delay);
3416 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x229c, quirk_remove_d3hot_delay);
3417 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x22b0, quirk_remove_d3hot_delay);
3418 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x22b5, quirk_remove_d3hot_delay);
3419 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x22b7, quirk_remove_d3hot_delay);
3420 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x22b8, quirk_remove_d3hot_delay);
3421 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x22d8, quirk_remove_d3hot_delay);
3422 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x22dc, quirk_remove_d3hot_delay);
3423
3424 /*
3425  * Some devices may pass our check in pci_intx_mask_supported() if
3426  * PCI_COMMAND_INTX_DISABLE works though they actually do not properly
3427  * support this feature.
3428  */
3429 static void quirk_broken_intx_masking(struct pci_dev *dev)
3430 {
3431         dev->broken_intx_masking = 1;
3432 }
3433 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_CHELSIO, 0x0030,
3434                         quirk_broken_intx_masking);
3435 DECLARE_PCI_FIXUP_FINAL(0x1814, 0x0601, /* Ralink RT2800 802.11n PCI */
3436                         quirk_broken_intx_masking);
3437 DECLARE_PCI_FIXUP_FINAL(0x1b7c, 0x0004, /* Ceton InfiniTV4 */
3438                         quirk_broken_intx_masking);
3439
3440 /*
3441  * Realtek RTL8169 PCI Gigabit Ethernet Controller (rev 10)
3442  * Subsystem: Realtek RTL8169/8110 Family PCI Gigabit Ethernet NIC
3443  *
3444  * RTL8110SC - Fails under PCI device assignment using DisINTx masking.
3445  */
3446 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_REALTEK, 0x8169,
3447                         quirk_broken_intx_masking);
3448
3449 /*
3450  * Intel i40e (XL710/X710) 10/20/40GbE NICs all have broken INTx masking,
3451  * DisINTx can be set but the interrupt status bit is non-functional.
3452  */
3453 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x1572, quirk_broken_intx_masking);
3454 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x1574, quirk_broken_intx_masking);
3455 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x1580, quirk_broken_intx_masking);
3456 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x1581, quirk_broken_intx_masking);
3457 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x1583, quirk_broken_intx_masking);
3458 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x1584, quirk_broken_intx_masking);
3459 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x1585, quirk_broken_intx_masking);
3460 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x1586, quirk_broken_intx_masking);
3461 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x1587, quirk_broken_intx_masking);
3462 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x1588, quirk_broken_intx_masking);
3463 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x1589, quirk_broken_intx_masking);
3464 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x158a, quirk_broken_intx_masking);
3465 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x158b, quirk_broken_intx_masking);
3466 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x37d0, quirk_broken_intx_masking);
3467 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x37d1, quirk_broken_intx_masking);
3468 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x37d2, quirk_broken_intx_masking);
3469
3470 static u16 mellanox_broken_intx_devs[] = {
3471         PCI_DEVICE_ID_MELLANOX_HERMON_SDR,
3472         PCI_DEVICE_ID_MELLANOX_HERMON_DDR,
3473         PCI_DEVICE_ID_MELLANOX_HERMON_QDR,
3474         PCI_DEVICE_ID_MELLANOX_HERMON_DDR_GEN2,
3475         PCI_DEVICE_ID_MELLANOX_HERMON_QDR_GEN2,
3476         PCI_DEVICE_ID_MELLANOX_HERMON_EN,
3477         PCI_DEVICE_ID_MELLANOX_HERMON_EN_GEN2,
3478         PCI_DEVICE_ID_MELLANOX_CONNECTX_EN,
3479         PCI_DEVICE_ID_MELLANOX_CONNECTX_EN_T_GEN2,
3480         PCI_DEVICE_ID_MELLANOX_CONNECTX_EN_GEN2,
3481         PCI_DEVICE_ID_MELLANOX_CONNECTX_EN_5_GEN2,
3482         PCI_DEVICE_ID_MELLANOX_CONNECTX2,
3483         PCI_DEVICE_ID_MELLANOX_CONNECTX3,
3484         PCI_DEVICE_ID_MELLANOX_CONNECTX3_PRO,
3485 };
3486
3487 #define CONNECTX_4_CURR_MAX_MINOR 99
3488 #define CONNECTX_4_INTX_SUPPORT_MINOR 14
3489
3490 /*
3491  * Check ConnectX-4/LX FW version to see if it supports legacy interrupts.
3492  * If so, don't mark it as broken.
3493  * FW minor > 99 means older FW version format and no INTx masking support.
3494  * FW minor < 14 means new FW version format and no INTx masking support.
3495  */
3496 static void mellanox_check_broken_intx_masking(struct pci_dev *pdev)
3497 {
3498         __be32 __iomem *fw_ver;
3499         u16 fw_major;
3500         u16 fw_minor;
3501         u16 fw_subminor;
3502         u32 fw_maj_min;
3503         u32 fw_sub_min;
3504         int i;
3505
3506         for (i = 0; i < ARRAY_SIZE(mellanox_broken_intx_devs); i++) {
3507                 if (pdev->device == mellanox_broken_intx_devs[i]) {
3508                         pdev->broken_intx_masking = 1;
3509                         return;
3510                 }
3511         }
3512
3513         /*
3514          * Getting here means Connect-IB cards and up. Connect-IB has no INTx
3515          * support so shouldn't be checked further
3516          */
3517         if (pdev->device == PCI_DEVICE_ID_MELLANOX_CONNECTIB)
3518                 return;
3519
3520         if (pdev->device != PCI_DEVICE_ID_MELLANOX_CONNECTX4 &&
3521             pdev->device != PCI_DEVICE_ID_MELLANOX_CONNECTX4_LX)
3522                 return;
3523
3524         /* For ConnectX-4 and ConnectX-4LX, need to check FW support */
3525         if (pci_enable_device_mem(pdev)) {
3526                 pci_warn(pdev, "Can't enable device memory\n");
3527                 return;
3528         }
3529
3530         fw_ver = ioremap(pci_resource_start(pdev, 0), 4);
3531         if (!fw_ver) {
3532                 pci_warn(pdev, "Can't map ConnectX-4 initialization segment\n");
3533                 goto out;
3534         }
3535
3536         /* Reading from resource space should be 32b aligned */
3537         fw_maj_min = ioread32be(fw_ver);
3538         fw_sub_min = ioread32be(fw_ver + 1);
3539         fw_major = fw_maj_min & 0xffff;
3540         fw_minor = fw_maj_min >> 16;
3541         fw_subminor = fw_sub_min & 0xffff;
3542         if (fw_minor > CONNECTX_4_CURR_MAX_MINOR ||
3543             fw_minor < CONNECTX_4_INTX_SUPPORT_MINOR) {
3544                 pci_warn(pdev, "ConnectX-4: FW %u.%u.%u doesn't support INTx masking, disabling. Please upgrade FW to %d.14.1100 and up for INTx support\n",
3545                          fw_major, fw_minor, fw_subminor, pdev->device ==
3546                          PCI_DEVICE_ID_MELLANOX_CONNECTX4 ? 12 : 14);
3547                 pdev->broken_intx_masking = 1;
3548         }
3549
3550         iounmap(fw_ver);
3551
3552 out:
3553         pci_disable_device(pdev);
3554 }
3555 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_MELLANOX, PCI_ANY_ID,
3556                         mellanox_check_broken_intx_masking);
3557
3558 static void quirk_no_bus_reset(struct pci_dev *dev)
3559 {
3560         dev->dev_flags |= PCI_DEV_FLAGS_NO_BUS_RESET;
3561 }
3562
3563 /*
3564  * Some NVIDIA GPU devices do not work with bus reset, SBR needs to be
3565  * prevented for those affected devices.
3566  */
3567 static void quirk_nvidia_no_bus_reset(struct pci_dev *dev)
3568 {
3569         if ((dev->device & 0xffc0) == 0x2340)
3570                 quirk_no_bus_reset(dev);
3571 }
3572 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_NVIDIA, PCI_ANY_ID,
3573                          quirk_nvidia_no_bus_reset);
3574
3575 /*
3576  * Some Atheros AR9xxx and QCA988x chips do not behave after a bus reset.
3577  * The device will throw a Link Down error on AER-capable systems and
3578  * regardless of AER, config space of the device is never accessible again
3579  * and typically causes the system to hang or reset when access is attempted.
3580  * https://lore.kernel.org/r/20140923210318.498dacbd@dualc.maya.org/
3581  */
3582 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_ATHEROS, 0x0030, quirk_no_bus_reset);
3583 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_ATHEROS, 0x0032, quirk_no_bus_reset);
3584 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_ATHEROS, 0x003c, quirk_no_bus_reset);
3585 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_ATHEROS, 0x0033, quirk_no_bus_reset);
3586 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_ATHEROS, 0x0034, quirk_no_bus_reset);
3587 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_ATHEROS, 0x003e, quirk_no_bus_reset);
3588
3589 /*
3590  * Root port on some Cavium CN8xxx chips do not successfully complete a bus
3591  * reset when used with certain child devices.  After the reset, config
3592  * accesses to the child may fail.
3593  */
3594 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_CAVIUM, 0xa100, quirk_no_bus_reset);
3595
3596 /*
3597  * Some TI KeyStone C667X devices do not support bus/hot reset.  The PCIESS
3598  * automatically disables LTSSM when Secondary Bus Reset is received and
3599  * the device stops working.  Prevent bus reset for these devices.  With
3600  * this change, the device can be assigned to VMs with VFIO, but it will
3601  * leak state between VMs.  Reference
3602  * https://e2e.ti.com/support/processors/f/791/t/954382
3603  */
3604 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_TI, 0xb005, quirk_no_bus_reset);
3605
3606 static void quirk_no_pm_reset(struct pci_dev *dev)
3607 {
3608         /*
3609          * We can't do a bus reset on root bus devices, but an ineffective
3610          * PM reset may be better than nothing.
3611          */
3612         if (!pci_is_root_bus(dev->bus))
3613                 dev->dev_flags |= PCI_DEV_FLAGS_NO_PM_RESET;
3614 }
3615
3616 /*
3617  * Some AMD/ATI GPUS (HD8570 - Oland) report that a D3hot->D0 transition
3618  * causes a reset (i.e., they advertise NoSoftRst-).  This transition seems
3619  * to have no effect on the device: it retains the framebuffer contents and
3620  * monitor sync.  Advertising this support makes other layers, like VFIO,
3621  * assume pci_reset_function() is viable for this device.  Mark it as
3622  * unavailable to skip it when testing reset methods.
3623  */
3624 DECLARE_PCI_FIXUP_CLASS_HEADER(PCI_VENDOR_ID_ATI, PCI_ANY_ID,
3625                                PCI_CLASS_DISPLAY_VGA, 8, quirk_no_pm_reset);
3626
3627 /*
3628  * Thunderbolt controllers with broken MSI hotplug signaling:
3629  * Entire 1st generation (Light Ridge, Eagle Ridge, Light Peak) and part
3630  * of the 2nd generation (Cactus Ridge 4C up to revision 1, Port Ridge).
3631  */
3632 static void quirk_thunderbolt_hotplug_msi(struct pci_dev *pdev)
3633 {
3634         if (pdev->is_hotplug_bridge &&
3635             (pdev->device != PCI_DEVICE_ID_INTEL_CACTUS_RIDGE_4C ||
3636              pdev->revision <= 1))
3637                 pdev->no_msi = 1;
3638 }
3639 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, PCI_DEVICE_ID_INTEL_LIGHT_RIDGE,
3640                         quirk_thunderbolt_hotplug_msi);
3641 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, PCI_DEVICE_ID_INTEL_EAGLE_RIDGE,
3642                         quirk_thunderbolt_hotplug_msi);
3643 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, PCI_DEVICE_ID_INTEL_LIGHT_PEAK,
3644                         quirk_thunderbolt_hotplug_msi);
3645 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, PCI_DEVICE_ID_INTEL_CACTUS_RIDGE_4C,
3646                         quirk_thunderbolt_hotplug_msi);
3647 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, PCI_DEVICE_ID_INTEL_PORT_RIDGE,
3648                         quirk_thunderbolt_hotplug_msi);
3649
3650 #ifdef CONFIG_ACPI
3651 /*
3652  * Apple: Shutdown Cactus Ridge Thunderbolt controller.
3653  *
3654  * On Apple hardware the Cactus Ridge Thunderbolt controller needs to be
3655  * shutdown before suspend. Otherwise the native host interface (NHI) will not
3656  * be present after resume if a device was plugged in before suspend.
3657  *
3658  * The Thunderbolt controller consists of a PCIe switch with downstream
3659  * bridges leading to the NHI and to the tunnel PCI bridges.
3660  *
3661  * This quirk cuts power to the whole chip. Therefore we have to apply it
3662  * during suspend_noirq of the upstream bridge.
3663  *
3664  * Power is automagically restored before resume. No action is needed.
3665  */
3666 static void quirk_apple_poweroff_thunderbolt(struct pci_dev *dev)
3667 {
3668         acpi_handle bridge, SXIO, SXFP, SXLV;
3669
3670         if (!x86_apple_machine)
3671                 return;
3672         if (pci_pcie_type(dev) != PCI_EXP_TYPE_UPSTREAM)
3673                 return;
3674
3675         /*
3676          * SXIO/SXFP/SXLF turns off power to the Thunderbolt controller.
3677          * We don't know how to turn it back on again, but firmware does,
3678          * so we can only use SXIO/SXFP/SXLF if we're suspending via
3679          * firmware.
3680          */
3681         if (!pm_suspend_via_firmware())
3682                 return;
3683
3684         bridge = ACPI_HANDLE(&dev->dev);
3685         if (!bridge)
3686                 return;
3687
3688         /*
3689          * SXIO and SXLV are present only on machines requiring this quirk.
3690          * Thunderbolt bridges in external devices might have the same
3691          * device ID as those on the host, but they will not have the
3692          * associated ACPI methods. This implicitly checks that we are at
3693          * the right bridge.
3694          */
3695         if (ACPI_FAILURE(acpi_get_handle(bridge, "DSB0.NHI0.SXIO", &SXIO))
3696             || ACPI_FAILURE(acpi_get_handle(bridge, "DSB0.NHI0.SXFP", &SXFP))
3697             || ACPI_FAILURE(acpi_get_handle(bridge, "DSB0.NHI0.SXLV", &SXLV)))
3698                 return;
3699         pci_info(dev, "quirk: cutting power to Thunderbolt controller...\n");
3700
3701         /* magic sequence */
3702         acpi_execute_simple_method(SXIO, NULL, 1);
3703         acpi_execute_simple_method(SXFP, NULL, 0);
3704         msleep(300);
3705         acpi_execute_simple_method(SXLV, NULL, 0);
3706         acpi_execute_simple_method(SXIO, NULL, 0);
3707         acpi_execute_simple_method(SXLV, NULL, 0);
3708 }
3709 DECLARE_PCI_FIXUP_SUSPEND_LATE(PCI_VENDOR_ID_INTEL,
3710                                PCI_DEVICE_ID_INTEL_CACTUS_RIDGE_4C,
3711                                quirk_apple_poweroff_thunderbolt);
3712 #endif
3713
3714 /*
3715  * Following are device-specific reset methods which can be used to
3716  * reset a single function if other methods (e.g. FLR, PM D0->D3) are
3717  * not available.
3718  */
3719 static int reset_intel_82599_sfp_virtfn(struct pci_dev *dev, int probe)
3720 {
3721         /*
3722          * http://www.intel.com/content/dam/doc/datasheet/82599-10-gbe-controller-datasheet.pdf
3723          *
3724          * The 82599 supports FLR on VFs, but FLR support is reported only
3725          * in the PF DEVCAP (sec 9.3.10.4), not in the VF DEVCAP (sec 9.5).
3726          * Thus we must call pcie_flr() directly without first checking if it is
3727          * supported.
3728          */
3729         if (!probe)
3730                 pcie_flr(dev);
3731         return 0;
3732 }
3733
3734 #define SOUTH_CHICKEN2          0xc2004
3735 #define PCH_PP_STATUS           0xc7200
3736 #define PCH_PP_CONTROL          0xc7204
3737 #define MSG_CTL                 0x45010
3738 #define NSDE_PWR_STATE          0xd0100
3739 #define IGD_OPERATION_TIMEOUT   10000     /* set timeout 10 seconds */
3740
3741 static int reset_ivb_igd(struct pci_dev *dev, int probe)
3742 {
3743         void __iomem *mmio_base;
3744         unsigned long timeout;
3745         u32 val;
3746
3747         if (probe)
3748                 return 0;
3749
3750         mmio_base = pci_iomap(dev, 0, 0);
3751         if (!mmio_base)
3752                 return -ENOMEM;
3753
3754         iowrite32(0x00000002, mmio_base + MSG_CTL);
3755
3756         /*
3757          * Clobbering SOUTH_CHICKEN2 register is fine only if the next
3758          * driver loaded sets the right bits. However, this's a reset and
3759          * the bits have been set by i915 previously, so we clobber
3760          * SOUTH_CHICKEN2 register directly here.
3761          */
3762         iowrite32(0x00000005, mmio_base + SOUTH_CHICKEN2);
3763
3764         val = ioread32(mmio_base + PCH_PP_CONTROL) & 0xfffffffe;
3765         iowrite32(val, mmio_base + PCH_PP_CONTROL);
3766
3767         timeout = jiffies + msecs_to_jiffies(IGD_OPERATION_TIMEOUT);
3768         do {
3769                 val = ioread32(mmio_base + PCH_PP_STATUS);
3770                 if ((val & 0xb0000000) == 0)
3771                         goto reset_complete;
3772                 msleep(10);
3773         } while (time_before(jiffies, timeout));
3774         pci_warn(dev, "timeout during reset\n");
3775
3776 reset_complete:
3777         iowrite32(0x00000002, mmio_base + NSDE_PWR_STATE);
3778
3779         pci_iounmap(dev, mmio_base);
3780         return 0;
3781 }
3782
3783 /* Device-specific reset method for Chelsio T4-based adapters */
3784 static int reset_chelsio_generic_dev(struct pci_dev *dev, int probe)
3785 {
3786         u16 old_command;
3787         u16 msix_flags;
3788
3789         /*
3790          * If this isn't a Chelsio T4-based device, return -ENOTTY indicating
3791          * that we have no device-specific reset method.
3792          */
3793         if ((dev->device & 0xf000) != 0x4000)
3794                 return -ENOTTY;
3795
3796         /*
3797          * If this is the "probe" phase, return 0 indicating that we can
3798          * reset this device.
3799          */
3800         if (probe)
3801                 return 0;
3802
3803         /*
3804          * T4 can wedge if there are DMAs in flight within the chip and Bus
3805          * Master has been disabled.  We need to have it on till the Function
3806          * Level Reset completes.  (BUS_MASTER is disabled in
3807          * pci_reset_function()).
3808          */
3809         pci_read_config_word(dev, PCI_COMMAND, &old_command);
3810         pci_write_config_word(dev, PCI_COMMAND,
3811                               old_command | PCI_COMMAND_MASTER);
3812
3813         /*
3814          * Perform the actual device function reset, saving and restoring
3815          * configuration information around the reset.
3816          */
3817         pci_save_state(dev);
3818
3819         /*
3820          * T4 also suffers a Head-Of-Line blocking problem if MSI-X interrupts
3821          * are disabled when an MSI-X interrupt message needs to be delivered.
3822          * So we briefly re-enable MSI-X interrupts for the duration of the
3823          * FLR.  The pci_restore_state() below will restore the original
3824          * MSI-X state.
3825          */
3826         pci_read_config_word(dev, dev->msix_cap+PCI_MSIX_FLAGS, &msix_flags);
3827         if ((msix_flags & PCI_MSIX_FLAGS_ENABLE) == 0)
3828                 pci_write_config_word(dev, dev->msix_cap+PCI_MSIX_FLAGS,
3829                                       msix_flags |
3830                                       PCI_MSIX_FLAGS_ENABLE |
3831                                       PCI_MSIX_FLAGS_MASKALL);
3832
3833         pcie_flr(dev);
3834
3835         /*
3836          * Restore the configuration information (BAR values, etc.) including
3837          * the original PCI Configuration Space Command word, and return
3838          * success.
3839          */
3840         pci_restore_state(dev);
3841         pci_write_config_word(dev, PCI_COMMAND, old_command);
3842         return 0;
3843 }
3844
3845 #define PCI_DEVICE_ID_INTEL_82599_SFP_VF   0x10ed
3846 #define PCI_DEVICE_ID_INTEL_IVB_M_VGA      0x0156
3847 #define PCI_DEVICE_ID_INTEL_IVB_M2_VGA     0x0166
3848
3849 /*
3850  * The Samsung SM961/PM961 controller can sometimes enter a fatal state after
3851  * FLR where config space reads from the device return -1.  We seem to be
3852  * able to avoid this condition if we disable the NVMe controller prior to
3853  * FLR.  This quirk is generic for any NVMe class device requiring similar
3854  * assistance to quiesce the device prior to FLR.
3855  *
3856  * NVMe specification: https://nvmexpress.org/resources/specifications/
3857  * Revision 1.0e:
3858  *    Chapter 2: Required and optional PCI config registers
3859  *    Chapter 3: NVMe control registers
3860  *    Chapter 7.3: Reset behavior
3861  */
3862 static int nvme_disable_and_flr(struct pci_dev *dev, int probe)
3863 {
3864         void __iomem *bar;
3865         u16 cmd;
3866         u32 cfg;
3867
3868         if (dev->class != PCI_CLASS_STORAGE_EXPRESS ||
3869             !pcie_has_flr(dev) || !pci_resource_start(dev, 0))
3870                 return -ENOTTY;
3871
3872         if (probe)
3873                 return 0;
3874
3875         bar = pci_iomap(dev, 0, NVME_REG_CC + sizeof(cfg));
3876         if (!bar)
3877                 return -ENOTTY;
3878
3879         pci_read_config_word(dev, PCI_COMMAND, &cmd);
3880         pci_write_config_word(dev, PCI_COMMAND, cmd | PCI_COMMAND_MEMORY);
3881
3882         cfg = readl(bar + NVME_REG_CC);
3883
3884         /* Disable controller if enabled */
3885         if (cfg & NVME_CC_ENABLE) {
3886                 u32 cap = readl(bar + NVME_REG_CAP);
3887                 unsigned long timeout;
3888
3889                 /*
3890                  * Per nvme_disable_ctrl() skip shutdown notification as it
3891                  * could complete commands to the admin queue.  We only intend
3892                  * to quiesce the device before reset.
3893                  */
3894                 cfg &= ~(NVME_CC_SHN_MASK | NVME_CC_ENABLE);
3895
3896                 writel(cfg, bar + NVME_REG_CC);
3897
3898                 /*
3899                  * Some controllers require an additional delay here, see
3900                  * NVME_QUIRK_DELAY_BEFORE_CHK_RDY.  None of those are yet
3901                  * supported by this quirk.
3902                  */
3903
3904                 /* Cap register provides max timeout in 500ms increments */
3905                 timeout = ((NVME_CAP_TIMEOUT(cap) + 1) * HZ / 2) + jiffies;
3906
3907                 for (;;) {
3908                         u32 status = readl(bar + NVME_REG_CSTS);
3909
3910                         /* Ready status becomes zero on disable complete */
3911                         if (!(status & NVME_CSTS_RDY))
3912                                 break;
3913
3914                         msleep(100);
3915
3916                         if (time_after(jiffies, timeout)) {
3917                                 pci_warn(dev, "Timeout waiting for NVMe ready status to clear after disable\n");
3918                                 break;
3919                         }
3920                 }
3921         }
3922
3923         pci_iounmap(dev, bar);
3924
3925         pcie_flr(dev);
3926
3927         return 0;
3928 }
3929
3930 /*
3931  * Intel DC P3700 NVMe controller will timeout waiting for ready status
3932  * to change after NVMe enable if the driver starts interacting with the
3933  * device too soon after FLR.  A 250ms delay after FLR has heuristically
3934  * proven to produce reliably working results for device assignment cases.
3935  */
3936 static int delay_250ms_after_flr(struct pci_dev *dev, int probe)
3937 {
3938         if (!pcie_has_flr(dev))
3939                 return -ENOTTY;
3940
3941         if (probe)
3942                 return 0;
3943
3944         pcie_flr(dev);
3945
3946         msleep(250);
3947
3948         return 0;
3949 }
3950
3951 #define PCI_DEVICE_ID_HINIC_VF      0x375E
3952 #define HINIC_VF_FLR_TYPE           0x1000
3953 #define HINIC_VF_FLR_CAP_BIT        (1UL << 30)
3954 #define HINIC_VF_OP                 0xE80
3955 #define HINIC_VF_FLR_PROC_BIT       (1UL << 18)
3956 #define HINIC_OPERATION_TIMEOUT     15000       /* 15 seconds */
3957
3958 /* Device-specific reset method for Huawei Intelligent NIC virtual functions */
3959 static int reset_hinic_vf_dev(struct pci_dev *pdev, int probe)
3960 {
3961         unsigned long timeout;
3962         void __iomem *bar;
3963         u32 val;
3964
3965         if (probe)
3966                 return 0;
3967
3968         bar = pci_iomap(pdev, 0, 0);
3969         if (!bar)
3970                 return -ENOTTY;
3971
3972         /* Get and check firmware capabilities */
3973         val = ioread32be(bar + HINIC_VF_FLR_TYPE);
3974         if (!(val & HINIC_VF_FLR_CAP_BIT)) {
3975                 pci_iounmap(pdev, bar);
3976                 return -ENOTTY;
3977         }
3978
3979         /* Set HINIC_VF_FLR_PROC_BIT for the start of FLR */
3980         val = ioread32be(bar + HINIC_VF_OP);
3981         val = val | HINIC_VF_FLR_PROC_BIT;
3982         iowrite32be(val, bar + HINIC_VF_OP);
3983
3984         pcie_flr(pdev);
3985
3986         /*
3987          * The device must recapture its Bus and Device Numbers after FLR
3988          * in order generate Completions.  Issue a config write to let the
3989          * device capture this information.
3990          */
3991         pci_write_config_word(pdev, PCI_VENDOR_ID, 0);
3992
3993         /* Firmware clears HINIC_VF_FLR_PROC_BIT when reset is complete */
3994         timeout = jiffies + msecs_to_jiffies(HINIC_OPERATION_TIMEOUT);
3995         do {
3996                 val = ioread32be(bar + HINIC_VF_OP);
3997                 if (!(val & HINIC_VF_FLR_PROC_BIT))
3998                         goto reset_complete;
3999                 msleep(20);
4000         } while (time_before(jiffies, timeout));
4001
4002         val = ioread32be(bar + HINIC_VF_OP);
4003         if (!(val & HINIC_VF_FLR_PROC_BIT))
4004                 goto reset_complete;
4005
4006         pci_warn(pdev, "Reset dev timeout, FLR ack reg: %#010x\n", val);
4007
4008 reset_complete:
4009         pci_iounmap(pdev, bar);
4010
4011         return 0;
4012 }
4013
4014 static const struct pci_dev_reset_methods pci_dev_reset_methods[] = {
4015         { PCI_VENDOR_ID_INTEL, PCI_DEVICE_ID_INTEL_82599_SFP_VF,
4016                  reset_intel_82599_sfp_virtfn },
4017         { PCI_VENDOR_ID_INTEL, PCI_DEVICE_ID_INTEL_IVB_M_VGA,
4018                 reset_ivb_igd },
4019         { PCI_VENDOR_ID_INTEL, PCI_DEVICE_ID_INTEL_IVB_M2_VGA,
4020                 reset_ivb_igd },
4021         { PCI_VENDOR_ID_SAMSUNG, 0xa804, nvme_disable_and_flr },
4022         { PCI_VENDOR_ID_INTEL, 0x0953, delay_250ms_after_flr },
4023         { PCI_VENDOR_ID_CHELSIO, PCI_ANY_ID,
4024                 reset_chelsio_generic_dev },
4025         { PCI_VENDOR_ID_HUAWEI, PCI_DEVICE_ID_HINIC_VF,
4026                 reset_hinic_vf_dev },
4027         { 0 }
4028 };
4029
4030 /*
4031  * These device-specific reset methods are here rather than in a driver
4032  * because when a host assigns a device to a guest VM, the host may need
4033  * to reset the device but probably doesn't have a driver for it.
4034  */
4035 int pci_dev_specific_reset(struct pci_dev *dev, int probe)
4036 {
4037         const struct pci_dev_reset_methods *i;
4038
4039         for (i = pci_dev_reset_methods; i->reset; i++) {
4040                 if ((i->vendor == dev->vendor ||
4041                      i->vendor == (u16)PCI_ANY_ID) &&
4042                     (i->device == dev->device ||
4043                      i->device == (u16)PCI_ANY_ID))
4044                         return i->reset(dev, probe);
4045         }
4046
4047         return -ENOTTY;
4048 }
4049
4050 static void quirk_dma_func0_alias(struct pci_dev *dev)
4051 {
4052         if (PCI_FUNC(dev->devfn) != 0)
4053                 pci_add_dma_alias(dev, PCI_DEVFN(PCI_SLOT(dev->devfn), 0), 1);
4054 }
4055
4056 /*
4057  * https://bugzilla.redhat.com/show_bug.cgi?id=605888
4058  *
4059  * Some Ricoh devices use function 0 as the PCIe requester ID for DMA.
4060  */
4061 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_RICOH, 0xe832, quirk_dma_func0_alias);
4062 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_RICOH, 0xe476, quirk_dma_func0_alias);
4063
4064 static void quirk_dma_func1_alias(struct pci_dev *dev)
4065 {
4066         if (PCI_FUNC(dev->devfn) != 1)
4067                 pci_add_dma_alias(dev, PCI_DEVFN(PCI_SLOT(dev->devfn), 1), 1);
4068 }
4069
4070 /*
4071  * Marvell 88SE9123 uses function 1 as the requester ID for DMA.  In some
4072  * SKUs function 1 is present and is a legacy IDE controller, in other
4073  * SKUs this function is not present, making this a ghost requester.
4074  * https://bugzilla.kernel.org/show_bug.cgi?id=42679
4075  */
4076 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_MARVELL_EXT, 0x9120,
4077                          quirk_dma_func1_alias);
4078 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_MARVELL_EXT, 0x9123,
4079                          quirk_dma_func1_alias);
4080 /* https://bugzilla.kernel.org/show_bug.cgi?id=42679#c136 */
4081 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_MARVELL_EXT, 0x9125,
4082                          quirk_dma_func1_alias);
4083 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_MARVELL_EXT, 0x9128,
4084                          quirk_dma_func1_alias);
4085 /* https://bugzilla.kernel.org/show_bug.cgi?id=42679#c14 */
4086 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_MARVELL_EXT, 0x9130,
4087                          quirk_dma_func1_alias);
4088 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_MARVELL_EXT, 0x9170,
4089                          quirk_dma_func1_alias);
4090 /* https://bugzilla.kernel.org/show_bug.cgi?id=42679#c47 + c57 */
4091 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_MARVELL_EXT, 0x9172,
4092                          quirk_dma_func1_alias);
4093 /* https://bugzilla.kernel.org/show_bug.cgi?id=42679#c59 */
4094 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_MARVELL_EXT, 0x917a,
4095                          quirk_dma_func1_alias);
4096 /* https://bugzilla.kernel.org/show_bug.cgi?id=42679#c78 */
4097 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_MARVELL_EXT, 0x9182,
4098                          quirk_dma_func1_alias);
4099 /* https://bugzilla.kernel.org/show_bug.cgi?id=42679#c134 */
4100 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_MARVELL_EXT, 0x9183,
4101                          quirk_dma_func1_alias);
4102 /* https://bugzilla.kernel.org/show_bug.cgi?id=42679#c46 */
4103 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_MARVELL_EXT, 0x91a0,
4104                          quirk_dma_func1_alias);
4105 /* https://bugzilla.kernel.org/show_bug.cgi?id=42679#c135 */
4106 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_MARVELL_EXT, 0x9215,
4107                          quirk_dma_func1_alias);
4108 /* https://bugzilla.kernel.org/show_bug.cgi?id=42679#c127 */
4109 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_MARVELL_EXT, 0x9220,
4110                          quirk_dma_func1_alias);
4111 /* https://bugzilla.kernel.org/show_bug.cgi?id=42679#c49 */
4112 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_MARVELL_EXT, 0x9230,
4113                          quirk_dma_func1_alias);
4114 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_TTI, 0x0642,
4115                          quirk_dma_func1_alias);
4116 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_TTI, 0x0645,
4117                          quirk_dma_func1_alias);
4118 /* https://bugs.gentoo.org/show_bug.cgi?id=497630 */
4119 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_JMICRON,
4120                          PCI_DEVICE_ID_JMICRON_JMB388_ESD,
4121                          quirk_dma_func1_alias);
4122 /* https://bugzilla.kernel.org/show_bug.cgi?id=42679#c117 */
4123 DECLARE_PCI_FIXUP_HEADER(0x1c28, /* Lite-On */
4124                          0x0122, /* Plextor M6E (Marvell 88SS9183)*/
4125                          quirk_dma_func1_alias);
4126
4127 /*
4128  * Some devices DMA with the wrong devfn, not just the wrong function.
4129  * quirk_fixed_dma_alias() uses this table to create fixed aliases, where
4130  * the alias is "fixed" and independent of the device devfn.
4131  *
4132  * For example, the Adaptec 3405 is a PCIe card with an Intel 80333 I/O
4133  * processor.  To software, this appears as a PCIe-to-PCI/X bridge with a
4134  * single device on the secondary bus.  In reality, the single exposed
4135  * device at 0e.0 is the Address Translation Unit (ATU) of the controller
4136  * that provides a bridge to the internal bus of the I/O processor.  The
4137  * controller supports private devices, which can be hidden from PCI config
4138  * space.  In the case of the Adaptec 3405, a private device at 01.0
4139  * appears to be the DMA engine, which therefore needs to become a DMA
4140  * alias for the device.
4141  */
4142 static const struct pci_device_id fixed_dma_alias_tbl[] = {
4143         { PCI_DEVICE_SUB(PCI_VENDOR_ID_ADAPTEC2, 0x0285,
4144                          PCI_VENDOR_ID_ADAPTEC2, 0x02bb), /* Adaptec 3405 */
4145           .driver_data = PCI_DEVFN(1, 0) },
4146         { PCI_DEVICE_SUB(PCI_VENDOR_ID_ADAPTEC2, 0x0285,
4147                          PCI_VENDOR_ID_ADAPTEC2, 0x02bc), /* Adaptec 3805 */
4148           .driver_data = PCI_DEVFN(1, 0) },
4149         { 0 }
4150 };
4151
4152 static void quirk_fixed_dma_alias(struct pci_dev *dev)
4153 {
4154         const struct pci_device_id *id;
4155
4156         id = pci_match_id(fixed_dma_alias_tbl, dev);
4157         if (id)
4158                 pci_add_dma_alias(dev, id->driver_data, 1);
4159 }
4160 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_ADAPTEC2, 0x0285, quirk_fixed_dma_alias);
4161
4162 /*
4163  * A few PCIe-to-PCI bridges fail to expose a PCIe capability, resulting in
4164  * using the wrong DMA alias for the device.  Some of these devices can be
4165  * used as either forward or reverse bridges, so we need to test whether the
4166  * device is operating in the correct mode.  We could probably apply this
4167  * quirk to PCI_ANY_ID, but for now we'll just use known offenders.  The test
4168  * is for a non-root, non-PCIe bridge where the upstream device is PCIe and
4169  * is not a PCIe-to-PCI bridge, then @pdev is actually a PCIe-to-PCI bridge.
4170  */
4171 static void quirk_use_pcie_bridge_dma_alias(struct pci_dev *pdev)
4172 {
4173         if (!pci_is_root_bus(pdev->bus) &&
4174             pdev->hdr_type == PCI_HEADER_TYPE_BRIDGE &&
4175             !pci_is_pcie(pdev) && pci_is_pcie(pdev->bus->self) &&
4176             pci_pcie_type(pdev->bus->self) != PCI_EXP_TYPE_PCI_BRIDGE)
4177                 pdev->dev_flags |= PCI_DEV_FLAG_PCIE_BRIDGE_ALIAS;
4178 }
4179 /* ASM1083/1085, https://bugzilla.kernel.org/show_bug.cgi?id=44881#c46 */
4180 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_ASMEDIA, 0x1080,
4181                          quirk_use_pcie_bridge_dma_alias);
4182 /* Tundra 8113, https://bugzilla.kernel.org/show_bug.cgi?id=44881#c43 */
4183 DECLARE_PCI_FIXUP_HEADER(0x10e3, 0x8113, quirk_use_pcie_bridge_dma_alias);
4184 /* ITE 8892, https://bugzilla.kernel.org/show_bug.cgi?id=73551 */
4185 DECLARE_PCI_FIXUP_HEADER(0x1283, 0x8892, quirk_use_pcie_bridge_dma_alias);
4186 /* ITE 8893 has the same problem as the 8892 */
4187 DECLARE_PCI_FIXUP_HEADER(0x1283, 0x8893, quirk_use_pcie_bridge_dma_alias);
4188 /* Intel 82801, https://bugzilla.kernel.org/show_bug.cgi?id=44881#c49 */
4189 DECLARE_PCI_FIXUP_HEADER(0x8086, 0x244e, quirk_use_pcie_bridge_dma_alias);
4190
4191 /*
4192  * MIC x200 NTB forwards PCIe traffic using multiple alien RIDs. They have to
4193  * be added as aliases to the DMA device in order to allow buffer access
4194  * when IOMMU is enabled. Following devfns have to match RIT-LUT table
4195  * programmed in the EEPROM.
4196  */
4197 static void quirk_mic_x200_dma_alias(struct pci_dev *pdev)
4198 {
4199         pci_add_dma_alias(pdev, PCI_DEVFN(0x10, 0x0), 1);
4200         pci_add_dma_alias(pdev, PCI_DEVFN(0x11, 0x0), 1);
4201         pci_add_dma_alias(pdev, PCI_DEVFN(0x12, 0x3), 1);
4202 }
4203 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x2260, quirk_mic_x200_dma_alias);
4204 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x2264, quirk_mic_x200_dma_alias);
4205
4206 /*
4207  * Intel Visual Compute Accelerator (VCA) is a family of PCIe add-in devices
4208  * exposing computational units via Non Transparent Bridges (NTB, PEX 87xx).
4209  *
4210  * Similarly to MIC x200, we need to add DMA aliases to allow buffer access
4211  * when IOMMU is enabled.  These aliases allow computational unit access to
4212  * host memory.  These aliases mark the whole VCA device as one IOMMU
4213  * group.
4214  *
4215  * All possible slot numbers (0x20) are used, since we are unable to tell
4216  * what slot is used on other side.  This quirk is intended for both host
4217  * and computational unit sides.  The VCA devices have up to five functions
4218  * (four for DMA channels and one additional).
4219  */
4220 static void quirk_pex_vca_alias(struct pci_dev *pdev)
4221 {
4222         const unsigned int num_pci_slots = 0x20;
4223         unsigned int slot;
4224
4225         for (slot = 0; slot < num_pci_slots; slot++)
4226                 pci_add_dma_alias(pdev, PCI_DEVFN(slot, 0x0), 5);
4227 }
4228 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x2954, quirk_pex_vca_alias);
4229 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x2955, quirk_pex_vca_alias);
4230 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x2956, quirk_pex_vca_alias);
4231 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x2958, quirk_pex_vca_alias);
4232 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x2959, quirk_pex_vca_alias);
4233 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x295A, quirk_pex_vca_alias);
4234
4235 /*
4236  * The IOMMU and interrupt controller on Broadcom Vulcan/Cavium ThunderX2 are
4237  * associated not at the root bus, but at a bridge below. This quirk avoids
4238  * generating invalid DMA aliases.
4239  */
4240 static void quirk_bridge_cavm_thrx2_pcie_root(struct pci_dev *pdev)
4241 {
4242         pdev->dev_flags |= PCI_DEV_FLAGS_BRIDGE_XLATE_ROOT;
4243 }
4244 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_BROADCOM, 0x9000,
4245                                 quirk_bridge_cavm_thrx2_pcie_root);
4246 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_BROADCOM, 0x9084,
4247                                 quirk_bridge_cavm_thrx2_pcie_root);
4248
4249 /*
4250  * Intersil/Techwell TW686[4589]-based video capture cards have an empty (zero)
4251  * class code.  Fix it.
4252  */
4253 static void quirk_tw686x_class(struct pci_dev *pdev)
4254 {
4255         u32 class = pdev->class;
4256
4257         /* Use "Multimedia controller" class */
4258         pdev->class = (PCI_CLASS_MULTIMEDIA_OTHER << 8) | 0x01;
4259         pci_info(pdev, "TW686x PCI class overridden (%#08x -> %#08x)\n",
4260                  class, pdev->class);
4261 }
4262 DECLARE_PCI_FIXUP_CLASS_EARLY(0x1797, 0x6864, PCI_CLASS_NOT_DEFINED, 8,
4263                               quirk_tw686x_class);
4264 DECLARE_PCI_FIXUP_CLASS_EARLY(0x1797, 0x6865, PCI_CLASS_NOT_DEFINED, 8,
4265                               quirk_tw686x_class);
4266 DECLARE_PCI_FIXUP_CLASS_EARLY(0x1797, 0x6868, PCI_CLASS_NOT_DEFINED, 8,
4267                               quirk_tw686x_class);
4268 DECLARE_PCI_FIXUP_CLASS_EARLY(0x1797, 0x6869, PCI_CLASS_NOT_DEFINED, 8,
4269                               quirk_tw686x_class);
4270
4271 /*
4272  * Some devices have problems with Transaction Layer Packets with the Relaxed
4273  * Ordering Attribute set.  Such devices should mark themselves and other
4274  * device drivers should check before sending TLPs with RO set.
4275  */
4276 static void quirk_relaxedordering_disable(struct pci_dev *dev)
4277 {
4278         dev->dev_flags |= PCI_DEV_FLAGS_NO_RELAXED_ORDERING;
4279         pci_info(dev, "Disable Relaxed Ordering Attributes to avoid PCIe Completion erratum\n");
4280 }
4281
4282 /*
4283  * Intel Xeon processors based on Broadwell/Haswell microarchitecture Root
4284  * Complex have a Flow Control Credit issue which can cause performance
4285  * problems with Upstream Transaction Layer Packets with Relaxed Ordering set.
4286  */
4287 DECLARE_PCI_FIXUP_CLASS_EARLY(PCI_VENDOR_ID_INTEL, 0x6f01, PCI_CLASS_NOT_DEFINED, 8,
4288                               quirk_relaxedordering_disable);
4289 DECLARE_PCI_FIXUP_CLASS_EARLY(PCI_VENDOR_ID_INTEL, 0x6f02, PCI_CLASS_NOT_DEFINED, 8,
4290                               quirk_relaxedordering_disable);
4291 DECLARE_PCI_FIXUP_CLASS_EARLY(PCI_VENDOR_ID_INTEL, 0x6f03, PCI_CLASS_NOT_DEFINED, 8,
4292                               quirk_relaxedordering_disable);
4293 DECLARE_PCI_FIXUP_CLASS_EARLY(PCI_VENDOR_ID_INTEL, 0x6f04, PCI_CLASS_NOT_DEFINED, 8,
4294                               quirk_relaxedordering_disable);
4295 DECLARE_PCI_FIXUP_CLASS_EARLY(PCI_VENDOR_ID_INTEL, 0x6f05, PCI_CLASS_NOT_DEFINED, 8,
4296                               quirk_relaxedordering_disable);
4297 DECLARE_PCI_FIXUP_CLASS_EARLY(PCI_VENDOR_ID_INTEL, 0x6f06, PCI_CLASS_NOT_DEFINED, 8,
4298                               quirk_relaxedordering_disable);
4299 DECLARE_PCI_FIXUP_CLASS_EARLY(PCI_VENDOR_ID_INTEL, 0x6f07, PCI_CLASS_NOT_DEFINED, 8,
4300                               quirk_relaxedordering_disable);
4301 DECLARE_PCI_FIXUP_CLASS_EARLY(PCI_VENDOR_ID_INTEL, 0x6f08, PCI_CLASS_NOT_DEFINED, 8,
4302                               quirk_relaxedordering_disable);
4303 DECLARE_PCI_FIXUP_CLASS_EARLY(PCI_VENDOR_ID_INTEL, 0x6f09, PCI_CLASS_NOT_DEFINED, 8,
4304                               quirk_relaxedordering_disable);
4305 DECLARE_PCI_FIXUP_CLASS_EARLY(PCI_VENDOR_ID_INTEL, 0x6f0a, PCI_CLASS_NOT_DEFINED, 8,
4306                               quirk_relaxedordering_disable);
4307 DECLARE_PCI_FIXUP_CLASS_EARLY(PCI_VENDOR_ID_INTEL, 0x6f0b, PCI_CLASS_NOT_DEFINED, 8,
4308                               quirk_relaxedordering_disable);
4309 DECLARE_PCI_FIXUP_CLASS_EARLY(PCI_VENDOR_ID_INTEL, 0x6f0c, PCI_CLASS_NOT_DEFINED, 8,
4310                               quirk_relaxedordering_disable);
4311 DECLARE_PCI_FIXUP_CLASS_EARLY(PCI_VENDOR_ID_INTEL, 0x6f0d, PCI_CLASS_NOT_DEFINED, 8,
4312                               quirk_relaxedordering_disable);
4313 DECLARE_PCI_FIXUP_CLASS_EARLY(PCI_VENDOR_ID_INTEL, 0x6f0e, PCI_CLASS_NOT_DEFINED, 8,
4314                               quirk_relaxedordering_disable);
4315 DECLARE_PCI_FIXUP_CLASS_EARLY(PCI_VENDOR_ID_INTEL, 0x2f01, PCI_CLASS_NOT_DEFINED, 8,
4316                               quirk_relaxedordering_disable);
4317 DECLARE_PCI_FIXUP_CLASS_EARLY(PCI_VENDOR_ID_INTEL, 0x2f02, PCI_CLASS_NOT_DEFINED, 8,
4318                               quirk_relaxedordering_disable);
4319 DECLARE_PCI_FIXUP_CLASS_EARLY(PCI_VENDOR_ID_INTEL, 0x2f03, PCI_CLASS_NOT_DEFINED, 8,
4320                               quirk_relaxedordering_disable);
4321 DECLARE_PCI_FIXUP_CLASS_EARLY(PCI_VENDOR_ID_INTEL, 0x2f04, PCI_CLASS_NOT_DEFINED, 8,
4322                               quirk_relaxedordering_disable);
4323 DECLARE_PCI_FIXUP_CLASS_EARLY(PCI_VENDOR_ID_INTEL, 0x2f05, PCI_CLASS_NOT_DEFINED, 8,
4324                               quirk_relaxedordering_disable);
4325 DECLARE_PCI_FIXUP_CLASS_EARLY(PCI_VENDOR_ID_INTEL, 0x2f06, PCI_CLASS_NOT_DEFINED, 8,
4326                               quirk_relaxedordering_disable);
4327 DECLARE_PCI_FIXUP_CLASS_EARLY(PCI_VENDOR_ID_INTEL, 0x2f07, PCI_CLASS_NOT_DEFINED, 8,
4328                               quirk_relaxedordering_disable);
4329 DECLARE_PCI_FIXUP_CLASS_EARLY(PCI_VENDOR_ID_INTEL, 0x2f08, PCI_CLASS_NOT_DEFINED, 8,
4330                               quirk_relaxedordering_disable);
4331 DECLARE_PCI_FIXUP_CLASS_EARLY(PCI_VENDOR_ID_INTEL, 0x2f09, PCI_CLASS_NOT_DEFINED, 8,
4332                               quirk_relaxedordering_disable);
4333 DECLARE_PCI_FIXUP_CLASS_EARLY(PCI_VENDOR_ID_INTEL, 0x2f0a, PCI_CLASS_NOT_DEFINED, 8,
4334                               quirk_relaxedordering_disable);
4335 DECLARE_PCI_FIXUP_CLASS_EARLY(PCI_VENDOR_ID_INTEL, 0x2f0b, PCI_CLASS_NOT_DEFINED, 8,
4336                               quirk_relaxedordering_disable);
4337 DECLARE_PCI_FIXUP_CLASS_EARLY(PCI_VENDOR_ID_INTEL, 0x2f0c, PCI_CLASS_NOT_DEFINED, 8,
4338                               quirk_relaxedordering_disable);
4339 DECLARE_PCI_FIXUP_CLASS_EARLY(PCI_VENDOR_ID_INTEL, 0x2f0d, PCI_CLASS_NOT_DEFINED, 8,
4340                               quirk_relaxedordering_disable);
4341 DECLARE_PCI_FIXUP_CLASS_EARLY(PCI_VENDOR_ID_INTEL, 0x2f0e, PCI_CLASS_NOT_DEFINED, 8,
4342                               quirk_relaxedordering_disable);
4343
4344 /*
4345  * The AMD ARM A1100 (aka "SEATTLE") SoC has a bug in its PCIe Root Complex
4346  * where Upstream Transaction Layer Packets with the Relaxed Ordering
4347  * Attribute clear are allowed to bypass earlier TLPs with Relaxed Ordering
4348  * set.  This is a violation of the PCIe 3.0 Transaction Ordering Rules
4349  * outlined in Section 2.4.1 (PCI Express(r) Base Specification Revision 3.0
4350  * November 10, 2010).  As a result, on this platform we can't use Relaxed
4351  * Ordering for Upstream TLPs.
4352  */
4353 DECLARE_PCI_FIXUP_CLASS_EARLY(PCI_VENDOR_ID_AMD, 0x1a00, PCI_CLASS_NOT_DEFINED, 8,
4354                               quirk_relaxedordering_disable);
4355 DECLARE_PCI_FIXUP_CLASS_EARLY(PCI_VENDOR_ID_AMD, 0x1a01, PCI_CLASS_NOT_DEFINED, 8,
4356                               quirk_relaxedordering_disable);
4357 DECLARE_PCI_FIXUP_CLASS_EARLY(PCI_VENDOR_ID_AMD, 0x1a02, PCI_CLASS_NOT_DEFINED, 8,
4358                               quirk_relaxedordering_disable);
4359
4360 /*
4361  * Per PCIe r3.0, sec 2.2.9, "Completion headers must supply the same
4362  * values for the Attribute as were supplied in the header of the
4363  * corresponding Request, except as explicitly allowed when IDO is used."
4364  *
4365  * If a non-compliant device generates a completion with a different
4366  * attribute than the request, the receiver may accept it (which itself
4367  * seems non-compliant based on sec 2.3.2), or it may handle it as a
4368  * Malformed TLP or an Unexpected Completion, which will probably lead to a
4369  * device access timeout.
4370  *
4371  * If the non-compliant device generates completions with zero attributes
4372  * (instead of copying the attributes from the request), we can work around
4373  * this by disabling the "Relaxed Ordering" and "No Snoop" attributes in
4374  * upstream devices so they always generate requests with zero attributes.
4375  *
4376  * This affects other devices under the same Root Port, but since these
4377  * attributes are performance hints, there should be no functional problem.
4378  *
4379  * Note that Configuration Space accesses are never supposed to have TLP
4380  * Attributes, so we're safe waiting till after any Configuration Space
4381  * accesses to do the Root Port fixup.
4382  */
4383 static void quirk_disable_root_port_attributes(struct pci_dev *pdev)
4384 {
4385         struct pci_dev *root_port = pcie_find_root_port(pdev);
4386
4387         if (!root_port) {
4388                 pci_warn(pdev, "PCIe Completion erratum may cause device errors\n");
4389                 return;
4390         }
4391
4392         pci_info(root_port, "Disabling No Snoop/Relaxed Ordering Attributes to avoid PCIe Completion erratum in %s\n",
4393                  dev_name(&pdev->dev));
4394         pcie_capability_clear_and_set_word(root_port, PCI_EXP_DEVCTL,
4395                                            PCI_EXP_DEVCTL_RELAX_EN |
4396                                            PCI_EXP_DEVCTL_NOSNOOP_EN, 0);
4397 }
4398
4399 /*
4400  * The Chelsio T5 chip fails to copy TLP Attributes from a Request to the
4401  * Completion it generates.
4402  */
4403 static void quirk_chelsio_T5_disable_root_port_attributes(struct pci_dev *pdev)
4404 {
4405         /*
4406          * This mask/compare operation selects for Physical Function 4 on a
4407          * T5.  We only need to fix up the Root Port once for any of the
4408          * PFs.  PF[0..3] have PCI Device IDs of 0x50xx, but PF4 is uniquely
4409          * 0x54xx so we use that one.
4410          */
4411         if ((pdev->device & 0xff00) == 0x5400)
4412                 quirk_disable_root_port_attributes(pdev);
4413 }
4414 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_CHELSIO, PCI_ANY_ID,
4415                          quirk_chelsio_T5_disable_root_port_attributes);
4416
4417 /*
4418  * pci_acs_ctrl_enabled - compare desired ACS controls with those provided
4419  *                        by a device
4420  * @acs_ctrl_req: Bitmask of desired ACS controls
4421  * @acs_ctrl_ena: Bitmask of ACS controls enabled or provided implicitly by
4422  *                the hardware design
4423  *
4424  * Return 1 if all ACS controls in the @acs_ctrl_req bitmask are included
4425  * in @acs_ctrl_ena, i.e., the device provides all the access controls the
4426  * caller desires.  Return 0 otherwise.
4427  */
4428 static int pci_acs_ctrl_enabled(u16 acs_ctrl_req, u16 acs_ctrl_ena)
4429 {
4430         if ((acs_ctrl_req & acs_ctrl_ena) == acs_ctrl_req)
4431                 return 1;
4432         return 0;
4433 }
4434
4435 /*
4436  * AMD has indicated that the devices below do not support peer-to-peer
4437  * in any system where they are found in the southbridge with an AMD
4438  * IOMMU in the system.  Multifunction devices that do not support
4439  * peer-to-peer between functions can claim to support a subset of ACS.
4440  * Such devices effectively enable request redirect (RR) and completion
4441  * redirect (CR) since all transactions are redirected to the upstream
4442  * root complex.
4443  *
4444  * https://lore.kernel.org/r/201207111426.q6BEQTbh002928@mail.maya.org/
4445  * https://lore.kernel.org/r/20120711165854.GM25282@amd.com/
4446  * https://lore.kernel.org/r/20121005130857.GX4009@amd.com/
4447  *
4448  * 1002:4385 SBx00 SMBus Controller
4449  * 1002:439c SB7x0/SB8x0/SB9x0 IDE Controller
4450  * 1002:4383 SBx00 Azalia (Intel HDA)
4451  * 1002:439d SB7x0/SB8x0/SB9x0 LPC host controller
4452  * 1002:4384 SBx00 PCI to PCI Bridge
4453  * 1002:4399 SB7x0/SB8x0/SB9x0 USB OHCI2 Controller
4454  *
4455  * https://bugzilla.kernel.org/show_bug.cgi?id=81841#c15
4456  *
4457  * 1022:780f [AMD] FCH PCI Bridge
4458  * 1022:7809 [AMD] FCH USB OHCI Controller
4459  */
4460 static int pci_quirk_amd_sb_acs(struct pci_dev *dev, u16 acs_flags)
4461 {
4462 #ifdef CONFIG_ACPI
4463         struct acpi_table_header *header = NULL;
4464         acpi_status status;
4465
4466         /* Targeting multifunction devices on the SB (appears on root bus) */
4467         if (!dev->multifunction || !pci_is_root_bus(dev->bus))
4468                 return -ENODEV;
4469
4470         /* The IVRS table describes the AMD IOMMU */
4471         status = acpi_get_table("IVRS", 0, &header);
4472         if (ACPI_FAILURE(status))
4473                 return -ENODEV;
4474
4475         acpi_put_table(header);
4476
4477         /* Filter out flags not applicable to multifunction */
4478         acs_flags &= (PCI_ACS_RR | PCI_ACS_CR | PCI_ACS_EC | PCI_ACS_DT);
4479
4480         return pci_acs_ctrl_enabled(acs_flags, PCI_ACS_RR | PCI_ACS_CR);
4481 #else
4482         return -ENODEV;
4483 #endif
4484 }
4485
4486 static bool pci_quirk_cavium_acs_match(struct pci_dev *dev)
4487 {
4488         if (!pci_is_pcie(dev) || pci_pcie_type(dev) != PCI_EXP_TYPE_ROOT_PORT)
4489                 return false;
4490
4491         switch (dev->device) {
4492         /*
4493          * Effectively selects all downstream ports for whole ThunderX1
4494          * (which represents 8 SoCs).
4495          */
4496         case 0xa000 ... 0xa7ff: /* ThunderX1 */
4497         case 0xaf84:  /* ThunderX2 */
4498         case 0xb884:  /* ThunderX3 */
4499                 return true;
4500         default:
4501                 return false;
4502         }
4503 }
4504
4505 static int pci_quirk_cavium_acs(struct pci_dev *dev, u16 acs_flags)
4506 {
4507         if (!pci_quirk_cavium_acs_match(dev))
4508                 return -ENOTTY;
4509
4510         /*
4511          * Cavium Root Ports don't advertise an ACS capability.  However,
4512          * the RTL internally implements similar protection as if ACS had
4513          * Source Validation, Request Redirection, Completion Redirection,
4514          * and Upstream Forwarding features enabled.  Assert that the
4515          * hardware implements and enables equivalent ACS functionality for
4516          * these flags.
4517          */
4518         return pci_acs_ctrl_enabled(acs_flags,
4519                 PCI_ACS_SV | PCI_ACS_RR | PCI_ACS_CR | PCI_ACS_UF);
4520 }
4521
4522 static int pci_quirk_xgene_acs(struct pci_dev *dev, u16 acs_flags)
4523 {
4524         /*
4525          * X-Gene Root Ports matching this quirk do not allow peer-to-peer
4526          * transactions with others, allowing masking out these bits as if they
4527          * were unimplemented in the ACS capability.
4528          */
4529         return pci_acs_ctrl_enabled(acs_flags,
4530                 PCI_ACS_SV | PCI_ACS_RR | PCI_ACS_CR | PCI_ACS_UF);
4531 }
4532
4533 /*
4534  * Many Zhaoxin Root Ports and Switch Downstream Ports have no ACS capability.
4535  * But the implementation could block peer-to-peer transactions between them
4536  * and provide ACS-like functionality.
4537  */
4538 static int  pci_quirk_zhaoxin_pcie_ports_acs(struct pci_dev *dev, u16 acs_flags)
4539 {
4540         if (!pci_is_pcie(dev) ||
4541             ((pci_pcie_type(dev) != PCI_EXP_TYPE_ROOT_PORT) &&
4542              (pci_pcie_type(dev) != PCI_EXP_TYPE_DOWNSTREAM)))
4543                 return -ENOTTY;
4544
4545         switch (dev->device) {
4546         case 0x0710 ... 0x071e:
4547         case 0x0721:
4548         case 0x0723 ... 0x0732:
4549                 return pci_acs_ctrl_enabled(acs_flags,
4550                         PCI_ACS_SV | PCI_ACS_RR | PCI_ACS_CR | PCI_ACS_UF);
4551         }
4552
4553         return false;
4554 }
4555
4556 /*
4557  * Many Intel PCH Root Ports do provide ACS-like features to disable peer
4558  * transactions and validate bus numbers in requests, but do not provide an
4559  * actual PCIe ACS capability.  This is the list of device IDs known to fall
4560  * into that category as provided by Intel in Red Hat bugzilla 1037684.
4561  */
4562 static const u16 pci_quirk_intel_pch_acs_ids[] = {
4563         /* Ibexpeak PCH */
4564         0x3b42, 0x3b43, 0x3b44, 0x3b45, 0x3b46, 0x3b47, 0x3b48, 0x3b49,
4565         0x3b4a, 0x3b4b, 0x3b4c, 0x3b4d, 0x3b4e, 0x3b4f, 0x3b50, 0x3b51,
4566         /* Cougarpoint PCH */
4567         0x1c10, 0x1c11, 0x1c12, 0x1c13, 0x1c14, 0x1c15, 0x1c16, 0x1c17,
4568         0x1c18, 0x1c19, 0x1c1a, 0x1c1b, 0x1c1c, 0x1c1d, 0x1c1e, 0x1c1f,
4569         /* Pantherpoint PCH */
4570         0x1e10, 0x1e11, 0x1e12, 0x1e13, 0x1e14, 0x1e15, 0x1e16, 0x1e17,
4571         0x1e18, 0x1e19, 0x1e1a, 0x1e1b, 0x1e1c, 0x1e1d, 0x1e1e, 0x1e1f,
4572         /* Lynxpoint-H PCH */
4573         0x8c10, 0x8c11, 0x8c12, 0x8c13, 0x8c14, 0x8c15, 0x8c16, 0x8c17,
4574         0x8c18, 0x8c19, 0x8c1a, 0x8c1b, 0x8c1c, 0x8c1d, 0x8c1e, 0x8c1f,
4575         /* Lynxpoint-LP PCH */
4576         0x9c10, 0x9c11, 0x9c12, 0x9c13, 0x9c14, 0x9c15, 0x9c16, 0x9c17,
4577         0x9c18, 0x9c19, 0x9c1a, 0x9c1b,
4578         /* Wildcat PCH */
4579         0x9c90, 0x9c91, 0x9c92, 0x9c93, 0x9c94, 0x9c95, 0x9c96, 0x9c97,
4580         0x9c98, 0x9c99, 0x9c9a, 0x9c9b,
4581         /* Patsburg (X79) PCH */
4582         0x1d10, 0x1d12, 0x1d14, 0x1d16, 0x1d18, 0x1d1a, 0x1d1c, 0x1d1e,
4583         /* Wellsburg (X99) PCH */
4584         0x8d10, 0x8d11, 0x8d12, 0x8d13, 0x8d14, 0x8d15, 0x8d16, 0x8d17,
4585         0x8d18, 0x8d19, 0x8d1a, 0x8d1b, 0x8d1c, 0x8d1d, 0x8d1e,
4586         /* Lynx Point (9 series) PCH */
4587         0x8c90, 0x8c92, 0x8c94, 0x8c96, 0x8c98, 0x8c9a, 0x8c9c, 0x8c9e,
4588 };
4589
4590 static bool pci_quirk_intel_pch_acs_match(struct pci_dev *dev)
4591 {
4592         int i;
4593
4594         /* Filter out a few obvious non-matches first */
4595         if (!pci_is_pcie(dev) || pci_pcie_type(dev) != PCI_EXP_TYPE_ROOT_PORT)
4596                 return false;
4597
4598         for (i = 0; i < ARRAY_SIZE(pci_quirk_intel_pch_acs_ids); i++)
4599                 if (pci_quirk_intel_pch_acs_ids[i] == dev->device)
4600                         return true;
4601
4602         return false;
4603 }
4604
4605 static int pci_quirk_intel_pch_acs(struct pci_dev *dev, u16 acs_flags)
4606 {
4607         if (!pci_quirk_intel_pch_acs_match(dev))
4608                 return -ENOTTY;
4609
4610         if (dev->dev_flags & PCI_DEV_FLAGS_ACS_ENABLED_QUIRK)
4611                 return pci_acs_ctrl_enabled(acs_flags,
4612                         PCI_ACS_SV | PCI_ACS_RR | PCI_ACS_CR | PCI_ACS_UF);
4613
4614         return pci_acs_ctrl_enabled(acs_flags, 0);
4615 }
4616
4617 /*
4618  * These QCOM Root Ports do provide ACS-like features to disable peer
4619  * transactions and validate bus numbers in requests, but do not provide an
4620  * actual PCIe ACS capability.  Hardware supports source validation but it
4621  * will report the issue as Completer Abort instead of ACS Violation.
4622  * Hardware doesn't support peer-to-peer and each Root Port is a Root
4623  * Complex with unique segment numbers.  It is not possible for one Root
4624  * Port to pass traffic to another Root Port.  All PCIe transactions are
4625  * terminated inside the Root Port.
4626  */
4627 static int pci_quirk_qcom_rp_acs(struct pci_dev *dev, u16 acs_flags)
4628 {
4629         return pci_acs_ctrl_enabled(acs_flags,
4630                 PCI_ACS_SV | PCI_ACS_RR | PCI_ACS_CR | PCI_ACS_UF);
4631 }
4632
4633 /*
4634  * Each of these NXP Root Ports is in a Root Complex with a unique segment
4635  * number and does provide isolation features to disable peer transactions
4636  * and validate bus numbers in requests, but does not provide an ACS
4637  * capability.
4638  */
4639 static int pci_quirk_nxp_rp_acs(struct pci_dev *dev, u16 acs_flags)
4640 {
4641         return pci_acs_ctrl_enabled(acs_flags,
4642                 PCI_ACS_SV | PCI_ACS_RR | PCI_ACS_CR | PCI_ACS_UF);
4643 }
4644
4645 static int pci_quirk_al_acs(struct pci_dev *dev, u16 acs_flags)
4646 {
4647         if (pci_pcie_type(dev) != PCI_EXP_TYPE_ROOT_PORT)
4648                 return -ENOTTY;
4649
4650         /*
4651          * Amazon's Annapurna Labs root ports don't include an ACS capability,
4652          * but do include ACS-like functionality. The hardware doesn't support
4653          * peer-to-peer transactions via the root port and each has a unique
4654          * segment number.
4655          *
4656          * Additionally, the root ports cannot send traffic to each other.
4657          */
4658         acs_flags &= ~(PCI_ACS_SV | PCI_ACS_RR | PCI_ACS_CR | PCI_ACS_UF);
4659
4660         return acs_flags ? 0 : 1;
4661 }
4662
4663 /*
4664  * Sunrise Point PCH root ports implement ACS, but unfortunately as shown in
4665  * the datasheet (Intel 100 Series Chipset Family PCH Datasheet, Vol. 2,
4666  * 12.1.46, 12.1.47)[1] this chipset uses dwords for the ACS capability and
4667  * control registers whereas the PCIe spec packs them into words (Rev 3.0,
4668  * 7.16 ACS Extended Capability).  The bit definitions are correct, but the
4669  * control register is at offset 8 instead of 6 and we should probably use
4670  * dword accesses to them.  This applies to the following PCI Device IDs, as
4671  * found in volume 1 of the datasheet[2]:
4672  *
4673  * 0xa110-0xa11f Sunrise Point-H PCI Express Root Port #{0-16}
4674  * 0xa167-0xa16a Sunrise Point-H PCI Express Root Port #{17-20}
4675  *
4676  * N.B. This doesn't fix what lspci shows.
4677  *
4678  * The 100 series chipset specification update includes this as errata #23[3].
4679  *
4680  * The 200 series chipset (Union Point) has the same bug according to the
4681  * specification update (Intel 200 Series Chipset Family Platform Controller
4682  * Hub, Specification Update, January 2017, Revision 001, Document# 335194-001,
4683  * Errata 22)[4].  Per the datasheet[5], root port PCI Device IDs for this
4684  * chipset include:
4685  *
4686  * 0xa290-0xa29f PCI Express Root port #{0-16}
4687  * 0xa2e7-0xa2ee PCI Express Root port #{17-24}
4688  *
4689  * Mobile chipsets are also affected, 7th & 8th Generation
4690  * Specification update confirms ACS errata 22, status no fix: (7th Generation
4691  * Intel Processor Family I/O for U/Y Platforms and 8th Generation Intel
4692  * Processor Family I/O for U Quad Core Platforms Specification Update,
4693  * August 2017, Revision 002, Document#: 334660-002)[6]
4694  * Device IDs from I/O datasheet: (7th Generation Intel Processor Family I/O
4695  * for U/Y Platforms and 8th Generation Intel ® Processor Family I/O for U
4696  * Quad Core Platforms, Vol 1 of 2, August 2017, Document#: 334658-003)[7]
4697  *
4698  * 0x9d10-0x9d1b PCI Express Root port #{1-12}
4699  *
4700  * [1] https://www.intel.com/content/www/us/en/chipsets/100-series-chipset-datasheet-vol-2.html
4701  * [2] https://www.intel.com/content/www/us/en/chipsets/100-series-chipset-datasheet-vol-1.html
4702  * [3] https://www.intel.com/content/www/us/en/chipsets/100-series-chipset-spec-update.html
4703  * [4] https://www.intel.com/content/www/us/en/chipsets/200-series-chipset-pch-spec-update.html
4704  * [5] https://www.intel.com/content/www/us/en/chipsets/200-series-chipset-pch-datasheet-vol-1.html
4705  * [6] https://www.intel.com/content/www/us/en/processors/core/7th-gen-core-family-mobile-u-y-processor-lines-i-o-spec-update.html
4706  * [7] https://www.intel.com/content/www/us/en/processors/core/7th-gen-core-family-mobile-u-y-processor-lines-i-o-datasheet-vol-1.html
4707  */
4708 static bool pci_quirk_intel_spt_pch_acs_match(struct pci_dev *dev)
4709 {
4710         if (!pci_is_pcie(dev) || pci_pcie_type(dev) != PCI_EXP_TYPE_ROOT_PORT)
4711                 return false;
4712
4713         switch (dev->device) {
4714         case 0xa110 ... 0xa11f: case 0xa167 ... 0xa16a: /* Sunrise Point */
4715         case 0xa290 ... 0xa29f: case 0xa2e7 ... 0xa2ee: /* Union Point */
4716         case 0x9d10 ... 0x9d1b: /* 7th & 8th Gen Mobile */
4717                 return true;
4718         }
4719
4720         return false;
4721 }
4722
4723 #define INTEL_SPT_ACS_CTRL (PCI_ACS_CAP + 4)
4724
4725 static int pci_quirk_intel_spt_pch_acs(struct pci_dev *dev, u16 acs_flags)
4726 {
4727         int pos;
4728         u32 cap, ctrl;
4729
4730         if (!pci_quirk_intel_spt_pch_acs_match(dev))
4731                 return -ENOTTY;
4732
4733         pos = dev->acs_cap;
4734         if (!pos)
4735                 return -ENOTTY;
4736
4737         /* see pci_acs_flags_enabled() */
4738         pci_read_config_dword(dev, pos + PCI_ACS_CAP, &cap);
4739         acs_flags &= (cap | PCI_ACS_EC);
4740
4741         pci_read_config_dword(dev, pos + INTEL_SPT_ACS_CTRL, &ctrl);
4742
4743         return pci_acs_ctrl_enabled(acs_flags, ctrl);
4744 }
4745
4746 static int pci_quirk_mf_endpoint_acs(struct pci_dev *dev, u16 acs_flags)
4747 {
4748         /*
4749          * SV, TB, and UF are not relevant to multifunction endpoints.
4750          *
4751          * Multifunction devices are only required to implement RR, CR, and DT
4752          * in their ACS capability if they support peer-to-peer transactions.
4753          * Devices matching this quirk have been verified by the vendor to not
4754          * perform peer-to-peer with other functions, allowing us to mask out
4755          * these bits as if they were unimplemented in the ACS capability.
4756          */
4757         return pci_acs_ctrl_enabled(acs_flags,
4758                 PCI_ACS_SV | PCI_ACS_TB | PCI_ACS_RR |
4759                 PCI_ACS_CR | PCI_ACS_UF | PCI_ACS_DT);
4760 }
4761
4762 static int pci_quirk_rciep_acs(struct pci_dev *dev, u16 acs_flags)
4763 {
4764         /*
4765          * Intel RCiEP's are required to allow p2p only on translated
4766          * addresses.  Refer to Intel VT-d specification, r3.1, sec 3.16,
4767          * "Root-Complex Peer to Peer Considerations".
4768          */
4769         if (pci_pcie_type(dev) != PCI_EXP_TYPE_RC_END)
4770                 return -ENOTTY;
4771
4772         return pci_acs_ctrl_enabled(acs_flags,
4773                 PCI_ACS_SV | PCI_ACS_RR | PCI_ACS_CR | PCI_ACS_UF);
4774 }
4775
4776 static int pci_quirk_brcm_acs(struct pci_dev *dev, u16 acs_flags)
4777 {
4778         /*
4779          * iProc PAXB Root Ports don't advertise an ACS capability, but
4780          * they do not allow peer-to-peer transactions between Root Ports.
4781          * Allow each Root Port to be in a separate IOMMU group by masking
4782          * SV/RR/CR/UF bits.
4783          */
4784         return pci_acs_ctrl_enabled(acs_flags,
4785                 PCI_ACS_SV | PCI_ACS_RR | PCI_ACS_CR | PCI_ACS_UF);
4786 }
4787
4788 static const struct pci_dev_acs_enabled {
4789         u16 vendor;
4790         u16 device;
4791         int (*acs_enabled)(struct pci_dev *dev, u16 acs_flags);
4792 } pci_dev_acs_enabled[] = {
4793         { PCI_VENDOR_ID_ATI, 0x4385, pci_quirk_amd_sb_acs },
4794         { PCI_VENDOR_ID_ATI, 0x439c, pci_quirk_amd_sb_acs },
4795         { PCI_VENDOR_ID_ATI, 0x4383, pci_quirk_amd_sb_acs },
4796         { PCI_VENDOR_ID_ATI, 0x439d, pci_quirk_amd_sb_acs },
4797         { PCI_VENDOR_ID_ATI, 0x4384, pci_quirk_amd_sb_acs },
4798         { PCI_VENDOR_ID_ATI, 0x4399, pci_quirk_amd_sb_acs },
4799         { PCI_VENDOR_ID_AMD, 0x780f, pci_quirk_amd_sb_acs },
4800         { PCI_VENDOR_ID_AMD, 0x7809, pci_quirk_amd_sb_acs },
4801         { PCI_VENDOR_ID_SOLARFLARE, 0x0903, pci_quirk_mf_endpoint_acs },
4802         { PCI_VENDOR_ID_SOLARFLARE, 0x0923, pci_quirk_mf_endpoint_acs },
4803         { PCI_VENDOR_ID_SOLARFLARE, 0x0A03, pci_quirk_mf_endpoint_acs },
4804         { PCI_VENDOR_ID_INTEL, 0x10C6, pci_quirk_mf_endpoint_acs },
4805         { PCI_VENDOR_ID_INTEL, 0x10DB, pci_quirk_mf_endpoint_acs },
4806         { PCI_VENDOR_ID_INTEL, 0x10DD, pci_quirk_mf_endpoint_acs },
4807         { PCI_VENDOR_ID_INTEL, 0x10E1, pci_quirk_mf_endpoint_acs },
4808         { PCI_VENDOR_ID_INTEL, 0x10F1, pci_quirk_mf_endpoint_acs },
4809         { PCI_VENDOR_ID_INTEL, 0x10F7, pci_quirk_mf_endpoint_acs },
4810         { PCI_VENDOR_ID_INTEL, 0x10F8, pci_quirk_mf_endpoint_acs },
4811         { PCI_VENDOR_ID_INTEL, 0x10F9, pci_quirk_mf_endpoint_acs },
4812         { PCI_VENDOR_ID_INTEL, 0x10FA, pci_quirk_mf_endpoint_acs },
4813         { PCI_VENDOR_ID_INTEL, 0x10FB, pci_quirk_mf_endpoint_acs },
4814         { PCI_VENDOR_ID_INTEL, 0x10FC, pci_quirk_mf_endpoint_acs },
4815         { PCI_VENDOR_ID_INTEL, 0x1507, pci_quirk_mf_endpoint_acs },
4816         { PCI_VENDOR_ID_INTEL, 0x1514, pci_quirk_mf_endpoint_acs },
4817         { PCI_VENDOR_ID_INTEL, 0x151C, pci_quirk_mf_endpoint_acs },
4818         { PCI_VENDOR_ID_INTEL, 0x1529, pci_quirk_mf_endpoint_acs },
4819         { PCI_VENDOR_ID_INTEL, 0x152A, pci_quirk_mf_endpoint_acs },
4820         { PCI_VENDOR_ID_INTEL, 0x154D, pci_quirk_mf_endpoint_acs },
4821         { PCI_VENDOR_ID_INTEL, 0x154F, pci_quirk_mf_endpoint_acs },
4822         { PCI_VENDOR_ID_INTEL, 0x1551, pci_quirk_mf_endpoint_acs },
4823         { PCI_VENDOR_ID_INTEL, 0x1558, pci_quirk_mf_endpoint_acs },
4824         /* 82580 */
4825         { PCI_VENDOR_ID_INTEL, 0x1509, pci_quirk_mf_endpoint_acs },
4826         { PCI_VENDOR_ID_INTEL, 0x150E, pci_quirk_mf_endpoint_acs },
4827         { PCI_VENDOR_ID_INTEL, 0x150F, pci_quirk_mf_endpoint_acs },
4828         { PCI_VENDOR_ID_INTEL, 0x1510, pci_quirk_mf_endpoint_acs },
4829         { PCI_VENDOR_ID_INTEL, 0x1511, pci_quirk_mf_endpoint_acs },
4830         { PCI_VENDOR_ID_INTEL, 0x1516, pci_quirk_mf_endpoint_acs },
4831         { PCI_VENDOR_ID_INTEL, 0x1527, pci_quirk_mf_endpoint_acs },
4832         /* 82576 */
4833         { PCI_VENDOR_ID_INTEL, 0x10C9, pci_quirk_mf_endpoint_acs },
4834         { PCI_VENDOR_ID_INTEL, 0x10E6, pci_quirk_mf_endpoint_acs },
4835         { PCI_VENDOR_ID_INTEL, 0x10E7, pci_quirk_mf_endpoint_acs },
4836         { PCI_VENDOR_ID_INTEL, 0x10E8, pci_quirk_mf_endpoint_acs },
4837         { PCI_VENDOR_ID_INTEL, 0x150A, pci_quirk_mf_endpoint_acs },
4838         { PCI_VENDOR_ID_INTEL, 0x150D, pci_quirk_mf_endpoint_acs },
4839         { PCI_VENDOR_ID_INTEL, 0x1518, pci_quirk_mf_endpoint_acs },
4840         { PCI_VENDOR_ID_INTEL, 0x1526, pci_quirk_mf_endpoint_acs },
4841         /* 82575 */
4842         { PCI_VENDOR_ID_INTEL, 0x10A7, pci_quirk_mf_endpoint_acs },
4843         { PCI_VENDOR_ID_INTEL, 0x10A9, pci_quirk_mf_endpoint_acs },
4844         { PCI_VENDOR_ID_INTEL, 0x10D6, pci_quirk_mf_endpoint_acs },
4845         /* I350 */
4846         { PCI_VENDOR_ID_INTEL, 0x1521, pci_quirk_mf_endpoint_acs },
4847         { PCI_VENDOR_ID_INTEL, 0x1522, pci_quirk_mf_endpoint_acs },
4848         { PCI_VENDOR_ID_INTEL, 0x1523, pci_quirk_mf_endpoint_acs },
4849         { PCI_VENDOR_ID_INTEL, 0x1524, pci_quirk_mf_endpoint_acs },
4850         /* 82571 (Quads omitted due to non-ACS switch) */
4851         { PCI_VENDOR_ID_INTEL, 0x105E, pci_quirk_mf_endpoint_acs },
4852         { PCI_VENDOR_ID_INTEL, 0x105F, pci_quirk_mf_endpoint_acs },
4853         { PCI_VENDOR_ID_INTEL, 0x1060, pci_quirk_mf_endpoint_acs },
4854         { PCI_VENDOR_ID_INTEL, 0x10D9, pci_quirk_mf_endpoint_acs },
4855         /* I219 */
4856         { PCI_VENDOR_ID_INTEL, 0x15b7, pci_quirk_mf_endpoint_acs },
4857         { PCI_VENDOR_ID_INTEL, 0x15b8, pci_quirk_mf_endpoint_acs },
4858         { PCI_VENDOR_ID_INTEL, PCI_ANY_ID, pci_quirk_rciep_acs },
4859         /* QCOM QDF2xxx root ports */
4860         { PCI_VENDOR_ID_QCOM, 0x0400, pci_quirk_qcom_rp_acs },
4861         { PCI_VENDOR_ID_QCOM, 0x0401, pci_quirk_qcom_rp_acs },
4862         /* HXT SD4800 root ports. The ACS design is same as QCOM QDF2xxx */
4863         { PCI_VENDOR_ID_HXT, 0x0401, pci_quirk_qcom_rp_acs },
4864         /* Intel PCH root ports */
4865         { PCI_VENDOR_ID_INTEL, PCI_ANY_ID, pci_quirk_intel_pch_acs },
4866         { PCI_VENDOR_ID_INTEL, PCI_ANY_ID, pci_quirk_intel_spt_pch_acs },
4867         { 0x19a2, 0x710, pci_quirk_mf_endpoint_acs }, /* Emulex BE3-R */
4868         { 0x10df, 0x720, pci_quirk_mf_endpoint_acs }, /* Emulex Skyhawk-R */
4869         /* Cavium ThunderX */
4870         { PCI_VENDOR_ID_CAVIUM, PCI_ANY_ID, pci_quirk_cavium_acs },
4871         /* Cavium multi-function devices */
4872         { PCI_VENDOR_ID_CAVIUM, 0xA026, pci_quirk_mf_endpoint_acs },
4873         { PCI_VENDOR_ID_CAVIUM, 0xA059, pci_quirk_mf_endpoint_acs },
4874         { PCI_VENDOR_ID_CAVIUM, 0xA060, pci_quirk_mf_endpoint_acs },
4875         /* APM X-Gene */
4876         { PCI_VENDOR_ID_AMCC, 0xE004, pci_quirk_xgene_acs },
4877         /* Ampere Computing */
4878         { PCI_VENDOR_ID_AMPERE, 0xE005, pci_quirk_xgene_acs },
4879         { PCI_VENDOR_ID_AMPERE, 0xE006, pci_quirk_xgene_acs },
4880         { PCI_VENDOR_ID_AMPERE, 0xE007, pci_quirk_xgene_acs },
4881         { PCI_VENDOR_ID_AMPERE, 0xE008, pci_quirk_xgene_acs },
4882         { PCI_VENDOR_ID_AMPERE, 0xE009, pci_quirk_xgene_acs },
4883         { PCI_VENDOR_ID_AMPERE, 0xE00A, pci_quirk_xgene_acs },
4884         { PCI_VENDOR_ID_AMPERE, 0xE00B, pci_quirk_xgene_acs },
4885         { PCI_VENDOR_ID_AMPERE, 0xE00C, pci_quirk_xgene_acs },
4886         /* Broadcom multi-function device */
4887         { PCI_VENDOR_ID_BROADCOM, 0x16D7, pci_quirk_mf_endpoint_acs },
4888         { PCI_VENDOR_ID_BROADCOM, 0xD714, pci_quirk_brcm_acs },
4889         /* Amazon Annapurna Labs */
4890         { PCI_VENDOR_ID_AMAZON_ANNAPURNA_LABS, 0x0031, pci_quirk_al_acs },
4891         /* Zhaoxin multi-function devices */
4892         { PCI_VENDOR_ID_ZHAOXIN, 0x3038, pci_quirk_mf_endpoint_acs },
4893         { PCI_VENDOR_ID_ZHAOXIN, 0x3104, pci_quirk_mf_endpoint_acs },
4894         { PCI_VENDOR_ID_ZHAOXIN, 0x9083, pci_quirk_mf_endpoint_acs },
4895         /* NXP root ports, xx=16, 12, or 08 cores */
4896         /* LX2xx0A : without security features + CAN-FD */
4897         { PCI_VENDOR_ID_NXP, 0x8d81, pci_quirk_nxp_rp_acs },
4898         { PCI_VENDOR_ID_NXP, 0x8da1, pci_quirk_nxp_rp_acs },
4899         { PCI_VENDOR_ID_NXP, 0x8d83, pci_quirk_nxp_rp_acs },
4900         /* LX2xx0C : security features + CAN-FD */
4901         { PCI_VENDOR_ID_NXP, 0x8d80, pci_quirk_nxp_rp_acs },
4902         { PCI_VENDOR_ID_NXP, 0x8da0, pci_quirk_nxp_rp_acs },
4903         { PCI_VENDOR_ID_NXP, 0x8d82, pci_quirk_nxp_rp_acs },
4904         /* LX2xx0E : security features + CAN */
4905         { PCI_VENDOR_ID_NXP, 0x8d90, pci_quirk_nxp_rp_acs },
4906         { PCI_VENDOR_ID_NXP, 0x8db0, pci_quirk_nxp_rp_acs },
4907         { PCI_VENDOR_ID_NXP, 0x8d92, pci_quirk_nxp_rp_acs },
4908         /* LX2xx0N : without security features + CAN */
4909         { PCI_VENDOR_ID_NXP, 0x8d91, pci_quirk_nxp_rp_acs },
4910         { PCI_VENDOR_ID_NXP, 0x8db1, pci_quirk_nxp_rp_acs },
4911         { PCI_VENDOR_ID_NXP, 0x8d93, pci_quirk_nxp_rp_acs },
4912         /* LX2xx2A : without security features + CAN-FD */
4913         { PCI_VENDOR_ID_NXP, 0x8d89, pci_quirk_nxp_rp_acs },
4914         { PCI_VENDOR_ID_NXP, 0x8da9, pci_quirk_nxp_rp_acs },
4915         { PCI_VENDOR_ID_NXP, 0x8d8b, pci_quirk_nxp_rp_acs },
4916         /* LX2xx2C : security features + CAN-FD */
4917         { PCI_VENDOR_ID_NXP, 0x8d88, pci_quirk_nxp_rp_acs },
4918         { PCI_VENDOR_ID_NXP, 0x8da8, pci_quirk_nxp_rp_acs },
4919         { PCI_VENDOR_ID_NXP, 0x8d8a, pci_quirk_nxp_rp_acs },
4920         /* LX2xx2E : security features + CAN */
4921         { PCI_VENDOR_ID_NXP, 0x8d98, pci_quirk_nxp_rp_acs },
4922         { PCI_VENDOR_ID_NXP, 0x8db8, pci_quirk_nxp_rp_acs },
4923         { PCI_VENDOR_ID_NXP, 0x8d9a, pci_quirk_nxp_rp_acs },
4924         /* LX2xx2N : without security features + CAN */
4925         { PCI_VENDOR_ID_NXP, 0x8d99, pci_quirk_nxp_rp_acs },
4926         { PCI_VENDOR_ID_NXP, 0x8db9, pci_quirk_nxp_rp_acs },
4927         { PCI_VENDOR_ID_NXP, 0x8d9b, pci_quirk_nxp_rp_acs },
4928         /* Zhaoxin Root/Downstream Ports */
4929         { PCI_VENDOR_ID_ZHAOXIN, PCI_ANY_ID, pci_quirk_zhaoxin_pcie_ports_acs },
4930         { 0 }
4931 };
4932
4933 /*
4934  * pci_dev_specific_acs_enabled - check whether device provides ACS controls
4935  * @dev:        PCI device
4936  * @acs_flags:  Bitmask of desired ACS controls
4937  *
4938  * Returns:
4939  *   -ENOTTY:   No quirk applies to this device; we can't tell whether the
4940  *              device provides the desired controls
4941  *   0:         Device does not provide all the desired controls
4942  *   >0:        Device provides all the controls in @acs_flags
4943  */
4944 int pci_dev_specific_acs_enabled(struct pci_dev *dev, u16 acs_flags)
4945 {
4946         const struct pci_dev_acs_enabled *i;
4947         int ret;
4948
4949         /*
4950          * Allow devices that do not expose standard PCIe ACS capabilities
4951          * or control to indicate their support here.  Multi-function express
4952          * devices which do not allow internal peer-to-peer between functions,
4953          * but do not implement PCIe ACS may wish to return true here.
4954          */
4955         for (i = pci_dev_acs_enabled; i->acs_enabled; i++) {
4956                 if ((i->vendor == dev->vendor ||
4957                      i->vendor == (u16)PCI_ANY_ID) &&
4958                     (i->device == dev->device ||
4959                      i->device == (u16)PCI_ANY_ID)) {
4960                         ret = i->acs_enabled(dev, acs_flags);
4961                         if (ret >= 0)
4962                                 return ret;
4963                 }
4964         }
4965
4966         return -ENOTTY;
4967 }
4968
4969 /* Config space offset of Root Complex Base Address register */
4970 #define INTEL_LPC_RCBA_REG 0xf0
4971 /* 31:14 RCBA address */
4972 #define INTEL_LPC_RCBA_MASK 0xffffc000
4973 /* RCBA Enable */
4974 #define INTEL_LPC_RCBA_ENABLE (1 << 0)
4975
4976 /* Backbone Scratch Pad Register */
4977 #define INTEL_BSPR_REG 0x1104
4978 /* Backbone Peer Non-Posted Disable */
4979 #define INTEL_BSPR_REG_BPNPD (1 << 8)
4980 /* Backbone Peer Posted Disable */
4981 #define INTEL_BSPR_REG_BPPD  (1 << 9)
4982
4983 /* Upstream Peer Decode Configuration Register */
4984 #define INTEL_UPDCR_REG 0x1014
4985 /* 5:0 Peer Decode Enable bits */
4986 #define INTEL_UPDCR_REG_MASK 0x3f
4987
4988 static int pci_quirk_enable_intel_lpc_acs(struct pci_dev *dev)
4989 {
4990         u32 rcba, bspr, updcr;
4991         void __iomem *rcba_mem;
4992
4993         /*
4994          * Read the RCBA register from the LPC (D31:F0).  PCH root ports
4995          * are D28:F* and therefore get probed before LPC, thus we can't
4996          * use pci_get_slot()/pci_read_config_dword() here.
4997          */
4998         pci_bus_read_config_dword(dev->bus, PCI_DEVFN(31, 0),
4999                                   INTEL_LPC_RCBA_REG, &rcba);
5000         if (!(rcba & INTEL_LPC_RCBA_ENABLE))
5001                 return -EINVAL;
5002
5003         rcba_mem = ioremap(rcba & INTEL_LPC_RCBA_MASK,
5004                                    PAGE_ALIGN(INTEL_UPDCR_REG));
5005         if (!rcba_mem)
5006                 return -ENOMEM;
5007
5008         /*
5009          * The BSPR can disallow peer cycles, but it's set by soft strap and
5010          * therefore read-only.  If both posted and non-posted peer cycles are
5011          * disallowed, we're ok.  If either are allowed, then we need to use
5012          * the UPDCR to disable peer decodes for each port.  This provides the
5013          * PCIe ACS equivalent of PCI_ACS_RR | PCI_ACS_CR | PCI_ACS_UF
5014          */
5015         bspr = readl(rcba_mem + INTEL_BSPR_REG);
5016         bspr &= INTEL_BSPR_REG_BPNPD | INTEL_BSPR_REG_BPPD;
5017         if (bspr != (INTEL_BSPR_REG_BPNPD | INTEL_BSPR_REG_BPPD)) {
5018                 updcr = readl(rcba_mem + INTEL_UPDCR_REG);
5019                 if (updcr & INTEL_UPDCR_REG_MASK) {
5020                         pci_info(dev, "Disabling UPDCR peer decodes\n");
5021                         updcr &= ~INTEL_UPDCR_REG_MASK;
5022                         writel(updcr, rcba_mem + INTEL_UPDCR_REG);
5023                 }
5024         }
5025
5026         iounmap(rcba_mem);
5027         return 0;
5028 }
5029
5030 /* Miscellaneous Port Configuration register */
5031 #define INTEL_MPC_REG 0xd8
5032 /* MPC: Invalid Receive Bus Number Check Enable */
5033 #define INTEL_MPC_REG_IRBNCE (1 << 26)
5034
5035 static void pci_quirk_enable_intel_rp_mpc_acs(struct pci_dev *dev)
5036 {
5037         u32 mpc;
5038
5039         /*
5040          * When enabled, the IRBNCE bit of the MPC register enables the
5041          * equivalent of PCI ACS Source Validation (PCI_ACS_SV), which
5042          * ensures that requester IDs fall within the bus number range
5043          * of the bridge.  Enable if not already.
5044          */
5045         pci_read_config_dword(dev, INTEL_MPC_REG, &mpc);
5046         if (!(mpc & INTEL_MPC_REG_IRBNCE)) {
5047                 pci_info(dev, "Enabling MPC IRBNCE\n");
5048                 mpc |= INTEL_MPC_REG_IRBNCE;
5049                 pci_write_config_word(dev, INTEL_MPC_REG, mpc);
5050         }
5051 }
5052
5053 /*
5054  * Currently this quirk does the equivalent of
5055  * PCI_ACS_SV | PCI_ACS_RR | PCI_ACS_CR | PCI_ACS_UF
5056  *
5057  * TODO: This quirk also needs to do equivalent of PCI_ACS_TB,
5058  * if dev->external_facing || dev->untrusted
5059  */
5060 static int pci_quirk_enable_intel_pch_acs(struct pci_dev *dev)
5061 {
5062         if (!pci_quirk_intel_pch_acs_match(dev))
5063                 return -ENOTTY;
5064
5065         if (pci_quirk_enable_intel_lpc_acs(dev)) {
5066                 pci_warn(dev, "Failed to enable Intel PCH ACS quirk\n");
5067                 return 0;
5068         }
5069
5070         pci_quirk_enable_intel_rp_mpc_acs(dev);
5071
5072         dev->dev_flags |= PCI_DEV_FLAGS_ACS_ENABLED_QUIRK;
5073
5074         pci_info(dev, "Intel PCH root port ACS workaround enabled\n");
5075
5076         return 0;
5077 }
5078
5079 static int pci_quirk_enable_intel_spt_pch_acs(struct pci_dev *dev)
5080 {
5081         int pos;
5082         u32 cap, ctrl;
5083
5084         if (!pci_quirk_intel_spt_pch_acs_match(dev))
5085                 return -ENOTTY;
5086
5087         pos = dev->acs_cap;
5088         if (!pos)
5089                 return -ENOTTY;
5090
5091         pci_read_config_dword(dev, pos + PCI_ACS_CAP, &cap);
5092         pci_read_config_dword(dev, pos + INTEL_SPT_ACS_CTRL, &ctrl);
5093
5094         ctrl |= (cap & PCI_ACS_SV);
5095         ctrl |= (cap & PCI_ACS_RR);
5096         ctrl |= (cap & PCI_ACS_CR);
5097         ctrl |= (cap & PCI_ACS_UF);
5098
5099         if (dev->external_facing || dev->untrusted)
5100                 ctrl |= (cap & PCI_ACS_TB);
5101
5102         pci_write_config_dword(dev, pos + INTEL_SPT_ACS_CTRL, ctrl);
5103
5104         pci_info(dev, "Intel SPT PCH root port ACS workaround enabled\n");
5105
5106         return 0;
5107 }
5108
5109 static int pci_quirk_disable_intel_spt_pch_acs_redir(struct pci_dev *dev)
5110 {
5111         int pos;
5112         u32 cap, ctrl;
5113
5114         if (!pci_quirk_intel_spt_pch_acs_match(dev))
5115                 return -ENOTTY;
5116
5117         pos = dev->acs_cap;
5118         if (!pos)
5119                 return -ENOTTY;
5120
5121         pci_read_config_dword(dev, pos + PCI_ACS_CAP, &cap);
5122         pci_read_config_dword(dev, pos + INTEL_SPT_ACS_CTRL, &ctrl);
5123
5124         ctrl &= ~(PCI_ACS_RR | PCI_ACS_CR | PCI_ACS_EC);
5125
5126         pci_write_config_dword(dev, pos + INTEL_SPT_ACS_CTRL, ctrl);
5127
5128         pci_info(dev, "Intel SPT PCH root port workaround: disabled ACS redirect\n");
5129
5130         return 0;
5131 }
5132
5133 static const struct pci_dev_acs_ops {
5134         u16 vendor;
5135         u16 device;
5136         int (*enable_acs)(struct pci_dev *dev);
5137         int (*disable_acs_redir)(struct pci_dev *dev);
5138 } pci_dev_acs_ops[] = {
5139         { PCI_VENDOR_ID_INTEL, PCI_ANY_ID,
5140             .enable_acs = pci_quirk_enable_intel_pch_acs,
5141         },
5142         { PCI_VENDOR_ID_INTEL, PCI_ANY_ID,
5143             .enable_acs = pci_quirk_enable_intel_spt_pch_acs,
5144             .disable_acs_redir = pci_quirk_disable_intel_spt_pch_acs_redir,
5145         },
5146 };
5147
5148 int pci_dev_specific_enable_acs(struct pci_dev *dev)
5149 {
5150         const struct pci_dev_acs_ops *p;
5151         int i, ret;
5152
5153         for (i = 0; i < ARRAY_SIZE(pci_dev_acs_ops); i++) {
5154                 p = &pci_dev_acs_ops[i];
5155                 if ((p->vendor == dev->vendor ||
5156                      p->vendor == (u16)PCI_ANY_ID) &&
5157                     (p->device == dev->device ||
5158                      p->device == (u16)PCI_ANY_ID) &&
5159                     p->enable_acs) {
5160                         ret = p->enable_acs(dev);
5161                         if (ret >= 0)
5162                                 return ret;
5163                 }
5164         }
5165
5166         return -ENOTTY;
5167 }
5168
5169 int pci_dev_specific_disable_acs_redir(struct pci_dev *dev)
5170 {
5171         const struct pci_dev_acs_ops *p;
5172         int i, ret;
5173
5174         for (i = 0; i < ARRAY_SIZE(pci_dev_acs_ops); i++) {
5175                 p = &pci_dev_acs_ops[i];
5176                 if ((p->vendor == dev->vendor ||
5177                      p->vendor == (u16)PCI_ANY_ID) &&
5178                     (p->device == dev->device ||
5179                      p->device == (u16)PCI_ANY_ID) &&
5180                     p->disable_acs_redir) {
5181                         ret = p->disable_acs_redir(dev);
5182                         if (ret >= 0)
5183                                 return ret;
5184                 }
5185         }
5186
5187         return -ENOTTY;
5188 }
5189
5190 /*
5191  * The PCI capabilities list for Intel DH895xCC VFs (device ID 0x0443) with
5192  * QuickAssist Technology (QAT) is prematurely terminated in hardware.  The
5193  * Next Capability pointer in the MSI Capability Structure should point to
5194  * the PCIe Capability Structure but is incorrectly hardwired as 0 terminating
5195  * the list.
5196  */
5197 static void quirk_intel_qat_vf_cap(struct pci_dev *pdev)
5198 {
5199         int pos, i = 0;
5200         u8 next_cap;
5201         u16 reg16, *cap;
5202         struct pci_cap_saved_state *state;
5203
5204         /* Bail if the hardware bug is fixed */
5205         if (pdev->pcie_cap || pci_find_capability(pdev, PCI_CAP_ID_EXP))
5206                 return;
5207
5208         /* Bail if MSI Capability Structure is not found for some reason */
5209         pos = pci_find_capability(pdev, PCI_CAP_ID_MSI);
5210         if (!pos)
5211                 return;
5212
5213         /*
5214          * Bail if Next Capability pointer in the MSI Capability Structure
5215          * is not the expected incorrect 0x00.
5216          */
5217         pci_read_config_byte(pdev, pos + 1, &next_cap);
5218         if (next_cap)
5219                 return;
5220
5221         /*
5222          * PCIe Capability Structure is expected to be at 0x50 and should
5223          * terminate the list (Next Capability pointer is 0x00).  Verify
5224          * Capability Id and Next Capability pointer is as expected.
5225          * Open-code some of set_pcie_port_type() and pci_cfg_space_size_ext()
5226          * to correctly set kernel data structures which have already been
5227          * set incorrectly due to the hardware bug.
5228          */
5229         pos = 0x50;
5230         pci_read_config_word(pdev, pos, &reg16);
5231         if (reg16 == (0x0000 | PCI_CAP_ID_EXP)) {
5232                 u32 status;
5233 #ifndef PCI_EXP_SAVE_REGS
5234 #define PCI_EXP_SAVE_REGS     7
5235 #endif
5236                 int size = PCI_EXP_SAVE_REGS * sizeof(u16);
5237
5238                 pdev->pcie_cap = pos;
5239                 pci_read_config_word(pdev, pos + PCI_EXP_FLAGS, &reg16);
5240                 pdev->pcie_flags_reg = reg16;
5241                 pci_read_config_word(pdev, pos + PCI_EXP_DEVCAP, &reg16);
5242                 pdev->pcie_mpss = reg16 & PCI_EXP_DEVCAP_PAYLOAD;
5243
5244                 pdev->cfg_size = PCI_CFG_SPACE_EXP_SIZE;
5245                 if (pci_read_config_dword(pdev, PCI_CFG_SPACE_SIZE, &status) !=
5246                     PCIBIOS_SUCCESSFUL || (status == 0xffffffff))
5247                         pdev->cfg_size = PCI_CFG_SPACE_SIZE;
5248
5249                 if (pci_find_saved_cap(pdev, PCI_CAP_ID_EXP))
5250                         return;
5251
5252                 /* Save PCIe cap */
5253                 state = kzalloc(sizeof(*state) + size, GFP_KERNEL);
5254                 if (!state)
5255                         return;
5256
5257                 state->cap.cap_nr = PCI_CAP_ID_EXP;
5258                 state->cap.cap_extended = 0;
5259                 state->cap.size = size;
5260                 cap = (u16 *)&state->cap.data[0];
5261                 pcie_capability_read_word(pdev, PCI_EXP_DEVCTL, &cap[i++]);
5262                 pcie_capability_read_word(pdev, PCI_EXP_LNKCTL, &cap[i++]);
5263                 pcie_capability_read_word(pdev, PCI_EXP_SLTCTL, &cap[i++]);
5264                 pcie_capability_read_word(pdev, PCI_EXP_RTCTL,  &cap[i++]);
5265                 pcie_capability_read_word(pdev, PCI_EXP_DEVCTL2, &cap[i++]);
5266                 pcie_capability_read_word(pdev, PCI_EXP_LNKCTL2, &cap[i++]);
5267                 pcie_capability_read_word(pdev, PCI_EXP_SLTCTL2, &cap[i++]);
5268                 hlist_add_head(&state->next, &pdev->saved_cap_space);
5269         }
5270 }
5271 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_INTEL, 0x443, quirk_intel_qat_vf_cap);
5272
5273 /*
5274  * FLR may cause the following to devices to hang:
5275  *
5276  * AMD Starship/Matisse HD Audio Controller 0x1487
5277  * AMD Starship USB 3.0 Host Controller 0x148c
5278  * AMD Matisse USB 3.0 Host Controller 0x149c
5279  * Intel 82579LM Gigabit Ethernet Controller 0x1502
5280  * Intel 82579V Gigabit Ethernet Controller 0x1503
5281  *
5282  */
5283 static void quirk_no_flr(struct pci_dev *dev)
5284 {
5285         dev->dev_flags |= PCI_DEV_FLAGS_NO_FLR_RESET;
5286 }
5287 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_AMD, 0x1487, quirk_no_flr);
5288 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_AMD, 0x148c, quirk_no_flr);
5289 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_AMD, 0x149c, quirk_no_flr);
5290 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_INTEL, 0x1502, quirk_no_flr);
5291 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_INTEL, 0x1503, quirk_no_flr);
5292
5293 static void quirk_no_ext_tags(struct pci_dev *pdev)
5294 {
5295         struct pci_host_bridge *bridge = pci_find_host_bridge(pdev->bus);
5296
5297         if (!bridge)
5298                 return;
5299
5300         bridge->no_ext_tags = 1;
5301         pci_info(pdev, "disabling Extended Tags (this device can't handle them)\n");
5302
5303         pci_walk_bus(bridge->bus, pci_configure_extended_tags, NULL);
5304 }
5305 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_SERVERWORKS, 0x0132, quirk_no_ext_tags);
5306 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_SERVERWORKS, 0x0140, quirk_no_ext_tags);
5307 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_SERVERWORKS, 0x0141, quirk_no_ext_tags);
5308 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_SERVERWORKS, 0x0142, quirk_no_ext_tags);
5309 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_SERVERWORKS, 0x0144, quirk_no_ext_tags);
5310 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_SERVERWORKS, 0x0420, quirk_no_ext_tags);
5311 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_SERVERWORKS, 0x0422, quirk_no_ext_tags);
5312
5313 #ifdef CONFIG_PCI_ATS
5314 /*
5315  * Some devices require additional driver setup to enable ATS.  Don't use
5316  * ATS for those devices as ATS will be enabled before the driver has had a
5317  * chance to load and configure the device.
5318  */
5319 static void quirk_amd_harvest_no_ats(struct pci_dev *pdev)
5320 {
5321         if ((pdev->device == 0x7312 && pdev->revision != 0x00) ||
5322             (pdev->device == 0x7340 && pdev->revision != 0xc5) ||
5323             (pdev->device == 0x7341 && pdev->revision != 0x00))
5324                 return;
5325
5326         pci_info(pdev, "disabling ATS\n");
5327         pdev->ats_cap = 0;
5328 }
5329
5330 /* AMD Stoney platform GPU */
5331 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATI, 0x98e4, quirk_amd_harvest_no_ats);
5332 /* AMD Iceland dGPU */
5333 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATI, 0x6900, quirk_amd_harvest_no_ats);
5334 /* AMD Navi10 dGPU */
5335 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATI, 0x7312, quirk_amd_harvest_no_ats);
5336 /* AMD Navi14 dGPU */
5337 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATI, 0x7340, quirk_amd_harvest_no_ats);
5338 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATI, 0x7341, quirk_amd_harvest_no_ats);
5339 #endif /* CONFIG_PCI_ATS */
5340
5341 /* Freescale PCIe doesn't support MSI in RC mode */
5342 static void quirk_fsl_no_msi(struct pci_dev *pdev)
5343 {
5344         if (pci_pcie_type(pdev) == PCI_EXP_TYPE_ROOT_PORT)
5345                 pdev->no_msi = 1;
5346 }
5347 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_FREESCALE, PCI_ANY_ID, quirk_fsl_no_msi);
5348
5349 /*
5350  * Although not allowed by the spec, some multi-function devices have
5351  * dependencies of one function (consumer) on another (supplier).  For the
5352  * consumer to work in D0, the supplier must also be in D0.  Create a
5353  * device link from the consumer to the supplier to enforce this
5354  * dependency.  Runtime PM is allowed by default on the consumer to prevent
5355  * it from permanently keeping the supplier awake.
5356  */
5357 static void pci_create_device_link(struct pci_dev *pdev, unsigned int consumer,
5358                                    unsigned int supplier, unsigned int class,
5359                                    unsigned int class_shift)
5360 {
5361         struct pci_dev *supplier_pdev;
5362
5363         if (PCI_FUNC(pdev->devfn) != consumer)
5364                 return;
5365
5366         supplier_pdev = pci_get_domain_bus_and_slot(pci_domain_nr(pdev->bus),
5367                                 pdev->bus->number,
5368                                 PCI_DEVFN(PCI_SLOT(pdev->devfn), supplier));
5369         if (!supplier_pdev || (supplier_pdev->class >> class_shift) != class) {
5370                 pci_dev_put(supplier_pdev);
5371                 return;
5372         }
5373
5374         if (device_link_add(&pdev->dev, &supplier_pdev->dev,
5375                             DL_FLAG_STATELESS | DL_FLAG_PM_RUNTIME))
5376                 pci_info(pdev, "D0 power state depends on %s\n",
5377                          pci_name(supplier_pdev));
5378         else
5379                 pci_err(pdev, "Cannot enforce power dependency on %s\n",
5380                         pci_name(supplier_pdev));
5381
5382         pm_runtime_allow(&pdev->dev);
5383         pci_dev_put(supplier_pdev);
5384 }
5385
5386 /*
5387  * Create device link for GPUs with integrated HDA controller for streaming
5388  * audio to attached displays.
5389  */
5390 static void quirk_gpu_hda(struct pci_dev *hda)
5391 {
5392         pci_create_device_link(hda, 1, 0, PCI_BASE_CLASS_DISPLAY, 16);
5393 }
5394 DECLARE_PCI_FIXUP_CLASS_FINAL(PCI_VENDOR_ID_ATI, PCI_ANY_ID,
5395                               PCI_CLASS_MULTIMEDIA_HD_AUDIO, 8, quirk_gpu_hda);
5396 DECLARE_PCI_FIXUP_CLASS_FINAL(PCI_VENDOR_ID_AMD, PCI_ANY_ID,
5397                               PCI_CLASS_MULTIMEDIA_HD_AUDIO, 8, quirk_gpu_hda);
5398 DECLARE_PCI_FIXUP_CLASS_FINAL(PCI_VENDOR_ID_NVIDIA, PCI_ANY_ID,
5399                               PCI_CLASS_MULTIMEDIA_HD_AUDIO, 8, quirk_gpu_hda);
5400
5401 /*
5402  * Create device link for GPUs with integrated USB xHCI Host
5403  * controller to VGA.
5404  */
5405 static void quirk_gpu_usb(struct pci_dev *usb)
5406 {
5407         pci_create_device_link(usb, 2, 0, PCI_BASE_CLASS_DISPLAY, 16);
5408 }
5409 DECLARE_PCI_FIXUP_CLASS_FINAL(PCI_VENDOR_ID_NVIDIA, PCI_ANY_ID,
5410                               PCI_CLASS_SERIAL_USB, 8, quirk_gpu_usb);
5411 DECLARE_PCI_FIXUP_CLASS_FINAL(PCI_VENDOR_ID_ATI, PCI_ANY_ID,
5412                               PCI_CLASS_SERIAL_USB, 8, quirk_gpu_usb);
5413
5414 /*
5415  * Create device link for GPUs with integrated Type-C UCSI controller
5416  * to VGA. Currently there is no class code defined for UCSI device over PCI
5417  * so using UNKNOWN class for now and it will be updated when UCSI
5418  * over PCI gets a class code.
5419  */
5420 #define PCI_CLASS_SERIAL_UNKNOWN        0x0c80
5421 static void quirk_gpu_usb_typec_ucsi(struct pci_dev *ucsi)
5422 {
5423         pci_create_device_link(ucsi, 3, 0, PCI_BASE_CLASS_DISPLAY, 16);
5424 }
5425 DECLARE_PCI_FIXUP_CLASS_FINAL(PCI_VENDOR_ID_NVIDIA, PCI_ANY_ID,
5426                               PCI_CLASS_SERIAL_UNKNOWN, 8,
5427                               quirk_gpu_usb_typec_ucsi);
5428 DECLARE_PCI_FIXUP_CLASS_FINAL(PCI_VENDOR_ID_ATI, PCI_ANY_ID,
5429                               PCI_CLASS_SERIAL_UNKNOWN, 8,
5430                               quirk_gpu_usb_typec_ucsi);
5431
5432 /*
5433  * Enable the NVIDIA GPU integrated HDA controller if the BIOS left it
5434  * disabled.  https://devtalk.nvidia.com/default/topic/1024022
5435  */
5436 static void quirk_nvidia_hda(struct pci_dev *gpu)
5437 {
5438         u8 hdr_type;
5439         u32 val;
5440
5441         /* There was no integrated HDA controller before MCP89 */
5442         if (gpu->device < PCI_DEVICE_ID_NVIDIA_GEFORCE_320M)
5443                 return;
5444
5445         /* Bit 25 at offset 0x488 enables the HDA controller */
5446         pci_read_config_dword(gpu, 0x488, &val);
5447         if (val & BIT(25))
5448                 return;
5449
5450         pci_info(gpu, "Enabling HDA controller\n");
5451         pci_write_config_dword(gpu, 0x488, val | BIT(25));
5452
5453         /* The GPU becomes a multi-function device when the HDA is enabled */
5454         pci_read_config_byte(gpu, PCI_HEADER_TYPE, &hdr_type);
5455         gpu->multifunction = !!(hdr_type & 0x80);
5456 }
5457 DECLARE_PCI_FIXUP_CLASS_HEADER(PCI_VENDOR_ID_NVIDIA, PCI_ANY_ID,
5458                                PCI_BASE_CLASS_DISPLAY, 16, quirk_nvidia_hda);
5459 DECLARE_PCI_FIXUP_CLASS_RESUME_EARLY(PCI_VENDOR_ID_NVIDIA, PCI_ANY_ID,
5460                                PCI_BASE_CLASS_DISPLAY, 16, quirk_nvidia_hda);
5461
5462 /*
5463  * Some IDT switches incorrectly flag an ACS Source Validation error on
5464  * completions for config read requests even though PCIe r4.0, sec
5465  * 6.12.1.1, says that completions are never affected by ACS Source
5466  * Validation.  Here's the text of IDT 89H32H8G3-YC, erratum #36:
5467  *
5468  *   Item #36 - Downstream port applies ACS Source Validation to Completions
5469  *   Section 6.12.1.1 of the PCI Express Base Specification 3.1 states that
5470  *   completions are never affected by ACS Source Validation.  However,
5471  *   completions received by a downstream port of the PCIe switch from a
5472  *   device that has not yet captured a PCIe bus number are incorrectly
5473  *   dropped by ACS Source Validation by the switch downstream port.
5474  *
5475  * The workaround suggested by IDT is to issue a config write to the
5476  * downstream device before issuing the first config read.  This allows the
5477  * downstream device to capture its bus and device numbers (see PCIe r4.0,
5478  * sec 2.2.9), thus avoiding the ACS error on the completion.
5479  *
5480  * However, we don't know when the device is ready to accept the config
5481  * write, so we do config reads until we receive a non-Config Request Retry
5482  * Status, then do the config write.
5483  *
5484  * To avoid hitting the erratum when doing the config reads, we disable ACS
5485  * SV around this process.
5486  */
5487 int pci_idt_bus_quirk(struct pci_bus *bus, int devfn, u32 *l, int timeout)
5488 {
5489         int pos;
5490         u16 ctrl = 0;
5491         bool found;
5492         struct pci_dev *bridge = bus->self;
5493
5494         pos = bridge->acs_cap;
5495
5496         /* Disable ACS SV before initial config reads */
5497         if (pos) {
5498                 pci_read_config_word(bridge, pos + PCI_ACS_CTRL, &ctrl);
5499                 if (ctrl & PCI_ACS_SV)
5500                         pci_write_config_word(bridge, pos + PCI_ACS_CTRL,
5501                                               ctrl & ~PCI_ACS_SV);
5502         }
5503
5504         found = pci_bus_generic_read_dev_vendor_id(bus, devfn, l, timeout);
5505
5506         /* Write Vendor ID (read-only) so the endpoint latches its bus/dev */
5507         if (found)
5508                 pci_bus_write_config_word(bus, devfn, PCI_VENDOR_ID, 0);
5509
5510         /* Re-enable ACS_SV if it was previously enabled */
5511         if (ctrl & PCI_ACS_SV)
5512                 pci_write_config_word(bridge, pos + PCI_ACS_CTRL, ctrl);
5513
5514         return found;
5515 }
5516
5517 /*
5518  * Microsemi Switchtec NTB uses devfn proxy IDs to move TLPs between
5519  * NT endpoints via the internal switch fabric. These IDs replace the
5520  * originating requestor ID TLPs which access host memory on peer NTB
5521  * ports. Therefore, all proxy IDs must be aliased to the NTB device
5522  * to permit access when the IOMMU is turned on.
5523  */
5524 static void quirk_switchtec_ntb_dma_alias(struct pci_dev *pdev)
5525 {
5526         void __iomem *mmio;
5527         struct ntb_info_regs __iomem *mmio_ntb;
5528         struct ntb_ctrl_regs __iomem *mmio_ctrl;
5529         u64 partition_map;
5530         u8 partition;
5531         int pp;
5532
5533         if (pci_enable_device(pdev)) {
5534                 pci_err(pdev, "Cannot enable Switchtec device\n");
5535                 return;
5536         }
5537
5538         mmio = pci_iomap(pdev, 0, 0);
5539         if (mmio == NULL) {
5540                 pci_disable_device(pdev);
5541                 pci_err(pdev, "Cannot iomap Switchtec device\n");
5542                 return;
5543         }
5544
5545         pci_info(pdev, "Setting Switchtec proxy ID aliases\n");
5546
5547         mmio_ntb = mmio + SWITCHTEC_GAS_NTB_OFFSET;
5548         mmio_ctrl = (void __iomem *) mmio_ntb + SWITCHTEC_NTB_REG_CTRL_OFFSET;
5549
5550         partition = ioread8(&mmio_ntb->partition_id);
5551
5552         partition_map = ioread32(&mmio_ntb->ep_map);
5553         partition_map |= ((u64) ioread32(&mmio_ntb->ep_map + 4)) << 32;
5554         partition_map &= ~(1ULL << partition);
5555
5556         for (pp = 0; pp < (sizeof(partition_map) * 8); pp++) {
5557                 struct ntb_ctrl_regs __iomem *mmio_peer_ctrl;
5558                 u32 table_sz = 0;
5559                 int te;
5560
5561                 if (!(partition_map & (1ULL << pp)))
5562                         continue;
5563
5564                 pci_dbg(pdev, "Processing partition %d\n", pp);
5565
5566                 mmio_peer_ctrl = &mmio_ctrl[pp];
5567
5568                 table_sz = ioread16(&mmio_peer_ctrl->req_id_table_size);
5569                 if (!table_sz) {
5570                         pci_warn(pdev, "Partition %d table_sz 0\n", pp);
5571                         continue;
5572                 }
5573
5574                 if (table_sz > 512) {
5575                         pci_warn(pdev,
5576                                  "Invalid Switchtec partition %d table_sz %d\n",
5577                                  pp, table_sz);
5578                         continue;
5579                 }
5580
5581                 for (te = 0; te < table_sz; te++) {
5582                         u32 rid_entry;
5583                         u8 devfn;
5584
5585                         rid_entry = ioread32(&mmio_peer_ctrl->req_id_table[te]);
5586                         devfn = (rid_entry >> 1) & 0xFF;
5587                         pci_dbg(pdev,
5588                                 "Aliasing Partition %d Proxy ID %02x.%d\n",
5589                                 pp, PCI_SLOT(devfn), PCI_FUNC(devfn));
5590                         pci_add_dma_alias(pdev, devfn, 1);
5591                 }
5592         }
5593
5594         pci_iounmap(pdev, mmio);
5595         pci_disable_device(pdev);
5596 }
5597 #define SWITCHTEC_QUIRK(vid) \
5598         DECLARE_PCI_FIXUP_CLASS_FINAL(PCI_VENDOR_ID_MICROSEMI, vid, \
5599                 PCI_CLASS_BRIDGE_OTHER, 8, quirk_switchtec_ntb_dma_alias)
5600
5601 SWITCHTEC_QUIRK(0x8531);  /* PFX 24xG3 */
5602 SWITCHTEC_QUIRK(0x8532);  /* PFX 32xG3 */
5603 SWITCHTEC_QUIRK(0x8533);  /* PFX 48xG3 */
5604 SWITCHTEC_QUIRK(0x8534);  /* PFX 64xG3 */
5605 SWITCHTEC_QUIRK(0x8535);  /* PFX 80xG3 */
5606 SWITCHTEC_QUIRK(0x8536);  /* PFX 96xG3 */
5607 SWITCHTEC_QUIRK(0x8541);  /* PSX 24xG3 */
5608 SWITCHTEC_QUIRK(0x8542);  /* PSX 32xG3 */
5609 SWITCHTEC_QUIRK(0x8543);  /* PSX 48xG3 */
5610 SWITCHTEC_QUIRK(0x8544);  /* PSX 64xG3 */
5611 SWITCHTEC_QUIRK(0x8545);  /* PSX 80xG3 */
5612 SWITCHTEC_QUIRK(0x8546);  /* PSX 96xG3 */
5613 SWITCHTEC_QUIRK(0x8551);  /* PAX 24XG3 */
5614 SWITCHTEC_QUIRK(0x8552);  /* PAX 32XG3 */
5615 SWITCHTEC_QUIRK(0x8553);  /* PAX 48XG3 */
5616 SWITCHTEC_QUIRK(0x8554);  /* PAX 64XG3 */
5617 SWITCHTEC_QUIRK(0x8555);  /* PAX 80XG3 */
5618 SWITCHTEC_QUIRK(0x8556);  /* PAX 96XG3 */
5619 SWITCHTEC_QUIRK(0x8561);  /* PFXL 24XG3 */
5620 SWITCHTEC_QUIRK(0x8562);  /* PFXL 32XG3 */
5621 SWITCHTEC_QUIRK(0x8563);  /* PFXL 48XG3 */
5622 SWITCHTEC_QUIRK(0x8564);  /* PFXL 64XG3 */
5623 SWITCHTEC_QUIRK(0x8565);  /* PFXL 80XG3 */
5624 SWITCHTEC_QUIRK(0x8566);  /* PFXL 96XG3 */
5625 SWITCHTEC_QUIRK(0x8571);  /* PFXI 24XG3 */
5626 SWITCHTEC_QUIRK(0x8572);  /* PFXI 32XG3 */
5627 SWITCHTEC_QUIRK(0x8573);  /* PFXI 48XG3 */
5628 SWITCHTEC_QUIRK(0x8574);  /* PFXI 64XG3 */
5629 SWITCHTEC_QUIRK(0x8575);  /* PFXI 80XG3 */
5630 SWITCHTEC_QUIRK(0x8576);  /* PFXI 96XG3 */
5631 SWITCHTEC_QUIRK(0x4000);  /* PFX 100XG4 */
5632 SWITCHTEC_QUIRK(0x4084);  /* PFX 84XG4  */
5633 SWITCHTEC_QUIRK(0x4068);  /* PFX 68XG4  */
5634 SWITCHTEC_QUIRK(0x4052);  /* PFX 52XG4  */
5635 SWITCHTEC_QUIRK(0x4036);  /* PFX 36XG4  */
5636 SWITCHTEC_QUIRK(0x4028);  /* PFX 28XG4  */
5637 SWITCHTEC_QUIRK(0x4100);  /* PSX 100XG4 */
5638 SWITCHTEC_QUIRK(0x4184);  /* PSX 84XG4  */
5639 SWITCHTEC_QUIRK(0x4168);  /* PSX 68XG4  */
5640 SWITCHTEC_QUIRK(0x4152);  /* PSX 52XG4  */
5641 SWITCHTEC_QUIRK(0x4136);  /* PSX 36XG4  */
5642 SWITCHTEC_QUIRK(0x4128);  /* PSX 28XG4  */
5643 SWITCHTEC_QUIRK(0x4200);  /* PAX 100XG4 */
5644 SWITCHTEC_QUIRK(0x4284);  /* PAX 84XG4  */
5645 SWITCHTEC_QUIRK(0x4268);  /* PAX 68XG4  */
5646 SWITCHTEC_QUIRK(0x4252);  /* PAX 52XG4  */
5647 SWITCHTEC_QUIRK(0x4236);  /* PAX 36XG4  */
5648 SWITCHTEC_QUIRK(0x4228);  /* PAX 28XG4  */
5649
5650 /*
5651  * The PLX NTB uses devfn proxy IDs to move TLPs between NT endpoints.
5652  * These IDs are used to forward responses to the originator on the other
5653  * side of the NTB.  Alias all possible IDs to the NTB to permit access when
5654  * the IOMMU is turned on.
5655  */
5656 static void quirk_plx_ntb_dma_alias(struct pci_dev *pdev)
5657 {
5658         pci_info(pdev, "Setting PLX NTB proxy ID aliases\n");
5659         /* PLX NTB may use all 256 devfns */
5660         pci_add_dma_alias(pdev, 0, 256);
5661 }
5662 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_PLX, 0x87b0, quirk_plx_ntb_dma_alias);
5663 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_PLX, 0x87b1, quirk_plx_ntb_dma_alias);
5664
5665 /*
5666  * On Lenovo Thinkpad P50 SKUs with a Nvidia Quadro M1000M, the BIOS does
5667  * not always reset the secondary Nvidia GPU between reboots if the system
5668  * is configured to use Hybrid Graphics mode.  This results in the GPU
5669  * being left in whatever state it was in during the *previous* boot, which
5670  * causes spurious interrupts from the GPU, which in turn causes us to
5671  * disable the wrong IRQ and end up breaking the touchpad.  Unsurprisingly,
5672  * this also completely breaks nouveau.
5673  *
5674  * Luckily, it seems a simple reset of the Nvidia GPU brings it back to a
5675  * clean state and fixes all these issues.
5676  *
5677  * When the machine is configured in Dedicated display mode, the issue
5678  * doesn't occur.  Fortunately the GPU advertises NoReset+ when in this
5679  * mode, so we can detect that and avoid resetting it.
5680  */
5681 static void quirk_reset_lenovo_thinkpad_p50_nvgpu(struct pci_dev *pdev)
5682 {
5683         void __iomem *map;
5684         int ret;
5685
5686         if (pdev->subsystem_vendor != PCI_VENDOR_ID_LENOVO ||
5687             pdev->subsystem_device != 0x222e ||
5688             !pdev->reset_fn)
5689                 return;
5690
5691         if (pci_enable_device_mem(pdev))
5692                 return;
5693
5694         /*
5695          * Based on nvkm_device_ctor() in
5696          * drivers/gpu/drm/nouveau/nvkm/engine/device/base.c
5697          */
5698         map = pci_iomap(pdev, 0, 0x23000);
5699         if (!map) {
5700                 pci_err(pdev, "Can't map MMIO space\n");
5701                 goto out_disable;
5702         }
5703
5704         /*
5705          * Make sure the GPU looks like it's been POSTed before resetting
5706          * it.
5707          */
5708         if (ioread32(map + 0x2240c) & 0x2) {
5709                 pci_info(pdev, FW_BUG "GPU left initialized by EFI, resetting\n");
5710                 ret = pci_reset_bus(pdev);
5711                 if (ret < 0)
5712                         pci_err(pdev, "Failed to reset GPU: %d\n", ret);
5713         }
5714
5715         iounmap(map);
5716 out_disable:
5717         pci_disable_device(pdev);
5718 }
5719 DECLARE_PCI_FIXUP_CLASS_FINAL(PCI_VENDOR_ID_NVIDIA, 0x13b1,
5720                               PCI_CLASS_DISPLAY_VGA, 8,
5721                               quirk_reset_lenovo_thinkpad_p50_nvgpu);
5722
5723 /*
5724  * Device [1b21:2142]
5725  * When in D0, PME# doesn't get asserted when plugging USB 3.0 device.
5726  */
5727 static void pci_fixup_no_d0_pme(struct pci_dev *dev)
5728 {
5729         pci_info(dev, "PME# does not work under D0, disabling it\n");
5730         dev->pme_support &= ~(PCI_PM_CAP_PME_D0 >> PCI_PM_CAP_PME_SHIFT);
5731 }
5732 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ASMEDIA, 0x2142, pci_fixup_no_d0_pme);
5733
5734 /*
5735  * Device 12d8:0x400e [OHCI] and 12d8:0x400f [EHCI]
5736  *
5737  * These devices advertise PME# support in all power states but don't
5738  * reliably assert it.
5739  *
5740  * These devices also advertise MSI, but documentation (PI7C9X440SL.pdf)
5741  * says "The MSI Function is not implemented on this device" in chapters
5742  * 7.3.27, 7.3.29-7.3.31.
5743  */
5744 static void pci_fixup_no_msi_no_pme(struct pci_dev *dev)
5745 {
5746 #ifdef CONFIG_PCI_MSI
5747         pci_info(dev, "MSI is not implemented on this device, disabling it\n");
5748         dev->no_msi = 1;
5749 #endif
5750         pci_info(dev, "PME# is unreliable, disabling it\n");
5751         dev->pme_support = 0;
5752 }
5753 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_PERICOM, 0x400e, pci_fixup_no_msi_no_pme);
5754 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_PERICOM, 0x400f, pci_fixup_no_msi_no_pme);
5755
5756 static void apex_pci_fixup_class(struct pci_dev *pdev)
5757 {
5758         pdev->class = (PCI_CLASS_SYSTEM_OTHER << 8) | pdev->class;
5759 }
5760 DECLARE_PCI_FIXUP_CLASS_HEADER(0x1ac1, 0x089a,
5761                                PCI_CLASS_NOT_DEFINED, 8, apex_pci_fixup_class);
5762
5763 static void nvidia_ion_ahci_fixup(struct pci_dev *pdev)
5764 {
5765         pdev->dev_flags |= PCI_DEV_FLAGS_HAS_MSI_MASKING;
5766 }
5767 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_NVIDIA, 0x0ab8, nvidia_ion_ahci_fixup);