drivers/pci/probe.c

   1 // SPDX-License-Identifier: GPL-2.0
   2 /*
   3  * PCI detection and setup code
   4  */
   5
   6 #include <linux/kernel.h>
   7 #include <linux/delay.h>
   8 #include <linux/init.h>
   9 #include <linux/pci.h>
  10 #include <linux/msi.h>
  11 #include <linux/of_device.h>
  12 #include <linux/of_pci.h>
  13 #include <linux/pci_hotplug.h>
  14 #include <linux/slab.h>
  15 #include <linux/module.h>
  16 #include <linux/cpumask.h>
  17 #include <linux/aer.h>
  18 #include <linux/acpi.h>
  19 #include <linux/hypervisor.h>
  20 #include <linux/irqdomain.h>
  21 #include <linux/pm_runtime.h>
  22 #include <linux/bitfield.h>
  23 #include "pci.h"
  24
  25 #define CARDBUS_LATENCY_TIMER   176     /* secondary latency timer */
  26 #define CARDBUS_RESERVE_BUSNR   3
  27
  28 static struct resource busn_resource = {
  29         .name   = "PCI busn",
  30         .start  = 0,
  31         .end    = 255,
  32         .flags  = IORESOURCE_BUS,
  33 };
  34
  35 /* Ugh.  Need to stop exporting this to modules. */
  36 LIST_HEAD(pci_root_buses);
  37 EXPORT_SYMBOL(pci_root_buses);
  38
  39 static LIST_HEAD(pci_domain_busn_res_list);
  40
  41 struct pci_domain_busn_res {
  42         struct list_head list;
  43         struct resource res;
  44         int domain_nr;
  45 };
  46
  47 static struct resource *get_pci_domain_busn_res(int domain_nr)
  48 {
  49         struct pci_domain_busn_res *r;
  50
  51         list_for_each_entry(r, &pci_domain_busn_res_list, list)
  52                 if (r->domain_nr == domain_nr)
  53                         return &r->res;
  54
  55         r = kzalloc(sizeof(*r), GFP_KERNEL);
  56         if (!r)
  57                 return NULL;
  58
  59         r->domain_nr = domain_nr;
  60         r->res.start = 0;
  61         r->res.end = 0xff;
  62         r->res.flags = IORESOURCE_BUS | IORESOURCE_PCI_FIXED;
  63
  64         list_add_tail(&r->list, &pci_domain_busn_res_list);
  65
  66         return &r->res;
  67 }
  68
  69 /*
  70  * Some device drivers need know if PCI is initiated.
  71  * Basically, we think PCI is not initiated when there
  72  * is no device to be found on the pci_bus_type.
  73  */
  74 int no_pci_devices(void)
  75 {
  76         struct device *dev;
  77         int no_devices;
  78
  79         dev = bus_find_next_device(&pci_bus_type, NULL);
  80         no_devices = (dev == NULL);
  81         put_device(dev);
  82         return no_devices;
  83 }
  84 EXPORT_SYMBOL(no_pci_devices);
  85
  86 /*
  87  * PCI Bus Class
  88  */
  89 static void release_pcibus_dev(struct device *dev)
  90 {
  91         struct pci_bus *pci_bus = to_pci_bus(dev);
  92
  93         put_device(pci_bus->bridge);
  94         pci_bus_remove_resources(pci_bus);
  95         pci_release_bus_of_node(pci_bus);
  96         kfree(pci_bus);
  97 }
  98
  99 static struct class pcibus_class = {
 100         .name           = "pci_bus",
 101         .dev_release    = &release_pcibus_dev,
 102         .dev_groups     = pcibus_groups,
 103 };
 104
 105 static int __init pcibus_class_init(void)
 106 {
 107         return class_register(&pcibus_class);
 108 }
 109 postcore_initcall(pcibus_class_init);
 110
 111 static u64 pci_size(u64 base, u64 maxbase, u64 mask)
 112 {
 113         u64 size = mask & maxbase;      /* Find the significant bits */
 114         if (!size)
 115                 return 0;
 116
 117         /*
 118          * Get the lowest of them to find the decode size, and from that
 119          * the extent.
 120          */
 121         size = size & ~(size-1);
 122
 123         /*
 124          * base == maxbase can be valid only if the BAR has already been
 125          * programmed with all 1s.
 126          */
 127         if (base == maxbase && ((base | (size - 1)) & mask) != mask)
 128                 return 0;
 129
 130         return size;
 131 }
 132
 133 static inline unsigned long decode_bar(struct pci_dev *dev, u32 bar)
 134 {
 135         u32 mem_type;
 136         unsigned long flags;
 137
 138         if ((bar & PCI_BASE_ADDRESS_SPACE) == PCI_BASE_ADDRESS_SPACE_IO) {
 139                 flags = bar & ~PCI_BASE_ADDRESS_IO_MASK;
 140                 flags |= IORESOURCE_IO;
 141                 return flags;
 142         }
 143
 144         flags = bar & ~PCI_BASE_ADDRESS_MEM_MASK;
 145         flags |= IORESOURCE_MEM;
 146         if (flags & PCI_BASE_ADDRESS_MEM_PREFETCH)
 147                 flags |= IORESOURCE_PREFETCH;
 148
 149         mem_type = bar & PCI_BASE_ADDRESS_MEM_TYPE_MASK;
 150         switch (mem_type) {
 151         case PCI_BASE_ADDRESS_MEM_TYPE_32:
 152                 break;
 153         case PCI_BASE_ADDRESS_MEM_TYPE_1M:
 154                 /* 1M mem BAR treated as 32-bit BAR */
 155                 break;
 156         case PCI_BASE_ADDRESS_MEM_TYPE_64:
 157                 flags |= IORESOURCE_MEM_64;
 158                 break;
 159         default:
 160                 /* mem unknown type treated as 32-bit BAR */
 161                 break;
 162         }
 163         return flags;
 164 }
 165
 166 #define PCI_COMMAND_DECODE_ENABLE       (PCI_COMMAND_MEMORY | PCI_COMMAND_IO)
 167
 168 /**
 169  * __pci_read_base - Read a PCI BAR
 170  * @dev: the PCI device
 171  * @type: type of the BAR
 172  * @res: resource buffer to be filled in
 173  * @pos: BAR position in the config space
 174  *
 175  * Returns 1 if the BAR is 64-bit, or 0 if 32-bit.
 176  */
 177 int __pci_read_base(struct pci_dev *dev, enum pci_bar_type type,
 178                     struct resource *res, unsigned int pos)
 179 {
 180         u32 l = 0, sz = 0, mask;
 181         u64 l64, sz64, mask64;
 182         u16 orig_cmd;
 183         struct pci_bus_region region, inverted_region;
 184
 185         mask = type ? PCI_ROM_ADDRESS_MASK : ~0;
 186
 187         /* No printks while decoding is disabled! */
 188         if (!dev->mmio_always_on) {
 189                 pci_read_config_word(dev, PCI_COMMAND, &orig_cmd);
 190                 if (orig_cmd & PCI_COMMAND_DECODE_ENABLE) {
 191                         pci_write_config_word(dev, PCI_COMMAND,
 192                                 orig_cmd & ~PCI_COMMAND_DECODE_ENABLE);
 193                 }
 194         }
 195
 196         res->name = pci_name(dev);
 197
 198         pci_read_config_dword(dev, pos, &l);
 199         pci_write_config_dword(dev, pos, l | mask);
 200         pci_read_config_dword(dev, pos, &sz);
 201         pci_write_config_dword(dev, pos, l);
 202
 203         /*
 204          * All bits set in sz means the device isn't working properly.
 205          * If the BAR isn't implemented, all bits must be 0.  If it's a
 206          * memory BAR or a ROM, bit 0 must be clear; if it's an io BAR, bit
 207          * 1 must be clear.
 208          */
 209         if (sz == 0xffffffff)
 210                 sz = 0;
 211
 212         /*
 213          * I don't know how l can have all bits set.  Copied from old code.
 214          * Maybe it fixes a bug on some ancient platform.
 215          */
 216         if (l == 0xffffffff)
 217                 l = 0;
 218
 219         if (type == pci_bar_unknown) {
 220                 res->flags = decode_bar(dev, l);
 221                 res->flags |= IORESOURCE_SIZEALIGN;
 222                 if (res->flags & IORESOURCE_IO) {
 223                         l64 = l & PCI_BASE_ADDRESS_IO_MASK;
 224                         sz64 = sz & PCI_BASE_ADDRESS_IO_MASK;
 225                         mask64 = PCI_BASE_ADDRESS_IO_MASK & (u32)IO_SPACE_LIMIT;
 226                 } else {
 227                         l64 = l & PCI_BASE_ADDRESS_MEM_MASK;
 228                         sz64 = sz & PCI_BASE_ADDRESS_MEM_MASK;
 229                         mask64 = (u32)PCI_BASE_ADDRESS_MEM_MASK;
 230                 }
 231         } else {
 232                 if (l & PCI_ROM_ADDRESS_ENABLE)
 233                         res->flags |= IORESOURCE_ROM_ENABLE;
 234                 l64 = l & PCI_ROM_ADDRESS_MASK;
 235                 sz64 = sz & PCI_ROM_ADDRESS_MASK;
 236                 mask64 = PCI_ROM_ADDRESS_MASK;
 237         }
 238
 239         if (res->flags & IORESOURCE_MEM_64) {
 240                 pci_read_config_dword(dev, pos + 4, &l);
 241                 pci_write_config_dword(dev, pos + 4, ~0);
 242                 pci_read_config_dword(dev, pos + 4, &sz);
 243                 pci_write_config_dword(dev, pos + 4, l);
 244
 245                 l64 |= ((u64)l << 32);
 246                 sz64 |= ((u64)sz << 32);
 247                 mask64 |= ((u64)~0 << 32);
 248         }
 249
 250         if (!dev->mmio_always_on && (orig_cmd & PCI_COMMAND_DECODE_ENABLE))
 251                 pci_write_config_word(dev, PCI_COMMAND, orig_cmd);
 252
 253         if (!sz64)
 254                 goto fail;
 255
 256         sz64 = pci_size(l64, sz64, mask64);
 257         if (!sz64) {
 258                 pci_info(dev, FW_BUG "reg 0x%x: invalid BAR (can't size)\n",
 259                          pos);
 260                 goto fail;
 261         }
 262
 263         if (res->flags & IORESOURCE_MEM_64) {
 264                 if ((sizeof(pci_bus_addr_t) < 8 || sizeof(resource_size_t) < 8)
 265                     && sz64 > 0x100000000ULL) {
 266                         res->flags |= IORESOURCE_UNSET | IORESOURCE_DISABLED;
 267                         res->start = 0;
 268                         res->end = 0;
 269                         pci_err(dev, "reg 0x%x: can't handle BAR larger than 4GB (size %#010llx)\n",
 270                                 pos, (unsigned long long)sz64);
 271                         goto out;
 272                 }
 273
 274                 if ((sizeof(pci_bus_addr_t) < 8) && l) {
 275                         /* Above 32-bit boundary; try to reallocate */
 276                         res->flags |= IORESOURCE_UNSET;
 277                         res->start = 0;
 278                         res->end = sz64 - 1;
 279                         pci_info(dev, "reg 0x%x: can't handle BAR above 4GB (bus address %#010llx)\n",
 280                                  pos, (unsigned long long)l64);
 281                         goto out;
 282                 }
 283         }
 284
 285         region.start = l64;
 286         region.end = l64 + sz64 - 1;
 287
 288         pcibios_bus_to_resource(dev->bus, res, &region);
 289         pcibios_resource_to_bus(dev->bus, &inverted_region, res);
 290
 291         /*
 292          * If "A" is a BAR value (a bus address), "bus_to_resource(A)" is
 293          * the corresponding resource address (the physical address used by
 294          * the CPU.  Converting that resource address back to a bus address
 295          * should yield the original BAR value:
 296          *
 297          *     resource_to_bus(bus_to_resource(A)) == A
 298          *
 299          * If it doesn't, CPU accesses to "bus_to_resource(A)" will not
 300          * be claimed by the device.
 301          */
 302         if (inverted_region.start != region.start) {
 303                 res->flags |= IORESOURCE_UNSET;
 304                 res->start = 0;
 305                 res->end = region.end - region.start;
 306                 pci_info(dev, "reg 0x%x: initial BAR value %#010llx invalid\n",
 307                          pos, (unsigned long long)region.start);
 308         }
 309
 310         goto out;
 311
 312
 313 fail:
 314         res->flags = 0;
 315 out:
 316         if (res->flags)
 317                 pci_info(dev, "reg 0x%x: %pR\n", pos, res);
 318
 319         return (res->flags & IORESOURCE_MEM_64) ? 1 : 0;
 320 }
 321
 322 static void pci_read_bases(struct pci_dev *dev, unsigned int howmany, int rom)
 323 {
 324         unsigned int pos, reg;
 325
 326         if (dev->non_compliant_bars)
 327                 return;
 328
 329         /* Per PCIe r4.0, sec 9.3.4.1.11, the VF BARs are all RO Zero */
 330         if (dev->is_virtfn)
 331                 return;
 332
 333         for (pos = 0; pos < howmany; pos++) {
 334                 struct resource *res = &dev->resource[pos];
 335                 reg = PCI_BASE_ADDRESS_0 + (pos << 2);
 336                 pos += __pci_read_base(dev, pci_bar_unknown, res, reg);
 337         }
 338
 339         if (rom) {
 340                 struct resource *res = &dev->resource[PCI_ROM_RESOURCE];
 341                 dev->rom_base_reg = rom;
 342                 res->flags = IORESOURCE_MEM | IORESOURCE_PREFETCH |
 343                                 IORESOURCE_READONLY | IORESOURCE_SIZEALIGN;
 344                 __pci_read_base(dev, pci_bar_mem32, res, rom);
 345         }
 346 }
 347
 348 static void pci_read_bridge_windows(struct pci_dev *bridge)
 349 {
 350         u16 io;
 351         u32 pmem, tmp;
 352
 353         pci_read_config_word(bridge, PCI_IO_BASE, &io);
 354         if (!io) {
 355                 pci_write_config_word(bridge, PCI_IO_BASE, 0xe0f0);
 356                 pci_read_config_word(bridge, PCI_IO_BASE, &io);
 357                 pci_write_config_word(bridge, PCI_IO_BASE, 0x0);
 358         }
 359         if (io)
 360                 bridge->io_window = 1;
 361
 362         /*
 363          * DECchip 21050 pass 2 errata: the bridge may miss an address
 364          * disconnect boundary by one PCI data phase.  Workaround: do not
 365          * use prefetching on this device.
 366          */
 367         if (bridge->vendor == PCI_VENDOR_ID_DEC && bridge->device == 0x0001)
 368                 return;
 369
 370         pci_read_config_dword(bridge, PCI_PREF_MEMORY_BASE, &pmem);
 371         if (!pmem) {
 372                 pci_write_config_dword(bridge, PCI_PREF_MEMORY_BASE,
 373                                                0xffe0fff0);
 374                 pci_read_config_dword(bridge, PCI_PREF_MEMORY_BASE, &pmem);
 375                 pci_write_config_dword(bridge, PCI_PREF_MEMORY_BASE, 0x0);
 376         }
 377         if (!pmem)
 378                 return;
 379
 380         bridge->pref_window = 1;
 381
 382         if ((pmem & PCI_PREF_RANGE_TYPE_MASK) == PCI_PREF_RANGE_TYPE_64) {
 383
 384                 /*
 385                  * Bridge claims to have a 64-bit prefetchable memory
 386                  * window; verify that the upper bits are actually
 387                  * writable.
 388                  */
 389                 pci_read_config_dword(bridge, PCI_PREF_BASE_UPPER32, &pmem);
 390                 pci_write_config_dword(bridge, PCI_PREF_BASE_UPPER32,
 391                                        0xffffffff);
 392                 pci_read_config_dword(bridge, PCI_PREF_BASE_UPPER32, &tmp);
 393                 pci_write_config_dword(bridge, PCI_PREF_BASE_UPPER32, pmem);
 394                 if (tmp)
 395                         bridge->pref_64_window = 1;
 396         }
 397 }
 398
 399 static void pci_read_bridge_io(struct pci_bus *child)
 400 {
 401         struct pci_dev *dev = child->self;
 402         u8 io_base_lo, io_limit_lo;
 403         unsigned long io_mask, io_granularity, base, limit;
 404         struct pci_bus_region region;
 405         struct resource *res;
 406
 407         io_mask = PCI_IO_RANGE_MASK;
 408         io_granularity = 0x1000;
 409         if (dev->io_window_1k) {
 410                 /* Support 1K I/O space granularity */
 411                 io_mask = PCI_IO_1K_RANGE_MASK;
 412                 io_granularity = 0x400;
 413         }
 414
 415         res = child->resource[0];
 416         pci_read_config_byte(dev, PCI_IO_BASE, &io_base_lo);
 417         pci_read_config_byte(dev, PCI_IO_LIMIT, &io_limit_lo);
 418         base = (io_base_lo & io_mask) << 8;
 419         limit = (io_limit_lo & io_mask) << 8;
 420
 421         if ((io_base_lo & PCI_IO_RANGE_TYPE_MASK) == PCI_IO_RANGE_TYPE_32) {
 422                 u16 io_base_hi, io_limit_hi;
 423
 424                 pci_read_config_word(dev, PCI_IO_BASE_UPPER16, &io_base_hi);
 425                 pci_read_config_word(dev, PCI_IO_LIMIT_UPPER16, &io_limit_hi);
 426                 base |= ((unsigned long) io_base_hi << 16);
 427                 limit |= ((unsigned long) io_limit_hi << 16);
 428         }
 429
 430         if (base <= limit) {
 431                 res->flags = (io_base_lo & PCI_IO_RANGE_TYPE_MASK) | IORESOURCE_IO;
 432                 region.start = base;
 433                 region.end = limit + io_granularity - 1;
 434                 pcibios_bus_to_resource(dev->bus, res, &region);
 435                 pci_info(dev, "  bridge window %pR\n", res);
 436         }
 437 }
 438
 439 static void pci_read_bridge_mmio(struct pci_bus *child)
 440 {
 441         struct pci_dev *dev = child->self;
 442         u16 mem_base_lo, mem_limit_lo;
 443         unsigned long base, limit;
 444         struct pci_bus_region region;
 445         struct resource *res;
 446
 447         res = child->resource[1];
 448         pci_read_config_word(dev, PCI_MEMORY_BASE, &mem_base_lo);
 449         pci_read_config_word(dev, PCI_MEMORY_LIMIT, &mem_limit_lo);
 450         base = ((unsigned long) mem_base_lo & PCI_MEMORY_RANGE_MASK) << 16;
 451         limit = ((unsigned long) mem_limit_lo & PCI_MEMORY_RANGE_MASK) << 16;
 452         if (base <= limit) {
 453                 res->flags = (mem_base_lo & PCI_MEMORY_RANGE_TYPE_MASK) | IORESOURCE_MEM;
 454                 region.start = base;
 455                 region.end = limit + 0xfffff;
 456                 pcibios_bus_to_resource(dev->bus, res, &region);
 457                 pci_info(dev, "  bridge window %pR\n", res);
 458         }
 459 }
 460
 461 static void pci_read_bridge_mmio_pref(struct pci_bus *child)
 462 {
 463         struct pci_dev *dev = child->self;
 464         u16 mem_base_lo, mem_limit_lo;
 465         u64 base64, limit64;
 466         pci_bus_addr_t base, limit;
 467         struct pci_bus_region region;
 468         struct resource *res;
 469
 470         res = child->resource[2];
 471         pci_read_config_word(dev, PCI_PREF_MEMORY_BASE, &mem_base_lo);
 472         pci_read_config_word(dev, PCI_PREF_MEMORY_LIMIT, &mem_limit_lo);
 473         base64 = (mem_base_lo & PCI_PREF_RANGE_MASK) << 16;
 474         limit64 = (mem_limit_lo & PCI_PREF_RANGE_MASK) << 16;
 475
 476         if ((mem_base_lo & PCI_PREF_RANGE_TYPE_MASK) == PCI_PREF_RANGE_TYPE_64) {
 477                 u32 mem_base_hi, mem_limit_hi;
 478
 479                 pci_read_config_dword(dev, PCI_PREF_BASE_UPPER32, &mem_base_hi);
 480                 pci_read_config_dword(dev, PCI_PREF_LIMIT_UPPER32, &mem_limit_hi);
 481
 482                 /*
 483                  * Some bridges set the base > limit by default, and some
 484                  * (broken) BIOSes do not initialize them.  If we find
 485                  * this, just assume they are not being used.
 486                  */
 487                 if (mem_base_hi <= mem_limit_hi) {
 488                         base64 |= (u64) mem_base_hi << 32;
 489                         limit64 |= (u64) mem_limit_hi << 32;
 490                 }
 491         }
 492
 493         base = (pci_bus_addr_t) base64;
 494         limit = (pci_bus_addr_t) limit64;
 495
 496         if (base != base64) {
 497                 pci_err(dev, "can't handle bridge window above 4GB (bus address %#010llx)\n",
 498                         (unsigned long long) base64);
 499                 return;
 500         }
 501
 502         if (base <= limit) {
 503                 res->flags = (mem_base_lo & PCI_PREF_RANGE_TYPE_MASK) |
 504                                          IORESOURCE_MEM | IORESOURCE_PREFETCH;
 505                 if (res->flags & PCI_PREF_RANGE_TYPE_64)
 506                         res->flags |= IORESOURCE_MEM_64;
 507                 region.start = base;
 508                 region.end = limit + 0xfffff;
 509                 pcibios_bus_to_resource(dev->bus, res, &region);
 510                 pci_info(dev, "  bridge window %pR\n", res);
 511         }
 512 }
 513
 514 void pci_read_bridge_bases(struct pci_bus *child)
 515 {
 516         struct pci_dev *dev = child->self;
 517         struct resource *res;
 518         int i;
 519
 520         if (pci_is_root_bus(child))     /* It's a host bus, nothing to read */
 521                 return;
 522
 523         pci_info(dev, "PCI bridge to %pR%s\n",
 524                  &child->busn_res,
 525                  dev->transparent ? " (subtractive decode)" : "");
 526
 527         pci_bus_remove_resources(child);
 528         for (i = 0; i < PCI_BRIDGE_RESOURCE_NUM; i++)
 529                 child->resource[i] = &dev->resource[PCI_BRIDGE_RESOURCES+i];
 530
 531         pci_read_bridge_io(child);
 532         pci_read_bridge_mmio(child);
 533         pci_read_bridge_mmio_pref(child);
 534
 535         if (dev->transparent) {
 536                 pci_bus_for_each_resource(child->parent, res, i) {
 537                         if (res && res->flags) {
 538                                 pci_bus_add_resource(child, res,
 539                                                      PCI_SUBTRACTIVE_DECODE);
 540                                 pci_info(dev, "  bridge window %pR (subtractive decode)\n",
 541                                            res);
 542                         }
 543                 }
 544         }
 545 }
 546
 547 static struct pci_bus *pci_alloc_bus(struct pci_bus *parent)
 548 {
 549         struct pci_bus *b;
 550
 551         b = kzalloc(sizeof(*b), GFP_KERNEL);
 552         if (!b)
 553                 return NULL;
 554
 555         INIT_LIST_HEAD(&b->node);
 556         INIT_LIST_HEAD(&b->children);
 557         INIT_LIST_HEAD(&b->devices);
 558         INIT_LIST_HEAD(&b->slots);
 559         INIT_LIST_HEAD(&b->resources);
 560         b->max_bus_speed = PCI_SPEED_UNKNOWN;
 561         b->cur_bus_speed = PCI_SPEED_UNKNOWN;
 562 #ifdef CONFIG_PCI_DOMAINS_GENERIC
 563         if (parent)
 564                 b->domain_nr = parent->domain_nr;
 565 #endif
 566         return b;
 567 }
 568
 569 static void pci_release_host_bridge_dev(struct device *dev)
 570 {
 571         struct pci_host_bridge *bridge = to_pci_host_bridge(dev);
 572
 573         if (bridge->release_fn)
 574                 bridge->release_fn(bridge);
 575
 576         pci_free_resource_list(&bridge->windows);
 577         pci_free_resource_list(&bridge->dma_ranges);
 578         kfree(bridge);
 579 }
 580
 581 static void pci_init_host_bridge(struct pci_host_bridge *bridge)
 582 {
 583         INIT_LIST_HEAD(&bridge->windows);
 584         INIT_LIST_HEAD(&bridge->dma_ranges);
 585
 586         /*
 587          * We assume we can manage these PCIe features.  Some systems may
 588          * reserve these for use by the platform itself, e.g., an ACPI BIOS
 589          * may implement its own AER handling and use _OSC to prevent the
 590          * OS from interfering.
 591          */
 592         bridge->native_aer = 1;
 593         bridge->native_pcie_hotplug = 1;
 594         bridge->native_shpc_hotplug = 1;
 595         bridge->native_pme = 1;
 596         bridge->native_ltr = 1;
 597         bridge->native_dpc = 1;
 598
 599         device_initialize(&bridge->dev);
 600 }
 601
 602 struct pci_host_bridge *pci_alloc_host_bridge(size_t priv)
 603 {
 604         struct pci_host_bridge *bridge;
 605
 606         bridge = kzalloc(sizeof(*bridge) + priv, GFP_KERNEL);
 607         if (!bridge)
 608                 return NULL;
 609
 610         pci_init_host_bridge(bridge);
 611         bridge->dev.release = pci_release_host_bridge_dev;
 612
 613         return bridge;
 614 }
 615 EXPORT_SYMBOL(pci_alloc_host_bridge);
 616
 617 static void devm_pci_alloc_host_bridge_release(void *data)
 618 {
 619         pci_free_host_bridge(data);
 620 }
 621
 622 struct pci_host_bridge *devm_pci_alloc_host_bridge(struct device *dev,
 623                                                    size_t priv)
 624 {
 625         int ret;
 626         struct pci_host_bridge *bridge;
 627
 628         bridge = pci_alloc_host_bridge(priv);
 629         if (!bridge)
 630                 return NULL;
 631
 632         bridge->dev.parent = dev;
 633
 634         ret = devm_add_action_or_reset(dev, devm_pci_alloc_host_bridge_release,
 635                                        bridge);
 636         if (ret)
 637                 return NULL;
 638
 639         ret = devm_of_pci_bridge_init(dev, bridge);
 640         if (ret)
 641                 return NULL;
 642
 643         return bridge;
 644 }
 645 EXPORT_SYMBOL(devm_pci_alloc_host_bridge);
 646
 647 void pci_free_host_bridge(struct pci_host_bridge *bridge)
 648 {
 649         put_device(&bridge->dev);
 650 }
 651 EXPORT_SYMBOL(pci_free_host_bridge);
 652
 653 /* Indexed by PCI_X_SSTATUS_FREQ (secondary bus mode and frequency) */
 654 static const unsigned char pcix_bus_speed[] = {
 655         PCI_SPEED_UNKNOWN,              /* 0 */
 656         PCI_SPEED_66MHz_PCIX,           /* 1 */
 657         PCI_SPEED_100MHz_PCIX,          /* 2 */
 658         PCI_SPEED_133MHz_PCIX,          /* 3 */
 659         PCI_SPEED_UNKNOWN,              /* 4 */
 660         PCI_SPEED_66MHz_PCIX_ECC,       /* 5 */
 661         PCI_SPEED_100MHz_PCIX_ECC,      /* 6 */
 662         PCI_SPEED_133MHz_PCIX_ECC,      /* 7 */
 663         PCI_SPEED_UNKNOWN,              /* 8 */
 664         PCI_SPEED_66MHz_PCIX_266,       /* 9 */
 665         PCI_SPEED_100MHz_PCIX_266,      /* A */
 666         PCI_SPEED_133MHz_PCIX_266,      /* B */
 667         PCI_SPEED_UNKNOWN,              /* C */
 668         PCI_SPEED_66MHz_PCIX_533,       /* D */
 669         PCI_SPEED_100MHz_PCIX_533,      /* E */
 670         PCI_SPEED_133MHz_PCIX_533       /* F */
 671 };
 672
 673 /* Indexed by PCI_EXP_LNKCAP_SLS, PCI_EXP_LNKSTA_CLS */
 674 const unsigned char pcie_link_speed[] = {
 675         PCI_SPEED_UNKNOWN,              /* 0 */
 676         PCIE_SPEED_2_5GT,               /* 1 */
 677         PCIE_SPEED_5_0GT,               /* 2 */
 678         PCIE_SPEED_8_0GT,               /* 3 */
 679         PCIE_SPEED_16_0GT,              /* 4 */
 680         PCIE_SPEED_32_0GT,              /* 5 */
 681         PCIE_SPEED_64_0GT,              /* 6 */
 682         PCI_SPEED_UNKNOWN,              /* 7 */
 683         PCI_SPEED_UNKNOWN,              /* 8 */
 684         PCI_SPEED_UNKNOWN,              /* 9 */
 685         PCI_SPEED_UNKNOWN,              /* A */
 686         PCI_SPEED_UNKNOWN,              /* B */
 687         PCI_SPEED_UNKNOWN,              /* C */
 688         PCI_SPEED_UNKNOWN,              /* D */
 689         PCI_SPEED_UNKNOWN,              /* E */
 690         PCI_SPEED_UNKNOWN               /* F */
 691 };
 692 EXPORT_SYMBOL_GPL(pcie_link_speed);
 693
 694 const char *pci_speed_string(enum pci_bus_speed speed)
 695 {
 696         /* Indexed by the pci_bus_speed enum */
 697         static const char *speed_strings[] = {
 698             "33 MHz PCI",               /* 0x00 */
 699             "66 MHz PCI",               /* 0x01 */
 700             "66 MHz PCI-X",             /* 0x02 */
 701             "100 MHz PCI-X",            /* 0x03 */
 702             "133 MHz PCI-X",            /* 0x04 */
 703             NULL,                       /* 0x05 */
 704             NULL,                       /* 0x06 */
 705             NULL,                       /* 0x07 */
 706             NULL,                       /* 0x08 */
 707             "66 MHz PCI-X 266",         /* 0x09 */
 708             "100 MHz PCI-X 266",        /* 0x0a */
 709             "133 MHz PCI-X 266",        /* 0x0b */
 710             "Unknown AGP",              /* 0x0c */
 711             "1x AGP",                   /* 0x0d */
 712             "2x AGP",                   /* 0x0e */
 713             "4x AGP",                   /* 0x0f */
 714             "8x AGP",                   /* 0x10 */
 715             "66 MHz PCI-X 533",         /* 0x11 */
 716             "100 MHz PCI-X 533",        /* 0x12 */
 717             "133 MHz PCI-X 533",        /* 0x13 */
 718             "2.5 GT/s PCIe",            /* 0x14 */
 719             "5.0 GT/s PCIe",            /* 0x15 */
 720             "8.0 GT/s PCIe",            /* 0x16 */
 721             "16.0 GT/s PCIe",           /* 0x17 */
 722             "32.0 GT/s PCIe",           /* 0x18 */
 723             "64.0 GT/s PCIe",           /* 0x19 */
 724         };
 725
 726         if (speed < ARRAY_SIZE(speed_strings))
 727                 return speed_strings[speed];
 728         return "Unknown";
 729 }
 730 EXPORT_SYMBOL_GPL(pci_speed_string);
 731
 732 void pcie_update_link_speed(struct pci_bus *bus, u16 linksta)
 733 {
 734         bus->cur_bus_speed = pcie_link_speed[linksta & PCI_EXP_LNKSTA_CLS];
 735 }
 736 EXPORT_SYMBOL_GPL(pcie_update_link_speed);
 737
 738 static unsigned char agp_speeds[] = {
 739         AGP_UNKNOWN,
 740         AGP_1X,
 741         AGP_2X,
 742         AGP_4X,
 743         AGP_8X
 744 };
 745
 746 static enum pci_bus_speed agp_speed(int agp3, int agpstat)
 747 {
 748         int index = 0;
 749
 750         if (agpstat & 4)
 751                 index = 3;
 752         else if (agpstat & 2)
 753                 index = 2;
 754         else if (agpstat & 1)
 755                 index = 1;
 756         else
 757                 goto out;
 758
 759         if (agp3) {
 760                 index += 2;
 761                 if (index == 5)
 762                         index = 0;
 763         }
 764
 765  out:
 766         return agp_speeds[index];
 767 }
 768
 769 static void pci_set_bus_speed(struct pci_bus *bus)
 770 {
 771         struct pci_dev *bridge = bus->self;
 772         int pos;
 773
 774         pos = pci_find_capability(bridge, PCI_CAP_ID_AGP);
 775         if (!pos)
 776                 pos = pci_find_capability(bridge, PCI_CAP_ID_AGP3);
 777         if (pos) {
 778                 u32 agpstat, agpcmd;
 779
 780                 pci_read_config_dword(bridge, pos + PCI_AGP_STATUS, &agpstat);
 781                 bus->max_bus_speed = agp_speed(agpstat & 8, agpstat & 7);
 782
 783                 pci_read_config_dword(bridge, pos + PCI_AGP_COMMAND, &agpcmd);
 784                 bus->cur_bus_speed = agp_speed(agpstat & 8, agpcmd & 7);
 785         }
 786
 787         pos = pci_find_capability(bridge, PCI_CAP_ID_PCIX);
 788         if (pos) {
 789                 u16 status;
 790                 enum pci_bus_speed max;
 791
 792                 pci_read_config_word(bridge, pos + PCI_X_BRIDGE_SSTATUS,
 793                                      &status);
 794
 795                 if (status & PCI_X_SSTATUS_533MHZ) {
 796                         max = PCI_SPEED_133MHz_PCIX_533;
 797                 } else if (status & PCI_X_SSTATUS_266MHZ) {
 798                         max = PCI_SPEED_133MHz_PCIX_266;
 799                 } else if (status & PCI_X_SSTATUS_133MHZ) {
 800                         if ((status & PCI_X_SSTATUS_VERS) == PCI_X_SSTATUS_V2)
 801                                 max = PCI_SPEED_133MHz_PCIX_ECC;
 802                         else
 803                                 max = PCI_SPEED_133MHz_PCIX;
 804                 } else {
 805                         max = PCI_SPEED_66MHz_PCIX;
 806                 }
 807
 808                 bus->max_bus_speed = max;
 809                 bus->cur_bus_speed = pcix_bus_speed[
 810                         (status & PCI_X_SSTATUS_FREQ) >> 6];
 811
 812                 return;
 813         }
 814
 815         if (pci_is_pcie(bridge)) {
 816                 u32 linkcap;
 817                 u16 linksta;
 818
 819                 pcie_capability_read_dword(bridge, PCI_EXP_LNKCAP, &linkcap);
 820                 bus->max_bus_speed = pcie_link_speed[linkcap & PCI_EXP_LNKCAP_SLS];
 821                 bridge->link_active_reporting = !!(linkcap & PCI_EXP_LNKCAP_DLLLARC);
 822
 823                 pcie_capability_read_word(bridge, PCI_EXP_LNKSTA, &linksta);
 824                 pcie_update_link_speed(bus, linksta);
 825         }
 826 }
 827
 828 static struct irq_domain *pci_host_bridge_msi_domain(struct pci_bus *bus)
 829 {
 830         struct irq_domain *d;
 831
 832         /*
 833          * Any firmware interface that can resolve the msi_domain
 834          * should be called from here.
 835          */
 836         d = pci_host_bridge_of_msi_domain(bus);
 837         if (!d)
 838                 d = pci_host_bridge_acpi_msi_domain(bus);
 839
 840 #ifdef CONFIG_PCI_MSI_IRQ_DOMAIN
 841         /*
 842          * If no IRQ domain was found via the OF tree, try looking it up
 843          * directly through the fwnode_handle.
 844          */
 845         if (!d) {
 846                 struct fwnode_handle *fwnode = pci_root_bus_fwnode(bus);
 847
 848                 if (fwnode)
 849                         d = irq_find_matching_fwnode(fwnode,
 850                                                      DOMAIN_BUS_PCI_MSI);
 851         }
 852 #endif
 853
 854         return d;
 855 }
 856
 857 static void pci_set_bus_msi_domain(struct pci_bus *bus)
 858 {
 859         struct irq_domain *d;
 860         struct pci_bus *b;
 861
 862         /*
 863          * The bus can be a root bus, a subordinate bus, or a virtual bus
 864          * created by an SR-IOV device.  Walk up to the first bridge device
 865          * found or derive the domain from the host bridge.
 866          */
 867         for (b = bus, d = NULL; !d && !pci_is_root_bus(b); b = b->parent) {
 868                 if (b->self)
 869                         d = dev_get_msi_domain(&b->self->dev);
 870         }
 871
 872         if (!d)
 873                 d = pci_host_bridge_msi_domain(b);
 874
 875         dev_set_msi_domain(&bus->dev, d);
 876 }
 877
 878 static int pci_register_host_bridge(struct pci_host_bridge *bridge)
 879 {
 880         struct device *parent = bridge->dev.parent;
 881         struct resource_entry *window, *n;
 882         struct pci_bus *bus, *b;
 883         resource_size_t offset;
 884         LIST_HEAD(resources);
 885         struct resource *res;
 886         char addr[64], *fmt;
 887         const char *name;
 888         int err;
 889
 890         bus = pci_alloc_bus(NULL);
 891         if (!bus)
 892                 return -ENOMEM;
 893
 894         bridge->bus = bus;
 895
 896         /* Temporarily move resources off the list */
 897         list_splice_init(&bridge->windows, &resources);
 898         bus->sysdata = bridge->sysdata;
 899         bus->ops = bridge->ops;
 900         bus->number = bus->busn_res.start = bridge->busnr;
 901 #ifdef CONFIG_PCI_DOMAINS_GENERIC
 902         bus->domain_nr = pci_bus_find_domain_nr(bus, parent);
 903 #endif
 904
 905         b = pci_find_bus(pci_domain_nr(bus), bridge->busnr);
 906         if (b) {
 907                 /* Ignore it if we already got here via a different bridge */
 908                 dev_dbg(&b->dev, "bus already known\n");
 909                 err = -EEXIST;
 910                 goto free;
 911         }
 912
 913         dev_set_name(&bridge->dev, "pci%04x:%02x", pci_domain_nr(bus),
 914                      bridge->busnr);
 915
 916         err = pcibios_root_bridge_prepare(bridge);
 917         if (err)
 918                 goto free;
 919
 920         err = device_add(&bridge->dev);
 921         if (err) {
 922                 put_device(&bridge->dev);
 923                 goto free;
 924         }
 925         bus->bridge = get_device(&bridge->dev);
 926         device_enable_async_suspend(bus->bridge);
 927         pci_set_bus_of_node(bus);
 928         pci_set_bus_msi_domain(bus);
 929         if (bridge->msi_domain && !dev_get_msi_domain(&bus->dev) &&
 930             !pci_host_of_has_msi_map(parent))
 931                 bus->bus_flags |= PCI_BUS_FLAGS_NO_MSI;
 932
 933         if (!parent)
 934                 set_dev_node(bus->bridge, pcibus_to_node(bus));
 935
 936         bus->dev.class = &pcibus_class;
 937         bus->dev.parent = bus->bridge;
 938
 939         dev_set_name(&bus->dev, "%04x:%02x", pci_domain_nr(bus), bus->number);
 940         name = dev_name(&bus->dev);
 941
 942         err = device_register(&bus->dev);
 943         if (err)
 944                 goto unregister;
 945
 946         pcibios_add_bus(bus);
 947
 948         if (bus->ops->add_bus) {
 949                 err = bus->ops->add_bus(bus);
 950                 if (WARN_ON(err < 0))
 951                         dev_err(&bus->dev, "failed to add bus: %d\n", err);
 952         }
 953
 954         /* Create legacy_io and legacy_mem files for this bus */
 955         pci_create_legacy_files(bus);
 956
 957         if (parent)
 958                 dev_info(parent, "PCI host bridge to bus %s\n", name);
 959         else
 960                 pr_info("PCI host bridge to bus %s\n", name);
 961
 962         if (nr_node_ids > 1 && pcibus_to_node(bus) == NUMA_NO_NODE)
 963                 dev_warn(&bus->dev, "Unknown NUMA node; performance will be reduced\n");
 964
 965         /* Add initial resources to the bus */
 966         resource_list_for_each_entry_safe(window, n, &resources) {
 967                 list_move_tail(&window->node, &bridge->windows);
 968                 offset = window->offset;
 969                 res = window->res;
 970
 971                 if (res->flags & IORESOURCE_BUS)
 972                         pci_bus_insert_busn_res(bus, bus->number, res->end);
 973                 else
 974                         pci_bus_add_resource(bus, res, 0);
 975
 976                 if (offset) {
 977                         if (resource_type(res) == IORESOURCE_IO)
 978                                 fmt = " (bus address [%#06llx-%#06llx])";
 979                         else
 980                                 fmt = " (bus address [%#010llx-%#010llx])";
 981
 982                         snprintf(addr, sizeof(addr), fmt,
 983                                  (unsigned long long)(res->start - offset),
 984                                  (unsigned long long)(res->end - offset));
 985                 } else
 986                         addr[0] = '\0';
 987
 988                 dev_info(&bus->dev, "root bus resource %pR%s\n", res, addr);
 989         }
 990
 991         down_write(&pci_bus_sem);
 992         list_add_tail(&bus->node, &pci_root_buses);
 993         up_write(&pci_bus_sem);
 994
 995         return 0;
 996
 997 unregister:
 998         put_device(&bridge->dev);
 999         device_del(&bridge->dev);
1000
1001 free:
1002         kfree(bus);
1003         return err;
1004 }
1005
1006 static bool pci_bridge_child_ext_cfg_accessible(struct pci_dev *bridge)
1007 {
1008         int pos;
1009         u32 status;
1010
1011         /*
1012          * If extended config space isn't accessible on a bridge's primary
1013          * bus, we certainly can't access it on the secondary bus.
1014          */
1015         if (bridge->bus->bus_flags & PCI_BUS_FLAGS_NO_EXTCFG)
1016                 return false;
1017
1018         /*
1019          * PCIe Root Ports and switch ports are PCIe on both sides, so if
1020          * extended config space is accessible on the primary, it's also
1021          * accessible on the secondary.
1022          */
1023         if (pci_is_pcie(bridge) &&
1024             (pci_pcie_type(bridge) == PCI_EXP_TYPE_ROOT_PORT ||
1025              pci_pcie_type(bridge) == PCI_EXP_TYPE_UPSTREAM ||
1026              pci_pcie_type(bridge) == PCI_EXP_TYPE_DOWNSTREAM))
1027                 return true;
1028
1029         /*
1030          * For the other bridge types:
1031          *   - PCI-to-PCI bridges
1032          *   - PCIe-to-PCI/PCI-X forward bridges
1033          *   - PCI/PCI-X-to-PCIe reverse bridges
1034          * extended config space on the secondary side is only accessible
1035          * if the bridge supports PCI-X Mode 2.
1036          */
1037         pos = pci_find_capability(bridge, PCI_CAP_ID_PCIX);
1038         if (!pos)
1039                 return false;
1040
1041         pci_read_config_dword(bridge, pos + PCI_X_STATUS, &status);
1042         return status & (PCI_X_STATUS_266MHZ | PCI_X_STATUS_533MHZ);
1043 }
1044
1045 static struct pci_bus *pci_alloc_child_bus(struct pci_bus *parent,
1046                                            struct pci_dev *bridge, int busnr)
1047 {
1048         struct pci_bus *child;
1049         struct pci_host_bridge *host;
1050         int i;
1051         int ret;
1052
1053         /* Allocate a new bus and inherit stuff from the parent */
1054         child = pci_alloc_bus(parent);
1055         if (!child)
1056                 return NULL;
1057
1058         child->parent = parent;
1059         child->sysdata = parent->sysdata;
1060         child->bus_flags = parent->bus_flags;
1061
1062         host = pci_find_host_bridge(parent);
1063         if (host->child_ops)
1064                 child->ops = host->child_ops;
1065         else
1066                 child->ops = parent->ops;
1067
1068         /*
1069          * Initialize some portions of the bus device, but don't register
1070          * it now as the parent is not properly set up yet.
1071          */
1072         child->dev.class = &pcibus_class;
1073         dev_set_name(&child->dev, "%04x:%02x", pci_domain_nr(child), busnr);
1074
1075         /* Set up the primary, secondary and subordinate bus numbers */
1076         child->number = child->busn_res.start = busnr;
1077         child->primary = parent->busn_res.start;
1078         child->busn_res.end = 0xff;
1079
1080         if (!bridge) {
1081                 child->dev.parent = parent->bridge;
1082                 goto add_dev;
1083         }
1084
1085         child->self = bridge;
1086         child->bridge = get_device(&bridge->dev);
1087         child->dev.parent = child->bridge;
1088         pci_set_bus_of_node(child);
1089         pci_set_bus_speed(child);
1090
1091         /*
1092          * Check whether extended config space is accessible on the child
1093          * bus.  Note that we currently assume it is always accessible on
1094          * the root bus.
1095          */
1096         if (!pci_bridge_child_ext_cfg_accessible(bridge)) {
1097                 child->bus_flags |= PCI_BUS_FLAGS_NO_EXTCFG;
1098                 pci_info(child, "extended config space not accessible\n");
1099         }
1100
1101         /* Set up default resource pointers and names */
1102         for (i = 0; i < PCI_BRIDGE_RESOURCE_NUM; i++) {
1103                 child->resource[i] = &bridge->resource[PCI_BRIDGE_RESOURCES+i];
1104                 child->resource[i]->name = child->name;
1105         }
1106         bridge->subordinate = child;
1107
1108 add_dev:
1109         pci_set_bus_msi_domain(child);
1110         ret = device_register(&child->dev);
1111         WARN_ON(ret < 0);
1112
1113         pcibios_add_bus(child);
1114
1115         if (child->ops->add_bus) {
1116                 ret = child->ops->add_bus(child);
1117                 if (WARN_ON(ret < 0))
1118                         dev_err(&child->dev, "failed to add bus: %d\n", ret);
1119         }
1120
1121         /* Create legacy_io and legacy_mem files for this bus */
1122         pci_create_legacy_files(child);
1123
1124         return child;
1125 }
1126
1127 struct pci_bus *pci_add_new_bus(struct pci_bus *parent, struct pci_dev *dev,
1128                                 int busnr)
1129 {
1130         struct pci_bus *child;
1131
1132         child = pci_alloc_child_bus(parent, dev, busnr);
1133         if (child) {
1134                 down_write(&pci_bus_sem);
1135                 list_add_tail(&child->node, &parent->children);
1136                 up_write(&pci_bus_sem);
1137         }
1138         return child;
1139 }
1140 EXPORT_SYMBOL(pci_add_new_bus);
1141
1142 static void pci_enable_crs(struct pci_dev *pdev)
1143 {
1144         u16 root_cap = 0;
1145
1146         /* Enable CRS Software Visibility if supported */
1147         pcie_capability_read_word(pdev, PCI_EXP_RTCAP, &root_cap);
1148         if (root_cap & PCI_EXP_RTCAP_CRSVIS)
1149                 pcie_capability_set_word(pdev, PCI_EXP_RTCTL,
1150                                          PCI_EXP_RTCTL_CRSSVE);
1151 }
1152
1153 static unsigned int pci_scan_child_bus_extend(struct pci_bus *bus,
1154                                               unsigned int available_buses);
1155 /**
1156  * pci_ea_fixed_busnrs() - Read fixed Secondary and Subordinate bus
1157  * numbers from EA capability.
1158  * @dev: Bridge
1159  * @sec: updated with secondary bus number from EA
1160  * @sub: updated with subordinate bus number from EA
1161  *
1162  * If @dev is a bridge with EA capability that specifies valid secondary
1163  * and subordinate bus numbers, return true with the bus numbers in @sec
1164  * and @sub.  Otherwise return false.
1165  */
1166 static bool pci_ea_fixed_busnrs(struct pci_dev *dev, u8 *sec, u8 *sub)
1167 {
1168         int ea, offset;
1169         u32 dw;
1170         u8 ea_sec, ea_sub;
1171
1172         if (dev->hdr_type != PCI_HEADER_TYPE_BRIDGE)
1173                 return false;
1174
1175         /* find PCI EA capability in list */
1176         ea = pci_find_capability(dev, PCI_CAP_ID_EA);
1177         if (!ea)
1178                 return false;
1179
1180         offset = ea + PCI_EA_FIRST_ENT;
1181         pci_read_config_dword(dev, offset, &dw);
1182         ea_sec =  dw & PCI_EA_SEC_BUS_MASK;
1183         ea_sub = (dw & PCI_EA_SUB_BUS_MASK) >> PCI_EA_SUB_BUS_SHIFT;
1184         if (ea_sec  == 0 || ea_sub < ea_sec)
1185                 return false;
1186
1187         *sec = ea_sec;
1188         *sub = ea_sub;
1189         return true;
1190 }
1191
1192 /*
1193  * pci_scan_bridge_extend() - Scan buses behind a bridge
1194  * @bus: Parent bus the bridge is on
1195  * @dev: Bridge itself
1196  * @max: Starting subordinate number of buses behind this bridge
1197  * @available_buses: Total number of buses available for this bridge and
1198  *                   the devices below. After the minimal bus space has
1199  *                   been allocated the remaining buses will be
1200  *                   distributed equally between hotplug-capable bridges.
1201  * @pass: Either %0 (scan already configured bridges) or %1 (scan bridges
1202  *        that need to be reconfigured.
1203  *
1204  * If it's a bridge, configure it and scan the bus behind it.
1205  * For CardBus bridges, we don't scan behind as the devices will
1206  * be handled by the bridge driver itself.
1207  *
1208  * We need to process bridges in two passes -- first we scan those
1209  * already configured by the BIOS and after we are done with all of
1210  * them, we proceed to assigning numbers to the remaining buses in
1211  * order to avoid overlaps between old and new bus numbers.
1212  *
1213  * Return: New subordinate number covering all buses behind this bridge.
1214  */
1215 static int pci_scan_bridge_extend(struct pci_bus *bus, struct pci_dev *dev,
1216                                   int max, unsigned int available_buses,
1217                                   int pass)
1218 {
1219         struct pci_bus *child;
1220         int is_cardbus = (dev->hdr_type == PCI_HEADER_TYPE_CARDBUS);
1221         u32 buses, i, j = 0;
1222         u16 bctl;
1223         u8 primary, secondary, subordinate;
1224         int broken = 0;
1225         bool fixed_buses;
1226         u8 fixed_sec, fixed_sub;
1227         int next_busnr;
1228
1229         /*
1230          * Make sure the bridge is powered on to be able to access config
1231          * space of devices below it.
1232          */
1233         pm_runtime_get_sync(&dev->dev);
1234
1235         pci_read_config_dword(dev, PCI_PRIMARY_BUS, &buses);
1236         primary = buses & 0xFF;
1237         secondary = (buses >> 8) & 0xFF;
1238         subordinate = (buses >> 16) & 0xFF;
1239
1240         pci_dbg(dev, "scanning [bus %02x-%02x] behind bridge, pass %d\n",
1241                 secondary, subordinate, pass);
1242
1243         if (!primary && (primary != bus->number) && secondary && subordinate) {
1244                 pci_warn(dev, "Primary bus is hard wired to 0\n");
1245                 primary = bus->number;
1246         }
1247
1248         /* Check if setup is sensible at all */
1249         if (!pass &&
1250             (primary != bus->number || secondary <= bus->number ||
1251              secondary > subordinate)) {
1252                 pci_info(dev, "bridge configuration invalid ([bus %02x-%02x]), reconfiguring\n",
1253                          secondary, subordinate);
1254                 broken = 1;
1255         }
1256
1257         /*
1258          * Disable Master-Abort Mode during probing to avoid reporting of
1259          * bus errors in some architectures.
1260          */
1261         pci_read_config_word(dev, PCI_BRIDGE_CONTROL, &bctl);
1262         pci_write_config_word(dev, PCI_BRIDGE_CONTROL,
1263                               bctl & ~PCI_BRIDGE_CTL_MASTER_ABORT);
1264
1265         pci_enable_crs(dev);
1266
1267         if ((secondary || subordinate) && !pcibios_assign_all_busses() &&
1268             !is_cardbus && !broken) {
1269                 unsigned int cmax;
1270
1271                 /*
1272                  * Bus already configured by firmware, process it in the
1273                  * first pass and just note the configuration.
1274                  */
1275                 if (pass)
1276                         goto out;
1277
1278                 /*
1279                  * The bus might already exist for two reasons: Either we
1280                  * are rescanning the bus or the bus is reachable through
1281                  * more than one bridge. The second case can happen with
1282                  * the i450NX chipset.
1283                  */
1284                 child = pci_find_bus(pci_domain_nr(bus), secondary);
1285                 if (!child) {
1286                         child = pci_add_new_bus(bus, dev, secondary);
1287                         if (!child)
1288                                 goto out;
1289                         child->primary = primary;
1290                         pci_bus_insert_busn_res(child, secondary, subordinate);
1291                         child->bridge_ctl = bctl;
1292                 }
1293
1294                 cmax = pci_scan_child_bus(child);
1295                 if (cmax > subordinate)
1296                         pci_warn(dev, "bridge has subordinate %02x but max busn %02x\n",
1297                                  subordinate, cmax);
1298
1299                 /* Subordinate should equal child->busn_res.end */
1300                 if (subordinate > max)
1301                         max = subordinate;
1302         } else {
1303
1304                 /*
1305                  * We need to assign a number to this bus which we always
1306                  * do in the second pass.
1307                  */
1308                 if (!pass) {
1309                         if (pcibios_assign_all_busses() || broken || is_cardbus)
1310
1311                                 /*
1312                                  * Temporarily disable forwarding of the
1313                                  * configuration cycles on all bridges in
1314                                  * this bus segment to avoid possible
1315                                  * conflicts in the second pass between two
1316                                  * bridges programmed with overlapping bus
1317                                  * ranges.
1318                                  */
1319                                 pci_write_config_dword(dev, PCI_PRIMARY_BUS,
1320                                                        buses & ~0xffffff);
1321                         goto out;
1322                 }
1323
1324                 /* Clear errors */
1325                 pci_write_config_word(dev, PCI_STATUS, 0xffff);
1326
1327                 /* Read bus numbers from EA Capability (if present) */
1328                 fixed_buses = pci_ea_fixed_busnrs(dev, &fixed_sec, &fixed_sub);
1329                 if (fixed_buses)
1330                         next_busnr = fixed_sec;
1331                 else
1332                         next_busnr = max + 1;
1333
1334                 /*
1335                  * Prevent assigning a bus number that already exists.
1336                  * This can happen when a bridge is hot-plugged, so in this
1337                  * case we only re-scan this bus.
1338                  */
1339                 child = pci_find_bus(pci_domain_nr(bus), next_busnr);
1340                 if (!child) {
1341                         child = pci_add_new_bus(bus, dev, next_busnr);
1342                         if (!child)
1343                                 goto out;
1344                         pci_bus_insert_busn_res(child, next_busnr,
1345                                                 bus->busn_res.end);
1346                 }
1347                 max++;
1348                 if (available_buses)
1349                         available_buses--;
1350
1351                 buses = (buses & 0xff000000)
1352                       | ((unsigned int)(child->primary)     <<  0)
1353                       | ((unsigned int)(child->busn_res.start)   <<  8)
1354                       | ((unsigned int)(child->busn_res.end) << 16);
1355
1356                 /*
1357                  * yenta.c forces a secondary latency timer of 176.
1358                  * Copy that behaviour here.
1359                  */
1360                 if (is_cardbus) {
1361                         buses &= ~0xff000000;
1362                         buses |= CARDBUS_LATENCY_TIMER << 24;
1363                 }
1364
1365                 /* We need to blast all three values with a single write */
1366                 pci_write_config_dword(dev, PCI_PRIMARY_BUS, buses);
1367
1368                 if (!is_cardbus) {
1369                         child->bridge_ctl = bctl;
1370                         max = pci_scan_child_bus_extend(child, available_buses);
1371                 } else {
1372
1373                         /*
1374                          * For CardBus bridges, we leave 4 bus numbers as
1375                          * cards with a PCI-to-PCI bridge can be inserted
1376                          * later.
1377                          */
1378                         for (i = 0; i < CARDBUS_RESERVE_BUSNR; i++) {
1379                                 struct pci_bus *parent = bus;
1380                                 if (pci_find_bus(pci_domain_nr(bus),
1381                                                         max+i+1))
1382                                         break;
1383                                 while (parent->parent) {
1384                                         if ((!pcibios_assign_all_busses()) &&
1385                                             (parent->busn_res.end > max) &&
1386                                             (parent->busn_res.end <= max+i)) {
1387                                                 j = 1;
1388                                         }
1389                                         parent = parent->parent;
1390                                 }
1391                                 if (j) {
1392
1393                                         /*
1394                                          * Often, there are two CardBus
1395                                          * bridges -- try to leave one
1396                                          * valid bus number for each one.
1397                                          */
1398                                         i /= 2;
1399                                         break;
1400                                 }
1401                         }
1402                         max += i;
1403                 }
1404
1405                 /*
1406                  * Set subordinate bus number to its real value.
1407                  * If fixed subordinate bus number exists from EA
1408                  * capability then use it.
1409                  */
1410                 if (fixed_buses)
1411                         max = fixed_sub;
1412                 pci_bus_update_busn_res_end(child, max);
1413                 pci_write_config_byte(dev, PCI_SUBORDINATE_BUS, max);
1414         }
1415
1416         sprintf(child->name,
1417                 (is_cardbus ? "PCI CardBus %04x:%02x" : "PCI Bus %04x:%02x"),
1418                 pci_domain_nr(bus), child->number);
1419
1420         /* Check that all devices are accessible */
1421         while (bus->parent) {
1422                 if ((child->busn_res.end > bus->busn_res.end) ||
1423                     (child->number > bus->busn_res.end) ||
1424                     (child->number < bus->number) ||
1425                     (child->busn_res.end < bus->number)) {
1426                         dev_info(&dev->dev, "devices behind bridge are unusable because %pR cannot be assigned for them\n",
1427                                  &child->busn_res);
1428                         break;
1429                 }
1430                 bus = bus->parent;
1431         }
1432
1433 out:
1434         pci_write_config_word(dev, PCI_BRIDGE_CONTROL, bctl);
1435
1436         pm_runtime_put(&dev->dev);
1437
1438         return max;
1439 }
1440
1441 /*
1442  * pci_scan_bridge() - Scan buses behind a bridge
1443  * @bus: Parent bus the bridge is on
1444  * @dev: Bridge itself
1445  * @max: Starting subordinate number of buses behind this bridge
1446  * @pass: Either %0 (scan already configured bridges) or %1 (scan bridges
1447  *        that need to be reconfigured.
1448  *
1449  * If it's a bridge, configure it and scan the bus behind it.
1450  * For CardBus bridges, we don't scan behind as the devices will
1451  * be handled by the bridge driver itself.
1452  *
1453  * We need to process bridges in two passes -- first we scan those
1454  * already configured by the BIOS and after we are done with all of
1455  * them, we proceed to assigning numbers to the remaining buses in
1456  * order to avoid overlaps between old and new bus numbers.
1457  *
1458  * Return: New subordinate number covering all buses behind this bridge.
1459  */
1460 int pci_scan_bridge(struct pci_bus *bus, struct pci_dev *dev, int max, int pass)
1461 {
1462         return pci_scan_bridge_extend(bus, dev, max, 0, pass);
1463 }
1464 EXPORT_SYMBOL(pci_scan_bridge);
1465
1466 /*
1467  * Read interrupt line and base address registers.
1468  * The architecture-dependent code can tweak these, of course.
1469  */
1470 static void pci_read_irq(struct pci_dev *dev)
1471 {
1472         unsigned char irq;
1473
1474         /* VFs are not allowed to use INTx, so skip the config reads */
1475         if (dev->is_virtfn) {
1476                 dev->pin = 0;
1477                 dev->irq = 0;
1478                 return;
1479         }
1480
1481         pci_read_config_byte(dev, PCI_INTERRUPT_PIN, &irq);
1482         dev->pin = irq;
1483         if (irq)
1484                 pci_read_config_byte(dev, PCI_INTERRUPT_LINE, &irq);
1485         dev->irq = irq;
1486 }
1487
1488 void set_pcie_port_type(struct pci_dev *pdev)
1489 {
1490         int pos;
1491         u16 reg16;
1492         int type;
1493         struct pci_dev *parent;
1494
1495         pos = pci_find_capability(pdev, PCI_CAP_ID_EXP);
1496         if (!pos)
1497                 return;
1498
1499         pdev->pcie_cap = pos;
1500         pci_read_config_word(pdev, pos + PCI_EXP_FLAGS, &reg16);
1501         pdev->pcie_flags_reg = reg16;
1502         pci_read_config_dword(pdev, pos + PCI_EXP_DEVCAP, &pdev->devcap);
1503         pdev->pcie_mpss = FIELD_GET(PCI_EXP_DEVCAP_PAYLOAD, pdev->devcap);
1504
1505         parent = pci_upstream_bridge(pdev);
1506         if (!parent)
1507                 return;
1508
1509         /*
1510          * Some systems do not identify their upstream/downstream ports
1511          * correctly so detect impossible configurations here and correct
1512          * the port type accordingly.
1513          */
1514         type = pci_pcie_type(pdev);
1515         if (type == PCI_EXP_TYPE_DOWNSTREAM) {
1516                 /*
1517                  * If pdev claims to be downstream port but the parent
1518                  * device is also downstream port assume pdev is actually
1519                  * upstream port.
1520                  */
1521                 if (pcie_downstream_port(parent)) {
1522                         pci_info(pdev, "claims to be downstream port but is acting as upstream port, correcting type\n");
1523                         pdev->pcie_flags_reg &= ~PCI_EXP_FLAGS_TYPE;
1524                         pdev->pcie_flags_reg |= PCI_EXP_TYPE_UPSTREAM;
1525                 }
1526         } else if (type == PCI_EXP_TYPE_UPSTREAM) {
1527                 /*
1528                  * If pdev claims to be upstream port but the parent
1529                  * device is also upstream port assume pdev is actually
1530                  * downstream port.
1531                  */
1532                 if (pci_pcie_type(parent) == PCI_EXP_TYPE_UPSTREAM) {
1533                         pci_info(pdev, "claims to be upstream port but is acting as downstream port, correcting type\n");
1534                         pdev->pcie_flags_reg &= ~PCI_EXP_FLAGS_TYPE;
1535                         pdev->pcie_flags_reg |= PCI_EXP_TYPE_DOWNSTREAM;
1536                 }
1537         }
1538 }
1539
1540 void set_pcie_hotplug_bridge(struct pci_dev *pdev)
1541 {
1542         u32 reg32;
1543
1544         pcie_capability_read_dword(pdev, PCI_EXP_SLTCAP, &reg32);
1545         if (reg32 & PCI_EXP_SLTCAP_HPC)
1546                 pdev->is_hotplug_bridge = 1;
1547 }
1548
1549 static void set_pcie_thunderbolt(struct pci_dev *dev)
1550 {
1551         int vsec = 0;
1552         u32 header;
1553
1554         while ((vsec = pci_find_next_ext_capability(dev, vsec,
1555                                                     PCI_EXT_CAP_ID_VNDR))) {
1556                 pci_read_config_dword(dev, vsec + PCI_VNDR_HEADER, &header);
1557
1558                 /* Is the device part of a Thunderbolt controller? */
1559                 if (dev->vendor == PCI_VENDOR_ID_INTEL &&
1560                     PCI_VNDR_HEADER_ID(header) == PCI_VSEC_ID_INTEL_TBT) {
1561                         dev->is_thunderbolt = 1;
1562                         return;
1563                 }
1564         }
1565 }
1566
1567 static void set_pcie_untrusted(struct pci_dev *dev)
1568 {
1569         struct pci_dev *parent;
1570
1571         /*
1572          * If the upstream bridge is untrusted we treat this device
1573          * untrusted as well.
1574          */
1575         parent = pci_upstream_bridge(dev);
1576         if (parent && (parent->untrusted || parent->external_facing))
1577                 dev->untrusted = true;
1578 }
1579
1580 static void pci_set_removable(struct pci_dev *dev)
1581 {
1582         struct pci_dev *parent = pci_upstream_bridge(dev);
1583
1584         /*
1585          * We (only) consider everything downstream from an external_facing
1586          * device to be removable by the user. We're mainly concerned with
1587          * consumer platforms with user accessible thunderbolt ports that are
1588          * vulnerable to DMA attacks, and we expect those ports to be marked by
1589          * the firmware as external_facing. Devices in traditional hotplug
1590          * slots can technically be removed, but the expectation is that unless
1591          * the port is marked with external_facing, such devices are less
1592          * accessible to user / may not be removed by end user, and thus not
1593          * exposed as "removable" to userspace.
1594          */
1595         if (parent &&
1596             (parent->external_facing || dev_is_removable(&parent->dev)))
1597                 dev_set_removable(&dev->dev, DEVICE_REMOVABLE);
1598 }
1599
1600 /**
1601  * pci_ext_cfg_is_aliased - Is ext config space just an alias of std config?
1602  * @dev: PCI device
1603  *
1604  * PCI Express to PCI/PCI-X Bridge Specification, rev 1.0, 4.1.4 says that
1605  * when forwarding a type1 configuration request the bridge must check that
1606  * the extended register address field is zero.  The bridge is not permitted
1607  * to forward the transactions and must handle it as an Unsupported Request.
1608  * Some bridges do not follow this rule and simply drop the extended register
1609  * bits, resulting in the standard config space being aliased, every 256
1610  * bytes across the entire configuration space.  Test for this condition by
1611  * comparing the first dword of each potential alias to the vendor/device ID.
1612  * Known offenders:
1613  *   ASM1083/1085 PCIe-to-PCI Reversible Bridge (1b21:1080, rev 01 & 03)
1614  *   AMD/ATI SBx00 PCI to PCI Bridge (1002:4384, rev 40)
1615  */
1616 static bool pci_ext_cfg_is_aliased(struct pci_dev *dev)
1617 {
1618 #ifdef CONFIG_PCI_QUIRKS
1619         int pos;
1620         u32 header, tmp;
1621
1622         pci_read_config_dword(dev, PCI_VENDOR_ID, &header);
1623
1624         for (pos = PCI_CFG_SPACE_SIZE;
1625              pos < PCI_CFG_SPACE_EXP_SIZE; pos += PCI_CFG_SPACE_SIZE) {
1626                 if (pci_read_config_dword(dev, pos, &tmp) != PCIBIOS_SUCCESSFUL
1627                     || header != tmp)
1628                         return false;
1629         }
1630
1631         return true;
1632 #else
1633         return false;
1634 #endif
1635 }
1636
1637 /**
1638  * pci_cfg_space_size_ext - Get the configuration space size of the PCI device
1639  * @dev: PCI device
1640  *
1641  * Regular PCI devices have 256 bytes, but PCI-X 2 and PCI Express devices
1642  * have 4096 bytes.  Even if the device is capable, that doesn't mean we can
1643  * access it.  Maybe we don't have a way to generate extended config space
1644  * accesses, or the device is behind a reverse Express bridge.  So we try
1645  * reading the dword at 0x100 which must either be 0 or a valid extended
1646  * capability header.
1647  */
1648 static int pci_cfg_space_size_ext(struct pci_dev *dev)
1649 {
1650         u32 status;
1651         int pos = PCI_CFG_SPACE_SIZE;
1652
1653         if (pci_read_config_dword(dev, pos, &status) != PCIBIOS_SUCCESSFUL)
1654                 return PCI_CFG_SPACE_SIZE;
1655         if (status == 0xffffffff || pci_ext_cfg_is_aliased(dev))
1656                 return PCI_CFG_SPACE_SIZE;
1657
1658         return PCI_CFG_SPACE_EXP_SIZE;
1659 }
1660
1661 int pci_cfg_space_size(struct pci_dev *dev)
1662 {
1663         int pos;
1664         u32 status;
1665         u16 class;
1666
1667 #ifdef CONFIG_PCI_IOV
1668         /*
1669          * Per the SR-IOV specification (rev 1.1, sec 3.5), VFs are required to
1670          * implement a PCIe capability and therefore must implement extended
1671          * config space.  We can skip the NO_EXTCFG test below and the
1672          * reachability/aliasing test in pci_cfg_space_size_ext() by virtue of
1673          * the fact that the SR-IOV capability on the PF resides in extended
1674          * config space and must be accessible and non-aliased to have enabled
1675          * support for this VF.  This is a micro performance optimization for
1676          * systems supporting many VFs.
1677          */
1678         if (dev->is_virtfn)
1679                 return PCI_CFG_SPACE_EXP_SIZE;
1680 #endif
1681
1682         if (dev->bus->bus_flags & PCI_BUS_FLAGS_NO_EXTCFG)
1683                 return PCI_CFG_SPACE_SIZE;
1684
1685         class = dev->class >> 8;
1686         if (class == PCI_CLASS_BRIDGE_HOST)
1687                 return pci_cfg_space_size_ext(dev);
1688
1689         if (pci_is_pcie(dev))
1690                 return pci_cfg_space_size_ext(dev);
1691
1692         pos = pci_find_capability(dev, PCI_CAP_ID_PCIX);
1693         if (!pos)
1694                 return PCI_CFG_SPACE_SIZE;
1695
1696         pci_read_config_dword(dev, pos + PCI_X_STATUS, &status);
1697         if (status & (PCI_X_STATUS_266MHZ | PCI_X_STATUS_533MHZ))
1698                 return pci_cfg_space_size_ext(dev);
1699
1700         return PCI_CFG_SPACE_SIZE;
1701 }
1702
1703 static u32 pci_class(struct pci_dev *dev)
1704 {
1705         u32 class;
1706
1707 #ifdef CONFIG_PCI_IOV
1708         if (dev->is_virtfn)
1709                 return dev->physfn->sriov->class;
1710 #endif
1711         pci_read_config_dword(dev, PCI_CLASS_REVISION, &class);
1712         return class;
1713 }
1714
1715 static void pci_subsystem_ids(struct pci_dev *dev, u16 *vendor, u16 *device)
1716 {
1717 #ifdef CONFIG_PCI_IOV
1718         if (dev->is_virtfn) {
1719                 *vendor = dev->physfn->sriov->subsystem_vendor;
1720                 *device = dev->physfn->sriov->subsystem_device;
1721                 return;
1722         }
1723 #endif
1724         pci_read_config_word(dev, PCI_SUBSYSTEM_VENDOR_ID, vendor);
1725         pci_read_config_word(dev, PCI_SUBSYSTEM_ID, device);
1726 }
1727
1728 static u8 pci_hdr_type(struct pci_dev *dev)
1729 {
1730         u8 hdr_type;
1731
1732 #ifdef CONFIG_PCI_IOV
1733         if (dev->is_virtfn)
1734                 return dev->physfn->sriov->hdr_type;
1735 #endif
1736         pci_read_config_byte(dev, PCI_HEADER_TYPE, &hdr_type);
1737         return hdr_type;
1738 }
1739
1740 #define LEGACY_IO_RESOURCE      (IORESOURCE_IO | IORESOURCE_PCI_FIXED)
1741
1742 /**
1743  * pci_intx_mask_broken - Test PCI_COMMAND_INTX_DISABLE writability
1744  * @dev: PCI device
1745  *
1746  * Test whether PCI_COMMAND_INTX_DISABLE is writable for @dev.  Check this
1747  * at enumeration-time to avoid modifying PCI_COMMAND at run-time.
1748  */
1749 static int pci_intx_mask_broken(struct pci_dev *dev)
1750 {
1751         u16 orig, toggle, new;
1752
1753         pci_read_config_word(dev, PCI_COMMAND, &orig);
1754         toggle = orig ^ PCI_COMMAND_INTX_DISABLE;
1755         pci_write_config_word(dev, PCI_COMMAND, toggle);
1756         pci_read_config_word(dev, PCI_COMMAND, &new);
1757
1758         pci_write_config_word(dev, PCI_COMMAND, orig);
1759
1760         /*
1761          * PCI_COMMAND_INTX_DISABLE was reserved and read-only prior to PCI
1762          * r2.3, so strictly speaking, a device is not *broken* if it's not
1763          * writable.  But we'll live with the misnomer for now.
1764          */
1765         if (new != toggle)
1766                 return 1;
1767         return 0;
1768 }
1769
1770 static void early_dump_pci_device(struct pci_dev *pdev)
1771 {
1772         u32 value[256 / 4];
1773         int i;
1774
1775         pci_info(pdev, "config space:\n");
1776
1777         for (i = 0; i < 256; i += 4)
1778                 pci_read_config_dword(pdev, i, &value[i / 4]);
1779
1780         print_hex_dump(KERN_INFO, "", DUMP_PREFIX_OFFSET, 16, 1,
1781                        value, 256, false);
1782 }
1783
1784 /**
1785  * pci_setup_device - Fill in class and map information of a device
1786  * @dev: the device structure to fill
1787  *
1788  * Initialize the device structure with information about the device's
1789  * vendor,class,memory and IO-space addresses, IRQ lines etc.
1790  * Called at initialisation of the PCI subsystem and by CardBus services.
1791  * Returns 0 on success and negative if unknown type of device (not normal,
1792  * bridge or CardBus).
1793  */
1794 int pci_setup_device(struct pci_dev *dev)
1795 {
1796         u32 class;
1797         u16 cmd;
1798         u8 hdr_type;
1799         int pos = 0;
1800         struct pci_bus_region region;
1801         struct resource *res;
1802
1803         hdr_type = pci_hdr_type(dev);
1804
1805         dev->sysdata = dev->bus->sysdata;
1806         dev->dev.parent = dev->bus->bridge;
1807         dev->dev.bus = &pci_bus_type;
1808         dev->hdr_type = hdr_type & 0x7f;
1809         dev->multifunction = !!(hdr_type & 0x80);
1810         dev->error_state = pci_channel_io_normal;
1811         set_pcie_port_type(dev);
1812
1813         pci_set_of_node(dev);
1814         pci_set_acpi_fwnode(dev);
1815
1816         pci_dev_assign_slot(dev);
1817
1818         /*
1819          * Assume 32-bit PCI; let 64-bit PCI cards (which are far rarer)
1820          * set this higher, assuming the system even supports it.
1821          */
1822         dev->dma_mask = 0xffffffff;
1823
1824         dev_set_name(&dev->dev, "%04x:%02x:%02x.%d", pci_domain_nr(dev->bus),
1825                      dev->bus->number, PCI_SLOT(dev->devfn),
1826                      PCI_FUNC(dev->devfn));
1827
1828         class = pci_class(dev);
1829
1830         dev->revision = class & 0xff;
1831         dev->class = class >> 8;                    /* upper 3 bytes */
1832
1833         if (pci_early_dump)
1834                 early_dump_pci_device(dev);
1835
1836         /* Need to have dev->class ready */
1837         dev->cfg_size = pci_cfg_space_size(dev);
1838
1839         /* Need to have dev->cfg_size ready */
1840         set_pcie_thunderbolt(dev);
1841
1842         set_pcie_untrusted(dev);
1843
1844         /* "Unknown power state" */
1845         dev->current_state = PCI_UNKNOWN;
1846
1847         /* Early fixups, before probing the BARs */
1848         pci_fixup_device(pci_fixup_early, dev);
1849
1850         pci_set_removable(dev);
1851
1852         pci_info(dev, "[%04x:%04x] type %02x class %#08x\n",
1853                  dev->vendor, dev->device, dev->hdr_type, dev->class);
1854
1855         /* Device class may be changed after fixup */
1856         class = dev->class >> 8;
1857
1858         if (dev->non_compliant_bars && !dev->mmio_always_on) {
1859                 pci_read_config_word(dev, PCI_COMMAND, &cmd);
1860                 if (cmd & (PCI_COMMAND_IO | PCI_COMMAND_MEMORY)) {
1861                         pci_info(dev, "device has non-compliant BARs; disabling IO/MEM decoding\n");
1862                         cmd &= ~PCI_COMMAND_IO;
1863                         cmd &= ~PCI_COMMAND_MEMORY;
1864                         pci_write_config_word(dev, PCI_COMMAND, cmd);
1865                 }
1866         }
1867
1868         dev->broken_intx_masking = pci_intx_mask_broken(dev);
1869
1870         switch (dev->hdr_type) {                    /* header type */
1871         case PCI_HEADER_TYPE_NORMAL:                /* standard header */
1872                 if (class == PCI_CLASS_BRIDGE_PCI)
1873                         goto bad;
1874                 pci_read_irq(dev);
1875                 pci_read_bases(dev, 6, PCI_ROM_ADDRESS);
1876
1877                 pci_subsystem_ids(dev, &dev->subsystem_vendor, &dev->subsystem_device);
1878
1879                 /*
1880                  * Do the ugly legacy mode stuff here rather than broken chip
1881                  * quirk code. Legacy mode ATA controllers have fixed
1882                  * addresses. These are not always echoed in BAR0-3, and
1883                  * BAR0-3 in a few cases contain junk!
1884                  */
1885                 if (class == PCI_CLASS_STORAGE_IDE) {
1886                         u8 progif;
1887                         pci_read_config_byte(dev, PCI_CLASS_PROG, &progif);
1888                         if ((progif & 1) == 0) {
1889                                 region.start = 0x1F0;
1890                                 region.end = 0x1F7;
1891                                 res = &dev->resource[0];
1892                                 res->flags = LEGACY_IO_RESOURCE;
1893                                 pcibios_bus_to_resource(dev->bus, res, &region);
1894                                 pci_info(dev, "legacy IDE quirk: reg 0x10: %pR\n",
1895                                          res);
1896                                 region.start = 0x3F6;
1897                                 region.end = 0x3F6;
1898                                 res = &dev->resource[1];
1899                                 res->flags = LEGACY_IO_RESOURCE;
1900                                 pcibios_bus_to_resource(dev->bus, res, &region);
1901                                 pci_info(dev, "legacy IDE quirk: reg 0x14: %pR\n",
1902                                          res);
1903                         }
1904                         if ((progif & 4) == 0) {
1905                                 region.start = 0x170;
1906                                 region.end = 0x177;
1907                                 res = &dev->resource[2];
1908                                 res->flags = LEGACY_IO_RESOURCE;
1909                                 pcibios_bus_to_resource(dev->bus, res, &region);
1910                                 pci_info(dev, "legacy IDE quirk: reg 0x18: %pR\n",
1911                                          res);
1912                                 region.start = 0x376;
1913                                 region.end = 0x376;
1914                                 res = &dev->resource[3];
1915                                 res->flags = LEGACY_IO_RESOURCE;
1916                                 pcibios_bus_to_resource(dev->bus, res, &region);
1917                                 pci_info(dev, "legacy IDE quirk: reg 0x1c: %pR\n",
1918                                          res);
1919                         }
1920                 }
1921                 break;
1922
1923         case PCI_HEADER_TYPE_BRIDGE:                /* bridge header */
1924                 /*
1925                  * The PCI-to-PCI bridge spec requires that subtractive
1926                  * decoding (i.e. transparent) bridge must have programming
1927                  * interface code of 0x01.
1928                  */
1929                 pci_read_irq(dev);
1930                 dev->transparent = ((dev->class & 0xff) == 1);
1931                 pci_read_bases(dev, 2, PCI_ROM_ADDRESS1);
1932                 pci_read_bridge_windows(dev);
1933                 set_pcie_hotplug_bridge(dev);
1934                 pos = pci_find_capability(dev, PCI_CAP_ID_SSVID);
1935                 if (pos) {
1936                         pci_read_config_word(dev, pos + PCI_SSVID_VENDOR_ID, &dev->subsystem_vendor);
1937                         pci_read_config_word(dev, pos + PCI_SSVID_DEVICE_ID, &dev->subsystem_device);
1938                 }
1939                 break;
1940
1941         case PCI_HEADER_TYPE_CARDBUS:               /* CardBus bridge header */
1942                 if (class != PCI_CLASS_BRIDGE_CARDBUS)
1943                         goto bad;
1944                 pci_read_irq(dev);
1945                 pci_read_bases(dev, 1, 0);
1946                 pci_read_config_word(dev, PCI_CB_SUBSYSTEM_VENDOR_ID, &dev->subsystem_vendor);
1947                 pci_read_config_word(dev, PCI_CB_SUBSYSTEM_ID, &dev->subsystem_device);
1948                 break;
1949
1950         default:                                    /* unknown header */
1951                 pci_err(dev, "unknown header type %02x, ignoring device\n",
1952                         dev->hdr_type);
1953                 pci_release_of_node(dev);
1954                 return -EIO;
1955
1956         bad:
1957                 pci_err(dev, "ignoring class %#08x (doesn't match header type %02x)\n",
1958                         dev->class, dev->hdr_type);
1959                 dev->class = PCI_CLASS_NOT_DEFINED << 8;
1960         }
1961
1962         /* We found a fine healthy device, go go go... */
1963         return 0;
1964 }
1965
1966 static void pci_configure_mps(struct pci_dev *dev)
1967 {
1968         struct pci_dev *bridge = pci_upstream_bridge(dev);
1969         int mps, mpss, p_mps, rc;
1970
1971         if (!pci_is_pcie(dev))
1972                 return;
1973
1974         /* MPS and MRRS fields are of type 'RsvdP' for VFs, short-circuit out */
1975         if (dev->is_virtfn)
1976                 return;
1977
1978         /*
1979          * For Root Complex Integrated Endpoints, program the maximum
1980          * supported value unless limited by the PCIE_BUS_PEER2PEER case.
1981          */
1982         if (pci_pcie_type(dev) == PCI_EXP_TYPE_RC_END) {
1983                 if (pcie_bus_config == PCIE_BUS_PEER2PEER)
1984                         mps = 128;
1985                 else
1986                         mps = 128 << dev->pcie_mpss;
1987                 rc = pcie_set_mps(dev, mps);
1988                 if (rc) {
1989                         pci_warn(dev, "can't set Max Payload Size to %d; if necessary, use \"pci=pcie_bus_safe\" and report a bug\n",
1990                                  mps);
1991                 }
1992                 return;
1993         }
1994
1995         if (!bridge || !pci_is_pcie(bridge))
1996                 return;
1997
1998         mps = pcie_get_mps(dev);
1999         p_mps = pcie_get_mps(bridge);
2000
2001         if (mps == p_mps)
2002                 return;
2003
2004         if (pcie_bus_config == PCIE_BUS_TUNE_OFF) {
2005                 pci_warn(dev, "Max Payload Size %d, but upstream %s set to %d; if necessary, use \"pci=pcie_bus_safe\" and report a bug\n",
2006                          mps, pci_name(bridge), p_mps);
2007                 return;
2008         }
2009
2010         /*
2011          * Fancier MPS configuration is done later by
2012          * pcie_bus_configure_settings()
2013          */
2014         if (pcie_bus_config != PCIE_BUS_DEFAULT)
2015                 return;
2016
2017         mpss = 128 << dev->pcie_mpss;
2018         if (mpss < p_mps && pci_pcie_type(bridge) == PCI_EXP_TYPE_ROOT_PORT) {
2019                 pcie_set_mps(bridge, mpss);
2020                 pci_info(dev, "Upstream bridge's Max Payload Size set to %d (was %d, max %d)\n",
2021                          mpss, p_mps, 128 << bridge->pcie_mpss);
2022                 p_mps = pcie_get_mps(bridge);
2023         }
2024
2025         rc = pcie_set_mps(dev, p_mps);
2026         if (rc) {
2027                 pci_warn(dev, "can't set Max Payload Size to %d; if necessary, use \"pci=pcie_bus_safe\" and report a bug\n",
2028                          p_mps);
2029                 return;
2030         }
2031
2032         pci_info(dev, "Max Payload Size set to %d (was %d, max %d)\n",
2033                  p_mps, mps, mpss);
2034 }
2035
2036 int pci_configure_extended_tags(struct pci_dev *dev, void *ign)
2037 {
2038         struct pci_host_bridge *host;
2039         u32 cap;
2040         u16 ctl;
2041         int ret;
2042
2043         if (!pci_is_pcie(dev))
2044                 return 0;
2045
2046         ret = pcie_capability_read_dword(dev, PCI_EXP_DEVCAP, &cap);
2047         if (ret)
2048                 return 0;
2049
2050         if (!(cap & PCI_EXP_DEVCAP_EXT_TAG))
2051                 return 0;
2052
2053         ret = pcie_capability_read_word(dev, PCI_EXP_DEVCTL, &ctl);
2054         if (ret)
2055                 return 0;
2056
2057         host = pci_find_host_bridge(dev->bus);
2058         if (!host)
2059                 return 0;
2060
2061         /*
2062          * If some device in the hierarchy doesn't handle Extended Tags
2063          * correctly, make sure they're disabled.
2064          */
2065         if (host->no_ext_tags) {
2066                 if (ctl & PCI_EXP_DEVCTL_EXT_TAG) {
2067                         pci_info(dev, "disabling Extended Tags\n");
2068                         pcie_capability_clear_word(dev, PCI_EXP_DEVCTL,
2069                                                    PCI_EXP_DEVCTL_EXT_TAG);
2070                 }
2071                 return 0;
2072         }
2073
2074         if (!(ctl & PCI_EXP_DEVCTL_EXT_TAG)) {
2075                 pci_info(dev, "enabling Extended Tags\n");
2076                 pcie_capability_set_word(dev, PCI_EXP_DEVCTL,
2077                                          PCI_EXP_DEVCTL_EXT_TAG);
2078         }
2079         return 0;
2080 }
2081
2082 /**
2083  * pcie_relaxed_ordering_enabled - Probe for PCIe relaxed ordering enable
2084  * @dev: PCI device to query
2085  *
2086  * Returns true if the device has enabled relaxed ordering attribute.
2087  */
2088 bool pcie_relaxed_ordering_enabled(struct pci_dev *dev)
2089 {
2090         u16 v;
2091
2092         pcie_capability_read_word(dev, PCI_EXP_DEVCTL, &v);
2093
2094         return !!(v & PCI_EXP_DEVCTL_RELAX_EN);
2095 }
2096 EXPORT_SYMBOL(pcie_relaxed_ordering_enabled);
2097
2098 static void pci_configure_relaxed_ordering(struct pci_dev *dev)
2099 {
2100         struct pci_dev *root;
2101
2102         /* PCI_EXP_DEVICE_RELAX_EN is RsvdP in VFs */
2103         if (dev->is_virtfn)
2104                 return;
2105
2106         if (!pcie_relaxed_ordering_enabled(dev))
2107                 return;
2108
2109         /*
2110          * For now, we only deal with Relaxed Ordering issues with Root
2111          * Ports. Peer-to-Peer DMA is another can of worms.
2112          */
2113         root = pcie_find_root_port(dev);
2114         if (!root)
2115                 return;
2116
2117         if (root->dev_flags & PCI_DEV_FLAGS_NO_RELAXED_ORDERING) {
2118                 pcie_capability_clear_word(dev, PCI_EXP_DEVCTL,
2119                                            PCI_EXP_DEVCTL_RELAX_EN);
2120                 pci_info(dev, "Relaxed Ordering disabled because the Root Port didn't support it\n");
2121         }
2122 }
2123
2124 static void pci_configure_ltr(struct pci_dev *dev)
2125 {
2126 #ifdef CONFIG_PCIEASPM
2127         struct pci_host_bridge *host = pci_find_host_bridge(dev->bus);
2128         struct pci_dev *bridge;
2129         u32 cap, ctl;
2130
2131         if (!pci_is_pcie(dev))
2132                 return;
2133
2134         /* Read L1 PM substate capabilities */
2135         dev->l1ss = pci_find_ext_capability(dev, PCI_EXT_CAP_ID_L1SS);
2136
2137         pcie_capability_read_dword(dev, PCI_EXP_DEVCAP2, &cap);
2138         if (!(cap & PCI_EXP_DEVCAP2_LTR))
2139                 return;
2140
2141         pcie_capability_read_dword(dev, PCI_EXP_DEVCTL2, &ctl);
2142         if (ctl & PCI_EXP_DEVCTL2_LTR_EN) {
2143                 if (pci_pcie_type(dev) == PCI_EXP_TYPE_ROOT_PORT) {
2144                         dev->ltr_path = 1;
2145                         return;
2146                 }
2147
2148                 bridge = pci_upstream_bridge(dev);
2149                 if (bridge && bridge->ltr_path)
2150                         dev->ltr_path = 1;
2151
2152                 return;
2153         }
2154
2155         if (!host->native_ltr)
2156                 return;
2157
2158         /*
2159          * Software must not enable LTR in an Endpoint unless the Root
2160          * Complex and all intermediate Switches indicate support for LTR.
2161          * PCIe r4.0, sec 6.18.
2162          */
2163         if (pci_pcie_type(dev) == PCI_EXP_TYPE_ROOT_PORT ||
2164             ((bridge = pci_upstream_bridge(dev)) &&
2165               bridge->ltr_path)) {
2166                 pcie_capability_set_word(dev, PCI_EXP_DEVCTL2,
2167                                          PCI_EXP_DEVCTL2_LTR_EN);
2168                 dev->ltr_path = 1;
2169         }
2170 #endif
2171 }
2172
2173 static void pci_configure_eetlp_prefix(struct pci_dev *dev)
2174 {
2175 #ifdef CONFIG_PCI_PASID
2176         struct pci_dev *bridge;
2177         int pcie_type;
2178         u32 cap;
2179
2180         if (!pci_is_pcie(dev))
2181                 return;
2182
2183         pcie_capability_read_dword(dev, PCI_EXP_DEVCAP2, &cap);
2184         if (!(cap & PCI_EXP_DEVCAP2_EE_PREFIX))
2185                 return;
2186
2187         pcie_type = pci_pcie_type(dev);
2188         if (pcie_type == PCI_EXP_TYPE_ROOT_PORT ||
2189             pcie_type == PCI_EXP_TYPE_RC_END)
2190                 dev->eetlp_prefix_path = 1;
2191         else {
2192                 bridge = pci_upstream_bridge(dev);
2193                 if (bridge && bridge->eetlp_prefix_path)
2194                         dev->eetlp_prefix_path = 1;
2195         }
2196 #endif
2197 }
2198
2199 static void pci_configure_serr(struct pci_dev *dev)
2200 {
2201         u16 control;
2202
2203         if (dev->hdr_type == PCI_HEADER_TYPE_BRIDGE) {
2204
2205                 /*
2206                  * A bridge will not forward ERR_ messages coming from an
2207                  * endpoint unless SERR# forwarding is enabled.
2208                  */
2209                 pci_read_config_word(dev, PCI_BRIDGE_CONTROL, &control);
2210                 if (!(control & PCI_BRIDGE_CTL_SERR)) {
2211                         control |= PCI_BRIDGE_CTL_SERR;
2212                         pci_write_config_word(dev, PCI_BRIDGE_CONTROL, control);
2213                 }
2214         }
2215 }
2216
2217 static void pci_configure_device(struct pci_dev *dev)
2218 {
2219         pci_configure_mps(dev);
2220         pci_configure_extended_tags(dev, NULL);
2221         pci_configure_relaxed_ordering(dev);
2222         pci_configure_ltr(dev);
2223         pci_configure_eetlp_prefix(dev);
2224         pci_configure_serr(dev);
2225
2226         pci_acpi_program_hp_params(dev);
2227 }
2228
2229 static void pci_release_capabilities(struct pci_dev *dev)
2230 {
2231         pci_aer_exit(dev);
2232         pci_rcec_exit(dev);
2233         pci_iov_release(dev);
2234         pci_free_cap_save_buffers(dev);
2235 }
2236
2237 /**
2238  * pci_release_dev - Free a PCI device structure when all users of it are
2239  *                   finished
2240  * @dev: device that's been disconnected
2241  *
2242  * Will be called only by the device core when all users of this PCI device are
2243  * done.
2244  */
2245 static void pci_release_dev(struct device *dev)
2246 {
2247         struct pci_dev *pci_dev;
2248
2249         pci_dev = to_pci_dev(dev);
2250         pci_release_capabilities(pci_dev);
2251         pci_release_of_node(pci_dev);
2252         pcibios_release_device(pci_dev);
2253         pci_bus_put(pci_dev->bus);
2254         kfree(pci_dev->driver_override);
2255         bitmap_free(pci_dev->dma_alias_mask);
2256         dev_dbg(dev, "device released\n");
2257         kfree(pci_dev);
2258 }
2259
2260 struct pci_dev *pci_alloc_dev(struct pci_bus *bus)
2261 {
2262         struct pci_dev *dev;
2263
2264         dev = kzalloc(sizeof(struct pci_dev), GFP_KERNEL);
2265         if (!dev)
2266                 return NULL;
2267
2268         INIT_LIST_HEAD(&dev->bus_list);
2269         dev->dev.type = &pci_dev_type;
2270         dev->bus = pci_bus_get(bus);
2271
2272         return dev;
2273 }
2274 EXPORT_SYMBOL(pci_alloc_dev);
2275
2276 static bool pci_bus_crs_vendor_id(u32 l)
2277 {
2278         return (l & 0xffff) == 0x0001;
2279 }
2280
2281 static bool pci_bus_wait_crs(struct pci_bus *bus, int devfn, u32 *l,
2282                              int timeout)
2283 {
2284         int delay = 1;
2285
2286         if (!pci_bus_crs_vendor_id(*l))
2287                 return true;    /* not a CRS completion */
2288
2289         if (!timeout)
2290                 return false;   /* CRS, but caller doesn't want to wait */
2291
2292         /*
2293          * We got the reserved Vendor ID that indicates a completion with
2294          * Configuration Request Retry Status (CRS).  Retry until we get a
2295          * valid Vendor ID or we time out.
2296          */
2297         while (pci_bus_crs_vendor_id(*l)) {
2298                 if (delay > timeout) {
2299                         pr_warn("pci %04x:%02x:%02x.%d: not ready after %dms; giving up\n",
2300                                 pci_domain_nr(bus), bus->number,
2301                                 PCI_SLOT(devfn), PCI_FUNC(devfn), delay - 1);
2302
2303                         return false;
2304                 }
2305                 if (delay >= 1000)
2306                         pr_info("pci %04x:%02x:%02x.%d: not ready after %dms; waiting\n",
2307                                 pci_domain_nr(bus), bus->number,
2308                                 PCI_SLOT(devfn), PCI_FUNC(devfn), delay - 1);
2309
2310                 msleep(delay);
2311                 delay *= 2;
2312
2313                 if (pci_bus_read_config_dword(bus, devfn, PCI_VENDOR_ID, l))
2314                         return false;
2315         }
2316
2317         if (delay >= 1000)
2318                 pr_info("pci %04x:%02x:%02x.%d: ready after %dms\n",
2319                         pci_domain_nr(bus), bus->number,
2320                         PCI_SLOT(devfn), PCI_FUNC(devfn), delay - 1);
2321
2322         return true;
2323 }
2324
2325 bool pci_bus_generic_read_dev_vendor_id(struct pci_bus *bus, int devfn, u32 *l,
2326                                         int timeout)
2327 {
2328         if (pci_bus_read_config_dword(bus, devfn, PCI_VENDOR_ID, l))
2329                 return false;
2330
2331         /* Some broken boards return 0 or ~0 if a slot is empty: */
2332         if (*l == 0xffffffff || *l == 0x00000000 ||
2333             *l == 0x0000ffff || *l == 0xffff0000)
2334                 return false;
2335
2336         if (pci_bus_crs_vendor_id(*l))
2337                 return pci_bus_wait_crs(bus, devfn, l, timeout);
2338
2339         return true;
2340 }
2341
2342 bool pci_bus_read_dev_vendor_id(struct pci_bus *bus, int devfn, u32 *l,
2343                                 int timeout)
2344 {
2345 #ifdef CONFIG_PCI_QUIRKS
2346         struct pci_dev *bridge = bus->self;
2347
2348         /*
2349          * Certain IDT switches have an issue where they improperly trigger
2350          * ACS Source Validation errors on completions for config reads.
2351          */
2352         if (bridge && bridge->vendor == PCI_VENDOR_ID_IDT &&
2353             bridge->device == 0x80b5)
2354                 return pci_idt_bus_quirk(bus, devfn, l, timeout);
2355 #endif
2356
2357         return pci_bus_generic_read_dev_vendor_id(bus, devfn, l, timeout);
2358 }
2359 EXPORT_SYMBOL(pci_bus_read_dev_vendor_id);
2360
2361 /*
2362  * Read the config data for a PCI device, sanity-check it,
2363  * and fill in the dev structure.
2364  */
2365 static struct pci_dev *pci_scan_device(struct pci_bus *bus, int devfn)
2366 {
2367         struct pci_dev *dev;
2368         u32 l;
2369
2370         if (!pci_bus_read_dev_vendor_id(bus, devfn, &l, 60*1000))
2371                 return NULL;
2372
2373         dev = pci_alloc_dev(bus);
2374         if (!dev)
2375                 return NULL;
2376
2377         dev->devfn = devfn;
2378         dev->vendor = l & 0xffff;
2379         dev->device = (l >> 16) & 0xffff;
2380
2381         if (pci_setup_device(dev)) {
2382                 pci_bus_put(dev->bus);
2383                 kfree(dev);
2384                 return NULL;
2385         }
2386
2387         return dev;
2388 }
2389
2390 void pcie_report_downtraining(struct pci_dev *dev)
2391 {
2392         if (!pci_is_pcie(dev))
2393                 return;
2394
2395         /* Look from the device up to avoid downstream ports with no devices */
2396         if ((pci_pcie_type(dev) != PCI_EXP_TYPE_ENDPOINT) &&
2397             (pci_pcie_type(dev) != PCI_EXP_TYPE_LEG_END) &&
2398             (pci_pcie_type(dev) != PCI_EXP_TYPE_UPSTREAM))
2399                 return;
2400
2401         /* Multi-function PCIe devices share the same link/status */
2402         if (PCI_FUNC(dev->devfn) != 0 || dev->is_virtfn)
2403                 return;
2404
2405         /* Print link status only if the device is constrained by the fabric */
2406         __pcie_print_link_status(dev, false);
2407 }
2408
2409 static void pci_init_capabilities(struct pci_dev *dev)
2410 {
2411         pci_ea_init(dev);               /* Enhanced Allocation */
2412         pci_msi_init(dev);              /* Disable MSI */
2413         pci_msix_init(dev);             /* Disable MSI-X */
2414
2415         /* Buffers for saving PCIe and PCI-X capabilities */
2416         pci_allocate_cap_save_buffers(dev);
2417
2418         pci_pm_init(dev);               /* Power Management */
2419         pci_vpd_init(dev);              /* Vital Product Data */
2420         pci_configure_ari(dev);         /* Alternative Routing-ID Forwarding */
2421         pci_iov_init(dev);              /* Single Root I/O Virtualization */
2422         pci_ats_init(dev);              /* Address Translation Services */
2423         pci_pri_init(dev);              /* Page Request Interface */
2424         pci_pasid_init(dev);            /* Process Address Space ID */
2425         pci_acs_init(dev);              /* Access Control Services */
2426         pci_ptm_init(dev);              /* Precision Time Measurement */
2427         pci_aer_init(dev);              /* Advanced Error Reporting */
2428         pci_dpc_init(dev);              /* Downstream Port Containment */
2429         pci_rcec_init(dev);             /* Root Complex Event Collector */
2430
2431         pcie_report_downtraining(dev);
2432         pci_init_reset_methods(dev);
2433 }
2434
2435 /*
2436  * This is the equivalent of pci_host_bridge_msi_domain() that acts on
2437  * devices. Firmware interfaces that can select the MSI domain on a
2438  * per-device basis should be called from here.
2439  */
2440 static struct irq_domain *pci_dev_msi_domain(struct pci_dev *dev)
2441 {
2442         struct irq_domain *d;
2443
2444         /*
2445          * If a domain has been set through the pcibios_add_device()
2446          * callback, then this is the one (platform code knows best).
2447          */
2448         d = dev_get_msi_domain(&dev->dev);
2449         if (d)
2450                 return d;
2451
2452         /*
2453          * Let's see if we have a firmware interface able to provide
2454          * the domain.
2455          */
2456         d = pci_msi_get_device_domain(dev);
2457         if (d)
2458                 return d;
2459
2460         return NULL;
2461 }
2462
2463 static void pci_set_msi_domain(struct pci_dev *dev)
2464 {
2465         struct irq_domain *d;
2466
2467         /*
2468          * If the platform or firmware interfaces cannot supply a
2469          * device-specific MSI domain, then inherit the default domain
2470          * from the host bridge itself.
2471          */
2472         d = pci_dev_msi_domain(dev);
2473         if (!d)
2474                 d = dev_get_msi_domain(&dev->bus->dev);
2475
2476         dev_set_msi_domain(&dev->dev, d);
2477 }
2478
2479 void pci_device_add(struct pci_dev *dev, struct pci_bus *bus)
2480 {
2481         int ret;
2482
2483         pci_configure_device(dev);
2484
2485         device_initialize(&dev->dev);
2486         dev->dev.release = pci_release_dev;
2487
2488         set_dev_node(&dev->dev, pcibus_to_node(bus));
2489         dev->dev.dma_mask = &dev->dma_mask;
2490         dev->dev.dma_parms = &dev->dma_parms;
2491         dev->dev.coherent_dma_mask = 0xffffffffull;
2492
2493         dma_set_max_seg_size(&dev->dev, 65536);
2494         dma_set_seg_boundary(&dev->dev, 0xffffffff);
2495
2496         /* Fix up broken headers */
2497         pci_fixup_device(pci_fixup_header, dev);
2498
2499         pci_reassigndev_resource_alignment(dev);
2500
2501         dev->state_saved = false;
2502
2503         pci_init_capabilities(dev);
2504
2505         /*
2506          * Add the device to our list of discovered devices
2507          * and the bus list for fixup functions, etc.
2508          */
2509         down_write(&pci_bus_sem);
2510         list_add_tail(&dev->bus_list, &bus->devices);
2511         up_write(&pci_bus_sem);
2512
2513         ret = pcibios_add_device(dev);
2514         WARN_ON(ret < 0);
2515
2516         /* Set up MSI IRQ domain */
2517         pci_set_msi_domain(dev);
2518
2519         /* Notifier could use PCI capabilities */
2520         dev->match_driver = false;
2521         ret = device_add(&dev->dev);
2522         WARN_ON(ret < 0);
2523 }
2524
2525 struct pci_dev *pci_scan_single_device(struct pci_bus *bus, int devfn)
2526 {
2527         struct pci_dev *dev;
2528
2529         dev = pci_get_slot(bus, devfn);
2530         if (dev) {
2531                 pci_dev_put(dev);
2532                 return dev;
2533         }
2534
2535         dev = pci_scan_device(bus, devfn);
2536         if (!dev)
2537                 return NULL;
2538
2539         pci_device_add(dev, bus);
2540
2541         return dev;
2542 }
2543 EXPORT_SYMBOL(pci_scan_single_device);
2544
2545 static unsigned next_fn(struct pci_bus *bus, struct pci_dev *dev, unsigned fn)
2546 {
2547         int pos;
2548         u16 cap = 0;
2549         unsigned next_fn;
2550
2551         if (pci_ari_enabled(bus)) {
2552                 if (!dev)
2553                         return 0;
2554                 pos = pci_find_ext_capability(dev, PCI_EXT_CAP_ID_ARI);
2555                 if (!pos)
2556                         return 0;
2557
2558                 pci_read_config_word(dev, pos + PCI_ARI_CAP, &cap);
2559                 next_fn = PCI_ARI_CAP_NFN(cap);
2560                 if (next_fn <= fn)
2561                         return 0;       /* protect against malformed list */
2562
2563                 return next_fn;
2564         }
2565
2566         /* dev may be NULL for non-contiguous multifunction devices */
2567         if (!dev || dev->multifunction)
2568                 return (fn + 1) % 8;
2569
2570         return 0;
2571 }
2572
2573 static int only_one_child(struct pci_bus *bus)
2574 {
2575         struct pci_dev *bridge = bus->self;
2576
2577         /*
2578          * Systems with unusual topologies set PCI_SCAN_ALL_PCIE_DEVS so
2579          * we scan for all possible devices, not just Device 0.
2580          */
2581         if (pci_has_flag(PCI_SCAN_ALL_PCIE_DEVS))
2582                 return 0;
2583
2584         /*
2585          * A PCIe Downstream Port normally leads to a Link with only Device
2586          * 0 on it (PCIe spec r3.1, sec 7.3.1).  As an optimization, scan
2587          * only for Device 0 in that situation.
2588          */
2589         if (bridge && pci_is_pcie(bridge) && pcie_downstream_port(bridge))
2590                 return 1;
2591
2592         return 0;
2593 }
2594
2595 /**
2596  * pci_scan_slot - Scan a PCI slot on a bus for devices
2597  * @bus: PCI bus to scan
2598  * @devfn: slot number to scan (must have zero function)
2599  *
2600  * Scan a PCI slot on the specified PCI bus for devices, adding
2601  * discovered devices to the @bus->devices list.  New devices
2602  * will not have is_added set.
2603  *
2604  * Returns the number of new devices found.
2605  */
2606 int pci_scan_slot(struct pci_bus *bus, int devfn)
2607 {
2608         unsigned fn, nr = 0;
2609         struct pci_dev *dev;
2610
2611         if (only_one_child(bus) && (devfn > 0))
2612                 return 0; /* Already scanned the entire slot */
2613
2614         dev = pci_scan_single_device(bus, devfn);
2615         if (!dev)
2616                 return 0;
2617         if (!pci_dev_is_added(dev))
2618                 nr++;
2619
2620         for (fn = next_fn(bus, dev, 0); fn > 0; fn = next_fn(bus, dev, fn)) {
2621                 dev = pci_scan_single_device(bus, devfn + fn);
2622                 if (dev) {
2623                         if (!pci_dev_is_added(dev))
2624                                 nr++;
2625                         dev->multifunction = 1;
2626                 }
2627         }
2628
2629         /* Only one slot has PCIe device */
2630         if (bus->self && nr)
2631                 pcie_aspm_init_link_state(bus->self);
2632
2633         return nr;
2634 }
2635 EXPORT_SYMBOL(pci_scan_slot);
2636
2637 static int pcie_find_smpss(struct pci_dev *dev, void *data)
2638 {
2639         u8 *smpss = data;
2640
2641         if (!pci_is_pcie(dev))
2642                 return 0;
2643
2644         /*
2645          * We don't have a way to change MPS settings on devices that have
2646          * drivers attached.  A hot-added device might support only the minimum
2647          * MPS setting (MPS=128).  Therefore, if the fabric contains a bridge
2648          * where devices may be hot-added, we limit the fabric MPS to 128 so
2649          * hot-added devices will work correctly.
2650          *
2651          * However, if we hot-add a device to a slot directly below a Root
2652          * Port, it's impossible for there to be other existing devices below
2653          * the port.  We don't limit the MPS in this case because we can
2654          * reconfigure MPS on both the Root Port and the hot-added device,
2655          * and there are no other devices involved.
2656          *
2657          * Note that this PCIE_BUS_SAFE path assumes no peer-to-peer DMA.
2658          */
2659         if (dev->is_hotplug_bridge &&
2660             pci_pcie_type(dev) != PCI_EXP_TYPE_ROOT_PORT)
2661                 *smpss = 0;
2662
2663         if (*smpss > dev->pcie_mpss)
2664                 *smpss = dev->pcie_mpss;
2665
2666         return 0;
2667 }
2668
2669 static void pcie_write_mps(struct pci_dev *dev, int mps)
2670 {
2671         int rc;
2672
2673         if (pcie_bus_config == PCIE_BUS_PERFORMANCE) {
2674                 mps = 128 << dev->pcie_mpss;
2675
2676                 if (pci_pcie_type(dev) != PCI_EXP_TYPE_ROOT_PORT &&
2677                     dev->bus->self)
2678
2679                         /*
2680                          * For "Performance", the assumption is made that
2681                          * downstream communication will never be larger than
2682                          * the MRRS.  So, the MPS only needs to be configured
2683                          * for the upstream communication.  This being the case,
2684                          * walk from the top down and set the MPS of the child
2685                          * to that of the parent bus.
2686                          *
2687                          * Configure the device MPS with the smaller of the
2688                          * device MPSS or the bridge MPS (which is assumed to be
2689                          * properly configured at this point to the largest
2690                          * allowable MPS based on its parent bus).
2691                          */
2692                         mps = min(mps, pcie_get_mps(dev->bus->self));
2693         }
2694
2695         rc = pcie_set_mps(dev, mps);
2696         if (rc)
2697                 pci_err(dev, "Failed attempting to set the MPS\n");
2698 }
2699
2700 static void pcie_write_mrrs(struct pci_dev *dev)
2701 {
2702         int rc, mrrs;
2703
2704         /*
2705          * In the "safe" case, do not configure the MRRS.  There appear to be
2706          * issues with setting MRRS to 0 on a number of devices.
2707          */
2708         if (pcie_bus_config != PCIE_BUS_PERFORMANCE)
2709                 return;
2710
2711         /*
2712          * For max performance, the MRRS must be set to the largest supported
2713          * value.  However, it cannot be configured larger than the MPS the
2714          * device or the bus can support.  This should already be properly
2715          * configured by a prior call to pcie_write_mps().
2716          */
2717         mrrs = pcie_get_mps(dev);
2718
2719         /*
2720          * MRRS is a R/W register.  Invalid values can be written, but a
2721          * subsequent read will verify if the value is acceptable or not.
2722          * If the MRRS value provided is not acceptable (e.g., too large),
2723          * shrink the value until it is acceptable to the HW.
2724          */
2725         while (mrrs != pcie_get_readrq(dev) && mrrs >= 128) {
2726                 rc = pcie_set_readrq(dev, mrrs);
2727                 if (!rc)
2728                         break;
2729
2730                 pci_warn(dev, "Failed attempting to set the MRRS\n");
2731                 mrrs /= 2;
2732         }
2733
2734         if (mrrs < 128)
2735                 pci_err(dev, "MRRS was unable to be configured with a safe value.  If problems are experienced, try running with pci=pcie_bus_safe\n");
2736 }
2737
2738 static int pcie_bus_configure_set(struct pci_dev *dev, void *data)
2739 {
2740         int mps, orig_mps;
2741
2742         if (!pci_is_pcie(dev))
2743                 return 0;
2744
2745         if (pcie_bus_config == PCIE_BUS_TUNE_OFF ||
2746             pcie_bus_config == PCIE_BUS_DEFAULT)
2747                 return 0;
2748
2749         mps = 128 << *(u8 *)data;
2750         orig_mps = pcie_get_mps(dev);
2751
2752         pcie_write_mps(dev, mps);
2753         pcie_write_mrrs(dev);
2754
2755         pci_info(dev, "Max Payload Size set to %4d/%4d (was %4d), Max Read Rq %4d\n",
2756                  pcie_get_mps(dev), 128 << dev->pcie_mpss,
2757                  orig_mps, pcie_get_readrq(dev));
2758
2759         return 0;
2760 }
2761
2762 /*
2763  * pcie_bus_configure_settings() requires that pci_walk_bus work in a top-down,
2764  * parents then children fashion.  If this changes, then this code will not
2765  * work as designed.
2766  */
2767 void pcie_bus_configure_settings(struct pci_bus *bus)
2768 {
2769         u8 smpss = 0;
2770
2771         if (!bus->self)
2772                 return;
2773
2774         if (!pci_is_pcie(bus->self))
2775                 return;
2776
2777         /*
2778          * FIXME - Peer to peer DMA is possible, though the endpoint would need
2779          * to be aware of the MPS of the destination.  To work around this,
2780          * simply force the MPS of the entire system to the smallest possible.
2781          */
2782         if (pcie_bus_config == PCIE_BUS_PEER2PEER)
2783                 smpss = 0;
2784
2785         if (pcie_bus_config == PCIE_BUS_SAFE) {
2786                 smpss = bus->self->pcie_mpss;
2787
2788                 pcie_find_smpss(bus->self, &smpss);
2789                 pci_walk_bus(bus, pcie_find_smpss, &smpss);
2790         }
2791
2792         pcie_bus_configure_set(bus->self, &smpss);
2793         pci_walk_bus(bus, pcie_bus_configure_set, &smpss);
2794 }
2795 EXPORT_SYMBOL_GPL(pcie_bus_configure_settings);
2796
2797 /*
2798  * Called after each bus is probed, but before its children are examined.  This
2799  * is marked as __weak because multiple architectures define it.
2800  */
2801 void __weak pcibios_fixup_bus(struct pci_bus *bus)
2802 {
2803        /* nothing to do, expected to be removed in the future */
2804 }
2805
2806 /**
2807  * pci_scan_child_bus_extend() - Scan devices below a bus
2808  * @bus: Bus to scan for devices
2809  * @available_buses: Total number of buses available (%0 does not try to
2810  *                   extend beyond the minimal)
2811  *
2812  * Scans devices below @bus including subordinate buses. Returns new
2813  * subordinate number including all the found devices. Passing
2814  * @available_buses causes the remaining bus space to be distributed
2815  * equally between hotplug-capable bridges to allow future extension of the
2816  * hierarchy.
2817  */
2818 static unsigned int pci_scan_child_bus_extend(struct pci_bus *bus,
2819                                               unsigned int available_buses)
2820 {
2821         unsigned int used_buses, normal_bridges = 0, hotplug_bridges = 0;
2822         unsigned int start = bus->busn_res.start;
2823         unsigned int devfn, fn, cmax, max = start;
2824         struct pci_dev *dev;
2825         int nr_devs;
2826
2827         dev_dbg(&bus->dev, "scanning bus\n");
2828
2829         /* Go find them, Rover! */
2830         for (devfn = 0; devfn < 256; devfn += 8) {
2831                 nr_devs = pci_scan_slot(bus, devfn);
2832
2833                 /*
2834                  * The Jailhouse hypervisor may pass individual functions of a
2835                  * multi-function device to a guest without passing function 0.
2836                  * Look for them as well.
2837                  */
2838                 if (jailhouse_paravirt() && nr_devs == 0) {
2839                         for (fn = 1; fn < 8; fn++) {
2840                                 dev = pci_scan_single_device(bus, devfn + fn);
2841                                 if (dev)
2842                                         dev->multifunction = 1;
2843                         }
2844                 }
2845         }
2846
2847         /* Reserve buses for SR-IOV capability */
2848         used_buses = pci_iov_bus_range(bus);
2849         max += used_buses;
2850
2851         /*
2852          * After performing arch-dependent fixup of the bus, look behind
2853          * all PCI-to-PCI bridges on this bus.
2854          */
2855         if (!bus->is_added) {
2856                 dev_dbg(&bus->dev, "fixups for bus\n");
2857                 pcibios_fixup_bus(bus);
2858                 bus->is_added = 1;
2859         }
2860
2861         /*
2862          * Calculate how many hotplug bridges and normal bridges there
2863          * are on this bus. We will distribute the additional available
2864          * buses between hotplug bridges.
2865          */
2866         for_each_pci_bridge(dev, bus) {
2867                 if (dev->is_hotplug_bridge)
2868                         hotplug_bridges++;
2869                 else
2870                         normal_bridges++;
2871         }
2872
2873         /*
2874          * Scan bridges that are already configured. We don't touch them
2875          * unless they are misconfigured (which will be done in the second
2876          * scan below).
2877          */
2878         for_each_pci_bridge(dev, bus) {
2879                 cmax = max;
2880                 max = pci_scan_bridge_extend(bus, dev, max, 0, 0);
2881
2882                 /*
2883                  * Reserve one bus for each bridge now to avoid extending
2884                  * hotplug bridges too much during the second scan below.
2885                  */
2886                 used_buses++;
2887                 if (cmax - max > 1)
2888                         used_buses += cmax - max - 1;
2889         }
2890
2891         /* Scan bridges that need to be reconfigured */
2892         for_each_pci_bridge(dev, bus) {
2893                 unsigned int buses = 0;
2894
2895                 if (!hotplug_bridges && normal_bridges == 1) {
2896
2897                         /*
2898                          * There is only one bridge on the bus (upstream
2899                          * port) so it gets all available buses which it
2900                          * can then distribute to the possible hotplug
2901                          * bridges below.
2902                          */
2903                         buses = available_buses;
2904                 } else if (dev->is_hotplug_bridge) {
2905
2906                         /*
2907                          * Distribute the extra buses between hotplug
2908                          * bridges if any.
2909                          */
2910                         buses = available_buses / hotplug_bridges;
2911                         buses = min(buses, available_buses - used_buses + 1);
2912                 }
2913
2914                 cmax = max;
2915                 max = pci_scan_bridge_extend(bus, dev, cmax, buses, 1);
2916                 /* One bus is already accounted so don't add it again */
2917                 if (max - cmax > 1)
2918                         used_buses += max - cmax - 1;
2919         }
2920
2921         /*
2922          * Make sure a hotplug bridge has at least the minimum requested
2923          * number of buses but allow it to grow up to the maximum available
2924          * bus number of there is room.
2925          */
2926         if (bus->self && bus->self->is_hotplug_bridge) {
2927                 used_buses = max_t(unsigned int, available_buses,
2928                                    pci_hotplug_bus_size - 1);
2929                 if (max - start < used_buses) {
2930                         max = start + used_buses;
2931
2932                         /* Do not allocate more buses than we have room left */
2933                         if (max > bus->busn_res.end)
2934                                 max = bus->busn_res.end;
2935
2936                         dev_dbg(&bus->dev, "%pR extended by %#02x\n",
2937                                 &bus->busn_res, max - start);
2938                 }
2939         }
2940
2941         /*
2942          * We've scanned the bus and so we know all about what's on
2943          * the other side of any bridges that may be on this bus plus
2944          * any devices.
2945          *
2946          * Return how far we've got finding sub-buses.
2947          */
2948         dev_dbg(&bus->dev, "bus scan returning with max=%02x\n", max);
2949         return max;
2950 }
2951
2952 /**
2953  * pci_scan_child_bus() - Scan devices below a bus
2954  * @bus: Bus to scan for devices
2955  *
2956  * Scans devices below @bus including subordinate buses. Returns new
2957  * subordinate number including all the found devices.
2958  */
2959 unsigned int pci_scan_child_bus(struct pci_bus *bus)
2960 {
2961         return pci_scan_child_bus_extend(bus, 0);
2962 }
2963 EXPORT_SYMBOL_GPL(pci_scan_child_bus);
2964
2965 /**
2966  * pcibios_root_bridge_prepare - Platform-specific host bridge setup
2967  * @bridge: Host bridge to set up
2968  *
2969  * Default empty implementation.  Replace with an architecture-specific setup
2970  * routine, if necessary.
2971  */
2972 int __weak pcibios_root_bridge_prepare(struct pci_host_bridge *bridge)
2973 {
2974         return 0;
2975 }
2976
2977 void __weak pcibios_add_bus(struct pci_bus *bus)
2978 {
2979 }
2980
2981 void __weak pcibios_remove_bus(struct pci_bus *bus)
2982 {
2983 }
2984
2985 struct pci_bus *pci_create_root_bus(struct device *parent, int bus,
2986                 struct pci_ops *ops, void *sysdata, struct list_head *resources)
2987 {
2988         int error;
2989         struct pci_host_bridge *bridge;
2990
2991         bridge = pci_alloc_host_bridge(0);
2992         if (!bridge)
2993                 return NULL;
2994
2995         bridge->dev.parent = parent;
2996
2997         list_splice_init(resources, &bridge->windows);
2998         bridge->sysdata = sysdata;
2999         bridge->busnr = bus;
3000         bridge->ops = ops;
3001
3002         error = pci_register_host_bridge(bridge);
3003         if (error < 0)
3004                 goto err_out;
3005
3006         return bridge->bus;
3007
3008 err_out:
3009         put_device(&bridge->dev);
3010         return NULL;
3011 }
3012 EXPORT_SYMBOL_GPL(pci_create_root_bus);
3013
3014 int pci_host_probe(struct pci_host_bridge *bridge)
3015 {
3016         struct pci_bus *bus, *child;
3017         int ret;
3018
3019         ret = pci_scan_root_bus_bridge(bridge);
3020         if (ret < 0) {
3021                 dev_err(bridge->dev.parent, "Scanning root bridge failed");
3022                 return ret;
3023         }
3024
3025         bus = bridge->bus;
3026
3027         /*
3028          * We insert PCI resources into the iomem_resource and
3029          * ioport_resource trees in either pci_bus_claim_resources()
3030          * or pci_bus_assign_resources().
3031          */
3032         if (pci_has_flag(PCI_PROBE_ONLY)) {
3033                 pci_bus_claim_resources(bus);
3034         } else {
3035                 pci_bus_size_bridges(bus);
3036                 pci_bus_assign_resources(bus);
3037
3038                 list_for_each_entry(child, &bus->children, node)
3039                         pcie_bus_configure_settings(child);
3040         }
3041
3042         pci_bus_add_devices(bus);
3043         return 0;
3044 }
3045 EXPORT_SYMBOL_GPL(pci_host_probe);
3046
3047 int pci_bus_insert_busn_res(struct pci_bus *b, int bus, int bus_max)
3048 {
3049         struct resource *res = &b->busn_res;
3050         struct resource *parent_res, *conflict;
3051
3052         res->start = bus;
3053         res->end = bus_max;
3054         res->flags = IORESOURCE_BUS;
3055
3056         if (!pci_is_root_bus(b))
3057                 parent_res = &b->parent->busn_res;
3058         else {
3059                 parent_res = get_pci_domain_busn_res(pci_domain_nr(b));
3060                 res->flags |= IORESOURCE_PCI_FIXED;
3061         }
3062
3063         conflict = request_resource_conflict(parent_res, res);
3064
3065         if (conflict)
3066                 dev_info(&b->dev,
3067                            "busn_res: can not insert %pR under %s%pR (conflicts with %s %pR)\n",
3068                             res, pci_is_root_bus(b) ? "domain " : "",
3069                             parent_res, conflict->name, conflict);
3070
3071         return conflict == NULL;
3072 }
3073
3074 int pci_bus_update_busn_res_end(struct pci_bus *b, int bus_max)
3075 {
3076         struct resource *res = &b->busn_res;
3077         struct resource old_res = *res;
3078         resource_size_t size;
3079         int ret;
3080
3081         if (res->start > bus_max)
3082                 return -EINVAL;
3083
3084         size = bus_max - res->start + 1;
3085         ret = adjust_resource(res, res->start, size);
3086         dev_info(&b->dev, "busn_res: %pR end %s updated to %02x\n",
3087                         &old_res, ret ? "can not be" : "is", bus_max);
3088
3089         if (!ret && !res->parent)
3090                 pci_bus_insert_busn_res(b, res->start, res->end);
3091
3092         return ret;
3093 }
3094
3095 void pci_bus_release_busn_res(struct pci_bus *b)
3096 {
3097         struct resource *res = &b->busn_res;
3098         int ret;
3099
3100         if (!res->flags || !res->parent)
3101                 return;
3102
3103         ret = release_resource(res);
3104         dev_info(&b->dev, "busn_res: %pR %s released\n",
3105                         res, ret ? "can not be" : "is");
3106 }
3107
3108 int pci_scan_root_bus_bridge(struct pci_host_bridge *bridge)
3109 {
3110         struct resource_entry *window;
3111         bool found = false;
3112         struct pci_bus *b;
3113         int max, bus, ret;
3114
3115         if (!bridge)
3116                 return -EINVAL;
3117
3118         resource_list_for_each_entry(window, &bridge->windows)
3119                 if (window->res->flags & IORESOURCE_BUS) {
3120                         bridge->busnr = window->res->start;
3121                         found = true;
3122                         break;
3123                 }
3124
3125         ret = pci_register_host_bridge(bridge);
3126         if (ret < 0)
3127                 return ret;
3128
3129         b = bridge->bus;
3130         bus = bridge->busnr;
3131
3132         if (!found) {
3133                 dev_info(&b->dev,
3134                  "No busn resource found for root bus, will use [bus %02x-ff]\n",
3135                         bus);
3136                 pci_bus_insert_busn_res(b, bus, 255);
3137         }
3138
3139         max = pci_scan_child_bus(b);
3140
3141         if (!found)
3142                 pci_bus_update_busn_res_end(b, max);
3143
3144         return 0;
3145 }
3146 EXPORT_SYMBOL(pci_scan_root_bus_bridge);
3147
3148 struct pci_bus *pci_scan_root_bus(struct device *parent, int bus,
3149                 struct pci_ops *ops, void *sysdata, struct list_head *resources)
3150 {
3151         struct resource_entry *window;
3152         bool found = false;
3153         struct pci_bus *b;
3154         int max;
3155
3156         resource_list_for_each_entry(window, resources)
3157                 if (window->res->flags & IORESOURCE_BUS) {
3158                         found = true;
3159                         break;
3160                 }
3161
3162         b = pci_create_root_bus(parent, bus, ops, sysdata, resources);
3163         if (!b)
3164                 return NULL;
3165
3166         if (!found) {
3167                 dev_info(&b->dev,
3168                  "No busn resource found for root bus, will use [bus %02x-ff]\n",
3169                         bus);
3170                 pci_bus_insert_busn_res(b, bus, 255);
3171         }
3172
3173         max = pci_scan_child_bus(b);
3174
3175         if (!found)
3176                 pci_bus_update_busn_res_end(b, max);
3177
3178         return b;
3179 }
3180 EXPORT_SYMBOL(pci_scan_root_bus);
3181
3182 struct pci_bus *pci_scan_bus(int bus, struct pci_ops *ops,
3183                                         void *sysdata)
3184 {
3185         LIST_HEAD(resources);
3186         struct pci_bus *b;
3187
3188         pci_add_resource(&resources, &ioport_resource);
3189         pci_add_resource(&resources, &iomem_resource);
3190         pci_add_resource(&resources, &busn_resource);
3191         b = pci_create_root_bus(NULL, bus, ops, sysdata, &resources);
3192         if (b) {
3193                 pci_scan_child_bus(b);
3194         } else {
3195                 pci_free_resource_list(&resources);
3196         }
3197         return b;
3198 }
3199 EXPORT_SYMBOL(pci_scan_bus);
3200
3201 /**
3202  * pci_rescan_bus_bridge_resize - Scan a PCI bus for devices
3203  * @bridge: PCI bridge for the bus to scan
3204  *
3205  * Scan a PCI bus and child buses for new devices, add them,
3206  * and enable them, resizing bridge mmio/io resource if necessary
3207  * and possible.  The caller must ensure the child devices are already
3208  * removed for resizing to occur.
3209  *
3210  * Returns the max number of subordinate bus discovered.
3211  */
3212 unsigned int pci_rescan_bus_bridge_resize(struct pci_dev *bridge)
3213 {
3214         unsigned int max;
3215         struct pci_bus *bus = bridge->subordinate;
3216
3217         max = pci_scan_child_bus(bus);
3218
3219         pci_assign_unassigned_bridge_resources(bridge);
3220
3221         pci_bus_add_devices(bus);
3222
3223         return max;
3224 }
3225
3226 /**
3227  * pci_rescan_bus - Scan a PCI bus for devices
3228  * @bus: PCI bus to scan
3229  *
3230  * Scan a PCI bus and child buses for new devices, add them,
3231  * and enable them.
3232  *
3233  * Returns the max number of subordinate bus discovered.
3234  */
3235 unsigned int pci_rescan_bus(struct pci_bus *bus)
3236 {
3237         unsigned int max;
3238
3239         max = pci_scan_child_bus(bus);
3240         pci_assign_unassigned_bus_resources(bus);
3241         pci_bus_add_devices(bus);
3242
3243         return max;
3244 }
3245 EXPORT_SYMBOL_GPL(pci_rescan_bus);
3246
3247 /*
3248  * pci_rescan_bus(), pci_rescan_bus_bridge_resize() and PCI device removal
3249  * routines should always be executed under this mutex.
3250  */
3251 static DEFINE_MUTEX(pci_rescan_remove_lock);
3252
3253 void pci_lock_rescan_remove(void)
3254 {
3255         mutex_lock(&pci_rescan_remove_lock);
3256 }
3257 EXPORT_SYMBOL_GPL(pci_lock_rescan_remove);
3258
3259 void pci_unlock_rescan_remove(void)
3260 {
3261         mutex_unlock(&pci_rescan_remove_lock);
3262 }
3263 EXPORT_SYMBOL_GPL(pci_unlock_rescan_remove);
3264
3265 static int __init pci_sort_bf_cmp(const struct device *d_a,
3266                                   const struct device *d_b)
3267 {
3268         const struct pci_dev *a = to_pci_dev(d_a);
3269         const struct pci_dev *b = to_pci_dev(d_b);
3270
3271         if      (pci_domain_nr(a->bus) < pci_domain_nr(b->bus)) return -1;
3272         else if (pci_domain_nr(a->bus) > pci_domain_nr(b->bus)) return  1;
3273
3274         if      (a->bus->number < b->bus->number) return -1;
3275         else if (a->bus->number > b->bus->number) return  1;
3276
3277         if      (a->devfn < b->devfn) return -1;
3278         else if (a->devfn > b->devfn) return  1;
3279
3280         return 0;
3281 }
3282
3283 void __init pci_sort_breadthfirst(void)
3284 {
3285         bus_sort_breadthfirst(&pci_bus_type, &pci_sort_bf_cmp);
3286 }
3287
3288 int pci_hp_add_bridge(struct pci_dev *dev)
3289 {
3290         struct pci_bus *parent = dev->bus;
3291         int busnr, start = parent->busn_res.start;
3292         unsigned int available_buses = 0;
3293         int end = parent->busn_res.end;
3294
3295         for (busnr = start; busnr <= end; busnr++) {
3296                 if (!pci_find_bus(pci_domain_nr(parent), busnr))
3297                         break;
3298         }
3299         if (busnr-- > end) {
3300                 pci_err(dev, "No bus number available for hot-added bridge\n");
3301                 return -1;
3302         }
3303
3304         /* Scan bridges that are already configured */
3305         busnr = pci_scan_bridge(parent, dev, busnr, 0);
3306
3307         /*
3308          * Distribute the available bus numbers between hotplug-capable
3309          * bridges to make extending the chain later possible.
3310          */
3311         available_buses = end - busnr;
3312
3313         /* Scan bridges that need to be reconfigured */
3314         pci_scan_bridge_extend(parent, dev, busnr, available_buses, 1);
3315
3316         if (!dev->subordinate)
3317                 return -1;
3318
3319         return 0;
3320 }
3321 EXPORT_SYMBOL_GPL(pci_hp_add_bridge);