1 // SPDX-License-Identifier: GPL-2.0+
4 * Layerscape PCIe EP driver
13 #include <linux/sizes.h>
14 #include <linux/log2.h>
15 #include "pcie_layerscape.h"
17 DECLARE_GLOBAL_DATA_PTR;
19 static void ls_pcie_ep_enable_cfg(struct ls_pcie_ep *pcie_ep)
21 struct ls_pcie *pcie = pcie_ep->pcie;
24 config = ctrl_readl(pcie, PCIE_PF_CONFIG);
25 config |= PCIE_CONFIG_READY;
26 ctrl_writel(pcie, config, PCIE_PF_CONFIG);
29 static int ls_ep_set_bar(struct udevice *dev, uint fn, struct pci_bar *ep_bar)
31 struct ls_pcie_ep *pcie_ep = dev_get_priv(dev);
32 struct ls_pcie *pcie = pcie_ep->pcie;
33 dma_addr_t bar_phys = ep_bar->phys_addr;
34 enum pci_barno bar = ep_bar->barno;
35 u32 reg = PCI_BASE_ADDRESS_0 + (4 * bar);
36 int flags = ep_bar->flags;
41 /* BAR size is 2^(aperture + 11) */
42 size = max_t(size_t, ep_bar->size, FSL_PCIE_EP_MIN_APERTURE);
44 if (!(flags & PCI_BASE_ADDRESS_SPACE))
45 type = PCIE_ATU_TYPE_MEM;
47 type = PCIE_ATU_TYPE_IO;
49 ls_pcie_atu_inbound_set(pcie, fn, 0, type, idx, bar, bar_phys);
51 dbi_writel(pcie, lower_32_bits(size - 1), reg + PCIE_NO_SRIOV_BAR_BASE);
52 dbi_writel(pcie, flags, reg);
54 if (flags & PCI_BASE_ADDRESS_MEM_TYPE_64) {
55 dbi_writel(pcie, upper_32_bits(size - 1),
56 reg + 4 + PCIE_NO_SRIOV_BAR_BASE);
57 dbi_writel(pcie, 0, reg + 4);
63 static struct pci_ep_ops ls_pcie_ep_ops = {
64 .set_bar = ls_ep_set_bar,
67 static void ls_pcie_ep_setup_atu(struct ls_pcie_ep *pcie_ep, u32 pf)
69 struct ls_pcie *pcie = pcie_ep->pcie;
73 phys = CONFIG_SYS_PCI_EP_MEMORY_BASE + pf * SZ_64M;
75 phys = ALIGN(phys, PCIE_BAR0_SIZE);
76 /* ATU 0 : INBOUND : map BAR0 */
77 ls_pcie_atu_inbound_set(pcie, pf, vf_flag, PCIE_ATU_TYPE_MEM,
78 0 + pf * BAR_NUM, 0, phys);
79 /* ATU 1 : INBOUND : map BAR1 */
80 phys = ALIGN(phys + PCIE_BAR0_SIZE, PCIE_BAR1_SIZE);
81 ls_pcie_atu_inbound_set(pcie, pf, vf_flag, PCIE_ATU_TYPE_MEM,
82 1 + pf * BAR_NUM, 1, phys);
83 /* ATU 2 : INBOUND : map BAR2 */
84 phys = ALIGN(phys + PCIE_BAR1_SIZE, PCIE_BAR2_SIZE);
85 ls_pcie_atu_inbound_set(pcie, pf, vf_flag, PCIE_ATU_TYPE_MEM,
86 2 + pf * BAR_NUM, 2, phys);
87 /* ATU 3 : INBOUND : map BAR2 */
88 phys = ALIGN(phys + PCIE_BAR2_SIZE, PCIE_BAR4_SIZE);
89 ls_pcie_atu_inbound_set(pcie, pf, vf_flag, PCIE_ATU_TYPE_MEM,
90 3 + pf * BAR_NUM, 4, phys);
92 if (pcie_ep->sriov_flag) {
94 /* ATU 4 : INBOUND : map BAR0 */
95 phys = ALIGN(phys + PCIE_BAR4_SIZE, PCIE_BAR0_SIZE);
96 ls_pcie_atu_inbound_set(pcie, pf, vf_flag, PCIE_ATU_TYPE_MEM,
97 4 + pf * BAR_NUM, 0, phys);
98 /* ATU 5 : INBOUND : map BAR1 */
99 phys = ALIGN(phys + PCIE_BAR0_SIZE * PCIE_VF_NUM,
101 ls_pcie_atu_inbound_set(pcie, pf, vf_flag, PCIE_ATU_TYPE_MEM,
102 5 + pf * BAR_NUM, 1, phys);
103 /* ATU 6 : INBOUND : map BAR2 */
104 phys = ALIGN(phys + PCIE_BAR1_SIZE * PCIE_VF_NUM,
106 ls_pcie_atu_inbound_set(pcie, pf, vf_flag, PCIE_ATU_TYPE_MEM,
107 6 + pf * BAR_NUM, 2, phys);
108 /* ATU 7 : INBOUND : map BAR4 */
109 phys = ALIGN(phys + PCIE_BAR2_SIZE * PCIE_VF_NUM,
111 ls_pcie_atu_inbound_set(pcie, pf, vf_flag, PCIE_ATU_TYPE_MEM,
112 7 + pf * BAR_NUM, 4, phys);
115 /* ATU: OUTBOUND : map MEM */
116 ls_pcie_atu_outbound_set(pcie, pf, PCIE_ATU_TYPE_MEM,
117 (u64)pcie_ep->addr_res.start +
118 pf * CONFIG_SYS_PCI_MEMORY_SIZE,
119 0, CONFIG_SYS_PCI_MEMORY_SIZE);
122 /* BAR0 and BAR1 are 32bit BAR2 and BAR4 are 64bit */
123 static void ls_pcie_ep_setup_bar(void *bar_base, int bar, u32 size)
127 /* The least inbound window is 4KiB */
135 writel(mask, bar_base + PCI_BASE_ADDRESS_0);
138 writel(mask, bar_base + PCI_BASE_ADDRESS_1);
141 writel(mask, bar_base + PCI_BASE_ADDRESS_2);
142 writel(0, bar_base + PCI_BASE_ADDRESS_3);
145 writel(mask, bar_base + PCI_BASE_ADDRESS_4);
146 writel(0, bar_base + PCI_BASE_ADDRESS_5);
153 static void ls_pcie_ep_setup_bars(void *bar_base)
155 /* BAR0 - 32bit - MEM */
156 ls_pcie_ep_setup_bar(bar_base, 0, PCIE_BAR0_SIZE);
157 /* BAR1 - 32bit - MEM*/
158 ls_pcie_ep_setup_bar(bar_base, 1, PCIE_BAR1_SIZE);
159 /* BAR2 - 64bit - MEM */
160 ls_pcie_ep_setup_bar(bar_base, 2, PCIE_BAR2_SIZE);
161 /* BAR4 - 64bit - MEM */
162 ls_pcie_ep_setup_bar(bar_base, 4, PCIE_BAR4_SIZE);
165 static void ls_pcie_ep_setup_vf_bars(void *bar_base)
167 /* VF BAR0 MASK register at offset 0x19c*/
168 bar_base += PCIE_SRIOV_VFBAR0 - PCI_BASE_ADDRESS_0;
170 /* VF-BAR0 - 32bit - MEM */
171 ls_pcie_ep_setup_bar(bar_base, 0, PCIE_BAR0_SIZE);
172 /* VF-BAR1 - 32bit - MEM*/
173 ls_pcie_ep_setup_bar(bar_base, 1, PCIE_BAR1_SIZE);
174 /* VF-BAR2 - 64bit - MEM */
175 ls_pcie_ep_setup_bar(bar_base, 2, PCIE_BAR2_SIZE);
176 /* VF-BAR4 - 64bit - MEM */
177 ls_pcie_ep_setup_bar(bar_base, 4, PCIE_BAR4_SIZE);
180 static void ls_pcie_setup_ep(struct ls_pcie_ep *pcie_ep)
184 void *bar_base = NULL;
185 struct ls_pcie *pcie = pcie_ep->pcie;
187 sriov = readl(pcie->dbi + PCIE_SRIOV);
188 if (PCI_EXT_CAP_ID(sriov) == PCI_EXT_CAP_ID_SRIOV) {
189 pcie_ep->sriov_flag = 1;
190 for (pf = 0; pf < PCIE_PF_NUM; pf++) {
192 * The VF_BARn_REG register's Prefetchable and Type bit
193 * fields are overwritten by a write to VF's BAR Mask
194 * register. Before writing to the VF_BARn_MASK_REG
195 * register, write 0b to the PCIE_MISC_CONTROL_1_OFF
198 writel(0, pcie->dbi + PCIE_MISC_CONTROL_1_OFF);
200 bar_base = pcie->dbi +
201 PCIE_MASK_OFFSET(pcie_ep->cfg2_flag, pf,
202 pcie_ep->pf1_offset);
204 if (pcie_ep->cfg2_flag) {
206 PCIE_LCTRL0_VAL(pf, 0),
208 ls_pcie_ep_setup_bars(bar_base);
210 for (vf = 1; vf <= PCIE_VF_NUM; vf++) {
212 PCIE_LCTRL0_VAL(pf, vf),
214 ls_pcie_ep_setup_vf_bars(bar_base);
217 ls_pcie_ep_setup_bars(bar_base);
218 ls_pcie_ep_setup_vf_bars(bar_base);
221 ls_pcie_ep_setup_atu(pcie_ep, pf);
224 if (pcie_ep->cfg2_flag) /* Disable CFG2 */
225 ctrl_writel(pcie, 0, PCIE_PF_VF_CTRL);
227 ls_pcie_ep_setup_bars(pcie->dbi + PCIE_NO_SRIOV_BAR_BASE);
228 ls_pcie_ep_setup_atu(pcie_ep, 0);
231 ls_pcie_dump_atu(pcie, PCIE_ATU_REGION_NUM_SRIOV,
232 PCIE_ATU_REGION_INBOUND);
234 ls_pcie_ep_enable_cfg(pcie_ep);
237 static int ls_pcie_ep_probe(struct udevice *dev)
239 struct ls_pcie_ep *pcie_ep = dev_get_priv(dev);
240 struct ls_pcie *pcie;
245 pcie = devm_kmalloc(dev, sizeof(*pcie), GFP_KERNEL);
249 pcie_ep->pcie = pcie;
251 pcie->dbi = (void __iomem *)devfdt_get_addr_index(dev, 0);
255 pcie->ctrl = (void __iomem *)devfdt_get_addr_index(dev, 1);
259 ret = fdt_get_named_resource(gd->fdt_blob, dev_of_offset(dev),
261 "addr_space", &pcie_ep->addr_res);
263 printf("%s: resource \"addr_space\" not found\n", dev->name);
267 pcie->idx = ((unsigned long)pcie->dbi - PCIE_SYS_BASE_ADDR) /
270 pcie->big_endian = fdtdec_get_bool(gd->fdt_blob, dev_of_offset(dev),
273 svr = SVR_SOC_VER(get_svr());
275 if (svr == SVR_LX2160A)
276 pcie_ep->pf1_offset = LX2160_PCIE_PF1_OFFSET;
278 pcie_ep->pf1_offset = LS_PCIE_PF1_OFFSET;
280 if (svr == SVR_LS2080A || svr == SVR_LS2085A)
281 pcie_ep->cfg2_flag = 1;
283 pcie_ep->cfg2_flag = 0;
285 pcie->mode = readb(pcie->dbi + PCI_HEADER_TYPE) & 0x7f;
286 if (pcie->mode != PCI_HEADER_TYPE_NORMAL)
289 pcie_ep->max_functions = fdtdec_get_int(gd->fdt_blob,
292 pcie_ep->num_ib_wins = fdtdec_get_int(gd->fdt_blob, dev_of_offset(dev),
293 "num-ib-windows", 8);
294 pcie_ep->num_ob_wins = fdtdec_get_int(gd->fdt_blob, dev_of_offset(dev),
295 "num-ob-windows", 8);
297 printf("PCIe%u: %s %s", pcie->idx, dev->name, "Endpoint");
298 ls_pcie_setup_ep(pcie_ep);
300 if (!ls_pcie_link_up(pcie)) {
301 /* Let the user know there's no PCIe link */
302 printf(": no link\n");
306 /* Print the negotiated PCIe link width */
307 link_sta = readw(pcie->dbi + PCIE_LINK_STA);
308 printf(": x%d gen%d\n", (link_sta & PCIE_LINK_WIDTH_MASK) >> 4,
309 link_sta & PCIE_LINK_SPEED_MASK);
314 static int ls_pcie_ep_remove(struct udevice *dev)
319 const struct udevice_id ls_pcie_ep_ids[] = {
320 { .compatible = "fsl,ls-pcie-ep" },
324 U_BOOT_DRIVER(pci_layerscape_ep) = {
325 .name = "pci_layerscape_ep",
327 .of_match = ls_pcie_ep_ids,
328 .ops = &ls_pcie_ep_ops,
329 .probe = ls_pcie_ep_probe,
330 .remove = ls_pcie_ep_remove,
331 .priv_auto_alloc_size = sizeof(struct ls_pcie_ep),