drivers/pci/pcie_layerscape.h

   1 /* SPDX-License-Identifier: GPL-2.0+ */
   2 /*
   3  * Copyright 2017-2020 NXP
   4  * Copyright 2014-2015 Freescale Semiconductor, Inc.
   5  * Layerscape PCIe driver
   6  */
   7
   8 #ifndef _PCIE_LAYERSCAPE_H_
   9 #define _PCIE_LAYERSCAPE_H_
  10 #include <pci.h>
  11 #include <dm.h>
  12 #include <linux/sizes.h>
  13
  14 #ifndef CONFIG_SYS_PCI_MEMORY_BUS
  15 #define CONFIG_SYS_PCI_MEMORY_BUS CONFIG_SYS_SDRAM_BASE
  16 #endif
  17
  18 #ifndef CONFIG_SYS_PCI_MEMORY_PHYS
  19 #define CONFIG_SYS_PCI_MEMORY_PHYS CONFIG_SYS_SDRAM_BASE
  20 #endif
  21
  22 #ifndef CONFIG_SYS_PCI_MEMORY_SIZE
  23 #define CONFIG_SYS_PCI_MEMORY_SIZE (2 * 1024 * 1024 * 1024UL) /* 2G */
  24 #endif
  25
  26 #ifndef CONFIG_SYS_PCI_EP_MEMORY_BASE
  27 #define CONFIG_SYS_PCI_EP_MEMORY_BASE CONFIG_SYS_LOAD_ADDR
  28 #endif
  29
  30 #define PCIE_PHYS_SIZE                  0x200000000
  31 #define LS2088A_PCIE_PHYS_SIZE          0x800000000
  32 #define LS2088A_PCIE1_PHYS_ADDR         0x2000000000
  33
  34 /* iATU registers */
  35 #define PCIE_ATU_VIEWPORT               0x900
  36 #define PCIE_ATU_REGION_INBOUND         (0x1 << 31)
  37 #define PCIE_ATU_REGION_OUTBOUND        (0x0 << 31)
  38 #define PCIE_ATU_REGION_INDEX0          (0x0 << 0)
  39 #define PCIE_ATU_REGION_INDEX1          (0x1 << 0)
  40 #define PCIE_ATU_REGION_INDEX2          (0x2 << 0)
  41 #define PCIE_ATU_REGION_INDEX3          (0x3 << 0)
  42 #define PCIE_ATU_REGION_NUM             6
  43 #define PCIE_ATU_CR1                    0x904
  44 #define PCIE_ATU_TYPE_MEM               (0x0 << 0)
  45 #define PCIE_ATU_TYPE_IO                (0x2 << 0)
  46 #define PCIE_ATU_TYPE_CFG0              (0x4 << 0)
  47 #define PCIE_ATU_TYPE_CFG1              (0x5 << 0)
  48 #define PCIE_ATU_FUNC_NUM(pf)           ((pf) << 20)
  49 #define PCIE_ATU_CR2                    0x908
  50 #define PCIE_ATU_ENABLE                 (0x1 << 31)
  51 #define PCIE_ATU_BAR_MODE_ENABLE        (0x1 << 30)
  52 #define PCIE_ATU_BAR_NUM(bar)           ((bar) << 8)
  53 #define PCIE_ATU_LOWER_BASE             0x90C
  54 #define PCIE_ATU_UPPER_BASE             0x910
  55 #define PCIE_ATU_LIMIT                  0x914
  56 #define PCIE_ATU_LOWER_TARGET           0x918
  57 #define PCIE_ATU_BUS(x)                 (((x) & 0xff) << 24)
  58 #define PCIE_ATU_DEV(x)                 (((x) & 0x1f) << 19)
  59 #define PCIE_ATU_FUNC(x)                (((x) & 0x7) << 16)
  60 #define PCIE_ATU_UPPER_TARGET           0x91C
  61
  62 /* DBI registers */
  63 #define PCIE_SRIOV              0x178
  64 #define PCIE_STRFMR1            0x71c /* Symbol Timer & Filter Mask Register1 */
  65 #define PCIE_DBI_RO_WR_EN               BIT(0)
  66 #define PCIE_MISC_CONTROL_1_OFF         0x8BC
  67
  68 #define PCIE_LINK_CAP           0x7c
  69 #define PCIE_LINK_SPEED_MASK    0xf
  70 #define PCIE_LINK_WIDTH_MASK    0x3f0
  71 #define PCIE_LINK_STA           0x82
  72
  73 #define LTSSM_STATE_MASK        0x3f
  74 #define LTSSM_PCIE_L0           0x11 /* L0 state */
  75
  76 #define PCIE_DBI_SIZE           0x100000 /* 1M */
  77
  78 #define PCIE_LCTRL0_CFG2_ENABLE (1 << 31)
  79 #define PCIE_LCTRL0_VF(vf)      ((vf) << 22)
  80 #define PCIE_LCTRL0_PF(pf)      ((pf) << 16)
  81 #define PCIE_LCTRL0_VF_ACTIVE   (1 << 21)
  82 #define PCIE_LCTRL0_VAL(pf, vf) (PCIE_LCTRL0_PF(pf) |                      \
  83                                  PCIE_LCTRL0_VF(vf) |                      \
  84                                  ((vf) == 0 ? 0 : PCIE_LCTRL0_VF_ACTIVE) | \
  85                                  PCIE_LCTRL0_CFG2_ENABLE)
  86
  87 #define PCIE_NO_SRIOV_BAR_BASE  0x1000
  88 #define FSL_PCIE_EP_MIN_APERTURE        4096     /* 4 Kbytes */
  89 #define PCIE_PF_NUM             2
  90 #define PCIE_VF_NUM             64
  91 #define BAR_NUM                 4
  92
  93 #define PCIE_BAR0_SIZE          SZ_4K
  94 #define PCIE_BAR1_SIZE          SZ_8K
  95 #define PCIE_BAR2_SIZE          SZ_4K
  96 #define PCIE_BAR4_SIZE          SZ_1M
  97
  98 #define PCIE_SRIOV_VFBAR0       0x19C
  99
 100 #define PCIE_MASK_OFFSET(flag, pf) ((flag) ? 0 : (0x1000 + 0x20000 * (pf)))
 101
 102 /* LUT registers */
 103 #define PCIE_LUT_UDR(n)         (0x800 + (n) * 8)
 104 #define PCIE_LUT_LDR(n)         (0x804 + (n) * 8)
 105 #define PCIE_LUT_ENABLE         (1 << 31)
 106 #define PCIE_LUT_ENTRY_COUNT    32
 107
 108 /* PF Controll registers */
 109 #define PCIE_PF_CONFIG          0x14
 110 #define PCIE_PF_VF_CTRL         0x7F8
 111 #define PCIE_PF_DBG             0x7FC
 112 #define PCIE_CONFIG_READY       (1 << 0)
 113
 114 #define PCIE_SRDS_PRTCL(idx)    (PCIE1 + (idx))
 115 #define PCIE_SYS_BASE_ADDR      0x3400000
 116 #define PCIE_CCSR_SIZE          0x0100000
 117
 118 /* CS2 */
 119 #define PCIE_CS2_OFFSET         0x1000 /* For PCIe without SR-IOV */
 120
 121 #define SVR_LS102XA             0
 122 #define SVR_VAR_PER_SHIFT       8
 123 #define SVR_LS102XA_MASK        0x700
 124 #define SVR_LS2088A             0x870900
 125 #define SVR_LS2084A             0x870910
 126 #define SVR_LS2048A             0x870920
 127 #define SVR_LS2044A             0x870930
 128 #define SVR_LS2081A             0x870918
 129 #define SVR_LS2041A             0x870914
 130
 131 /* LS1021a PCIE space */
 132 #define LS1021_PCIE_SPACE_OFFSET        0x4000000000ULL
 133 #define LS1021_PCIE_SPACE_SIZE          0x0800000000ULL
 134
 135 /* LS1021a PEX1/2 Misc Ports Status Register */
 136 #define LS1021_PEXMSCPORTSR(pex_idx)    (0x94 + (pex_idx) * 4)
 137 #define LS1021_LTSSM_STATE_SHIFT        20
 138
 139 struct ls_pcie {
 140         void __iomem *dbi;
 141         void __iomem *lut;
 142         void __iomem *ctrl;
 143         int idx;
 144         bool big_endian;
 145         int mode;
 146 };
 147
 148 struct ls_pcie_rc {
 149         struct ls_pcie *pcie;
 150         struct list_head list;
 151         struct udevice *bus;
 152         struct fdt_resource dbi_res;
 153         struct fdt_resource lut_res;
 154         struct fdt_resource ctrl_res;
 155         struct fdt_resource cfg_res;
 156         void __iomem *cfg0;
 157         void __iomem *cfg1;
 158         bool enabled;
 159         int next_lut_index;
 160         int stream_id_cur;
 161 };
 162
 163 struct ls_pcie_ep {
 164         struct fdt_resource addr_res;
 165         struct ls_pcie *pcie;
 166         struct udevice *bus;
 167         void __iomem *addr;
 168         u32 cfg2_flag;
 169         u32 sriov_flag;
 170         u32 num_ib_wins;
 171         u32 num_ob_wins;
 172         u8 max_functions;
 173 };
 174
 175 extern struct list_head ls_pcie_list;
 176
 177 unsigned int dbi_readl(struct ls_pcie *pcie, unsigned int offset);
 178 void dbi_writel(struct ls_pcie *pcie, unsigned int value, unsigned int offset);
 179 unsigned int ctrl_readl(struct ls_pcie *pcie, unsigned int offset);
 180 void ctrl_writel(struct ls_pcie *pcie, unsigned int value, unsigned int offset);
 181 void ls_pcie_atu_outbound_set(struct ls_pcie *pcie, int idx, int type,
 182                               u64 phys, u64 bus_addr, pci_size_t size);
 183 void ls_pcie_atu_inbound_set(struct ls_pcie *pcie, u32 pf, int type,
 184                              int idx, int bar, u64 phys);
 185 void ls_pcie_dump_atu(struct ls_pcie *pcie);
 186 int ls_pcie_link_up(struct ls_pcie *pcie);
 187 void ls_pcie_dbi_ro_wr_en(struct ls_pcie *pcie);
 188 void ls_pcie_dbi_ro_wr_dis(struct ls_pcie *pcie);
 189
 190 #endif /* _PCIE_LAYERSCAPE_H_ */