1 /* SPDX-License-Identifier: GPL-2.0+ */
3 * Copyright 2017-2020 NXP
4 * Copyright 2014-2015 Freescale Semiconductor, Inc.
5 * Layerscape PCIe driver
8 #ifndef _PCIE_LAYERSCAPE_H_
9 #define _PCIE_LAYERSCAPE_H_
13 #ifndef CONFIG_SYS_PCI_MEMORY_BUS
14 #define CONFIG_SYS_PCI_MEMORY_BUS CONFIG_SYS_SDRAM_BASE
17 #ifndef CONFIG_SYS_PCI_MEMORY_PHYS
18 #define CONFIG_SYS_PCI_MEMORY_PHYS CONFIG_SYS_SDRAM_BASE
21 #ifndef CONFIG_SYS_PCI_MEMORY_SIZE
22 #define CONFIG_SYS_PCI_MEMORY_SIZE (2 * 1024 * 1024 * 1024UL) /* 2G */
25 #ifndef CONFIG_SYS_PCI_EP_MEMORY_BASE
26 #define CONFIG_SYS_PCI_EP_MEMORY_BASE CONFIG_SYS_LOAD_ADDR
29 #define PCIE_PHYS_SIZE 0x200000000
30 #define LS2088A_PCIE_PHYS_SIZE 0x800000000
31 #define LS2088A_PCIE1_PHYS_ADDR 0x2000000000
34 #define PCIE_ATU_VIEWPORT 0x900
35 #define PCIE_ATU_REGION_INBOUND (0x1 << 31)
36 #define PCIE_ATU_REGION_OUTBOUND (0x0 << 31)
37 #define PCIE_ATU_REGION_INDEX0 (0x0 << 0)
38 #define PCIE_ATU_REGION_INDEX1 (0x1 << 0)
39 #define PCIE_ATU_REGION_INDEX2 (0x2 << 0)
40 #define PCIE_ATU_REGION_INDEX3 (0x3 << 0)
41 #define PCIE_ATU_REGION_NUM 6
42 #define PCIE_ATU_CR1 0x904
43 #define PCIE_ATU_TYPE_MEM (0x0 << 0)
44 #define PCIE_ATU_TYPE_IO (0x2 << 0)
45 #define PCIE_ATU_TYPE_CFG0 (0x4 << 0)
46 #define PCIE_ATU_TYPE_CFG1 (0x5 << 0)
47 #define PCIE_ATU_CR2 0x908
48 #define PCIE_ATU_ENABLE (0x1 << 31)
49 #define PCIE_ATU_BAR_MODE_ENABLE (0x1 << 30)
50 #define PCIE_ATU_BAR_NUM(bar) ((bar) << 8)
51 #define PCIE_ATU_LOWER_BASE 0x90C
52 #define PCIE_ATU_UPPER_BASE 0x910
53 #define PCIE_ATU_LIMIT 0x914
54 #define PCIE_ATU_LOWER_TARGET 0x918
55 #define PCIE_ATU_BUS(x) (((x) & 0xff) << 24)
56 #define PCIE_ATU_DEV(x) (((x) & 0x1f) << 19)
57 #define PCIE_ATU_FUNC(x) (((x) & 0x7) << 16)
58 #define PCIE_ATU_UPPER_TARGET 0x91C
61 #define PCIE_SRIOV 0x178
62 #define PCIE_STRFMR1 0x71c /* Symbol Timer & Filter Mask Register1 */
63 #define PCIE_DBI_RO_WR_EN BIT(0)
64 #define PCIE_MISC_CONTROL_1_OFF 0x8BC
66 #define PCIE_LINK_CAP 0x7c
67 #define PCIE_LINK_SPEED_MASK 0xf
68 #define PCIE_LINK_WIDTH_MASK 0x3f0
69 #define PCIE_LINK_STA 0x82
71 #define LTSSM_STATE_MASK 0x3f
72 #define LTSSM_PCIE_L0 0x11 /* L0 state */
74 #define PCIE_DBI_SIZE 0x100000 /* 1M */
76 #define PCIE_LCTRL0_CFG2_ENABLE (1 << 31)
77 #define PCIE_LCTRL0_VF(vf) ((vf) << 22)
78 #define PCIE_LCTRL0_PF(pf) ((pf) << 16)
79 #define PCIE_LCTRL0_VF_ACTIVE (1 << 21)
80 #define PCIE_LCTRL0_VAL(pf, vf) (PCIE_LCTRL0_PF(pf) | \
81 PCIE_LCTRL0_VF(vf) | \
82 ((vf) == 0 ? 0 : PCIE_LCTRL0_VF_ACTIVE) | \
83 PCIE_LCTRL0_CFG2_ENABLE)
85 #define PCIE_NO_SRIOV_BAR_BASE 0x1000
86 #define FSL_PCIE_EP_MIN_APERTURE 4096 /* 4 Kbytes */
88 #define PCIE_VF_NUM 64
90 #define PCIE_BAR0_SIZE (4 * 1024) /* 4K */
91 #define PCIE_BAR1_SIZE (8 * 1024) /* 8K for MSIX */
92 #define PCIE_BAR2_SIZE (4 * 1024) /* 4K */
93 #define PCIE_BAR4_SIZE (1 * 1024 * 1024) /* 1M */
96 #define PCIE_LUT_UDR(n) (0x800 + (n) * 8)
97 #define PCIE_LUT_LDR(n) (0x804 + (n) * 8)
98 #define PCIE_LUT_ENABLE (1 << 31)
99 #define PCIE_LUT_ENTRY_COUNT 32
101 /* PF Controll registers */
102 #define PCIE_PF_CONFIG 0x14
103 #define PCIE_PF_VF_CTRL 0x7F8
104 #define PCIE_PF_DBG 0x7FC
105 #define PCIE_CONFIG_READY (1 << 0)
107 #define PCIE_SRDS_PRTCL(idx) (PCIE1 + (idx))
108 #define PCIE_SYS_BASE_ADDR 0x3400000
109 #define PCIE_CCSR_SIZE 0x0100000
112 #define PCIE_CS2_OFFSET 0x1000 /* For PCIe without SR-IOV */
114 #define SVR_LS102XA 0
115 #define SVR_VAR_PER_SHIFT 8
116 #define SVR_LS102XA_MASK 0x700
117 #define SVR_LS2088A 0x870900
118 #define SVR_LS2084A 0x870910
119 #define SVR_LS2048A 0x870920
120 #define SVR_LS2044A 0x870930
121 #define SVR_LS2081A 0x870918
122 #define SVR_LS2041A 0x870914
124 /* LS1021a PCIE space */
125 #define LS1021_PCIE_SPACE_OFFSET 0x4000000000ULL
126 #define LS1021_PCIE_SPACE_SIZE 0x0800000000ULL
128 /* LS1021a PEX1/2 Misc Ports Status Register */
129 #define LS1021_PEXMSCPORTSR(pex_idx) (0x94 + (pex_idx) * 4)
130 #define LS1021_LTSSM_STATE_SHIFT 20
142 struct ls_pcie *pcie;
143 struct list_head list;
145 struct fdt_resource dbi_res;
146 struct fdt_resource lut_res;
147 struct fdt_resource ctrl_res;
148 struct fdt_resource cfg_res;
157 struct fdt_resource addr_res;
158 struct ls_pcie *pcie;
166 extern struct list_head ls_pcie_list;
168 unsigned int dbi_readl(struct ls_pcie *pcie, unsigned int offset);
169 void dbi_writel(struct ls_pcie *pcie, unsigned int value, unsigned int offset);
170 unsigned int ctrl_readl(struct ls_pcie *pcie, unsigned int offset);
171 void ctrl_writel(struct ls_pcie *pcie, unsigned int value, unsigned int offset);
172 void ls_pcie_atu_outbound_set(struct ls_pcie *pcie, int idx, int type,
173 u64 phys, u64 bus_addr, pci_size_t size);
174 void ls_pcie_atu_inbound_set(struct ls_pcie *pcie, int idx, int type,
176 void ls_pcie_dump_atu(struct ls_pcie *pcie);
177 int ls_pcie_link_up(struct ls_pcie *pcie);
178 void ls_pcie_dbi_ro_wr_en(struct ls_pcie *pcie);
179 void ls_pcie_dbi_ro_wr_dis(struct ls_pcie *pcie);
181 #endif /* _PCIE_LAYERSCAPE_H_ */