1 /* SPDX-License-Identifier: GPL-2.0+ */
3 * Copyright 2017-2020 NXP
4 * Copyright 2014-2015 Freescale Semiconductor, Inc.
5 * Layerscape PCIe driver
8 #ifndef _PCIE_LAYERSCAPE_H_
9 #define _PCIE_LAYERSCAPE_H_
12 #include <linux/sizes.h>
14 #ifndef CONFIG_SYS_PCI_MEMORY_BUS
15 #define CONFIG_SYS_PCI_MEMORY_BUS CONFIG_SYS_SDRAM_BASE
18 #ifndef CONFIG_SYS_PCI_MEMORY_PHYS
19 #define CONFIG_SYS_PCI_MEMORY_PHYS CONFIG_SYS_SDRAM_BASE
22 #ifndef CONFIG_SYS_PCI_MEMORY_SIZE
23 #define CONFIG_SYS_PCI_MEMORY_SIZE SZ_4G
26 #ifndef CONFIG_SYS_PCI_EP_MEMORY_BASE
27 #define CONFIG_SYS_PCI_EP_MEMORY_BASE CONFIG_SYS_LOAD_ADDR
30 #define PCIE_PHYS_SIZE 0x200000000
31 #define LS2088A_PCIE_PHYS_SIZE 0x800000000
32 #define LS2088A_PCIE1_PHYS_ADDR 0x2000000000
35 #define PCIE_ATU_VIEWPORT 0x900
36 #define PCIE_ATU_REGION_INBOUND (0x1 << 31)
37 #define PCIE_ATU_REGION_OUTBOUND (0x0 << 31)
38 #define PCIE_ATU_REGION_INDEX0 (0x0 << 0)
39 #define PCIE_ATU_REGION_INDEX1 (0x1 << 0)
40 #define PCIE_ATU_REGION_INDEX2 (0x2 << 0)
41 #define PCIE_ATU_REGION_INDEX3 (0x3 << 0)
42 #define PCIE_ATU_REGION_NUM 6
43 #define PCIE_ATU_REGION_NUM_SRIOV 24
44 #define PCIE_ATU_CR1 0x904
45 #define PCIE_ATU_TYPE_MEM (0x0 << 0)
46 #define PCIE_ATU_TYPE_IO (0x2 << 0)
47 #define PCIE_ATU_TYPE_CFG0 (0x4 << 0)
48 #define PCIE_ATU_TYPE_CFG1 (0x5 << 0)
49 #define PCIE_ATU_FUNC_NUM(pf) ((pf) << 20)
50 #define PCIE_ATU_CR2 0x908
51 #define PCIE_ATU_ENABLE (0x1 << 31)
52 #define PCIE_ATU_BAR_MODE_ENABLE (0x1 << 30)
53 #define PCIE_ATU_FUNC_NUM_MATCH_EN BIT(19)
54 #define PCIE_ATU_VFBAR_MATCH_MODE_EN BIT(26)
55 #define PCIE_ATU_BAR_NUM(bar) ((bar) << 8)
56 #define PCIE_ATU_LOWER_BASE 0x90C
57 #define PCIE_ATU_UPPER_BASE 0x910
58 #define PCIE_ATU_LIMIT 0x914
59 #define PCIE_ATU_LOWER_TARGET 0x918
60 #define PCIE_ATU_BUS(x) (((x) & 0xff) << 24)
61 #define PCIE_ATU_DEV(x) (((x) & 0x1f) << 19)
62 #define PCIE_ATU_FUNC(x) (((x) & 0x7) << 16)
63 #define PCIE_ATU_UPPER_TARGET 0x91C
66 #define PCIE_SRIOV 0x178
67 #define PCIE_STRFMR1 0x71c /* Symbol Timer & Filter Mask Register1 */
68 #define PCIE_DBI_RO_WR_EN BIT(0)
69 #define PCIE_MISC_CONTROL_1_OFF 0x8BC
71 #define PCIE_LINK_CAP 0x7c
72 #define PCIE_LINK_SPEED_MASK 0xf
73 #define PCIE_LINK_WIDTH_MASK 0x3f0
74 #define PCIE_LINK_STA 0x82
76 #define LTSSM_STATE_MASK 0x3f
77 #define LTSSM_PCIE_L0 0x11 /* L0 state */
79 #define PCIE_DBI_SIZE 0x100000 /* 1M */
81 #define PCIE_LCTRL0_CFG2_ENABLE (1 << 31)
82 #define PCIE_LCTRL0_VF(vf) ((vf) << 22)
83 #define PCIE_LCTRL0_PF(pf) ((pf) << 16)
84 #define PCIE_LCTRL0_VF_ACTIVE (1 << 21)
85 #define PCIE_LCTRL0_VAL(pf, vf) (PCIE_LCTRL0_PF(pf) | \
86 PCIE_LCTRL0_VF(vf) | \
87 ((vf) == 0 ? 0 : PCIE_LCTRL0_VF_ACTIVE) | \
88 PCIE_LCTRL0_CFG2_ENABLE)
90 #define PCIE_NO_SRIOV_BAR_BASE 0x1000
91 #define FSL_PCIE_EP_MIN_APERTURE 4096 /* 4 Kbytes */
93 #define PCIE_VF_NUM 64
96 #define PCIE_BAR0_SIZE SZ_4K
97 #define PCIE_BAR1_SIZE SZ_8K
98 #define PCIE_BAR2_SIZE SZ_4K
99 #define PCIE_BAR4_SIZE SZ_1M
101 #define PCIE_SRIOV_VFBAR0 0x19C
103 #define PCIE_MASK_OFFSET(flag, pf, off) ((flag) ? 0 : (0x1000 + (off) * (pf)))
106 #define PCIE_LUT_UDR(n) (0x800 + (n) * 8)
107 #define PCIE_LUT_LDR(n) (0x804 + (n) * 8)
108 #define PCIE_LUT_ENABLE (1 << 31)
109 #define PCIE_LUT_ENTRY_COUNT 32
111 /* PF Controll registers */
112 #define PCIE_PF_CONFIG 0x14
113 #define PCIE_PF_VF_CTRL 0x7F8
114 #define PCIE_PF_DBG 0x7FC
115 #define PCIE_CONFIG_READY (1 << 0)
117 #define PCIE_SRDS_PRTCL(idx) (PCIE1 + (idx))
118 #define PCIE_SYS_BASE_ADDR 0x3400000
119 #define PCIE_CCSR_SIZE 0x0100000
122 #define PCIE_CS2_OFFSET 0x1000 /* For PCIe without SR-IOV */
124 #define SVR_LS102XA 0
125 #define SVR_VAR_PER_SHIFT 8
126 #define SVR_LS102XA_MASK 0x700
127 #define SVR_LS2088A 0x870900
128 #define SVR_LS2084A 0x870910
129 #define SVR_LS2048A 0x870920
130 #define SVR_LS2044A 0x870930
131 #define SVR_LS2081A 0x870918
132 #define SVR_LS2041A 0x870914
134 /* LS1021a PCIE space */
135 #define LS1021_PCIE_SPACE_OFFSET 0x4000000000ULL
136 #define LS1021_PCIE_SPACE_SIZE 0x0800000000ULL
138 /* LS1021a PEX1/2 Misc Ports Status Register */
139 #define LS1021_PEXMSCPORTSR(pex_idx) (0x94 + (pex_idx) * 4)
140 #define LS1021_LTSSM_STATE_SHIFT 20
142 /* LX2160a PF1 offset */
143 #define LX2160_PCIE_PF1_OFFSET 0x8000
145 /* layerscape PF1 offset */
146 #define LS_PCIE_PF1_OFFSET 0x20000
158 struct ls_pcie *pcie;
159 struct list_head list;
161 struct fdt_resource dbi_res;
162 struct fdt_resource lut_res;
163 struct fdt_resource ctrl_res;
164 struct fdt_resource cfg_res;
173 struct fdt_resource addr_res;
174 struct ls_pcie *pcie;
185 extern struct list_head ls_pcie_list;
187 unsigned int dbi_readl(struct ls_pcie *pcie, unsigned int offset);
188 void dbi_writel(struct ls_pcie *pcie, unsigned int value, unsigned int offset);
189 unsigned int ctrl_readl(struct ls_pcie *pcie, unsigned int offset);
190 void ctrl_writel(struct ls_pcie *pcie, unsigned int value, unsigned int offset);
191 void ls_pcie_atu_outbound_set(struct ls_pcie *pcie, int idx, int type,
192 u64 phys, u64 bus_addr, u64 size);
193 void ls_pcie_atu_inbound_set(struct ls_pcie *pcie, u32 pf, u32 vf_flag,
194 int type, int idx, int bar, u64 phys);
195 void ls_pcie_dump_atu(struct ls_pcie *pcie, u32 win_num, u32 type);
196 int ls_pcie_link_up(struct ls_pcie *pcie);
197 void ls_pcie_dbi_ro_wr_en(struct ls_pcie *pcie);
198 void ls_pcie_dbi_ro_wr_dis(struct ls_pcie *pcie);
200 #endif /* _PCIE_LAYERSCAPE_H_ */