drivers/pci/pci_mvebu.c

   1 // SPDX-License-Identifier: GPL-2.0
   2 /*
   3  * PCIe driver for Marvell MVEBU SoCs
   4  *
   5  * Based on Barebox drivers/pci/pci-mvebu.c
   6  *
   7  * Ported to U-Boot by:
   8  * Anton Schubert <anton.schubert@gmx.de>
   9  * Stefan Roese <sr@denx.de>
  10  * Pali Rohár <pali@kernel.org>
  11  */
  12
  13 #include <common.h>
  14 #include <dm.h>
  15 #include <log.h>
  16 #include <malloc.h>
  17 #include <dm/device-internal.h>
  18 #include <dm/lists.h>
  19 #include <dm/of_access.h>
  20 #include <pci.h>
  21 #include <reset.h>
  22 #include <asm/io.h>
  23 #include <asm/arch/cpu.h>
  24 #include <asm/arch/soc.h>
  25 #include <linux/bitops.h>
  26 #include <linux/delay.h>
  27 #include <linux/errno.h>
  28 #include <linux/ioport.h>
  29 #include <linux/mbus.h>
  30 #include <linux/sizes.h>
  31
  32 /* PCIe unit register offsets */
  33 #define SELECT(x, n)                    ((x >> n) & 1UL)
  34
  35 #define PCIE_DEV_ID_OFF                 0x0000
  36 #define PCIE_CMD_OFF                    0x0004
  37 #define PCIE_DEV_REV_OFF                0x0008
  38 #define  PCIE_BAR_LO_OFF(n)             (0x0010 + ((n) << 3))
  39 #define  PCIE_BAR_HI_OFF(n)             (0x0014 + ((n) << 3))
  40 #define PCIE_EXP_ROM_BAR_OFF            0x0030
  41 #define PCIE_CAPAB_OFF                  0x0060
  42 #define PCIE_CTRL_STAT_OFF              0x0068
  43 #define PCIE_HEADER_LOG_4_OFF           0x0128
  44 #define  PCIE_BAR_CTRL_OFF(n)           (0x1804 + (((n) - 1) * 4))
  45 #define  PCIE_WIN04_CTRL_OFF(n)         (0x1820 + ((n) << 4))
  46 #define  PCIE_WIN04_BASE_OFF(n)         (0x1824 + ((n) << 4))
  47 #define  PCIE_WIN04_REMAP_OFF(n)        (0x182c + ((n) << 4))
  48 #define PCIE_WIN5_CTRL_OFF              0x1880
  49 #define PCIE_WIN5_BASE_OFF              0x1884
  50 #define PCIE_WIN5_REMAP_OFF             0x188c
  51 #define PCIE_CONF_ADDR_OFF              0x18f8
  52 #define PCIE_CONF_DATA_OFF              0x18fc
  53 #define PCIE_MASK_OFF                   0x1910
  54 #define  PCIE_MASK_ENABLE_INTS          (0xf << 24)
  55 #define PCIE_CTRL_OFF                   0x1a00
  56 #define  PCIE_CTRL_X1_MODE              BIT(0)
  57 #define  PCIE_CTRL_RC_MODE              BIT(1)
  58 #define PCIE_STAT_OFF                   0x1a04
  59 #define  PCIE_STAT_BUS                  (0xff << 8)
  60 #define  PCIE_STAT_DEV                  (0x1f << 16)
  61 #define  PCIE_STAT_LINK_DOWN            BIT(0)
  62 #define PCIE_DEBUG_CTRL                 0x1a60
  63 #define  PCIE_DEBUG_SOFT_RESET          BIT(20)
  64
  65 #define LINK_WAIT_RETRIES       100
  66 #define LINK_WAIT_TIMEOUT       1000
  67
  68 struct mvebu_pcie {
  69         struct pci_controller hose;
  70         void __iomem *base;
  71         void __iomem *membase;
  72         struct resource mem;
  73         void __iomem *iobase;
  74         struct resource io;
  75         u32 intregs;
  76         u32 port;
  77         u32 lane;
  78         bool is_x4;
  79         int devfn;
  80         u32 lane_mask;
  81         int first_busno;
  82         int sec_busno;
  83         char name[16];
  84         unsigned int mem_target;
  85         unsigned int mem_attr;
  86         unsigned int io_target;
  87         unsigned int io_attr;
  88         u32 cfgcache[(0x3c - 0x10) / 4];
  89 };
  90
  91 static inline bool mvebu_pcie_link_up(struct mvebu_pcie *pcie)
  92 {
  93         u32 val;
  94         val = readl(pcie->base + PCIE_STAT_OFF);
  95         return !(val & PCIE_STAT_LINK_DOWN);
  96 }
  97
  98 static void mvebu_pcie_wait_for_link(struct mvebu_pcie *pcie)
  99 {
 100         int retries;
 101
 102         /* check if the link is up or not */
 103         for (retries = 0; retries < LINK_WAIT_RETRIES; retries++) {
 104                 if (mvebu_pcie_link_up(pcie)) {
 105                         printf("%s: Link up\n", pcie->name);
 106                         return;
 107                 }
 108
 109                 udelay(LINK_WAIT_TIMEOUT);
 110         }
 111
 112         printf("%s: Link down\n", pcie->name);
 113 }
 114
 115 static void mvebu_pcie_set_local_bus_nr(struct mvebu_pcie *pcie, int busno)
 116 {
 117         u32 stat;
 118
 119         stat = readl(pcie->base + PCIE_STAT_OFF);
 120         stat &= ~PCIE_STAT_BUS;
 121         stat |= busno << 8;
 122         writel(stat, pcie->base + PCIE_STAT_OFF);
 123 }
 124
 125 static void mvebu_pcie_set_local_dev_nr(struct mvebu_pcie *pcie, int devno)
 126 {
 127         u32 stat;
 128
 129         stat = readl(pcie->base + PCIE_STAT_OFF);
 130         stat &= ~PCIE_STAT_DEV;
 131         stat |= devno << 16;
 132         writel(stat, pcie->base + PCIE_STAT_OFF);
 133 }
 134
 135 static inline struct mvebu_pcie *hose_to_pcie(struct pci_controller *hose)
 136 {
 137         return container_of(hose, struct mvebu_pcie, hose);
 138 }
 139
 140 static bool mvebu_pcie_valid_addr(struct mvebu_pcie *pcie,
 141                                   int busno, int dev, int func)
 142 {
 143         /* On primary bus is only one PCI Bridge */
 144         if (busno == pcie->first_busno && (dev != 0 || func != 0))
 145                 return false;
 146
 147         /* Access to other buses is possible when link is up */
 148         if (busno != pcie->first_busno && !mvebu_pcie_link_up(pcie))
 149                 return false;
 150
 151         /* On secondary bus can be only one PCIe device */
 152         if (busno == pcie->sec_busno && dev != 0)
 153                 return false;
 154
 155         return true;
 156 }
 157
 158 static int mvebu_pcie_read_config(const struct udevice *bus, pci_dev_t bdf,
 159                                   uint offset, ulong *valuep,
 160                                   enum pci_size_t size)
 161 {
 162         struct mvebu_pcie *pcie = dev_get_plat(bus);
 163         int busno = PCI_BUS(bdf) - dev_seq(bus);
 164         u32 addr, data;
 165
 166         debug("PCIE CFG read: (b,d,f)=(%2d,%2d,%2d) ",
 167               PCI_BUS(bdf), PCI_DEV(bdf), PCI_FUNC(bdf));
 168
 169         if (!mvebu_pcie_valid_addr(pcie, busno, PCI_DEV(bdf), PCI_FUNC(bdf))) {
 170                 debug("- out of range\n");
 171                 *valuep = pci_get_ff(size);
 172                 return 0;
 173         }
 174
 175         /*
 176          * The configuration space of the PCI Bridge on primary (first) bus is
 177          * of Type 0 but the BAR registers (including ROM BAR) don't have the
 178          * same meaning as in the PCIe specification. Therefore do not access
 179          * BAR registers and non-common registers (those which have different
 180          * meaning for Type 0 and Type 1 config space) of the PCI Bridge and
 181          * instead read their content from driver virtual cfgcache[].
 182          */
 183         if (busno == pcie->first_busno && ((offset >= 0x10 && offset < 0x34) ||
 184                                            (offset >= 0x38 && offset < 0x3c))) {
 185                 data = pcie->cfgcache[(offset - 0x10) / 4];
 186                 debug("(addr,size,val)=(0x%04x, %d, 0x%08x) from cfgcache\n",
 187                       offset, size, data);
 188                 *valuep = pci_conv_32_to_size(data, offset, size);
 189                 return 0;
 190         }
 191
 192         /*
 193          * PCI bridge is device 0 at primary bus but mvebu has it mapped on
 194          * secondary bus with device number 1.
 195          */
 196         if (busno == pcie->first_busno)
 197                 addr = PCI_CONF1_EXT_ADDRESS(pcie->sec_busno, 1, 0, offset);
 198         else
 199                 addr = PCI_CONF1_EXT_ADDRESS(busno, PCI_DEV(bdf), PCI_FUNC(bdf), offset);
 200
 201         /* write address */
 202         writel(addr, pcie->base + PCIE_CONF_ADDR_OFF);
 203
 204         /* read data */
 205         switch (size) {
 206         case PCI_SIZE_8:
 207                 data = readb(pcie->base + PCIE_CONF_DATA_OFF + (offset & 3));
 208                 break;
 209         case PCI_SIZE_16:
 210                 data = readw(pcie->base + PCIE_CONF_DATA_OFF + (offset & 2));
 211                 break;
 212         case PCI_SIZE_32:
 213                 data = readl(pcie->base + PCIE_CONF_DATA_OFF);
 214                 break;
 215         default:
 216                 return -EINVAL;
 217         }
 218
 219         if (busno == pcie->first_busno &&
 220             (offset & ~3) == (PCI_HEADER_TYPE & ~3)) {
 221                 /*
 222                  * Change Header Type of PCI Bridge device to Type 1
 223                  * (0x01, used by PCI Bridges) because mvebu reports
 224                  * Type 0 (0x00, used by Upstream and Endpoint devices).
 225                  */
 226                 data = pci_conv_size_to_32(data, 0, offset, size);
 227                 data &= ~0x007f0000;
 228                 data |= PCI_HEADER_TYPE_BRIDGE << 16;
 229                 data = pci_conv_32_to_size(data, offset, size);
 230         }
 231
 232         debug("(addr,size,val)=(0x%04x, %d, 0x%08x)\n", offset, size, data);
 233         *valuep = data;
 234
 235         return 0;
 236 }
 237
 238 static int mvebu_pcie_write_config(struct udevice *bus, pci_dev_t bdf,
 239                                    uint offset, ulong value,
 240                                    enum pci_size_t size)
 241 {
 242         struct mvebu_pcie *pcie = dev_get_plat(bus);
 243         int busno = PCI_BUS(bdf) - dev_seq(bus);
 244         u32 addr, data;
 245
 246         debug("PCIE CFG write: (b,d,f)=(%2d,%2d,%2d) ",
 247               PCI_BUS(bdf), PCI_DEV(bdf), PCI_FUNC(bdf));
 248         debug("(addr,size,val)=(0x%04x, %d, 0x%08lx)\n", offset, size, value);
 249
 250         if (!mvebu_pcie_valid_addr(pcie, busno, PCI_DEV(bdf), PCI_FUNC(bdf))) {
 251                 debug("- out of range\n");
 252                 return 0;
 253         }
 254
 255         /*
 256          * As explained in mvebu_pcie_read_config(), PCI Bridge Type 1 specific
 257          * config registers are not available, so we write their content only
 258          * into driver virtual cfgcache[].
 259          * And as explained in mvebu_pcie_probe(), mvebu has its own specific
 260          * way for configuring primary and secondary bus numbers.
 261          */
 262         if (busno == pcie->first_busno && ((offset >= 0x10 && offset < 0x34) ||
 263                                            (offset >= 0x38 && offset < 0x3c))) {
 264                 debug("Writing to cfgcache only\n");
 265                 data = pcie->cfgcache[(offset - 0x10) / 4];
 266                 data = pci_conv_size_to_32(data, value, offset, size);
 267                 /* mvebu PCI bridge does not have configurable bars */
 268                 if ((offset & ~3) == PCI_BASE_ADDRESS_0 ||
 269                     (offset & ~3) == PCI_BASE_ADDRESS_1 ||
 270                     (offset & ~3) == PCI_ROM_ADDRESS1)
 271                         data = 0x0;
 272                 pcie->cfgcache[(offset - 0x10) / 4] = data;
 273                 /* mvebu has its own way how to set PCI primary bus number */
 274                 if (offset == PCI_PRIMARY_BUS) {
 275                         pcie->first_busno = data & 0xff;
 276                         debug("Primary bus number was changed to %d\n",
 277                               pcie->first_busno);
 278                 }
 279                 /* mvebu has its own way how to set PCI secondary bus number */
 280                 if (offset == PCI_SECONDARY_BUS ||
 281                     (offset == PCI_PRIMARY_BUS && size != PCI_SIZE_8)) {
 282                         pcie->sec_busno = (data >> 8) & 0xff;
 283                         mvebu_pcie_set_local_bus_nr(pcie, pcie->sec_busno);
 284                         debug("Secondary bus number was changed to %d\n",
 285                               pcie->sec_busno);
 286                 }
 287                 return 0;
 288         }
 289
 290         /*
 291          * PCI bridge is device 0 at primary bus but mvebu has it mapped on
 292          * secondary bus with device number 1.
 293          */
 294         if (busno == pcie->first_busno)
 295                 addr = PCI_CONF1_EXT_ADDRESS(pcie->sec_busno, 1, 0, offset);
 296         else
 297                 addr = PCI_CONF1_EXT_ADDRESS(busno, PCI_DEV(bdf), PCI_FUNC(bdf), offset);
 298
 299         /* write address */
 300         writel(addr, pcie->base + PCIE_CONF_ADDR_OFF);
 301
 302         /* write data */
 303         switch (size) {
 304         case PCI_SIZE_8:
 305                 writeb(value, pcie->base + PCIE_CONF_DATA_OFF + (offset & 3));
 306                 break;
 307         case PCI_SIZE_16:
 308                 writew(value, pcie->base + PCIE_CONF_DATA_OFF + (offset & 2));
 309                 break;
 310         case PCI_SIZE_32:
 311                 writel(value, pcie->base + PCIE_CONF_DATA_OFF);
 312                 break;
 313         default:
 314                 return -EINVAL;
 315         }
 316
 317         return 0;
 318 }
 319
 320 /*
 321  * Setup PCIE BARs and Address Decode Wins:
 322  * BAR[0] -> internal registers
 323  * BAR[1] -> covers all DRAM banks
 324  * BAR[2] -> disabled
 325  * WIN[0-3] -> DRAM bank[0-3]
 326  */
 327 static void mvebu_pcie_setup_wins(struct mvebu_pcie *pcie)
 328 {
 329         const struct mbus_dram_target_info *dram = mvebu_mbus_dram_info();
 330         u32 size;
 331         int i;
 332
 333         /* First, disable and clear BARs and windows. */
 334         for (i = 1; i < 3; i++) {
 335                 writel(0, pcie->base + PCIE_BAR_CTRL_OFF(i));
 336                 writel(0, pcie->base + PCIE_BAR_LO_OFF(i));
 337                 writel(0, pcie->base + PCIE_BAR_HI_OFF(i));
 338         }
 339
 340         for (i = 0; i < 5; i++) {
 341                 writel(0, pcie->base + PCIE_WIN04_CTRL_OFF(i));
 342                 writel(0, pcie->base + PCIE_WIN04_BASE_OFF(i));
 343                 writel(0, pcie->base + PCIE_WIN04_REMAP_OFF(i));
 344         }
 345
 346         writel(0, pcie->base + PCIE_WIN5_CTRL_OFF);
 347         writel(0, pcie->base + PCIE_WIN5_BASE_OFF);
 348         writel(0, pcie->base + PCIE_WIN5_REMAP_OFF);
 349
 350         /* Setup windows for DDR banks. Count total DDR size on the fly. */
 351         size = 0;
 352         for (i = 0; i < dram->num_cs; i++) {
 353                 const struct mbus_dram_window *cs = dram->cs + i;
 354
 355                 writel(cs->base & 0xffff0000,
 356                        pcie->base + PCIE_WIN04_BASE_OFF(i));
 357                 writel(0, pcie->base + PCIE_WIN04_REMAP_OFF(i));
 358                 writel(((cs->size - 1) & 0xffff0000) |
 359                        (cs->mbus_attr << 8) |
 360                        (dram->mbus_dram_target_id << 4) | 1,
 361                        pcie->base + PCIE_WIN04_CTRL_OFF(i));
 362
 363                 size += cs->size;
 364         }
 365
 366         /* Round up 'size' to the nearest power of two. */
 367         if ((size & (size - 1)) != 0)
 368                 size = 1 << fls(size);
 369
 370         /* Setup BAR[1] to all DRAM banks. */
 371         writel(dram->cs[0].base | 0xc, pcie->base + PCIE_BAR_LO_OFF(1));
 372         writel(0, pcie->base + PCIE_BAR_HI_OFF(1));
 373         writel(((size - 1) & 0xffff0000) | 0x1,
 374                pcie->base + PCIE_BAR_CTRL_OFF(1));
 375
 376         /* Setup BAR[0] to internal registers. */
 377         writel(pcie->intregs, pcie->base + PCIE_BAR_LO_OFF(0));
 378         writel(0, pcie->base + PCIE_BAR_HI_OFF(0));
 379 }
 380
 381 /* Only enable PCIe link, do not setup it */
 382 static int mvebu_pcie_enable_link(struct mvebu_pcie *pcie, ofnode node)
 383 {
 384         struct reset_ctl rst;
 385         int ret;
 386
 387         ret = reset_get_by_index_nodev(node, 0, &rst);
 388         if (ret == -ENOENT) {
 389                 return 0;
 390         } else if (ret < 0) {
 391                 printf("%s: cannot get reset controller: %d\n", pcie->name, ret);
 392                 return ret;
 393         }
 394
 395         ret = reset_request(&rst);
 396         if (ret) {
 397                 printf("%s: cannot request reset controller: %d\n", pcie->name, ret);
 398                 return ret;
 399         }
 400
 401         ret = reset_deassert(&rst);
 402         reset_free(&rst);
 403         if (ret) {
 404                 printf("%s: cannot enable PCIe port: %d\n", pcie->name, ret);
 405                 return ret;
 406         }
 407
 408         return 0;
 409 }
 410
 411 /* Setup PCIe link but do not enable it */
 412 static void mvebu_pcie_setup_link(struct mvebu_pcie *pcie)
 413 {
 414         u32 reg;
 415
 416         /* Setup PCIe controller to Root Complex mode */
 417         reg = readl(pcie->base + PCIE_CTRL_OFF);
 418         reg |= PCIE_CTRL_RC_MODE;
 419         writel(reg, pcie->base + PCIE_CTRL_OFF);
 420
 421         /*
 422          * Set Maximum Link Width to X1 or X4 in Root Port's PCIe Link
 423          * Capability register. This register is defined by PCIe specification
 424          * as read-only but this mvebu controller has it as read-write and must
 425          * be set to number of SerDes PCIe lanes (1 or 4). If this register is
 426          * not set correctly then link with endpoint card is not established.
 427          */
 428         reg = readl(pcie->base + PCIE_CAPAB_OFF + PCI_EXP_LNKCAP);
 429         reg &= ~PCI_EXP_LNKCAP_MLW;
 430         reg |= (pcie->is_x4 ? 4 : 1) << 4;
 431         writel(reg, pcie->base + PCIE_CAPAB_OFF + PCI_EXP_LNKCAP);
 432 }
 433
 434 static int mvebu_pcie_probe(struct udevice *dev)
 435 {
 436         struct mvebu_pcie *pcie = dev_get_plat(dev);
 437         struct udevice *ctlr = pci_get_controller(dev);
 438         struct pci_controller *hose = dev_get_uclass_priv(ctlr);
 439         u32 reg;
 440
 441         /*
 442          * Change Class Code of PCI Bridge device to PCI Bridge (0x600400)
 443          * because default value is Memory controller (0x508000) which
 444          * U-Boot cannot recognize as P2P Bridge.
 445          *
 446          * Note that this mvebu PCI Bridge does not have compliant Type 1
 447          * Configuration Space. Header Type is reported as Type 0 and it
 448          * has format of Type 0 config space.
 449          *
 450          * Moreover Type 0 BAR registers (ranges 0x10 - 0x28 and 0x30 - 0x34)
 451          * have the same format in Marvell's specification as in PCIe
 452          * specification, but their meaning is totally different and they do
 453          * different things: they are aliased into internal mvebu registers
 454          * (e.g. PCIE_BAR_LO_OFF) and these should not be changed or
 455          * reconfigured by pci device drivers.
 456          *
 457          * So our driver converts Type 0 config space to Type 1 and reports
 458          * Header Type as Type 1. Access to BAR registers and to non-existent
 459          * Type 1 registers is redirected to the virtual cfgcache[] buffer,
 460          * which avoids changing unrelated registers.
 461          */
 462         reg = readl(pcie->base + PCIE_DEV_REV_OFF);
 463         reg &= ~0xffffff00;
 464         reg |= (PCI_CLASS_BRIDGE_PCI << 8) << 8;
 465         writel(reg, pcie->base + PCIE_DEV_REV_OFF);
 466
 467         /*
 468          * mvebu uses local bus number and local device number to determinate
 469          * type of config request. Type 0 is used if target bus number equals
 470          * local bus number and target device number differs from local device
 471          * number. Type 1 is used if target bus number differs from local bus
 472          * number. And when target bus number equals local bus number and
 473          * target device equals local device number then request is routed to
 474          * PCI Bridge which represent local PCIe Root Port.
 475          *
 476          * It means that PCI primary and secondary buses shares one bus number
 477          * which is configured via local bus number. Determination if config
 478          * request should go to primary or secondary bus is done based on local
 479          * device number.
 480          *
 481          * PCIe is point-to-point bus, so at secondary bus is always exactly one
 482          * device with number 0. So set local device number to 1, it would not
 483          * conflict with any device on secondary bus number and will ensure that
 484          * accessing secondary bus and all buses behind secondary would work
 485          * automatically and correctly. Therefore this configuration of local
 486          * device number implies that setting of local bus number configures
 487          * secondary bus number. Set it to 0 as U-Boot CONFIG_PCI_PNP code will
 488          * later configure it via config write requests to the correct value.
 489          * mvebu_pcie_write_config() catches config write requests which tries
 490          * to change primary/secondary bus number and correctly updates local
 491          * bus number based on new secondary bus number.
 492          *
 493          * With this configuration is PCI Bridge available at secondary bus as
 494          * device number 1. But it must be available at primary bus as device
 495          * number 0. So in mvebu_pcie_read_config() and mvebu_pcie_write_config()
 496          * functions rewrite address to the real one when accessing primary bus.
 497          */
 498         mvebu_pcie_set_local_bus_nr(pcie, 0);
 499         mvebu_pcie_set_local_dev_nr(pcie, 1);
 500
 501         if (resource_size(&pcie->mem) &&
 502             mvebu_mbus_add_window_by_id(pcie->mem_target, pcie->mem_attr,
 503                                         (phys_addr_t)pcie->mem.start,
 504                                         resource_size(&pcie->mem))) {
 505                 printf("%s: unable to add mbus window for mem at %08x+%08x\n",
 506                        pcie->name,
 507                        (u32)pcie->mem.start, (unsigned)resource_size(&pcie->mem));
 508                 pcie->mem.start = 0;
 509                 pcie->mem.end = -1;
 510         }
 511
 512         if (resource_size(&pcie->io) &&
 513             mvebu_mbus_add_window_by_id(pcie->io_target, pcie->io_attr,
 514                                         (phys_addr_t)pcie->io.start,
 515                                         resource_size(&pcie->io))) {
 516                 printf("%s: unable to add mbus window for IO at %08x+%08x\n",
 517                        pcie->name,
 518                        (u32)pcie->io.start, (unsigned)resource_size(&pcie->io));
 519                 pcie->io.start = 0;
 520                 pcie->io.end = -1;
 521         }
 522
 523         /* Setup windows and configure host bridge */
 524         mvebu_pcie_setup_wins(pcie);
 525
 526         /* PCI memory space */
 527         pci_set_region(hose->regions + 0, pcie->mem.start,
 528                        pcie->mem.start, resource_size(&pcie->mem), PCI_REGION_MEM);
 529         hose->region_count = 1;
 530
 531         if (resource_size(&pcie->mem)) {
 532                 pci_set_region(hose->regions + hose->region_count,
 533                                pcie->mem.start, pcie->mem.start,
 534                                resource_size(&pcie->mem),
 535                                PCI_REGION_MEM);
 536                 hose->region_count++;
 537         }
 538
 539         if (resource_size(&pcie->io)) {
 540                 pci_set_region(hose->regions + hose->region_count,
 541                                pcie->io.start, pcie->io.start,
 542                                resource_size(&pcie->io),
 543                                PCI_REGION_IO);
 544                 hose->region_count++;
 545         }
 546
 547         /* PCI Bridge support 32-bit I/O and 64-bit prefetch mem addressing */
 548         pcie->cfgcache[(PCI_IO_BASE - 0x10) / 4] =
 549                 PCI_IO_RANGE_TYPE_32 | (PCI_IO_RANGE_TYPE_32 << 8);
 550         pcie->cfgcache[(PCI_PREF_MEMORY_BASE - 0x10) / 4] =
 551                 PCI_PREF_RANGE_TYPE_64 | (PCI_PREF_RANGE_TYPE_64 << 16);
 552
 553         mvebu_pcie_wait_for_link(pcie);
 554
 555         return 0;
 556 }
 557
 558 #define DT_FLAGS_TO_TYPE(flags)       (((flags) >> 24) & 0x03)
 559 #define    DT_TYPE_IO                 0x1
 560 #define    DT_TYPE_MEM32              0x2
 561 #define DT_CPUADDR_TO_TARGET(cpuaddr) (((cpuaddr) >> 56) & 0xFF)
 562 #define DT_CPUADDR_TO_ATTR(cpuaddr)   (((cpuaddr) >> 48) & 0xFF)
 563
 564 static int mvebu_get_tgt_attr(ofnode node, int devfn,
 565                               unsigned long type,
 566                               unsigned int *tgt,
 567                               unsigned int *attr)
 568 {
 569         const int na = 3, ns = 2;
 570         const __be32 *range;
 571         int rlen, nranges, rangesz, pna, i;
 572
 573         *tgt = -1;
 574         *attr = -1;
 575
 576         range = ofnode_get_property(node, "ranges", &rlen);
 577         if (!range)
 578                 return -EINVAL;
 579
 580         /*
 581          * Linux uses of_n_addr_cells() to get the number of address cells
 582          * here. Currently this function is only available in U-Boot when
 583          * CONFIG_OF_LIVE is enabled. Until this is enabled for MVEBU in
 584          * general, lets't hardcode the "pna" value in the U-Boot code.
 585          */
 586         pna = 2; /* hardcoded for now because of lack of of_n_addr_cells() */
 587         rangesz = pna + na + ns;
 588         nranges = rlen / sizeof(__be32) / rangesz;
 589
 590         for (i = 0; i < nranges; i++, range += rangesz) {
 591                 u32 flags = of_read_number(range, 1);
 592                 u32 slot = of_read_number(range + 1, 1);
 593                 u64 cpuaddr = of_read_number(range + na, pna);
 594                 unsigned long rtype;
 595
 596                 if (DT_FLAGS_TO_TYPE(flags) == DT_TYPE_IO)
 597                         rtype = IORESOURCE_IO;
 598                 else if (DT_FLAGS_TO_TYPE(flags) == DT_TYPE_MEM32)
 599                         rtype = IORESOURCE_MEM;
 600                 else
 601                         continue;
 602
 603                 /*
 604                  * The Linux code used PCI_SLOT() here, which expects devfn
 605                  * in bits 7..0. PCI_DEV() in U-Boot is similar to PCI_SLOT(),
 606                  * only expects devfn in 15..8, where its saved in this driver.
 607                  */
 608                 if (slot == PCI_DEV(devfn) && type == rtype) {
 609                         *tgt = DT_CPUADDR_TO_TARGET(cpuaddr);
 610                         *attr = DT_CPUADDR_TO_ATTR(cpuaddr);
 611                         return 0;
 612                 }
 613         }
 614
 615         return -ENOENT;
 616 }
 617
 618 static int mvebu_pcie_port_parse_dt(ofnode node, ofnode parent, struct mvebu_pcie *pcie)
 619 {
 620         struct fdt_pci_addr pci_addr;
 621         const u32 *addr;
 622         u32 num_lanes;
 623         int ret = 0;
 624         int len;
 625
 626         /* Get port number, lane number and memory target / attr */
 627         if (ofnode_read_u32(node, "marvell,pcie-port",
 628                             &pcie->port)) {
 629                 ret = -ENODEV;
 630                 goto err;
 631         }
 632
 633         if (ofnode_read_u32(node, "marvell,pcie-lane", &pcie->lane))
 634                 pcie->lane = 0;
 635
 636         sprintf(pcie->name, "pcie%d.%d", pcie->port, pcie->lane);
 637
 638         if (!ofnode_read_u32(node, "num-lanes", &num_lanes) && num_lanes == 4)
 639                 pcie->is_x4 = true;
 640
 641         /* devfn is in bits [15:8], see PCI_DEV usage */
 642         ret = ofnode_read_pci_addr(node, FDT_PCI_SPACE_CONFIG, "reg", &pci_addr);
 643         if (ret < 0) {
 644                 printf("%s: property \"reg\" is invalid\n", pcie->name);
 645                 goto err;
 646         }
 647         pcie->devfn = pci_addr.phys_hi & 0xff00;
 648
 649         ret = mvebu_get_tgt_attr(parent, pcie->devfn,
 650                                  IORESOURCE_MEM,
 651                                  &pcie->mem_target, &pcie->mem_attr);
 652         if (ret < 0) {
 653                 printf("%s: cannot get tgt/attr for mem window\n", pcie->name);
 654                 goto err;
 655         }
 656
 657         ret = mvebu_get_tgt_attr(parent, pcie->devfn,
 658                                  IORESOURCE_IO,
 659                                  &pcie->io_target, &pcie->io_attr);
 660         if (ret < 0) {
 661                 printf("%s: cannot get tgt/attr for IO window\n", pcie->name);
 662                 goto err;
 663         }
 664
 665         /* Parse PCIe controller register base from DT */
 666         addr = ofnode_get_property(node, "assigned-addresses", &len);
 667         if (!addr) {
 668                 printf("%s: property \"assigned-addresses\" not found\n", pcie->name);
 669                 ret = -FDT_ERR_NOTFOUND;
 670                 goto err;
 671         }
 672
 673         pcie->base = (void *)(u32)ofnode_translate_address(node, addr);
 674         pcie->intregs = (u32)pcie->base - fdt32_to_cpu(addr[2]);
 675
 676         return 0;
 677
 678 err:
 679         return ret;
 680 }
 681
 682 static const struct dm_pci_ops mvebu_pcie_ops = {
 683         .read_config    = mvebu_pcie_read_config,
 684         .write_config   = mvebu_pcie_write_config,
 685 };
 686
 687 static struct driver pcie_mvebu_drv = {
 688         .name                   = "pcie_mvebu",
 689         .id                     = UCLASS_PCI,
 690         .ops                    = &mvebu_pcie_ops,
 691         .probe                  = mvebu_pcie_probe,
 692         .plat_auto      = sizeof(struct mvebu_pcie),
 693 };
 694
 695 /*
 696  * Use a MISC device to bind the n instances (child nodes) of the
 697  * PCIe base controller in UCLASS_PCI.
 698  */
 699 static int mvebu_pcie_bind(struct udevice *parent)
 700 {
 701         struct mvebu_pcie **ports_pcie;
 702         struct mvebu_pcie *pcie;
 703         struct uclass_driver *drv;
 704         struct udevice *dev;
 705         struct resource mem;
 706         struct resource io;
 707         int ports_count, i;
 708         ofnode *ports_nodes;
 709         ofnode subnode;
 710
 711         /* Lookup pci driver */
 712         drv = lists_uclass_lookup(UCLASS_PCI);
 713         if (!drv) {
 714                 puts("Cannot find PCI driver\n");
 715                 return -ENOENT;
 716         }
 717
 718         ports_count = ofnode_get_child_count(dev_ofnode(parent));
 719         ports_pcie = calloc(ports_count, sizeof(*ports_pcie));
 720         ports_nodes = calloc(ports_count, sizeof(*ports_nodes));
 721         if (!ports_pcie || !ports_nodes) {
 722                 free(ports_pcie);
 723                 free(ports_nodes);
 724                 return -ENOMEM;
 725         }
 726         ports_count = 0;
 727
 728         mem.start = MBUS_PCI_MEM_BASE;
 729         mem.end = MBUS_PCI_MEM_BASE + MBUS_PCI_MEM_SIZE - 1;
 730         io.start = MBUS_PCI_IO_BASE;
 731         io.end = MBUS_PCI_IO_BASE + MBUS_PCI_IO_SIZE - 1;
 732
 733         /* First phase: Fill mvebu_pcie struct for each port */
 734         ofnode_for_each_subnode(subnode, dev_ofnode(parent)) {
 735                 if (!ofnode_is_available(subnode))
 736                         continue;
 737
 738                 pcie = calloc(1, sizeof(*pcie));
 739                 if (!pcie)
 740                         continue;
 741
 742                 if (mvebu_pcie_port_parse_dt(subnode, dev_ofnode(parent), pcie) < 0) {
 743                         free(pcie);
 744                         continue;
 745                 }
 746
 747                 /*
 748                  * MVEBU PCIe controller needs MEMORY and I/O BARs to be mapped
 749                  * into SoCs address space. Each controller will map 128M of MEM
 750                  * and 64K of I/O space when registered.
 751                  */
 752
 753                 if (resource_size(&mem) >= SZ_128M) {
 754                         pcie->mem.start = mem.start;
 755                         pcie->mem.end = mem.start + SZ_128M - 1;
 756                         mem.start += SZ_128M;
 757                 } else {
 758                         printf("%s: unable to assign mbus window for mem\n", pcie->name);
 759                         pcie->mem.start = 0;
 760                         pcie->mem.end = -1;
 761                 }
 762
 763                 if (resource_size(&io) >= SZ_64K) {
 764                         pcie->io.start = io.start;
 765                         pcie->io.end = io.start + SZ_64K - 1;
 766                         io.start += SZ_64K;
 767                 } else {
 768                         printf("%s: unable to assign mbus window for io\n", pcie->name);
 769                         pcie->io.start = 0;
 770                         pcie->io.end = -1;
 771                 }
 772
 773                 ports_pcie[ports_count] = pcie;
 774                 ports_nodes[ports_count] = subnode;
 775                 ports_count++;
 776         }
 777
 778         /* Second phase: Setup all PCIe links (do not enable them yet) */
 779         for (i = 0; i < ports_count; i++)
 780                 mvebu_pcie_setup_link(ports_pcie[i]);
 781
 782         /* Third phase: Enable all PCIe links and create for each UCLASS_PCI device */
 783         for (i = 0; i < ports_count; i++) {
 784                 pcie = ports_pcie[i];
 785                 subnode = ports_nodes[i];
 786
 787                 /*
 788                  * PCIe link can be enabled only after all PCIe links were
 789                  * properly configured. This is because more PCIe links shares
 790                  * one enable bit and some PCIe links cannot be enabled
 791                  * individually.
 792                  */
 793                 if (mvebu_pcie_enable_link(pcie, subnode) < 0) {
 794                         free(pcie);
 795                         continue;
 796                 }
 797
 798                 /* Create child device UCLASS_PCI and bind it */
 799                 device_bind(parent, &pcie_mvebu_drv, pcie->name, pcie, subnode,
 800                             &dev);
 801         }
 802
 803         free(ports_pcie);
 804         free(ports_nodes);
 805
 806         return 0;
 807 }
 808
 809 static const struct udevice_id mvebu_pcie_ids[] = {
 810         { .compatible = "marvell,armada-xp-pcie" },
 811         { .compatible = "marvell,armada-370-pcie" },
 812         { }
 813 };
 814
 815 U_BOOT_DRIVER(pcie_mvebu_base) = {
 816         .name                   = "pcie_mvebu_base",
 817         .id                     = UCLASS_MISC,
 818         .of_match               = mvebu_pcie_ids,
 819         .bind                   = mvebu_pcie_bind,
 820 };