drivers/pci/pci_auto.c

   1 // SPDX-License-Identifier: GPL-2.0+
   2 /*
   3  * PCI autoconfiguration library
   4  *
   5  * Author: Matt Porter <mporter@mvista.com>
   6  *
   7  * Copyright 2000 MontaVista Software Inc.
   8  */
   9
  10 #include <common.h>
  11 #include <dm.h>
  12 #include <errno.h>
  13 #include <log.h>
  14 #include <pci.h>
  15
  16 /* the user can define CONFIG_SYS_PCI_CACHE_LINE_SIZE to avoid problems */
  17 #ifndef CONFIG_SYS_PCI_CACHE_LINE_SIZE
  18 #define CONFIG_SYS_PCI_CACHE_LINE_SIZE  8
  19 #endif
  20
  21 static void dm_pciauto_setup_device(struct udevice *dev, int bars_num,
  22                                     struct pci_region *mem,
  23                                     struct pci_region *prefetch,
  24                                     struct pci_region *io)
  25 {
  26         u32 bar_response;
  27         pci_size_t bar_size;
  28         u16 cmdstat = 0;
  29         int bar, bar_nr = 0;
  30         u8 header_type;
  31         int rom_addr;
  32         pci_addr_t bar_value;
  33         struct pci_region *bar_res = NULL;
  34         int found_mem64 = 0;
  35         u16 class;
  36
  37         dm_pci_read_config16(dev, PCI_COMMAND, &cmdstat);
  38         cmdstat = (cmdstat & ~(PCI_COMMAND_IO | PCI_COMMAND_MEMORY)) |
  39                         PCI_COMMAND_MASTER;
  40
  41         for (bar = PCI_BASE_ADDRESS_0;
  42              bar < PCI_BASE_ADDRESS_0 + (bars_num * 4); bar += 4) {
  43                 int ret = 0;
  44
  45                 /* Tickle the BAR and get the response */
  46                 dm_pci_write_config32(dev, bar, 0xffffffff);
  47                 dm_pci_read_config32(dev, bar, &bar_response);
  48
  49                 /* If BAR is not implemented (or invalid) go to the next BAR */
  50                 if (!bar_response || bar_response == 0xffffffff)
  51                         continue;
  52
  53                 found_mem64 = 0;
  54
  55                 /* Check the BAR type and set our address mask */
  56                 if (bar_response & PCI_BASE_ADDRESS_SPACE) {
  57                         bar_size = bar_response & PCI_BASE_ADDRESS_IO_MASK;
  58                         bar_size &= ~(bar_size - 1);
  59
  60                         bar_res = io;
  61
  62                         debug("PCI Autoconfig: BAR %d, I/O, size=0x%llx, ",
  63                               bar_nr, (unsigned long long)bar_size);
  64                 } else {
  65                         if ((bar_response & PCI_BASE_ADDRESS_MEM_TYPE_MASK) ==
  66                              PCI_BASE_ADDRESS_MEM_TYPE_64) {
  67                                 u32 bar_response_upper;
  68                                 u64 bar64;
  69
  70                                 dm_pci_write_config32(dev, bar + 4, 0xffffffff);
  71                                 dm_pci_read_config32(dev, bar + 4,
  72                                                      &bar_response_upper);
  73
  74                                 bar64 = ((u64)bar_response_upper << 32) |
  75                                                 bar_response;
  76
  77                                 bar_size = ~(bar64 & PCI_BASE_ADDRESS_MEM_MASK)
  78                                                 + 1;
  79                                 found_mem64 = 1;
  80                         } else {
  81                                 bar_size = (u32)(~(bar_response &
  82                                                 PCI_BASE_ADDRESS_MEM_MASK) + 1);
  83                         }
  84
  85                         if (prefetch &&
  86                             (bar_response & PCI_BASE_ADDRESS_MEM_PREFETCH))
  87                                 bar_res = prefetch;
  88                         else
  89                                 bar_res = mem;
  90
  91                         debug("PCI Autoconfig: BAR %d, %s%s, size=0x%llx, ",
  92                               bar_nr, bar_res == prefetch ? "Prf" : "Mem",
  93                               found_mem64 ? "64" : "",
  94                               (unsigned long long)bar_size);
  95                 }
  96
  97                 ret = pciauto_region_allocate(bar_res, bar_size,
  98                                               &bar_value, found_mem64);
  99                 if (ret)
 100                         printf("PCI: Failed autoconfig bar %x\n", bar);
 101
 102                 if (!ret) {
 103                         /* Write it out and update our limit */
 104                         dm_pci_write_config32(dev, bar, (u32)bar_value);
 105
 106                         if (found_mem64) {
 107                                 bar += 4;
 108 #ifdef CONFIG_SYS_PCI_64BIT
 109                                 dm_pci_write_config32(dev, bar,
 110                                                       (u32)(bar_value >> 32));
 111 #else
 112                                 /*
 113                                  * If we are a 64-bit decoder then increment to
 114                                  * the upper 32 bits of the bar and force it to
 115                                  * locate in the lower 4GB of memory.
 116                                  */
 117                                 dm_pci_write_config32(dev, bar, 0x00000000);
 118 #endif
 119                         }
 120                 }
 121
 122                 cmdstat |= (bar_response & PCI_BASE_ADDRESS_SPACE) ?
 123                         PCI_COMMAND_IO : PCI_COMMAND_MEMORY;
 124
 125                 debug("\n");
 126
 127                 bar_nr++;
 128         }
 129
 130         /* Configure the expansion ROM address */
 131         dm_pci_read_config8(dev, PCI_HEADER_TYPE, &header_type);
 132         header_type &= 0x7f;
 133         if (header_type != PCI_HEADER_TYPE_CARDBUS) {
 134                 rom_addr = (header_type == PCI_HEADER_TYPE_NORMAL) ?
 135                         PCI_ROM_ADDRESS : PCI_ROM_ADDRESS1;
 136                 dm_pci_write_config32(dev, rom_addr, 0xfffffffe);
 137                 dm_pci_read_config32(dev, rom_addr, &bar_response);
 138                 if (bar_response) {
 139                         bar_size = -(bar_response & ~1);
 140                         debug("PCI Autoconfig: ROM, size=%#x, ",
 141                               (unsigned int)bar_size);
 142                         if (pciauto_region_allocate(mem, bar_size, &bar_value,
 143                                                     false) == 0) {
 144                                 dm_pci_write_config32(dev, rom_addr, bar_value);
 145                         }
 146                         cmdstat |= PCI_COMMAND_MEMORY;
 147                         debug("\n");
 148                 }
 149         }
 150
 151         /* PCI_COMMAND_IO must be set for VGA device */
 152         dm_pci_read_config16(dev, PCI_CLASS_DEVICE, &class);
 153         if (class == PCI_CLASS_DISPLAY_VGA)
 154                 cmdstat |= PCI_COMMAND_IO;
 155
 156         dm_pci_write_config16(dev, PCI_COMMAND, cmdstat);
 157         dm_pci_write_config8(dev, PCI_CACHE_LINE_SIZE,
 158                              CONFIG_SYS_PCI_CACHE_LINE_SIZE);
 159         dm_pci_write_config8(dev, PCI_LATENCY_TIMER, 0x80);
 160 }
 161
 162 void dm_pciauto_prescan_setup_bridge(struct udevice *dev, int sub_bus)
 163 {
 164         struct pci_region *pci_mem;
 165         struct pci_region *pci_prefetch;
 166         struct pci_region *pci_io;
 167         u16 cmdstat, prefechable_64;
 168         u8 io_32;
 169         struct udevice *ctlr = pci_get_controller(dev);
 170         struct pci_controller *ctlr_hose = dev_get_uclass_priv(ctlr);
 171
 172         pci_mem = ctlr_hose->pci_mem;
 173         pci_prefetch = ctlr_hose->pci_prefetch;
 174         pci_io = ctlr_hose->pci_io;
 175
 176         dm_pci_read_config16(dev, PCI_COMMAND, &cmdstat);
 177         dm_pci_read_config16(dev, PCI_PREF_MEMORY_BASE, &prefechable_64);
 178         prefechable_64 &= PCI_PREF_RANGE_TYPE_MASK;
 179         dm_pci_read_config8(dev, PCI_IO_LIMIT, &io_32);
 180         io_32 &= PCI_IO_RANGE_TYPE_MASK;
 181
 182         /* Configure bus number registers */
 183         dm_pci_write_config8(dev, PCI_PRIMARY_BUS,
 184                              PCI_BUS(dm_pci_get_bdf(dev)) - dev_seq(ctlr));
 185         dm_pci_write_config8(dev, PCI_SECONDARY_BUS, sub_bus - dev_seq(ctlr));
 186         dm_pci_write_config8(dev, PCI_SUBORDINATE_BUS, 0xff);
 187
 188         if (pci_mem) {
 189                 /* Round memory allocator to 1MB boundary */
 190                 pciauto_region_align(pci_mem, 0x100000);
 191
 192                 /*
 193                  * Set up memory and I/O filter limits, assume 32-bit
 194                  * I/O space
 195                  */
 196                 dm_pci_write_config16(dev, PCI_MEMORY_BASE,
 197                                       ((pci_mem->bus_lower & 0xfff00000) >> 16) &
 198                                       PCI_MEMORY_RANGE_MASK);
 199
 200                 cmdstat |= PCI_COMMAND_MEMORY;
 201         }
 202
 203         if (pci_prefetch) {
 204                 /* Round memory allocator to 1MB boundary */
 205                 pciauto_region_align(pci_prefetch, 0x100000);
 206
 207                 /*
 208                  * Set up memory and I/O filter limits, assume 32-bit
 209                  * I/O space
 210                  */
 211                 dm_pci_write_config16(dev, PCI_PREF_MEMORY_BASE,
 212                                 (((pci_prefetch->bus_lower & 0xfff00000) >> 16) &
 213                                 PCI_PREF_RANGE_MASK) | prefechable_64);
 214                 if (prefechable_64 == PCI_PREF_RANGE_TYPE_64)
 215 #ifdef CONFIG_SYS_PCI_64BIT
 216                         dm_pci_write_config32(dev, PCI_PREF_BASE_UPPER32,
 217                                               pci_prefetch->bus_lower >> 32);
 218 #else
 219                         dm_pci_write_config32(dev, PCI_PREF_BASE_UPPER32, 0x0);
 220 #endif
 221
 222                 cmdstat |= PCI_COMMAND_MEMORY;
 223         } else {
 224                 /* We don't support prefetchable memory for now, so disable */
 225                 dm_pci_write_config16(dev, PCI_PREF_MEMORY_BASE, 0x1000 |
 226                                                                 prefechable_64);
 227                 dm_pci_write_config16(dev, PCI_PREF_MEMORY_LIMIT, 0x0 |
 228                                                                 prefechable_64);
 229                 if (prefechable_64 == PCI_PREF_RANGE_TYPE_64) {
 230                         dm_pci_write_config16(dev, PCI_PREF_BASE_UPPER32, 0x0);
 231                         dm_pci_write_config16(dev, PCI_PREF_LIMIT_UPPER32, 0x0);
 232                 }
 233         }
 234
 235         if (pci_io) {
 236                 /* Round I/O allocator to 4KB boundary */
 237                 pciauto_region_align(pci_io, 0x1000);
 238
 239                 dm_pci_write_config8(dev, PCI_IO_BASE,
 240                                      (((pci_io->bus_lower & 0x0000f000) >> 8) &
 241                                      PCI_IO_RANGE_MASK) | io_32);
 242                 if (io_32 == PCI_IO_RANGE_TYPE_32)
 243                         dm_pci_write_config16(dev, PCI_IO_BASE_UPPER16,
 244                                       (pci_io->bus_lower & 0xffff0000) >> 16);
 245
 246                 cmdstat |= PCI_COMMAND_IO;
 247         }
 248
 249         /* Enable memory and I/O accesses, enable bus master */
 250         dm_pci_write_config16(dev, PCI_COMMAND, cmdstat | PCI_COMMAND_MASTER);
 251 }
 252
 253 void dm_pciauto_postscan_setup_bridge(struct udevice *dev, int sub_bus)
 254 {
 255         struct pci_region *pci_mem;
 256         struct pci_region *pci_prefetch;
 257         struct pci_region *pci_io;
 258         struct udevice *ctlr = pci_get_controller(dev);
 259         struct pci_controller *ctlr_hose = dev_get_uclass_priv(ctlr);
 260
 261         pci_mem = ctlr_hose->pci_mem;
 262         pci_prefetch = ctlr_hose->pci_prefetch;
 263         pci_io = ctlr_hose->pci_io;
 264
 265         /* Configure bus number registers */
 266         dm_pci_write_config8(dev, PCI_SUBORDINATE_BUS, sub_bus - dev_seq(ctlr));
 267
 268         if (pci_mem) {
 269                 /* Round memory allocator to 1MB boundary */
 270                 pciauto_region_align(pci_mem, 0x100000);
 271
 272                 dm_pci_write_config16(dev, PCI_MEMORY_LIMIT,
 273                                       ((pci_mem->bus_lower - 1) >> 16) &
 274                                       PCI_MEMORY_RANGE_MASK);
 275         }
 276
 277         if (pci_prefetch) {
 278                 u16 prefechable_64;
 279
 280                 dm_pci_read_config16(dev, PCI_PREF_MEMORY_LIMIT,
 281                                      &prefechable_64);
 282                 prefechable_64 &= PCI_PREF_RANGE_TYPE_MASK;
 283
 284                 /* Round memory allocator to 1MB boundary */
 285                 pciauto_region_align(pci_prefetch, 0x100000);
 286
 287                 dm_pci_write_config16(dev, PCI_PREF_MEMORY_LIMIT,
 288                                       (((pci_prefetch->bus_lower - 1) >> 16) &
 289                                        PCI_PREF_RANGE_MASK) | prefechable_64);
 290                 if (prefechable_64 == PCI_PREF_RANGE_TYPE_64)
 291 #ifdef CONFIG_SYS_PCI_64BIT
 292                         dm_pci_write_config32(dev, PCI_PREF_LIMIT_UPPER32,
 293                                         (pci_prefetch->bus_lower - 1) >> 32);
 294 #else
 295                         dm_pci_write_config32(dev, PCI_PREF_LIMIT_UPPER32, 0x0);
 296 #endif
 297         }
 298
 299         if (pci_io) {
 300                 u8 io_32;
 301
 302                 dm_pci_read_config8(dev, PCI_IO_LIMIT,
 303                                      &io_32);
 304                 io_32 &= PCI_IO_RANGE_TYPE_MASK;
 305
 306                 /* Round I/O allocator to 4KB boundary */
 307                 pciauto_region_align(pci_io, 0x1000);
 308
 309                 dm_pci_write_config8(dev, PCI_IO_LIMIT,
 310                                 ((((pci_io->bus_lower - 1) & 0x0000f000) >> 8) &
 311                                 PCI_IO_RANGE_MASK) | io_32);
 312                 if (io_32 == PCI_IO_RANGE_TYPE_32)
 313                         dm_pci_write_config16(dev, PCI_IO_LIMIT_UPPER16,
 314                                 ((pci_io->bus_lower - 1) & 0xffff0000) >> 16);
 315         }
 316 }
 317
 318 /*
 319  * HJF: Changed this to return int. I think this is required
 320  * to get the correct result when scanning bridges
 321  */
 322 int dm_pciauto_config_device(struct udevice *dev)
 323 {
 324         struct pci_region *pci_mem;
 325         struct pci_region *pci_prefetch;
 326         struct pci_region *pci_io;
 327         unsigned int sub_bus = PCI_BUS(dm_pci_get_bdf(dev));
 328         unsigned short class;
 329         struct udevice *ctlr = pci_get_controller(dev);
 330         struct pci_controller *ctlr_hose = dev_get_uclass_priv(ctlr);
 331         int ret;
 332
 333         pci_mem = ctlr_hose->pci_mem;
 334         pci_prefetch = ctlr_hose->pci_prefetch;
 335         pci_io = ctlr_hose->pci_io;
 336
 337         dm_pci_read_config16(dev, PCI_CLASS_DEVICE, &class);
 338
 339         switch (class) {
 340         case PCI_CLASS_BRIDGE_PCI:
 341                 debug("PCI Autoconfig: Found P2P bridge, device %d\n",
 342                       PCI_DEV(dm_pci_get_bdf(dev)));
 343
 344                 dm_pciauto_setup_device(dev, 2, pci_mem, pci_prefetch, pci_io);
 345
 346                 ret = dm_pci_hose_probe_bus(dev);
 347                 if (ret < 0)
 348                         return log_msg_ret("probe", ret);
 349                 sub_bus = ret;
 350                 break;
 351
 352         case PCI_CLASS_BRIDGE_CARDBUS:
 353                 /*
 354                  * just do a minimal setup of the bridge,
 355                  * let the OS take care of the rest
 356                  */
 357                 dm_pciauto_setup_device(dev, 0, pci_mem, pci_prefetch, pci_io);
 358
 359                 debug("PCI Autoconfig: Found P2CardBus bridge, device %d\n",
 360                       PCI_DEV(dm_pci_get_bdf(dev)));
 361
 362                 break;
 363
 364 #if defined(CONFIG_PCIAUTO_SKIP_HOST_BRIDGE)
 365         case PCI_CLASS_BRIDGE_OTHER:
 366                 debug("PCI Autoconfig: Skipping bridge device %d\n",
 367                       PCI_DEV(dm_pci_get_bdf(dev)));
 368                 break;
 369 #endif
 370 #if defined(CONFIG_ARCH_MPC834X)
 371         case PCI_CLASS_BRIDGE_OTHER:
 372                 /*
 373                  * The host/PCI bridge 1 seems broken in 8349 - it presents
 374                  * itself as 'PCI_CLASS_BRIDGE_OTHER' and appears as an _agent_
 375                  * device claiming resources io/mem/irq.. we only allow for
 376                  * the PIMMR window to be allocated (BAR0 - 1MB size)
 377                  */
 378                 debug("PCI Autoconfig: Broken bridge found, only minimal config\n");
 379                 dm_pciauto_setup_device(dev, 0, hose->pci_mem,
 380                                         hose->pci_prefetch, hose->pci_io);
 381                 break;
 382 #endif
 383
 384         case PCI_CLASS_PROCESSOR_POWERPC: /* an agent or end-point */
 385                 debug("PCI AutoConfig: Found PowerPC device\n");
 386                 /* fall through */
 387
 388         default:
 389                 dm_pciauto_setup_device(dev, 6, pci_mem, pci_prefetch, pci_io);
 390                 break;
 391         }
 392
 393         return sub_bus;
 394 }