drivers/pci/hotplug/pciehp_hpc.c

   1 /*
   2  * PCI Express PCI Hot Plug Driver
   3  *
   4  * Copyright (C) 1995,2001 Compaq Computer Corporation
   5  * Copyright (C) 2001 Greg Kroah-Hartman (greg@kroah.com)
   6  * Copyright (C) 2001 IBM Corp.
   7  * Copyright (C) 2003-2004 Intel Corporation
   8  *
   9  * All rights reserved.
  10  *
  11  * This program is free software; you can redistribute it and/or modify
  12  * it under the terms of the GNU General Public License as published by
  13  * the Free Software Foundation; either version 2 of the License, or (at
  14  * your option) any later version.
  15  *
  16  * This program is distributed in the hope that it will be useful, but
  17  * WITHOUT ANY WARRANTY; without even the implied warranty of
  18  * MERCHANTABILITY OR FITNESS FOR A PARTICULAR PURPOSE, GOOD TITLE or
  19  * NON INFRINGEMENT.  See the GNU General Public License for more
  20  * details.
  21  *
  22  * You should have received a copy of the GNU General Public License
  23  * along with this program; if not, write to the Free Software
  24  * Foundation, Inc., 675 Mass Ave, Cambridge, MA 02139, USA.
  25  *
  26  * Send feedback to <greg@kroah.com>,<kristen.c.accardi@intel.com>
  27  *
  28  */
  29
  30 #include <linux/kernel.h>
  31 #include <linux/module.h>
  32 #include <linux/types.h>
  33 #include <linux/signal.h>
  34 #include <linux/jiffies.h>
  35 #include <linux/timer.h>
  36 #include <linux/pci.h>
  37 #include <linux/interrupt.h>
  38 #include <linux/time.h>
  39
  40 #include "../pci.h"
  41 #include "pciehp.h"
  42
  43 static atomic_t pciehp_num_controllers = ATOMIC_INIT(0);
  44
  45 static inline int pciehp_readw(struct controller *ctrl, int reg, u16 *value)
  46 {
  47         struct pci_dev *dev = ctrl->pci_dev;
  48         return pci_read_config_word(dev, ctrl->cap_base + reg, value);
  49 }
  50
  51 static inline int pciehp_readl(struct controller *ctrl, int reg, u32 *value)
  52 {
  53         struct pci_dev *dev = ctrl->pci_dev;
  54         return pci_read_config_dword(dev, ctrl->cap_base + reg, value);
  55 }
  56
  57 static inline int pciehp_writew(struct controller *ctrl, int reg, u16 value)
  58 {
  59         struct pci_dev *dev = ctrl->pci_dev;
  60         return pci_write_config_word(dev, ctrl->cap_base + reg, value);
  61 }
  62
  63 static inline int pciehp_writel(struct controller *ctrl, int reg, u32 value)
  64 {
  65         struct pci_dev *dev = ctrl->pci_dev;
  66         return pci_write_config_dword(dev, ctrl->cap_base + reg, value);
  67 }
  68
  69 /* Power Control Command */
  70 #define POWER_ON        0
  71 #define POWER_OFF       PCI_EXP_SLTCTL_PCC
  72
  73 static irqreturn_t pcie_isr(int irq, void *dev_id);
  74 static void start_int_poll_timer(struct controller *ctrl, int sec);
  75
  76 /* This is the interrupt polling timeout function. */
  77 static void int_poll_timeout(unsigned long data)
  78 {
  79         struct controller *ctrl = (struct controller *)data;
  80
  81         /* Poll for interrupt events.  regs == NULL => polling */
  82         pcie_isr(0, ctrl);
  83
  84         init_timer(&ctrl->poll_timer);
  85         if (!pciehp_poll_time)
  86                 pciehp_poll_time = 2; /* default polling interval is 2 sec */
  87
  88         start_int_poll_timer(ctrl, pciehp_poll_time);
  89 }
  90
  91 /* This function starts the interrupt polling timer. */
  92 static void start_int_poll_timer(struct controller *ctrl, int sec)
  93 {
  94         /* Clamp to sane value */
  95         if ((sec <= 0) || (sec > 60))
  96                 sec = 2;
  97
  98         ctrl->poll_timer.function = &int_poll_timeout;
  99         ctrl->poll_timer.data = (unsigned long)ctrl;
 100         ctrl->poll_timer.expires = jiffies + sec * HZ;
 101         add_timer(&ctrl->poll_timer);
 102 }
 103
 104 static inline int pciehp_request_irq(struct controller *ctrl)
 105 {
 106         int retval, irq = ctrl->pcie->irq;
 107
 108         /* Install interrupt polling timer. Start with 10 sec delay */
 109         if (pciehp_poll_mode) {
 110                 init_timer(&ctrl->poll_timer);
 111                 start_int_poll_timer(ctrl, 10);
 112                 return 0;
 113         }
 114
 115         /* Installs the interrupt handler */
 116         retval = request_irq(irq, pcie_isr, IRQF_SHARED, MY_NAME, ctrl);
 117         if (retval)
 118                 ctrl_err(ctrl, "Cannot get irq %d for the hotplug controller\n",
 119                          irq);
 120         return retval;
 121 }
 122
 123 static inline void pciehp_free_irq(struct controller *ctrl)
 124 {
 125         if (pciehp_poll_mode)
 126                 del_timer_sync(&ctrl->poll_timer);
 127         else
 128                 free_irq(ctrl->pcie->irq, ctrl);
 129 }
 130
 131 static int pcie_poll_cmd(struct controller *ctrl)
 132 {
 133         u16 slot_status;
 134         int err, timeout = 1000;
 135
 136         err = pciehp_readw(ctrl, PCI_EXP_SLTSTA, &slot_status);
 137         if (!err && (slot_status & PCI_EXP_SLTSTA_CC)) {
 138                 pciehp_writew(ctrl, PCI_EXP_SLTSTA, PCI_EXP_SLTSTA_CC);
 139                 return 1;
 140         }
 141         while (timeout > 0) {
 142                 msleep(10);
 143                 timeout -= 10;
 144                 err = pciehp_readw(ctrl, PCI_EXP_SLTSTA, &slot_status);
 145                 if (!err && (slot_status & PCI_EXP_SLTSTA_CC)) {
 146                         pciehp_writew(ctrl, PCI_EXP_SLTSTA, PCI_EXP_SLTSTA_CC);
 147                         return 1;
 148                 }
 149         }
 150         return 0;       /* timeout */
 151 }
 152
 153 static void pcie_wait_cmd(struct controller *ctrl, int poll)
 154 {
 155         unsigned int msecs = pciehp_poll_mode ? 2500 : 1000;
 156         unsigned long timeout = msecs_to_jiffies(msecs);
 157         int rc;
 158
 159         if (poll)
 160                 rc = pcie_poll_cmd(ctrl);
 161         else
 162                 rc = wait_event_timeout(ctrl->queue, !ctrl->cmd_busy, timeout);
 163         if (!rc)
 164                 ctrl_dbg(ctrl, "Command not completed in 1000 msec\n");
 165 }
 166
 167 /**
 168  * pcie_write_cmd - Issue controller command
 169  * @ctrl: controller to which the command is issued
 170  * @cmd:  command value written to slot control register
 171  * @mask: bitmask of slot control register to be modified
 172  */
 173 static int pcie_write_cmd(struct controller *ctrl, u16 cmd, u16 mask)
 174 {
 175         int retval = 0;
 176         u16 slot_status;
 177         u16 slot_ctrl;
 178
 179         mutex_lock(&ctrl->ctrl_lock);
 180
 181         retval = pciehp_readw(ctrl, PCI_EXP_SLTSTA, &slot_status);
 182         if (retval) {
 183                 ctrl_err(ctrl, "%s: Cannot read SLOTSTATUS register\n",
 184                          __func__);
 185                 goto out;
 186         }
 187
 188         if (slot_status & PCI_EXP_SLTSTA_CC) {
 189                 if (!ctrl->no_cmd_complete) {
 190                         /*
 191                          * After 1 sec and CMD_COMPLETED still not set, just
 192                          * proceed forward to issue the next command according
 193                          * to spec. Just print out the error message.
 194                          */
 195                         ctrl_dbg(ctrl, "CMD_COMPLETED not clear after 1 sec\n");
 196                 } else if (!NO_CMD_CMPL(ctrl)) {
 197                         /*
 198                          * This controller semms to notify of command completed
 199                          * event even though it supports none of power
 200                          * controller, attention led, power led and EMI.
 201                          */
 202                         ctrl_dbg(ctrl, "Unexpected CMD_COMPLETED. Need to "
 203                                  "wait for command completed event.\n");
 204                         ctrl->no_cmd_complete = 0;
 205                 } else {
 206                         ctrl_dbg(ctrl, "Unexpected CMD_COMPLETED. Maybe "
 207                                  "the controller is broken.\n");
 208                 }
 209         }
 210
 211         retval = pciehp_readw(ctrl, PCI_EXP_SLTCTL, &slot_ctrl);
 212         if (retval) {
 213                 ctrl_err(ctrl, "%s: Cannot read SLOTCTRL register\n", __func__);
 214                 goto out;
 215         }
 216
 217         slot_ctrl &= ~mask;
 218         slot_ctrl |= (cmd & mask);
 219         ctrl->cmd_busy = 1;
 220         smp_mb();
 221         retval = pciehp_writew(ctrl, PCI_EXP_SLTCTL, slot_ctrl);
 222         if (retval)
 223                 ctrl_err(ctrl, "Cannot write to SLOTCTRL register\n");
 224
 225         /*
 226          * Wait for command completion.
 227          */
 228         if (!retval && !ctrl->no_cmd_complete) {
 229                 int poll = 0;
 230                 /*
 231                  * if hotplug interrupt is not enabled or command
 232                  * completed interrupt is not enabled, we need to poll
 233                  * command completed event.
 234                  */
 235                 if (!(slot_ctrl & PCI_EXP_SLTCTL_HPIE) ||
 236                     !(slot_ctrl & PCI_EXP_SLTCTL_CCIE))
 237                         poll = 1;
 238                 pcie_wait_cmd(ctrl, poll);
 239         }
 240  out:
 241         mutex_unlock(&ctrl->ctrl_lock);
 242         return retval;
 243 }
 244
 245 static inline int check_link_active(struct controller *ctrl)
 246 {
 247         u16 link_status;
 248
 249         if (pciehp_readw(ctrl, PCI_EXP_LNKSTA, &link_status))
 250                 return 0;
 251         return !!(link_status & PCI_EXP_LNKSTA_DLLLA);
 252 }
 253
 254 static void pcie_wait_link_active(struct controller *ctrl)
 255 {
 256         int timeout = 1000;
 257
 258         if (check_link_active(ctrl))
 259                 return;
 260         while (timeout > 0) {
 261                 msleep(10);
 262                 timeout -= 10;
 263                 if (check_link_active(ctrl))
 264                         return;
 265         }
 266         ctrl_dbg(ctrl, "Data Link Layer Link Active not set in 1000 msec\n");
 267 }
 268
 269 static int hpc_check_lnk_status(struct controller *ctrl)
 270 {
 271         u16 lnk_status;
 272         int retval = 0;
 273
 274         /*
 275          * Data Link Layer Link Active Reporting must be capable for
 276          * hot-plug capable downstream port. But old controller might
 277          * not implement it. In this case, we wait for 1000 ms.
 278          */
 279         if (ctrl->link_active_reporting){
 280                 /* Wait for Data Link Layer Link Active bit to be set */
 281                 pcie_wait_link_active(ctrl);
 282                 /*
 283                  * We must wait for 100 ms after the Data Link Layer
 284                  * Link Active bit reads 1b before initiating a
 285                  * configuration access to the hot added device.
 286                  */
 287                 msleep(100);
 288         } else
 289                 msleep(1000);
 290
 291         retval = pciehp_readw(ctrl, PCI_EXP_LNKSTA, &lnk_status);
 292         if (retval) {
 293                 ctrl_err(ctrl, "Cannot read LNKSTATUS register\n");
 294                 return retval;
 295         }
 296
 297         ctrl_dbg(ctrl, "%s: lnk_status = %x\n", __func__, lnk_status);
 298         if ((lnk_status & PCI_EXP_LNKSTA_LT) ||
 299             !(lnk_status & PCI_EXP_LNKSTA_NLW)) {
 300                 ctrl_err(ctrl, "Link Training Error occurs \n");
 301                 retval = -1;
 302                 return retval;
 303         }
 304
 305         return retval;
 306 }
 307
 308 static int hpc_get_attention_status(struct slot *slot, u8 *status)
 309 {
 310         struct controller *ctrl = slot->ctrl;
 311         u16 slot_ctrl;
 312         u8 atten_led_state;
 313         int retval = 0;
 314
 315         retval = pciehp_readw(ctrl, PCI_EXP_SLTCTL, &slot_ctrl);
 316         if (retval) {
 317                 ctrl_err(ctrl, "%s: Cannot read SLOTCTRL register\n", __func__);
 318                 return retval;
 319         }
 320
 321         ctrl_dbg(ctrl, "%s: SLOTCTRL %x, value read %x\n",
 322                  __func__, ctrl->cap_base + PCI_EXP_SLTCTL, slot_ctrl);
 323
 324         atten_led_state = (slot_ctrl & PCI_EXP_SLTCTL_AIC) >> 6;
 325
 326         switch (atten_led_state) {
 327         case 0:
 328                 *status = 0xFF; /* Reserved */
 329                 break;
 330         case 1:
 331                 *status = 1;    /* On */
 332                 break;
 333         case 2:
 334                 *status = 2;    /* Blink */
 335                 break;
 336         case 3:
 337                 *status = 0;    /* Off */
 338                 break;
 339         default:
 340                 *status = 0xFF;
 341                 break;
 342         }
 343
 344         return 0;
 345 }
 346
 347 static int hpc_get_power_status(struct slot *slot, u8 *status)
 348 {
 349         struct controller *ctrl = slot->ctrl;
 350         u16 slot_ctrl;
 351         u8 pwr_state;
 352         int     retval = 0;
 353
 354         retval = pciehp_readw(ctrl, PCI_EXP_SLTCTL, &slot_ctrl);
 355         if (retval) {
 356                 ctrl_err(ctrl, "%s: Cannot read SLOTCTRL register\n", __func__);
 357                 return retval;
 358         }
 359         ctrl_dbg(ctrl, "%s: SLOTCTRL %x value read %x\n",
 360                  __func__, ctrl->cap_base + PCI_EXP_SLTCTL, slot_ctrl);
 361
 362         pwr_state = (slot_ctrl & PCI_EXP_SLTCTL_PCC) >> 10;
 363
 364         switch (pwr_state) {
 365         case 0:
 366                 *status = 1;
 367                 break;
 368         case 1:
 369                 *status = 0;
 370                 break;
 371         default:
 372                 *status = 0xFF;
 373                 break;
 374         }
 375
 376         return retval;
 377 }
 378
 379 static int hpc_get_latch_status(struct slot *slot, u8 *status)
 380 {
 381         struct controller *ctrl = slot->ctrl;
 382         u16 slot_status;
 383         int retval;
 384
 385         retval = pciehp_readw(ctrl, PCI_EXP_SLTSTA, &slot_status);
 386         if (retval) {
 387                 ctrl_err(ctrl, "%s: Cannot read SLOTSTATUS register\n",
 388                          __func__);
 389                 return retval;
 390         }
 391         *status = !!(slot_status & PCI_EXP_SLTSTA_MRLSS);
 392         return 0;
 393 }
 394
 395 static int hpc_get_adapter_status(struct slot *slot, u8 *status)
 396 {
 397         struct controller *ctrl = slot->ctrl;
 398         u16 slot_status;
 399         int retval;
 400
 401         retval = pciehp_readw(ctrl, PCI_EXP_SLTSTA, &slot_status);
 402         if (retval) {
 403                 ctrl_err(ctrl, "%s: Cannot read SLOTSTATUS register\n",
 404                          __func__);
 405                 return retval;
 406         }
 407         *status = !!(slot_status & PCI_EXP_SLTSTA_PDS);
 408         return 0;
 409 }
 410
 411 static int hpc_query_power_fault(struct slot *slot)
 412 {
 413         struct controller *ctrl = slot->ctrl;
 414         u16 slot_status;
 415         int retval;
 416
 417         retval = pciehp_readw(ctrl, PCI_EXP_SLTSTA, &slot_status);
 418         if (retval) {
 419                 ctrl_err(ctrl, "Cannot check for power fault\n");
 420                 return retval;
 421         }
 422         return !!(slot_status & PCI_EXP_SLTSTA_PFD);
 423 }
 424
 425 static int hpc_get_emi_status(struct slot *slot, u8 *status)
 426 {
 427         struct controller *ctrl = slot->ctrl;
 428         u16 slot_status;
 429         int retval;
 430
 431         retval = pciehp_readw(ctrl, PCI_EXP_SLTSTA, &slot_status);
 432         if (retval) {
 433                 ctrl_err(ctrl, "Cannot check EMI status\n");
 434                 return retval;
 435         }
 436         *status = !!(slot_status & PCI_EXP_SLTSTA_EIS);
 437         return retval;
 438 }
 439
 440 static int hpc_toggle_emi(struct slot *slot)
 441 {
 442         u16 slot_cmd;
 443         u16 cmd_mask;
 444         int rc;
 445
 446         slot_cmd = PCI_EXP_SLTCTL_EIC;
 447         cmd_mask = PCI_EXP_SLTCTL_EIC;
 448         rc = pcie_write_cmd(slot->ctrl, slot_cmd, cmd_mask);
 449         slot->last_emi_toggle = get_seconds();
 450
 451         return rc;
 452 }
 453
 454 static int hpc_set_attention_status(struct slot *slot, u8 value)
 455 {
 456         struct controller *ctrl = slot->ctrl;
 457         u16 slot_cmd;
 458         u16 cmd_mask;
 459         int rc;
 460
 461         cmd_mask = PCI_EXP_SLTCTL_AIC;
 462         switch (value) {
 463                 case 0 :        /* turn off */
 464                         slot_cmd = 0x00C0;
 465                         break;
 466                 case 1:         /* turn on */
 467                         slot_cmd = 0x0040;
 468                         break;
 469                 case 2:         /* turn blink */
 470                         slot_cmd = 0x0080;
 471                         break;
 472                 default:
 473                         return -1;
 474         }
 475         rc = pcie_write_cmd(ctrl, slot_cmd, cmd_mask);
 476         ctrl_dbg(ctrl, "%s: SLOTCTRL %x write cmd %x\n",
 477                  __func__, ctrl->cap_base + PCI_EXP_SLTCTL, slot_cmd);
 478
 479         return rc;
 480 }
 481
 482 static void hpc_set_green_led_on(struct slot *slot)
 483 {
 484         struct controller *ctrl = slot->ctrl;
 485         u16 slot_cmd;
 486         u16 cmd_mask;
 487
 488         slot_cmd = 0x0100;
 489         cmd_mask = PCI_EXP_SLTCTL_PIC;
 490         pcie_write_cmd(ctrl, slot_cmd, cmd_mask);
 491         ctrl_dbg(ctrl, "%s: SLOTCTRL %x write cmd %x\n",
 492                  __func__, ctrl->cap_base + PCI_EXP_SLTCTL, slot_cmd);
 493 }
 494
 495 static void hpc_set_green_led_off(struct slot *slot)
 496 {
 497         struct controller *ctrl = slot->ctrl;
 498         u16 slot_cmd;
 499         u16 cmd_mask;
 500
 501         slot_cmd = 0x0300;
 502         cmd_mask = PCI_EXP_SLTCTL_PIC;
 503         pcie_write_cmd(ctrl, slot_cmd, cmd_mask);
 504         ctrl_dbg(ctrl, "%s: SLOTCTRL %x write cmd %x\n",
 505                  __func__, ctrl->cap_base + PCI_EXP_SLTCTL, slot_cmd);
 506 }
 507
 508 static void hpc_set_green_led_blink(struct slot *slot)
 509 {
 510         struct controller *ctrl = slot->ctrl;
 511         u16 slot_cmd;
 512         u16 cmd_mask;
 513
 514         slot_cmd = 0x0200;
 515         cmd_mask = PCI_EXP_SLTCTL_PIC;
 516         pcie_write_cmd(ctrl, slot_cmd, cmd_mask);
 517         ctrl_dbg(ctrl, "%s: SLOTCTRL %x write cmd %x\n",
 518                  __func__, ctrl->cap_base + PCI_EXP_SLTCTL, slot_cmd);
 519 }
 520
 521 static int hpc_power_on_slot(struct slot * slot)
 522 {
 523         struct controller *ctrl = slot->ctrl;
 524         u16 slot_cmd;
 525         u16 cmd_mask;
 526         u16 slot_status;
 527         int retval = 0;
 528
 529         ctrl_dbg(ctrl, "%s: slot->hp_slot %x\n", __func__, slot->hp_slot);
 530
 531         /* Clear sticky power-fault bit from previous power failures */
 532         retval = pciehp_readw(ctrl, PCI_EXP_SLTSTA, &slot_status);
 533         if (retval) {
 534                 ctrl_err(ctrl, "%s: Cannot read SLOTSTATUS register\n",
 535                          __func__);
 536                 return retval;
 537         }
 538         slot_status &= PCI_EXP_SLTSTA_PFD;
 539         if (slot_status) {
 540                 retval = pciehp_writew(ctrl, PCI_EXP_SLTSTA, slot_status);
 541                 if (retval) {
 542                         ctrl_err(ctrl,
 543                                  "%s: Cannot write to SLOTSTATUS register\n",
 544                                  __func__);
 545                         return retval;
 546                 }
 547         }
 548
 549         slot_cmd = POWER_ON;
 550         cmd_mask = PCI_EXP_SLTCTL_PCC;
 551         /* Enable detection that we turned off at slot power-off time */
 552         if (!pciehp_poll_mode) {
 553                 slot_cmd |= (PCI_EXP_SLTCTL_PFDE | PCI_EXP_SLTCTL_MRLSCE |
 554                              PCI_EXP_SLTCTL_PDCE);
 555                 cmd_mask |= (PCI_EXP_SLTCTL_PFDE | PCI_EXP_SLTCTL_MRLSCE |
 556                              PCI_EXP_SLTCTL_PDCE);
 557         }
 558
 559         retval = pcie_write_cmd(ctrl, slot_cmd, cmd_mask);
 560
 561         if (retval) {
 562                 ctrl_err(ctrl, "Write %x command failed!\n", slot_cmd);
 563                 return -1;
 564         }
 565         ctrl_dbg(ctrl, "%s: SLOTCTRL %x write cmd %x\n",
 566                  __func__, ctrl->cap_base + PCI_EXP_SLTCTL, slot_cmd);
 567
 568         return retval;
 569 }
 570
 571 static inline int pcie_mask_bad_dllp(struct controller *ctrl)
 572 {
 573         struct pci_dev *dev = ctrl->pci_dev;
 574         int pos;
 575         u32 reg;
 576
 577         pos = pci_find_ext_capability(dev, PCI_EXT_CAP_ID_ERR);
 578         if (!pos)
 579                 return 0;
 580         pci_read_config_dword(dev, pos + PCI_ERR_COR_MASK, &reg);
 581         if (reg & PCI_ERR_COR_BAD_DLLP)
 582                 return 0;
 583         reg |= PCI_ERR_COR_BAD_DLLP;
 584         pci_write_config_dword(dev, pos + PCI_ERR_COR_MASK, reg);
 585         return 1;
 586 }
 587
 588 static inline void pcie_unmask_bad_dllp(struct controller *ctrl)
 589 {
 590         struct pci_dev *dev = ctrl->pci_dev;
 591         u32 reg;
 592         int pos;
 593
 594         pos = pci_find_ext_capability(dev, PCI_EXT_CAP_ID_ERR);
 595         if (!pos)
 596                 return;
 597         pci_read_config_dword(dev, pos + PCI_ERR_COR_MASK, &reg);
 598         if (!(reg & PCI_ERR_COR_BAD_DLLP))
 599                 return;
 600         reg &= ~PCI_ERR_COR_BAD_DLLP;
 601         pci_write_config_dword(dev, pos + PCI_ERR_COR_MASK, reg);
 602 }
 603
 604 static int hpc_power_off_slot(struct slot * slot)
 605 {
 606         struct controller *ctrl = slot->ctrl;
 607         u16 slot_cmd;
 608         u16 cmd_mask;
 609         int retval = 0;
 610         int changed;
 611
 612         ctrl_dbg(ctrl, "%s: slot->hp_slot %x\n", __func__, slot->hp_slot);
 613
 614         /*
 615          * Set Bad DLLP Mask bit in Correctable Error Mask
 616          * Register. This is the workaround against Bad DLLP error
 617          * that sometimes happens during turning power off the slot
 618          * which conforms to PCI Express 1.0a spec.
 619          */
 620         changed = pcie_mask_bad_dllp(ctrl);
 621
 622         slot_cmd = POWER_OFF;
 623         cmd_mask = PCI_EXP_SLTCTL_PCC;
 624         /*
 625          * If we get MRL or presence detect interrupts now, the isr
 626          * will notice the sticky power-fault bit too and issue power
 627          * indicator change commands. This will lead to an endless loop
 628          * of command completions, since the power-fault bit remains on
 629          * till the slot is powered on again.
 630          */
 631         if (!pciehp_poll_mode) {
 632                 slot_cmd &= ~(PCI_EXP_SLTCTL_PFDE | PCI_EXP_SLTCTL_MRLSCE |
 633                               PCI_EXP_SLTCTL_PDCE);
 634                 cmd_mask |= (PCI_EXP_SLTCTL_PFDE | PCI_EXP_SLTCTL_MRLSCE |
 635                              PCI_EXP_SLTCTL_PDCE);
 636         }
 637
 638         retval = pcie_write_cmd(ctrl, slot_cmd, cmd_mask);
 639         if (retval) {
 640                 ctrl_err(ctrl, "Write command failed!\n");
 641                 retval = -1;
 642                 goto out;
 643         }
 644         ctrl_dbg(ctrl, "%s: SLOTCTRL %x write cmd %x\n",
 645                  __func__, ctrl->cap_base + PCI_EXP_SLTCTL, slot_cmd);
 646  out:
 647         if (changed)
 648                 pcie_unmask_bad_dllp(ctrl);
 649
 650         return retval;
 651 }
 652
 653 static irqreturn_t pcie_isr(int irq, void *dev_id)
 654 {
 655         struct controller *ctrl = (struct controller *)dev_id;
 656         u16 detected, intr_loc;
 657         struct slot *p_slot;
 658
 659         /*
 660          * In order to guarantee that all interrupt events are
 661          * serviced, we need to re-inspect Slot Status register after
 662          * clearing what is presumed to be the last pending interrupt.
 663          */
 664         intr_loc = 0;
 665         do {
 666                 if (pciehp_readw(ctrl, PCI_EXP_SLTSTA, &detected)) {
 667                         ctrl_err(ctrl, "%s: Cannot read SLOTSTATUS\n",
 668                                  __func__);
 669                         return IRQ_NONE;
 670                 }
 671
 672                 detected &= (PCI_EXP_SLTSTA_ABP | PCI_EXP_SLTSTA_PFD |
 673                              PCI_EXP_SLTSTA_MRLSC | PCI_EXP_SLTSTA_PDC |
 674                              PCI_EXP_SLTSTA_CC);
 675                 detected &= ~intr_loc;
 676                 intr_loc |= detected;
 677                 if (!intr_loc)
 678                         return IRQ_NONE;
 679                 if (detected && pciehp_writew(ctrl, PCI_EXP_SLTSTA, intr_loc)) {
 680                         ctrl_err(ctrl, "%s: Cannot write to SLOTSTATUS\n",
 681                                  __func__);
 682                         return IRQ_NONE;
 683                 }
 684         } while (detected);
 685
 686         ctrl_dbg(ctrl, "%s: intr_loc %x\n", __func__, intr_loc);
 687
 688         /* Check Command Complete Interrupt Pending */
 689         if (intr_loc & PCI_EXP_SLTSTA_CC) {
 690                 ctrl->cmd_busy = 0;
 691                 smp_mb();
 692                 wake_up(&ctrl->queue);
 693         }
 694
 695         if (!(intr_loc & ~PCI_EXP_SLTSTA_CC))
 696                 return IRQ_HANDLED;
 697
 698         p_slot = pciehp_find_slot(ctrl, ctrl->slot_device_offset);
 699
 700         /* Check MRL Sensor Changed */
 701         if (intr_loc & PCI_EXP_SLTSTA_MRLSC)
 702                 pciehp_handle_switch_change(p_slot);
 703
 704         /* Check Attention Button Pressed */
 705         if (intr_loc & PCI_EXP_SLTSTA_ABP)
 706                 pciehp_handle_attention_button(p_slot);
 707
 708         /* Check Presence Detect Changed */
 709         if (intr_loc & PCI_EXP_SLTSTA_PDC)
 710                 pciehp_handle_presence_change(p_slot);
 711
 712         /* Check Power Fault Detected */
 713         if (intr_loc & PCI_EXP_SLTSTA_PFD)
 714                 pciehp_handle_power_fault(p_slot);
 715
 716         return IRQ_HANDLED;
 717 }
 718
 719 static int hpc_get_max_lnk_speed(struct slot *slot, enum pci_bus_speed *value)
 720 {
 721         struct controller *ctrl = slot->ctrl;
 722         enum pcie_link_speed lnk_speed;
 723         u32     lnk_cap;
 724         int retval = 0;
 725
 726         retval = pciehp_readl(ctrl, PCI_EXP_LNKCAP, &lnk_cap);
 727         if (retval) {
 728                 ctrl_err(ctrl, "%s: Cannot read LNKCAP register\n", __func__);
 729                 return retval;
 730         }
 731
 732         switch (lnk_cap & 0x000F) {
 733         case 1:
 734                 lnk_speed = PCIE_2PT5GB;
 735                 break;
 736         default:
 737                 lnk_speed = PCIE_LNK_SPEED_UNKNOWN;
 738                 break;
 739         }
 740
 741         *value = lnk_speed;
 742         ctrl_dbg(ctrl, "Max link speed = %d\n", lnk_speed);
 743
 744         return retval;
 745 }
 746
 747 static int hpc_get_max_lnk_width(struct slot *slot,
 748                                  enum pcie_link_width *value)
 749 {
 750         struct controller *ctrl = slot->ctrl;
 751         enum pcie_link_width lnk_wdth;
 752         u32     lnk_cap;
 753         int retval = 0;
 754
 755         retval = pciehp_readl(ctrl, PCI_EXP_LNKCAP, &lnk_cap);
 756         if (retval) {
 757                 ctrl_err(ctrl, "%s: Cannot read LNKCAP register\n", __func__);
 758                 return retval;
 759         }
 760
 761         switch ((lnk_cap & PCI_EXP_LNKSTA_NLW) >> 4){
 762         case 0:
 763                 lnk_wdth = PCIE_LNK_WIDTH_RESRV;
 764                 break;
 765         case 1:
 766                 lnk_wdth = PCIE_LNK_X1;
 767                 break;
 768         case 2:
 769                 lnk_wdth = PCIE_LNK_X2;
 770                 break;
 771         case 4:
 772                 lnk_wdth = PCIE_LNK_X4;
 773                 break;
 774         case 8:
 775                 lnk_wdth = PCIE_LNK_X8;
 776                 break;
 777         case 12:
 778                 lnk_wdth = PCIE_LNK_X12;
 779                 break;
 780         case 16:
 781                 lnk_wdth = PCIE_LNK_X16;
 782                 break;
 783         case 32:
 784                 lnk_wdth = PCIE_LNK_X32;
 785                 break;
 786         default:
 787                 lnk_wdth = PCIE_LNK_WIDTH_UNKNOWN;
 788                 break;
 789         }
 790
 791         *value = lnk_wdth;
 792         ctrl_dbg(ctrl, "Max link width = %d\n", lnk_wdth);
 793
 794         return retval;
 795 }
 796
 797 static int hpc_get_cur_lnk_speed(struct slot *slot, enum pci_bus_speed *value)
 798 {
 799         struct controller *ctrl = slot->ctrl;
 800         enum pcie_link_speed lnk_speed = PCI_SPEED_UNKNOWN;
 801         int retval = 0;
 802         u16 lnk_status;
 803
 804         retval = pciehp_readw(ctrl, PCI_EXP_LNKSTA, &lnk_status);
 805         if (retval) {
 806                 ctrl_err(ctrl, "%s: Cannot read LNKSTATUS register\n",
 807                          __func__);
 808                 return retval;
 809         }
 810
 811         switch (lnk_status & PCI_EXP_LNKSTA_CLS) {
 812         case 1:
 813                 lnk_speed = PCIE_2PT5GB;
 814                 break;
 815         default:
 816                 lnk_speed = PCIE_LNK_SPEED_UNKNOWN;
 817                 break;
 818         }
 819
 820         *value = lnk_speed;
 821         ctrl_dbg(ctrl, "Current link speed = %d\n", lnk_speed);
 822
 823         return retval;
 824 }
 825
 826 static int hpc_get_cur_lnk_width(struct slot *slot,
 827                                  enum pcie_link_width *value)
 828 {
 829         struct controller *ctrl = slot->ctrl;
 830         enum pcie_link_width lnk_wdth = PCIE_LNK_WIDTH_UNKNOWN;
 831         int retval = 0;
 832         u16 lnk_status;
 833
 834         retval = pciehp_readw(ctrl, PCI_EXP_LNKSTA, &lnk_status);
 835         if (retval) {
 836                 ctrl_err(ctrl, "%s: Cannot read LNKSTATUS register\n",
 837                          __func__);
 838                 return retval;
 839         }
 840
 841         switch ((lnk_status & PCI_EXP_LNKSTA_NLW) >> 4){
 842         case 0:
 843                 lnk_wdth = PCIE_LNK_WIDTH_RESRV;
 844                 break;
 845         case 1:
 846                 lnk_wdth = PCIE_LNK_X1;
 847                 break;
 848         case 2:
 849                 lnk_wdth = PCIE_LNK_X2;
 850                 break;
 851         case 4:
 852                 lnk_wdth = PCIE_LNK_X4;
 853                 break;
 854         case 8:
 855                 lnk_wdth = PCIE_LNK_X8;
 856                 break;
 857         case 12:
 858                 lnk_wdth = PCIE_LNK_X12;
 859                 break;
 860         case 16:
 861                 lnk_wdth = PCIE_LNK_X16;
 862                 break;
 863         case 32:
 864                 lnk_wdth = PCIE_LNK_X32;
 865                 break;
 866         default:
 867                 lnk_wdth = PCIE_LNK_WIDTH_UNKNOWN;
 868                 break;
 869         }
 870
 871         *value = lnk_wdth;
 872         ctrl_dbg(ctrl, "Current link width = %d\n", lnk_wdth);
 873
 874         return retval;
 875 }
 876
 877 static void pcie_release_ctrl(struct controller *ctrl);
 878 static struct hpc_ops pciehp_hpc_ops = {
 879         .power_on_slot                  = hpc_power_on_slot,
 880         .power_off_slot                 = hpc_power_off_slot,
 881         .set_attention_status           = hpc_set_attention_status,
 882         .get_power_status               = hpc_get_power_status,
 883         .get_attention_status           = hpc_get_attention_status,
 884         .get_latch_status               = hpc_get_latch_status,
 885         .get_adapter_status             = hpc_get_adapter_status,
 886         .get_emi_status                 = hpc_get_emi_status,
 887         .toggle_emi                     = hpc_toggle_emi,
 888
 889         .get_max_bus_speed              = hpc_get_max_lnk_speed,
 890         .get_cur_bus_speed              = hpc_get_cur_lnk_speed,
 891         .get_max_lnk_width              = hpc_get_max_lnk_width,
 892         .get_cur_lnk_width              = hpc_get_cur_lnk_width,
 893
 894         .query_power_fault              = hpc_query_power_fault,
 895         .green_led_on                   = hpc_set_green_led_on,
 896         .green_led_off                  = hpc_set_green_led_off,
 897         .green_led_blink                = hpc_set_green_led_blink,
 898
 899         .release_ctlr                   = pcie_release_ctrl,
 900         .check_lnk_status               = hpc_check_lnk_status,
 901 };
 902
 903 int pcie_enable_notification(struct controller *ctrl)
 904 {
 905         u16 cmd, mask;
 906
 907         cmd = PCI_EXP_SLTCTL_PDCE;
 908         if (ATTN_BUTTN(ctrl))
 909                 cmd |= PCI_EXP_SLTCTL_ABPE;
 910         if (POWER_CTRL(ctrl))
 911                 cmd |= PCI_EXP_SLTCTL_PFDE;
 912         if (MRL_SENS(ctrl))
 913                 cmd |= PCI_EXP_SLTCTL_MRLSCE;
 914         if (!pciehp_poll_mode)
 915                 cmd |= PCI_EXP_SLTCTL_HPIE | PCI_EXP_SLTCTL_CCIE;
 916
 917         mask = (PCI_EXP_SLTCTL_PDCE | PCI_EXP_SLTCTL_ABPE |
 918                 PCI_EXP_SLTCTL_MRLSCE | PCI_EXP_SLTCTL_PFDE |
 919                 PCI_EXP_SLTCTL_HPIE | PCI_EXP_SLTCTL_CCIE);
 920
 921         if (pcie_write_cmd(ctrl, cmd, mask)) {
 922                 ctrl_err(ctrl, "Cannot enable software notification\n");
 923                 return -1;
 924         }
 925         return 0;
 926 }
 927
 928 static void pcie_disable_notification(struct controller *ctrl)
 929 {
 930         u16 mask;
 931         mask = (PCI_EXP_SLTCTL_PDCE | PCI_EXP_SLTCTL_ABPE |
 932                 PCI_EXP_SLTCTL_MRLSCE | PCI_EXP_SLTCTL_PFDE |
 933                 PCI_EXP_SLTCTL_HPIE | PCI_EXP_SLTCTL_CCIE);
 934         if (pcie_write_cmd(ctrl, 0, mask))
 935                 ctrl_warn(ctrl, "Cannot disable software notification\n");
 936 }
 937
 938 int pcie_init_notification(struct controller *ctrl)
 939 {
 940         if (pciehp_request_irq(ctrl))
 941                 return -1;
 942         if (pcie_enable_notification(ctrl)) {
 943                 pciehp_free_irq(ctrl);
 944                 return -1;
 945         }
 946         ctrl->notification_enabled = 1;
 947         return 0;
 948 }
 949
 950 static void pcie_shutdown_notification(struct controller *ctrl)
 951 {
 952         if (ctrl->notification_enabled) {
 953                 pcie_disable_notification(ctrl);
 954                 pciehp_free_irq(ctrl);
 955                 ctrl->notification_enabled = 0;
 956         }
 957 }
 958
 959 static int pcie_init_slot(struct controller *ctrl)
 960 {
 961         struct slot *slot;
 962
 963         slot = kzalloc(sizeof(*slot), GFP_KERNEL);
 964         if (!slot)
 965                 return -ENOMEM;
 966
 967         slot->hp_slot = 0;
 968         slot->ctrl = ctrl;
 969         slot->bus = ctrl->pci_dev->subordinate->number;
 970         slot->device = ctrl->slot_device_offset + slot->hp_slot;
 971         slot->hpc_ops = ctrl->hpc_ops;
 972         slot->number = ctrl->first_slot;
 973         mutex_init(&slot->lock);
 974         INIT_DELAYED_WORK(&slot->work, pciehp_queue_pushbutton_work);
 975         list_add(&slot->slot_list, &ctrl->slot_list);
 976         return 0;
 977 }
 978
 979 static void pcie_cleanup_slot(struct controller *ctrl)
 980 {
 981         struct slot *slot;
 982         slot = list_first_entry(&ctrl->slot_list, struct slot, slot_list);
 983         list_del(&slot->slot_list);
 984         cancel_delayed_work(&slot->work);
 985         flush_scheduled_work();
 986         flush_workqueue(pciehp_wq);
 987         kfree(slot);
 988 }
 989
 990 static inline void dbg_ctrl(struct controller *ctrl)
 991 {
 992         int i;
 993         u16 reg16;
 994         struct pci_dev *pdev = ctrl->pci_dev;
 995
 996         if (!pciehp_debug)
 997                 return;
 998
 999         ctrl_info(ctrl, "Hotplug Controller:\n");
1000         ctrl_info(ctrl, "  Seg/Bus/Dev/Func/IRQ : %s IRQ %d\n",
1001                   pci_name(pdev), pdev->irq);
1002         ctrl_info(ctrl, "  Vendor ID            : 0x%04x\n", pdev->vendor);
1003         ctrl_info(ctrl, "  Device ID            : 0x%04x\n", pdev->device);
1004         ctrl_info(ctrl, "  Subsystem ID         : 0x%04x\n",
1005                   pdev->subsystem_device);
1006         ctrl_info(ctrl, "  Subsystem Vendor ID  : 0x%04x\n",
1007                   pdev->subsystem_vendor);
1008         ctrl_info(ctrl, "  PCIe Cap offset      : 0x%02x\n", ctrl->cap_base);
1009         for (i = 0; i < DEVICE_COUNT_RESOURCE; i++) {
1010                 if (!pci_resource_len(pdev, i))
1011                         continue;
1012                 ctrl_info(ctrl, "  PCI resource [%d]     : 0x%llx@0x%llx\n",
1013                           i, (unsigned long long)pci_resource_len(pdev, i),
1014                           (unsigned long long)pci_resource_start(pdev, i));
1015         }
1016         ctrl_info(ctrl, "Slot Capabilities      : 0x%08x\n", ctrl->slot_cap);
1017         ctrl_info(ctrl, "  Physical Slot Number : %d\n", ctrl->first_slot);
1018         ctrl_info(ctrl, "  Attention Button     : %3s\n",
1019                   ATTN_BUTTN(ctrl) ? "yes" : "no");
1020         ctrl_info(ctrl, "  Power Controller     : %3s\n",
1021                   POWER_CTRL(ctrl) ? "yes" : "no");
1022         ctrl_info(ctrl, "  MRL Sensor           : %3s\n",
1023                   MRL_SENS(ctrl)   ? "yes" : "no");
1024         ctrl_info(ctrl, "  Attention Indicator  : %3s\n",
1025                   ATTN_LED(ctrl)   ? "yes" : "no");
1026         ctrl_info(ctrl, "  Power Indicator      : %3s\n",
1027                   PWR_LED(ctrl)    ? "yes" : "no");
1028         ctrl_info(ctrl, "  Hot-Plug Surprise    : %3s\n",
1029                   HP_SUPR_RM(ctrl) ? "yes" : "no");
1030         ctrl_info(ctrl, "  EMI Present          : %3s\n",
1031                   EMI(ctrl)        ? "yes" : "no");
1032         ctrl_info(ctrl, "  Command Completed    : %3s\n",
1033                   NO_CMD_CMPL(ctrl) ? "no" : "yes");
1034         pciehp_readw(ctrl, PCI_EXP_SLTSTA, &reg16);
1035         ctrl_info(ctrl, "Slot Status            : 0x%04x\n", reg16);
1036         pciehp_readw(ctrl, PCI_EXP_SLTCTL, &reg16);
1037         ctrl_info(ctrl, "Slot Control           : 0x%04x\n", reg16);
1038 }
1039
1040 struct controller *pcie_init(struct pcie_device *dev)
1041 {
1042         struct controller *ctrl;
1043         u32 slot_cap, link_cap;
1044         struct pci_dev *pdev = dev->port;
1045
1046         ctrl = kzalloc(sizeof(*ctrl), GFP_KERNEL);
1047         if (!ctrl) {
1048                 dev_err(&dev->device, "%s: Out of memory\n", __func__);
1049                 goto abort;
1050         }
1051         INIT_LIST_HEAD(&ctrl->slot_list);
1052
1053         ctrl->pcie = dev;
1054         ctrl->pci_dev = pdev;
1055         ctrl->cap_base = pci_find_capability(pdev, PCI_CAP_ID_EXP);
1056         if (!ctrl->cap_base) {
1057                 ctrl_err(ctrl, "Cannot find PCI Express capability\n");
1058                 goto abort_ctrl;
1059         }
1060         if (pciehp_readl(ctrl, PCI_EXP_SLTCAP, &slot_cap)) {
1061                 ctrl_err(ctrl, "Cannot read SLOTCAP register\n");
1062                 goto abort_ctrl;
1063         }
1064
1065         ctrl->slot_cap = slot_cap;
1066         ctrl->first_slot = slot_cap >> 19;
1067         ctrl->slot_device_offset = 0;
1068         ctrl->num_slots = 1;
1069         ctrl->hpc_ops = &pciehp_hpc_ops;
1070         mutex_init(&ctrl->crit_sect);
1071         mutex_init(&ctrl->ctrl_lock);
1072         init_waitqueue_head(&ctrl->queue);
1073         dbg_ctrl(ctrl);
1074         /*
1075          * Controller doesn't notify of command completion if the "No
1076          * Command Completed Support" bit is set in Slot Capability
1077          * register or the controller supports none of power
1078          * controller, attention led, power led and EMI.
1079          */
1080         if (NO_CMD_CMPL(ctrl) ||
1081             !(POWER_CTRL(ctrl) | ATTN_LED(ctrl) | PWR_LED(ctrl) | EMI(ctrl)))
1082             ctrl->no_cmd_complete = 1;
1083
1084         /* Check if Data Link Layer Link Active Reporting is implemented */
1085         if (pciehp_readl(ctrl, PCI_EXP_LNKCAP, &link_cap)) {
1086                 ctrl_err(ctrl, "%s: Cannot read LNKCAP register\n", __func__);
1087                 goto abort_ctrl;
1088         }
1089         if (link_cap & PCI_EXP_LNKCAP_DLLLARC) {
1090                 ctrl_dbg(ctrl, "Link Active Reporting supported\n");
1091                 ctrl->link_active_reporting = 1;
1092         }
1093
1094         /* Clear all remaining event bits in Slot Status register */
1095         if (pciehp_writew(ctrl, PCI_EXP_SLTSTA, 0x1f))
1096                 goto abort_ctrl;
1097
1098         /* Disable sotfware notification */
1099         pcie_disable_notification(ctrl);
1100
1101         /*
1102          * If this is the first controller to be initialized,
1103          * initialize the pciehp work queue
1104          */
1105         if (atomic_add_return(1, &pciehp_num_controllers) == 1) {
1106                 pciehp_wq = create_singlethread_workqueue("pciehpd");
1107                 if (!pciehp_wq)
1108                         goto abort_ctrl;
1109         }
1110
1111         ctrl_info(ctrl, "HPC vendor_id %x device_id %x ss_vid %x ss_did %x\n",
1112                   pdev->vendor, pdev->device, pdev->subsystem_vendor,
1113                   pdev->subsystem_device);
1114
1115         if (pcie_init_slot(ctrl))
1116                 goto abort_ctrl;
1117
1118         return ctrl;
1119
1120 abort_ctrl:
1121         kfree(ctrl);
1122 abort:
1123         return NULL;
1124 }
1125
1126 void pcie_release_ctrl(struct controller *ctrl)
1127 {
1128         pcie_shutdown_notification(ctrl);
1129         pcie_cleanup_slot(ctrl);
1130         /*
1131          * If this is the last controller to be released, destroy the
1132          * pciehp work queue
1133          */
1134         if (atomic_dec_and_test(&pciehp_num_controllers))
1135                 destroy_workqueue(pciehp_wq);
1136         kfree(ctrl);
1137 }