drivers/pci/controller/pcie-brcmstb.c

   1 // SPDX-License-Identifier: GPL-2.0+
   2 /* Copyright (C) 2009 - 2019 Broadcom */
   3
   4 #include <linux/bitfield.h>
   5 #include <linux/bitops.h>
   6 #include <linux/clk.h>
   7 #include <linux/compiler.h>
   8 #include <linux/delay.h>
   9 #include <linux/init.h>
  10 #include <linux/interrupt.h>
  11 #include <linux/io.h>
  12 #include <linux/ioport.h>
  13 #include <linux/irqchip/chained_irq.h>
  14 #include <linux/irqdomain.h>
  15 #include <linux/kernel.h>
  16 #include <linux/list.h>
  17 #include <linux/log2.h>
  18 #include <linux/module.h>
  19 #include <linux/msi.h>
  20 #include <linux/of_address.h>
  21 #include <linux/of_irq.h>
  22 #include <linux/of_pci.h>
  23 #include <linux/of_platform.h>
  24 #include <linux/pci.h>
  25 #include <linux/pci-ecam.h>
  26 #include <linux/printk.h>
  27 #include <linux/reset.h>
  28 #include <linux/sizes.h>
  29 #include <linux/slab.h>
  30 #include <linux/string.h>
  31 #include <linux/types.h>
  32
  33 #include "../pci.h"
  34
  35 /* BRCM_PCIE_CAP_REGS - Offset for the mandatory capability config regs */
  36 #define BRCM_PCIE_CAP_REGS                              0x00ac
  37
  38 /* Broadcom STB PCIe Register Offsets */
  39 #define PCIE_RC_CFG_VENDOR_VENDOR_SPECIFIC_REG1                         0x0188
  40 #define  PCIE_RC_CFG_VENDOR_VENDOR_SPECIFIC_REG1_ENDIAN_MODE_BAR2_MASK  0xc
  41 #define  PCIE_RC_CFG_VENDOR_SPCIFIC_REG1_LITTLE_ENDIAN                  0x0
  42
  43 #define PCIE_RC_CFG_PRIV1_ID_VAL3                       0x043c
  44 #define  PCIE_RC_CFG_PRIV1_ID_VAL3_CLASS_CODE_MASK      0xffffff
  45
  46 #define PCIE_RC_CFG_PRIV1_LINK_CAPABILITY                       0x04dc
  47 #define  PCIE_RC_CFG_PRIV1_LINK_CAPABILITY_ASPM_SUPPORT_MASK    0xc00
  48
  49 #define PCIE_RC_DL_MDIO_ADDR                            0x1100
  50 #define PCIE_RC_DL_MDIO_WR_DATA                         0x1104
  51 #define PCIE_RC_DL_MDIO_RD_DATA                         0x1108
  52
  53 #define PCIE_MISC_MISC_CTRL                             0x4008
  54 #define  PCIE_MISC_MISC_CTRL_SCB_ACCESS_EN_MASK         0x1000
  55 #define  PCIE_MISC_MISC_CTRL_CFG_READ_UR_MODE_MASK      0x2000
  56 #define  PCIE_MISC_MISC_CTRL_MAX_BURST_SIZE_MASK        0x300000
  57
  58 #define  PCIE_MISC_MISC_CTRL_SCB0_SIZE_MASK             0xf8000000
  59 #define  PCIE_MISC_MISC_CTRL_SCB1_SIZE_MASK             0x07c00000
  60 #define  PCIE_MISC_MISC_CTRL_SCB2_SIZE_MASK             0x0000001f
  61 #define  SCB_SIZE_MASK(x) PCIE_MISC_MISC_CTRL_SCB ## x ## _SIZE_MASK
  62
  63 #define PCIE_MISC_CPU_2_PCIE_MEM_WIN0_LO                0x400c
  64 #define PCIE_MEM_WIN0_LO(win)   \
  65                 PCIE_MISC_CPU_2_PCIE_MEM_WIN0_LO + ((win) * 8)
  66
  67 #define PCIE_MISC_CPU_2_PCIE_MEM_WIN0_HI                0x4010
  68 #define PCIE_MEM_WIN0_HI(win)   \
  69                 PCIE_MISC_CPU_2_PCIE_MEM_WIN0_HI + ((win) * 8)
  70
  71 #define PCIE_MISC_RC_BAR1_CONFIG_LO                     0x402c
  72 #define  PCIE_MISC_RC_BAR1_CONFIG_LO_SIZE_MASK          0x1f
  73
  74 #define PCIE_MISC_RC_BAR2_CONFIG_LO                     0x4034
  75 #define  PCIE_MISC_RC_BAR2_CONFIG_LO_SIZE_MASK          0x1f
  76 #define PCIE_MISC_RC_BAR2_CONFIG_HI                     0x4038
  77
  78 #define PCIE_MISC_RC_BAR3_CONFIG_LO                     0x403c
  79 #define  PCIE_MISC_RC_BAR3_CONFIG_LO_SIZE_MASK          0x1f
  80
  81 #define PCIE_MISC_MSI_BAR_CONFIG_LO                     0x4044
  82 #define PCIE_MISC_MSI_BAR_CONFIG_HI                     0x4048
  83
  84 #define PCIE_MISC_MSI_DATA_CONFIG                       0x404c
  85 #define  PCIE_MISC_MSI_DATA_CONFIG_VAL_32               0xffe06540
  86 #define  PCIE_MISC_MSI_DATA_CONFIG_VAL_8                0xfff86540
  87
  88 #define PCIE_MISC_PCIE_CTRL                             0x4064
  89 #define  PCIE_MISC_PCIE_CTRL_PCIE_L23_REQUEST_MASK      0x1
  90 #define PCIE_MISC_PCIE_CTRL_PCIE_PERSTB_MASK            0x4
  91
  92 #define PCIE_MISC_PCIE_STATUS                           0x4068
  93 #define  PCIE_MISC_PCIE_STATUS_PCIE_PORT_MASK           0x80
  94 #define  PCIE_MISC_PCIE_STATUS_PCIE_DL_ACTIVE_MASK      0x20
  95 #define  PCIE_MISC_PCIE_STATUS_PCIE_PHYLINKUP_MASK      0x10
  96 #define  PCIE_MISC_PCIE_STATUS_PCIE_LINK_IN_L23_MASK    0x40
  97
  98 #define PCIE_MISC_REVISION                              0x406c
  99 #define  BRCM_PCIE_HW_REV_33                            0x0303
 100 #define  BRCM_PCIE_HW_REV_3_20                          0x0320
 101
 102 #define PCIE_MISC_CPU_2_PCIE_MEM_WIN0_BASE_LIMIT                0x4070
 103 #define  PCIE_MISC_CPU_2_PCIE_MEM_WIN0_BASE_LIMIT_LIMIT_MASK    0xfff00000
 104 #define  PCIE_MISC_CPU_2_PCIE_MEM_WIN0_BASE_LIMIT_BASE_MASK     0xfff0
 105 #define PCIE_MEM_WIN0_BASE_LIMIT(win)   \
 106                 PCIE_MISC_CPU_2_PCIE_MEM_WIN0_BASE_LIMIT + ((win) * 4)
 107
 108 #define PCIE_MISC_CPU_2_PCIE_MEM_WIN0_BASE_HI                   0x4080
 109 #define  PCIE_MISC_CPU_2_PCIE_MEM_WIN0_BASE_HI_BASE_MASK        0xff
 110 #define PCIE_MEM_WIN0_BASE_HI(win)      \
 111                 PCIE_MISC_CPU_2_PCIE_MEM_WIN0_BASE_HI + ((win) * 8)
 112
 113 #define PCIE_MISC_CPU_2_PCIE_MEM_WIN0_LIMIT_HI                  0x4084
 114 #define  PCIE_MISC_CPU_2_PCIE_MEM_WIN0_LIMIT_HI_LIMIT_MASK      0xff
 115 #define PCIE_MEM_WIN0_LIMIT_HI(win)     \
 116                 PCIE_MISC_CPU_2_PCIE_MEM_WIN0_LIMIT_HI + ((win) * 8)
 117
 118 #define PCIE_MISC_HARD_PCIE_HARD_DEBUG                                  0x4204
 119 #define  PCIE_MISC_HARD_PCIE_HARD_DEBUG_CLKREQ_DEBUG_ENABLE_MASK        BIT(1)
 120 #define  PCIE_MISC_HARD_PCIE_HARD_DEBUG_CLKREQ_L1SS_ENABLE_MASK         BIT(21)
 121 #define  PCIE_MISC_HARD_PCIE_HARD_DEBUG_SERDES_IDDQ_MASK                BIT(27)
 122
 123
 124 #define PCIE_INTR2_CPU_BASE             0x4300
 125 #define PCIE_MSI_INTR2_BASE             0x4500
 126 /* Offsets from PCIE_INTR2_CPU_BASE and PCIE_MSI_INTR2_BASE */
 127 #define  MSI_INT_STATUS                 0x0
 128 #define  MSI_INT_CLR                    0x8
 129 #define  MSI_INT_MASK_SET               0x10
 130 #define  MSI_INT_MASK_CLR               0x14
 131
 132 #define PCIE_EXT_CFG_DATA                               0x8000
 133 #define PCIE_EXT_CFG_INDEX                              0x9000
 134
 135 #define  PCIE_RGR1_SW_INIT_1_PERST_MASK                 0x1
 136 #define  PCIE_RGR1_SW_INIT_1_PERST_SHIFT                0x0
 137
 138 #define RGR1_SW_INIT_1_INIT_GENERIC_MASK                0x2
 139 #define RGR1_SW_INIT_1_INIT_GENERIC_SHIFT               0x1
 140 #define RGR1_SW_INIT_1_INIT_7278_MASK                   0x1
 141 #define RGR1_SW_INIT_1_INIT_7278_SHIFT                  0x0
 142
 143 /* PCIe parameters */
 144 #define BRCM_NUM_PCIE_OUT_WINS          0x4
 145 #define BRCM_INT_PCI_MSI_NR             32
 146 #define BRCM_INT_PCI_MSI_LEGACY_NR      8
 147 #define BRCM_INT_PCI_MSI_SHIFT          0
 148
 149 /* MSI target adresses */
 150 #define BRCM_MSI_TARGET_ADDR_LT_4GB     0x0fffffffcULL
 151 #define BRCM_MSI_TARGET_ADDR_GT_4GB     0xffffffffcULL
 152
 153 /* MDIO registers */
 154 #define MDIO_PORT0                      0x0
 155 #define MDIO_DATA_MASK                  0x7fffffff
 156 #define MDIO_PORT_MASK                  0xf0000
 157 #define MDIO_REGAD_MASK                 0xffff
 158 #define MDIO_CMD_MASK                   0xfff00000
 159 #define MDIO_CMD_READ                   0x1
 160 #define MDIO_CMD_WRITE                  0x0
 161 #define MDIO_DATA_DONE_MASK             0x80000000
 162 #define MDIO_RD_DONE(x)                 (((x) & MDIO_DATA_DONE_MASK) ? 1 : 0)
 163 #define MDIO_WT_DONE(x)                 (((x) & MDIO_DATA_DONE_MASK) ? 0 : 1)
 164 #define SSC_REGS_ADDR                   0x1100
 165 #define SET_ADDR_OFFSET                 0x1f
 166 #define SSC_CNTL_OFFSET                 0x2
 167 #define SSC_CNTL_OVRD_EN_MASK           0x8000
 168 #define SSC_CNTL_OVRD_VAL_MASK          0x4000
 169 #define SSC_STATUS_OFFSET               0x1
 170 #define SSC_STATUS_SSC_MASK             0x400
 171 #define SSC_STATUS_PLL_LOCK_MASK        0x800
 172 #define PCIE_BRCM_MAX_MEMC              3
 173
 174 #define IDX_ADDR(pcie)                  (pcie->reg_offsets[EXT_CFG_INDEX])
 175 #define DATA_ADDR(pcie)                 (pcie->reg_offsets[EXT_CFG_DATA])
 176 #define PCIE_RGR1_SW_INIT_1(pcie)       (pcie->reg_offsets[RGR1_SW_INIT_1])
 177
 178 /* Rescal registers */
 179 #define PCIE_DVT_PMU_PCIE_PHY_CTRL                              0xc700
 180 #define  PCIE_DVT_PMU_PCIE_PHY_CTRL_DAST_NFLDS                  0x3
 181 #define  PCIE_DVT_PMU_PCIE_PHY_CTRL_DAST_DIG_RESET_MASK         0x4
 182 #define  PCIE_DVT_PMU_PCIE_PHY_CTRL_DAST_DIG_RESET_SHIFT        0x2
 183 #define  PCIE_DVT_PMU_PCIE_PHY_CTRL_DAST_RESET_MASK             0x2
 184 #define  PCIE_DVT_PMU_PCIE_PHY_CTRL_DAST_RESET_SHIFT            0x1
 185 #define  PCIE_DVT_PMU_PCIE_PHY_CTRL_DAST_PWRDN_MASK             0x1
 186 #define  PCIE_DVT_PMU_PCIE_PHY_CTRL_DAST_PWRDN_SHIFT            0x0
 187
 188 /* Forward declarations */
 189 struct brcm_pcie;
 190 static inline void brcm_pcie_bridge_sw_init_set_7278(struct brcm_pcie *pcie, u32 val);
 191 static inline void brcm_pcie_bridge_sw_init_set_generic(struct brcm_pcie *pcie, u32 val);
 192 static inline void brcm_pcie_perst_set_4908(struct brcm_pcie *pcie, u32 val);
 193 static inline void brcm_pcie_perst_set_7278(struct brcm_pcie *pcie, u32 val);
 194 static inline void brcm_pcie_perst_set_generic(struct brcm_pcie *pcie, u32 val);
 195
 196 enum {
 197         RGR1_SW_INIT_1,
 198         EXT_CFG_INDEX,
 199         EXT_CFG_DATA,
 200 };
 201
 202 enum {
 203         RGR1_SW_INIT_1_INIT_MASK,
 204         RGR1_SW_INIT_1_INIT_SHIFT,
 205 };
 206
 207 enum pcie_type {
 208         GENERIC,
 209         BCM4908,
 210         BCM7278,
 211         BCM2711,
 212 };
 213
 214 struct pcie_cfg_data {
 215         const int *offsets;
 216         const enum pcie_type type;
 217         void (*perst_set)(struct brcm_pcie *pcie, u32 val);
 218         void (*bridge_sw_init_set)(struct brcm_pcie *pcie, u32 val);
 219 };
 220
 221 static const int pcie_offsets[] = {
 222         [RGR1_SW_INIT_1] = 0x9210,
 223         [EXT_CFG_INDEX]  = 0x9000,
 224         [EXT_CFG_DATA]   = 0x9004,
 225 };
 226
 227 static const struct pcie_cfg_data generic_cfg = {
 228         .offsets        = pcie_offsets,
 229         .type           = GENERIC,
 230         .perst_set      = brcm_pcie_perst_set_generic,
 231         .bridge_sw_init_set = brcm_pcie_bridge_sw_init_set_generic,
 232 };
 233
 234 static const struct pcie_cfg_data bcm4908_cfg = {
 235         .offsets        = pcie_offsets,
 236         .type           = BCM4908,
 237         .perst_set      = brcm_pcie_perst_set_4908,
 238         .bridge_sw_init_set = brcm_pcie_bridge_sw_init_set_generic,
 239 };
 240
 241 static const int pcie_offset_bcm7278[] = {
 242         [RGR1_SW_INIT_1] = 0xc010,
 243         [EXT_CFG_INDEX] = 0x9000,
 244         [EXT_CFG_DATA] = 0x9004,
 245 };
 246
 247 static const struct pcie_cfg_data bcm7278_cfg = {
 248         .offsets        = pcie_offset_bcm7278,
 249         .type           = BCM7278,
 250         .perst_set      = brcm_pcie_perst_set_7278,
 251         .bridge_sw_init_set = brcm_pcie_bridge_sw_init_set_7278,
 252 };
 253
 254 static const struct pcie_cfg_data bcm2711_cfg = {
 255         .offsets        = pcie_offsets,
 256         .type           = BCM2711,
 257         .perst_set      = brcm_pcie_perst_set_generic,
 258         .bridge_sw_init_set = brcm_pcie_bridge_sw_init_set_generic,
 259 };
 260
 261 struct brcm_msi {
 262         struct device           *dev;
 263         void __iomem            *base;
 264         struct device_node      *np;
 265         struct irq_domain       *msi_domain;
 266         struct irq_domain       *inner_domain;
 267         struct mutex            lock; /* guards the alloc/free operations */
 268         u64                     target_addr;
 269         int                     irq;
 270         /* used indicates which MSI interrupts have been alloc'd */
 271         unsigned long           used;
 272         bool                    legacy;
 273         /* Some chips have MSIs in bits [31..24] of a shared register. */
 274         int                     legacy_shift;
 275         int                     nr; /* No. of MSI available, depends on chip */
 276         /* This is the base pointer for interrupt status/set/clr regs */
 277         void __iomem            *intr_base;
 278 };
 279
 280 /* Internal PCIe Host Controller Information.*/
 281 struct brcm_pcie {
 282         struct device           *dev;
 283         void __iomem            *base;
 284         struct clk              *clk;
 285         struct device_node      *np;
 286         bool                    ssc;
 287         bool                    l1ss;
 288         int                     gen;
 289         u64                     msi_target_addr;
 290         struct brcm_msi         *msi;
 291         const int               *reg_offsets;
 292         enum pcie_type          type;
 293         struct reset_control    *rescal;
 294         struct reset_control    *perst_reset;
 295         int                     num_memc;
 296         u64                     memc_size[PCIE_BRCM_MAX_MEMC];
 297         u32                     hw_rev;
 298         void                    (*perst_set)(struct brcm_pcie *pcie, u32 val);
 299         void                    (*bridge_sw_init_set)(struct brcm_pcie *pcie, u32 val);
 300 };
 301
 302 /*
 303  * This is to convert the size of the inbound "BAR" region to the
 304  * non-linear values of PCIE_X_MISC_RC_BAR[123]_CONFIG_LO.SIZE
 305  */
 306 static int brcm_pcie_encode_ibar_size(u64 size)
 307 {
 308         int log2_in = ilog2(size);
 309
 310         if (log2_in >= 12 && log2_in <= 15)
 311                 /* Covers 4KB to 32KB (inclusive) */
 312                 return (log2_in - 12) + 0x1c;
 313         else if (log2_in >= 16 && log2_in <= 35)
 314                 /* Covers 64KB to 32GB, (inclusive) */
 315                 return log2_in - 15;
 316         /* Something is awry so disable */
 317         return 0;
 318 }
 319
 320 static u32 brcm_pcie_mdio_form_pkt(int port, int regad, int cmd)
 321 {
 322         u32 pkt = 0;
 323
 324         pkt |= FIELD_PREP(MDIO_PORT_MASK, port);
 325         pkt |= FIELD_PREP(MDIO_REGAD_MASK, regad);
 326         pkt |= FIELD_PREP(MDIO_CMD_MASK, cmd);
 327
 328         return pkt;
 329 }
 330
 331 /* negative return value indicates error */
 332 static int brcm_pcie_mdio_read(void __iomem *base, u8 port, u8 regad, u32 *val)
 333 {
 334         int tries;
 335         u32 data;
 336
 337         writel(brcm_pcie_mdio_form_pkt(port, regad, MDIO_CMD_READ),
 338                    base + PCIE_RC_DL_MDIO_ADDR);
 339         readl(base + PCIE_RC_DL_MDIO_ADDR);
 340
 341         data = readl(base + PCIE_RC_DL_MDIO_RD_DATA);
 342         for (tries = 0; !MDIO_RD_DONE(data) && tries < 10; tries++) {
 343                 udelay(10);
 344                 data = readl(base + PCIE_RC_DL_MDIO_RD_DATA);
 345         }
 346
 347         *val = FIELD_GET(MDIO_DATA_MASK, data);
 348         return MDIO_RD_DONE(data) ? 0 : -EIO;
 349 }
 350
 351 /* negative return value indicates error */
 352 static int brcm_pcie_mdio_write(void __iomem *base, u8 port,
 353                                 u8 regad, u16 wrdata)
 354 {
 355         int tries;
 356         u32 data;
 357
 358         writel(brcm_pcie_mdio_form_pkt(port, regad, MDIO_CMD_WRITE),
 359                    base + PCIE_RC_DL_MDIO_ADDR);
 360         readl(base + PCIE_RC_DL_MDIO_ADDR);
 361         writel(MDIO_DATA_DONE_MASK | wrdata, base + PCIE_RC_DL_MDIO_WR_DATA);
 362
 363         data = readl(base + PCIE_RC_DL_MDIO_WR_DATA);
 364         for (tries = 0; !MDIO_WT_DONE(data) && tries < 10; tries++) {
 365                 udelay(10);
 366                 data = readl(base + PCIE_RC_DL_MDIO_WR_DATA);
 367         }
 368
 369         return MDIO_WT_DONE(data) ? 0 : -EIO;
 370 }
 371
 372 /*
 373  * Configures device for Spread Spectrum Clocking (SSC) mode; a negative
 374  * return value indicates error.
 375  */
 376 static int brcm_pcie_set_ssc(struct brcm_pcie *pcie)
 377 {
 378         int pll, ssc;
 379         int ret;
 380         u32 tmp;
 381
 382         ret = brcm_pcie_mdio_write(pcie->base, MDIO_PORT0, SET_ADDR_OFFSET,
 383                                    SSC_REGS_ADDR);
 384         if (ret < 0)
 385                 return ret;
 386
 387         ret = brcm_pcie_mdio_read(pcie->base, MDIO_PORT0,
 388                                   SSC_CNTL_OFFSET, &tmp);
 389         if (ret < 0)
 390                 return ret;
 391
 392         u32p_replace_bits(&tmp, 1, SSC_CNTL_OVRD_EN_MASK);
 393         u32p_replace_bits(&tmp, 1, SSC_CNTL_OVRD_VAL_MASK);
 394         ret = brcm_pcie_mdio_write(pcie->base, MDIO_PORT0,
 395                                    SSC_CNTL_OFFSET, tmp);
 396         if (ret < 0)
 397                 return ret;
 398
 399         usleep_range(1000, 2000);
 400         ret = brcm_pcie_mdio_read(pcie->base, MDIO_PORT0,
 401                                   SSC_STATUS_OFFSET, &tmp);
 402         if (ret < 0)
 403                 return ret;
 404
 405         ssc = FIELD_GET(SSC_STATUS_SSC_MASK, tmp);
 406         pll = FIELD_GET(SSC_STATUS_PLL_LOCK_MASK, tmp);
 407
 408         return ssc && pll ? 0 : -EIO;
 409 }
 410
 411 /* Limits operation to a specific generation (1, 2, or 3) */
 412 static void brcm_pcie_set_gen(struct brcm_pcie *pcie, int gen)
 413 {
 414         u16 lnkctl2 = readw(pcie->base + BRCM_PCIE_CAP_REGS + PCI_EXP_LNKCTL2);
 415         u32 lnkcap = readl(pcie->base + BRCM_PCIE_CAP_REGS + PCI_EXP_LNKCAP);
 416
 417         lnkcap = (lnkcap & ~PCI_EXP_LNKCAP_SLS) | gen;
 418         writel(lnkcap, pcie->base + BRCM_PCIE_CAP_REGS + PCI_EXP_LNKCAP);
 419
 420         lnkctl2 = (lnkctl2 & ~0xf) | gen;
 421         writew(lnkctl2, pcie->base + BRCM_PCIE_CAP_REGS + PCI_EXP_LNKCTL2);
 422 }
 423
 424 static void brcm_pcie_set_outbound_win(struct brcm_pcie *pcie,
 425                                        unsigned int win, u64 cpu_addr,
 426                                        u64 pcie_addr, u64 size)
 427 {
 428         u32 cpu_addr_mb_high, limit_addr_mb_high;
 429         phys_addr_t cpu_addr_mb, limit_addr_mb;
 430         int high_addr_shift;
 431         u32 tmp;
 432
 433         /* Set the base of the pcie_addr window */
 434         writel(lower_32_bits(pcie_addr), pcie->base + PCIE_MEM_WIN0_LO(win));
 435         writel(upper_32_bits(pcie_addr), pcie->base + PCIE_MEM_WIN0_HI(win));
 436
 437         /* Write the addr base & limit lower bits (in MBs) */
 438         cpu_addr_mb = cpu_addr / SZ_1M;
 439         limit_addr_mb = (cpu_addr + size - 1) / SZ_1M;
 440
 441         tmp = readl(pcie->base + PCIE_MEM_WIN0_BASE_LIMIT(win));
 442         u32p_replace_bits(&tmp, cpu_addr_mb,
 443                           PCIE_MISC_CPU_2_PCIE_MEM_WIN0_BASE_LIMIT_BASE_MASK);
 444         u32p_replace_bits(&tmp, limit_addr_mb,
 445                           PCIE_MISC_CPU_2_PCIE_MEM_WIN0_BASE_LIMIT_LIMIT_MASK);
 446         writel(tmp, pcie->base + PCIE_MEM_WIN0_BASE_LIMIT(win));
 447
 448         /* Write the cpu & limit addr upper bits */
 449         high_addr_shift =
 450                 HWEIGHT32(PCIE_MISC_CPU_2_PCIE_MEM_WIN0_BASE_LIMIT_BASE_MASK);
 451
 452         cpu_addr_mb_high = cpu_addr_mb >> high_addr_shift;
 453         tmp = readl(pcie->base + PCIE_MEM_WIN0_BASE_HI(win));
 454         u32p_replace_bits(&tmp, cpu_addr_mb_high,
 455                           PCIE_MISC_CPU_2_PCIE_MEM_WIN0_BASE_HI_BASE_MASK);
 456         writel(tmp, pcie->base + PCIE_MEM_WIN0_BASE_HI(win));
 457
 458         limit_addr_mb_high = limit_addr_mb >> high_addr_shift;
 459         tmp = readl(pcie->base + PCIE_MEM_WIN0_LIMIT_HI(win));
 460         u32p_replace_bits(&tmp, limit_addr_mb_high,
 461                           PCIE_MISC_CPU_2_PCIE_MEM_WIN0_LIMIT_HI_LIMIT_MASK);
 462         writel(tmp, pcie->base + PCIE_MEM_WIN0_LIMIT_HI(win));
 463 }
 464
 465 static struct irq_chip brcm_msi_irq_chip = {
 466         .name            = "BRCM STB PCIe MSI",
 467         .irq_ack         = irq_chip_ack_parent,
 468         .irq_mask        = pci_msi_mask_irq,
 469         .irq_unmask      = pci_msi_unmask_irq,
 470 };
 471
 472 static struct msi_domain_info brcm_msi_domain_info = {
 473         /* Multi MSI is supported by the controller, but not by this driver */
 474         .flags  = (MSI_FLAG_USE_DEF_DOM_OPS | MSI_FLAG_USE_DEF_CHIP_OPS |
 475                    MSI_FLAG_PCI_MSIX),
 476         .chip   = &brcm_msi_irq_chip,
 477 };
 478
 479 static void brcm_pcie_msi_isr(struct irq_desc *desc)
 480 {
 481         struct irq_chip *chip = irq_desc_get_chip(desc);
 482         unsigned long status;
 483         struct brcm_msi *msi;
 484         struct device *dev;
 485         u32 bit;
 486
 487         chained_irq_enter(chip, desc);
 488         msi = irq_desc_get_handler_data(desc);
 489         dev = msi->dev;
 490
 491         status = readl(msi->intr_base + MSI_INT_STATUS);
 492         status >>= msi->legacy_shift;
 493
 494         for_each_set_bit(bit, &status, msi->nr) {
 495                 int ret;
 496                 ret = generic_handle_domain_irq(msi->inner_domain, bit);
 497                 if (ret)
 498                         dev_dbg(dev, "unexpected MSI\n");
 499         }
 500
 501         chained_irq_exit(chip, desc);
 502 }
 503
 504 static void brcm_msi_compose_msi_msg(struct irq_data *data, struct msi_msg *msg)
 505 {
 506         struct brcm_msi *msi = irq_data_get_irq_chip_data(data);
 507
 508         msg->address_lo = lower_32_bits(msi->target_addr);
 509         msg->address_hi = upper_32_bits(msi->target_addr);
 510         msg->data = (0xffff & PCIE_MISC_MSI_DATA_CONFIG_VAL_32) | data->hwirq;
 511 }
 512
 513 static int brcm_msi_set_affinity(struct irq_data *irq_data,
 514                                  const struct cpumask *mask, bool force)
 515 {
 516         return -EINVAL;
 517 }
 518
 519 static void brcm_msi_ack_irq(struct irq_data *data)
 520 {
 521         struct brcm_msi *msi = irq_data_get_irq_chip_data(data);
 522         const int shift_amt = data->hwirq + msi->legacy_shift;
 523
 524         writel(1 << shift_amt, msi->intr_base + MSI_INT_CLR);
 525 }
 526
 527
 528 static struct irq_chip brcm_msi_bottom_irq_chip = {
 529         .name                   = "BRCM STB MSI",
 530         .irq_compose_msi_msg    = brcm_msi_compose_msi_msg,
 531         .irq_set_affinity       = brcm_msi_set_affinity,
 532         .irq_ack                = brcm_msi_ack_irq,
 533 };
 534
 535 static int brcm_msi_alloc(struct brcm_msi *msi)
 536 {
 537         int hwirq;
 538
 539         mutex_lock(&msi->lock);
 540         hwirq = bitmap_find_free_region(&msi->used, msi->nr, 0);
 541         mutex_unlock(&msi->lock);
 542
 543         return hwirq;
 544 }
 545
 546 static void brcm_msi_free(struct brcm_msi *msi, unsigned long hwirq)
 547 {
 548         mutex_lock(&msi->lock);
 549         bitmap_release_region(&msi->used, hwirq, 0);
 550         mutex_unlock(&msi->lock);
 551 }
 552
 553 static int brcm_irq_domain_alloc(struct irq_domain *domain, unsigned int virq,
 554                                  unsigned int nr_irqs, void *args)
 555 {
 556         struct brcm_msi *msi = domain->host_data;
 557         int hwirq;
 558
 559         hwirq = brcm_msi_alloc(msi);
 560
 561         if (hwirq < 0)
 562                 return hwirq;
 563
 564         irq_domain_set_info(domain, virq, (irq_hw_number_t)hwirq,
 565                             &brcm_msi_bottom_irq_chip, domain->host_data,
 566                             handle_edge_irq, NULL, NULL);
 567         return 0;
 568 }
 569
 570 static void brcm_irq_domain_free(struct irq_domain *domain,
 571                                  unsigned int virq, unsigned int nr_irqs)
 572 {
 573         struct irq_data *d = irq_domain_get_irq_data(domain, virq);
 574         struct brcm_msi *msi = irq_data_get_irq_chip_data(d);
 575
 576         brcm_msi_free(msi, d->hwirq);
 577 }
 578
 579 static const struct irq_domain_ops msi_domain_ops = {
 580         .alloc  = brcm_irq_domain_alloc,
 581         .free   = brcm_irq_domain_free,
 582 };
 583
 584 static int brcm_allocate_domains(struct brcm_msi *msi)
 585 {
 586         struct fwnode_handle *fwnode = of_node_to_fwnode(msi->np);
 587         struct device *dev = msi->dev;
 588
 589         msi->inner_domain = irq_domain_add_linear(NULL, msi->nr, &msi_domain_ops, msi);
 590         if (!msi->inner_domain) {
 591                 dev_err(dev, "failed to create IRQ domain\n");
 592                 return -ENOMEM;
 593         }
 594
 595         msi->msi_domain = pci_msi_create_irq_domain(fwnode,
 596                                                     &brcm_msi_domain_info,
 597                                                     msi->inner_domain);
 598         if (!msi->msi_domain) {
 599                 dev_err(dev, "failed to create MSI domain\n");
 600                 irq_domain_remove(msi->inner_domain);
 601                 return -ENOMEM;
 602         }
 603
 604         return 0;
 605 }
 606
 607 static void brcm_free_domains(struct brcm_msi *msi)
 608 {
 609         irq_domain_remove(msi->msi_domain);
 610         irq_domain_remove(msi->inner_domain);
 611 }
 612
 613 static void brcm_msi_remove(struct brcm_pcie *pcie)
 614 {
 615         struct brcm_msi *msi = pcie->msi;
 616
 617         if (!msi)
 618                 return;
 619         irq_set_chained_handler_and_data(msi->irq, NULL, NULL);
 620         brcm_free_domains(msi);
 621 }
 622
 623 static void brcm_msi_set_regs(struct brcm_msi *msi)
 624 {
 625         u32 val = __GENMASK(31, msi->legacy_shift);
 626
 627         writel(val, msi->intr_base + MSI_INT_MASK_CLR);
 628         writel(val, msi->intr_base + MSI_INT_CLR);
 629
 630         /*
 631          * The 0 bit of PCIE_MISC_MSI_BAR_CONFIG_LO is repurposed to MSI
 632          * enable, which we set to 1.
 633          */
 634         writel(lower_32_bits(msi->target_addr) | 0x1,
 635                msi->base + PCIE_MISC_MSI_BAR_CONFIG_LO);
 636         writel(upper_32_bits(msi->target_addr),
 637                msi->base + PCIE_MISC_MSI_BAR_CONFIG_HI);
 638
 639         val = msi->legacy ? PCIE_MISC_MSI_DATA_CONFIG_VAL_8 : PCIE_MISC_MSI_DATA_CONFIG_VAL_32;
 640         writel(val, msi->base + PCIE_MISC_MSI_DATA_CONFIG);
 641 }
 642
 643 static int brcm_pcie_enable_msi(struct brcm_pcie *pcie)
 644 {
 645         struct brcm_msi *msi;
 646         int irq, ret;
 647         struct device *dev = pcie->dev;
 648
 649         irq = irq_of_parse_and_map(dev->of_node, 1);
 650         if (irq <= 0) {
 651                 dev_err(dev, "cannot map MSI interrupt\n");
 652                 return -ENODEV;
 653         }
 654
 655         msi = devm_kzalloc(dev, sizeof(struct brcm_msi), GFP_KERNEL);
 656         if (!msi)
 657                 return -ENOMEM;
 658
 659         mutex_init(&msi->lock);
 660         msi->dev = dev;
 661         msi->base = pcie->base;
 662         msi->np = pcie->np;
 663         msi->target_addr = pcie->msi_target_addr;
 664         msi->irq = irq;
 665         msi->legacy = pcie->hw_rev < BRCM_PCIE_HW_REV_33;
 666
 667         if (msi->legacy) {
 668                 msi->intr_base = msi->base + PCIE_INTR2_CPU_BASE;
 669                 msi->nr = BRCM_INT_PCI_MSI_LEGACY_NR;
 670                 msi->legacy_shift = 24;
 671         } else {
 672                 msi->intr_base = msi->base + PCIE_MSI_INTR2_BASE;
 673                 msi->nr = BRCM_INT_PCI_MSI_NR;
 674                 msi->legacy_shift = 0;
 675         }
 676
 677         ret = brcm_allocate_domains(msi);
 678         if (ret)
 679                 return ret;
 680
 681         irq_set_chained_handler_and_data(msi->irq, brcm_pcie_msi_isr, msi);
 682
 683         brcm_msi_set_regs(msi);
 684         pcie->msi = msi;
 685
 686         return 0;
 687 }
 688
 689 /* The controller is capable of serving in both RC and EP roles */
 690 static bool brcm_pcie_rc_mode(struct brcm_pcie *pcie)
 691 {
 692         void __iomem *base = pcie->base;
 693         u32 val = readl(base + PCIE_MISC_PCIE_STATUS);
 694
 695         return !!FIELD_GET(PCIE_MISC_PCIE_STATUS_PCIE_PORT_MASK, val);
 696 }
 697
 698 static bool brcm_pcie_link_up(struct brcm_pcie *pcie)
 699 {
 700         u32 val = readl(pcie->base + PCIE_MISC_PCIE_STATUS);
 701         u32 dla = FIELD_GET(PCIE_MISC_PCIE_STATUS_PCIE_DL_ACTIVE_MASK, val);
 702         u32 plu = FIELD_GET(PCIE_MISC_PCIE_STATUS_PCIE_PHYLINKUP_MASK, val);
 703
 704         return dla && plu;
 705 }
 706
 707 static void __iomem *brcm_pcie_map_conf(struct pci_bus *bus, unsigned int devfn,
 708                                         int where)
 709 {
 710         struct brcm_pcie *pcie = bus->sysdata;
 711         void __iomem *base = pcie->base;
 712         int idx;
 713
 714         /* Accesses to the RC go right to the RC registers if slot==0 */
 715         if (pci_is_root_bus(bus))
 716                 return PCI_SLOT(devfn) ? NULL : base + where;
 717
 718         /* For devices, write to the config space index register */
 719         idx = PCIE_ECAM_OFFSET(bus->number, devfn, 0);
 720         writel(idx, pcie->base + PCIE_EXT_CFG_INDEX);
 721         return base + PCIE_EXT_CFG_DATA + where;
 722 }
 723
 724 static struct pci_ops brcm_pcie_ops = {
 725         .map_bus = brcm_pcie_map_conf,
 726         .read = pci_generic_config_read,
 727         .write = pci_generic_config_write,
 728 };
 729
 730 static inline void brcm_pcie_bridge_sw_init_set_generic(struct brcm_pcie *pcie, u32 val)
 731 {
 732         u32 tmp, mask =  RGR1_SW_INIT_1_INIT_GENERIC_MASK;
 733         u32 shift = RGR1_SW_INIT_1_INIT_GENERIC_SHIFT;
 734
 735         tmp = readl(pcie->base + PCIE_RGR1_SW_INIT_1(pcie));
 736         tmp = (tmp & ~mask) | ((val << shift) & mask);
 737         writel(tmp, pcie->base + PCIE_RGR1_SW_INIT_1(pcie));
 738 }
 739
 740 static inline void brcm_pcie_bridge_sw_init_set_7278(struct brcm_pcie *pcie, u32 val)
 741 {
 742         u32 tmp, mask =  RGR1_SW_INIT_1_INIT_7278_MASK;
 743         u32 shift = RGR1_SW_INIT_1_INIT_7278_SHIFT;
 744
 745         tmp = readl(pcie->base + PCIE_RGR1_SW_INIT_1(pcie));
 746         tmp = (tmp & ~mask) | ((val << shift) & mask);
 747         writel(tmp, pcie->base + PCIE_RGR1_SW_INIT_1(pcie));
 748 }
 749
 750 static inline void brcm_pcie_perst_set_4908(struct brcm_pcie *pcie, u32 val)
 751 {
 752         if (WARN_ONCE(!pcie->perst_reset, "missing PERST# reset controller\n"))
 753                 return;
 754
 755         if (val)
 756                 reset_control_assert(pcie->perst_reset);
 757         else
 758                 reset_control_deassert(pcie->perst_reset);
 759 }
 760
 761 static inline void brcm_pcie_perst_set_7278(struct brcm_pcie *pcie, u32 val)
 762 {
 763         u32 tmp;
 764
 765         /* Perst bit has moved and assert value is 0 */
 766         tmp = readl(pcie->base + PCIE_MISC_PCIE_CTRL);
 767         u32p_replace_bits(&tmp, !val, PCIE_MISC_PCIE_CTRL_PCIE_PERSTB_MASK);
 768         writel(tmp, pcie->base +  PCIE_MISC_PCIE_CTRL);
 769 }
 770
 771 static inline void brcm_pcie_perst_set_generic(struct brcm_pcie *pcie, u32 val)
 772 {
 773         u32 tmp;
 774
 775         tmp = readl(pcie->base + PCIE_RGR1_SW_INIT_1(pcie));
 776         u32p_replace_bits(&tmp, val, PCIE_RGR1_SW_INIT_1_PERST_MASK);
 777         writel(tmp, pcie->base + PCIE_RGR1_SW_INIT_1(pcie));
 778 }
 779
 780 static inline int brcm_pcie_get_rc_bar2_size_and_offset(struct brcm_pcie *pcie,
 781                                                         u64 *rc_bar2_size,
 782                                                         u64 *rc_bar2_offset)
 783 {
 784         struct pci_host_bridge *bridge = pci_host_bridge_from_priv(pcie);
 785         struct resource_entry *entry;
 786         struct device *dev = pcie->dev;
 787         u64 lowest_pcie_addr = ~(u64)0;
 788         int ret, i = 0;
 789         u64 size = 0;
 790
 791         resource_list_for_each_entry(entry, &bridge->dma_ranges) {
 792                 u64 pcie_beg = entry->res->start - entry->offset;
 793
 794                 size += entry->res->end - entry->res->start + 1;
 795                 if (pcie_beg < lowest_pcie_addr)
 796                         lowest_pcie_addr = pcie_beg;
 797         }
 798
 799         if (lowest_pcie_addr == ~(u64)0) {
 800                 dev_err(dev, "DT node has no dma-ranges\n");
 801                 return -EINVAL;
 802         }
 803
 804         ret = of_property_read_variable_u64_array(pcie->np, "brcm,scb-sizes", pcie->memc_size, 1,
 805                                                   PCIE_BRCM_MAX_MEMC);
 806
 807         if (ret <= 0) {
 808                 /* Make an educated guess */
 809                 pcie->num_memc = 1;
 810                 pcie->memc_size[0] = 1ULL << fls64(size - 1);
 811         } else {
 812                 pcie->num_memc = ret;
 813         }
 814
 815         /* Each memc is viewed through a "port" that is a power of 2 */
 816         for (i = 0, size = 0; i < pcie->num_memc; i++)
 817                 size += pcie->memc_size[i];
 818
 819         /* System memory starts at this address in PCIe-space */
 820         *rc_bar2_offset = lowest_pcie_addr;
 821         /* The sum of all memc views must also be a power of 2 */
 822         *rc_bar2_size = 1ULL << fls64(size - 1);
 823
 824         /*
 825          * We validate the inbound memory view even though we should trust
 826          * whatever the device-tree provides. This is because of an HW issue on
 827          * early Raspberry Pi 4's revisions (bcm2711). It turns out its
 828          * firmware has to dynamically edit dma-ranges due to a bug on the
 829          * PCIe controller integration, which prohibits any access above the
 830          * lower 3GB of memory. Given this, we decided to keep the dma-ranges
 831          * in check, avoiding hard to debug device-tree related issues in the
 832          * future:
 833          *
 834          * The PCIe host controller by design must set the inbound viewport to
 835          * be a contiguous arrangement of all of the system's memory.  In
 836          * addition, its size mut be a power of two.  To further complicate
 837          * matters, the viewport must start on a pcie-address that is aligned
 838          * on a multiple of its size.  If a portion of the viewport does not
 839          * represent system memory -- e.g. 3GB of memory requires a 4GB
 840          * viewport -- we can map the outbound memory in or after 3GB and even
 841          * though the viewport will overlap the outbound memory the controller
 842          * will know to send outbound memory downstream and everything else
 843          * upstream.
 844          *
 845          * For example:
 846          *
 847          * - The best-case scenario, memory up to 3GB, is to place the inbound
 848          *   region in the first 4GB of pcie-space, as some legacy devices can
 849          *   only address 32bits. We would also like to put the MSI under 4GB
 850          *   as well, since some devices require a 32bit MSI target address.
 851          *
 852          * - If the system memory is 4GB or larger we cannot start the inbound
 853          *   region at location 0 (since we have to allow some space for
 854          *   outbound memory @ 3GB). So instead it will  start at the 1x
 855          *   multiple of its size
 856          */
 857         if (!*rc_bar2_size || (*rc_bar2_offset & (*rc_bar2_size - 1)) ||
 858             (*rc_bar2_offset < SZ_4G && *rc_bar2_offset > SZ_2G)) {
 859                 dev_err(dev, "Invalid rc_bar2_offset/size: size 0x%llx, off 0x%llx\n",
 860                         *rc_bar2_size, *rc_bar2_offset);
 861                 return -EINVAL;
 862         }
 863
 864         return 0;
 865 }
 866
 867 static int brcm_pcie_setup(struct brcm_pcie *pcie)
 868 {
 869         struct pci_host_bridge *bridge = pci_host_bridge_from_priv(pcie);
 870         u64 rc_bar2_offset, rc_bar2_size;
 871         void __iomem *base = pcie->base;
 872         struct device *dev = pcie->dev;
 873         struct resource_entry *entry;
 874         bool ssc_good = false;
 875         struct resource *res;
 876         int num_out_wins = 0;
 877         u16 nlw, cls, lnksta;
 878         int i, ret, memc;
 879         u32 tmp, burst, aspm_support;
 880
 881         /* Reset the bridge */
 882         pcie->bridge_sw_init_set(pcie, 1);
 883         pcie->perst_set(pcie, 1);
 884
 885         usleep_range(100, 200);
 886
 887         /* Take the bridge out of reset */
 888         pcie->bridge_sw_init_set(pcie, 0);
 889
 890         tmp = readl(base + PCIE_MISC_HARD_PCIE_HARD_DEBUG);
 891         tmp &= ~PCIE_MISC_HARD_PCIE_HARD_DEBUG_SERDES_IDDQ_MASK;
 892         writel(tmp, base + PCIE_MISC_HARD_PCIE_HARD_DEBUG);
 893         /* Wait for SerDes to be stable */
 894         usleep_range(100, 200);
 895
 896         /*
 897          * SCB_MAX_BURST_SIZE is a two bit field.  For GENERIC chips it
 898          * is encoded as 0=128, 1=256, 2=512, 3=Rsvd, for BCM7278 it
 899          * is encoded as 0=Rsvd, 1=128, 2=256, 3=512.
 900          */
 901         if (pcie->type == BCM2711)
 902                 burst = 0x0; /* 128B */
 903         else if (pcie->type == BCM7278)
 904                 burst = 0x3; /* 512 bytes */
 905         else
 906                 burst = 0x2; /* 512 bytes */
 907
 908         /* Set SCB_MAX_BURST_SIZE, CFG_READ_UR_MODE, SCB_ACCESS_EN */
 909         tmp = readl(base + PCIE_MISC_MISC_CTRL);
 910         u32p_replace_bits(&tmp, 1, PCIE_MISC_MISC_CTRL_SCB_ACCESS_EN_MASK);
 911         u32p_replace_bits(&tmp, 1, PCIE_MISC_MISC_CTRL_CFG_READ_UR_MODE_MASK);
 912         u32p_replace_bits(&tmp, burst, PCIE_MISC_MISC_CTRL_MAX_BURST_SIZE_MASK);
 913         writel(tmp, base + PCIE_MISC_MISC_CTRL);
 914
 915         ret = brcm_pcie_get_rc_bar2_size_and_offset(pcie, &rc_bar2_size,
 916                                                     &rc_bar2_offset);
 917         if (ret)
 918                 return ret;
 919
 920         tmp = lower_32_bits(rc_bar2_offset);
 921         u32p_replace_bits(&tmp, brcm_pcie_encode_ibar_size(rc_bar2_size),
 922                           PCIE_MISC_RC_BAR2_CONFIG_LO_SIZE_MASK);
 923         writel(tmp, base + PCIE_MISC_RC_BAR2_CONFIG_LO);
 924         writel(upper_32_bits(rc_bar2_offset),
 925                base + PCIE_MISC_RC_BAR2_CONFIG_HI);
 926
 927         tmp = readl(base + PCIE_MISC_MISC_CTRL);
 928         for (memc = 0; memc < pcie->num_memc; memc++) {
 929                 u32 scb_size_val = ilog2(pcie->memc_size[memc]) - 15;
 930
 931                 if (memc == 0)
 932                         u32p_replace_bits(&tmp, scb_size_val, SCB_SIZE_MASK(0));
 933                 else if (memc == 1)
 934                         u32p_replace_bits(&tmp, scb_size_val, SCB_SIZE_MASK(1));
 935                 else if (memc == 2)
 936                         u32p_replace_bits(&tmp, scb_size_val, SCB_SIZE_MASK(2));
 937         }
 938         writel(tmp, base + PCIE_MISC_MISC_CTRL);
 939
 940         /*
 941          * We ideally want the MSI target address to be located in the 32bit
 942          * addressable memory area. Some devices might depend on it. This is
 943          * possible either when the inbound window is located above the lower
 944          * 4GB or when the inbound area is smaller than 4GB (taking into
 945          * account the rounding-up we're forced to perform).
 946          */
 947         if (rc_bar2_offset >= SZ_4G || (rc_bar2_size + rc_bar2_offset) < SZ_4G)
 948                 pcie->msi_target_addr = BRCM_MSI_TARGET_ADDR_LT_4GB;
 949         else
 950                 pcie->msi_target_addr = BRCM_MSI_TARGET_ADDR_GT_4GB;
 951
 952         /* disable the PCIe->GISB memory window (RC_BAR1) */
 953         tmp = readl(base + PCIE_MISC_RC_BAR1_CONFIG_LO);
 954         tmp &= ~PCIE_MISC_RC_BAR1_CONFIG_LO_SIZE_MASK;
 955         writel(tmp, base + PCIE_MISC_RC_BAR1_CONFIG_LO);
 956
 957         /* disable the PCIe->SCB memory window (RC_BAR3) */
 958         tmp = readl(base + PCIE_MISC_RC_BAR3_CONFIG_LO);
 959         tmp &= ~PCIE_MISC_RC_BAR3_CONFIG_LO_SIZE_MASK;
 960         writel(tmp, base + PCIE_MISC_RC_BAR3_CONFIG_LO);
 961
 962         if (pcie->gen)
 963                 brcm_pcie_set_gen(pcie, pcie->gen);
 964
 965         /* Unassert the fundamental reset */
 966         pcie->perst_set(pcie, 0);
 967
 968         /*
 969          * Give the RC/EP time to wake up, before trying to configure RC.
 970          * Intermittently check status for link-up, up to a total of 100ms.
 971          */
 972         for (i = 0; i < 100 && !brcm_pcie_link_up(pcie); i += 5)
 973                 msleep(5);
 974
 975         if (!brcm_pcie_link_up(pcie)) {
 976                 dev_err(dev, "link down\n");
 977                 return -ENODEV;
 978         }
 979
 980         if (!brcm_pcie_rc_mode(pcie)) {
 981                 dev_err(dev, "PCIe misconfigured; is in EP mode\n");
 982                 return -EINVAL;
 983         }
 984
 985         resource_list_for_each_entry(entry, &bridge->windows) {
 986                 res = entry->res;
 987
 988                 if (resource_type(res) != IORESOURCE_MEM)
 989                         continue;
 990
 991                 if (num_out_wins >= BRCM_NUM_PCIE_OUT_WINS) {
 992                         dev_err(pcie->dev, "too many outbound wins\n");
 993                         return -EINVAL;
 994                 }
 995
 996                 brcm_pcie_set_outbound_win(pcie, num_out_wins, res->start,
 997                                            res->start - entry->offset,
 998                                            resource_size(res));
 999                 num_out_wins++;
1000         }
1001
1002         /* Don't advertise L0s capability if 'aspm-no-l0s' */
1003         aspm_support = PCIE_LINK_STATE_L1;
1004         if (!of_property_read_bool(pcie->np, "aspm-no-l0s"))
1005                 aspm_support |= PCIE_LINK_STATE_L0S;
1006         tmp = readl(base + PCIE_RC_CFG_PRIV1_LINK_CAPABILITY);
1007         u32p_replace_bits(&tmp, aspm_support,
1008                 PCIE_RC_CFG_PRIV1_LINK_CAPABILITY_ASPM_SUPPORT_MASK);
1009         writel(tmp, base + PCIE_RC_CFG_PRIV1_LINK_CAPABILITY);
1010
1011         /*
1012          * For config space accesses on the RC, show the right class for
1013          * a PCIe-PCIe bridge (the default setting is to be EP mode).
1014          */
1015         tmp = readl(base + PCIE_RC_CFG_PRIV1_ID_VAL3);
1016         u32p_replace_bits(&tmp, 0x060400,
1017                           PCIE_RC_CFG_PRIV1_ID_VAL3_CLASS_CODE_MASK);
1018         writel(tmp, base + PCIE_RC_CFG_PRIV1_ID_VAL3);
1019
1020         if (pcie->ssc) {
1021                 ret = brcm_pcie_set_ssc(pcie);
1022                 if (ret == 0)
1023                         ssc_good = true;
1024                 else
1025                         dev_err(dev, "failed attempt to enter ssc mode\n");
1026         }
1027
1028         lnksta = readw(base + BRCM_PCIE_CAP_REGS + PCI_EXP_LNKSTA);
1029         cls = FIELD_GET(PCI_EXP_LNKSTA_CLS, lnksta);
1030         nlw = FIELD_GET(PCI_EXP_LNKSTA_NLW, lnksta);
1031         dev_info(dev, "link up, %s x%u %s\n",
1032                  pci_speed_string(pcie_link_speed[cls]), nlw,
1033                  ssc_good ? "(SSC)" : "(!SSC)");
1034
1035         /* PCIe->SCB endian mode for BAR */
1036         tmp = readl(base + PCIE_RC_CFG_VENDOR_VENDOR_SPECIFIC_REG1);
1037         u32p_replace_bits(&tmp, PCIE_RC_CFG_VENDOR_SPCIFIC_REG1_LITTLE_ENDIAN,
1038                 PCIE_RC_CFG_VENDOR_VENDOR_SPECIFIC_REG1_ENDIAN_MODE_BAR2_MASK);
1039         writel(tmp, base + PCIE_RC_CFG_VENDOR_VENDOR_SPECIFIC_REG1);
1040
1041         tmp = readl(base + PCIE_MISC_HARD_PCIE_HARD_DEBUG);
1042         if (pcie->l1ss) {
1043                 /*
1044                  * Enable CLKREQ# signalling include L1 Substate control of
1045                  * the CLKREQ# signal and the external reference clock buffer.
1046                  * meet requirement for Endpoints that require CLKREQ#
1047                  * assertion to clock active within 400ns.
1048                  */
1049                 tmp &= ~PCIE_MISC_HARD_PCIE_HARD_DEBUG_CLKREQ_DEBUG_ENABLE_MASK;
1050                 tmp |= PCIE_MISC_HARD_PCIE_HARD_DEBUG_CLKREQ_L1SS_ENABLE_MASK;
1051         } else {
1052                 /*
1053                  * Refclk from RC should be gated with CLKREQ# input when
1054                  * ASPM L0s,L1 is enabled => setting the CLKREQ_DEBUG_ENABLE
1055                  * field to 1.
1056                  */
1057                 tmp &= ~PCIE_MISC_HARD_PCIE_HARD_DEBUG_CLKREQ_L1SS_ENABLE_MASK;
1058                 tmp |= PCIE_MISC_HARD_PCIE_HARD_DEBUG_CLKREQ_DEBUG_ENABLE_MASK;
1059         }
1060         writel(tmp, base + PCIE_MISC_HARD_PCIE_HARD_DEBUG);
1061
1062         return 0;
1063 }
1064
1065 /* L23 is a low-power PCIe link state */
1066 static void brcm_pcie_enter_l23(struct brcm_pcie *pcie)
1067 {
1068         void __iomem *base = pcie->base;
1069         int l23, i;
1070         u32 tmp;
1071
1072         /* Assert request for L23 */
1073         tmp = readl(base + PCIE_MISC_PCIE_CTRL);
1074         u32p_replace_bits(&tmp, 1, PCIE_MISC_PCIE_CTRL_PCIE_L23_REQUEST_MASK);
1075         writel(tmp, base + PCIE_MISC_PCIE_CTRL);
1076
1077         /* Wait up to 36 msec for L23 */
1078         tmp = readl(base + PCIE_MISC_PCIE_STATUS);
1079         l23 = FIELD_GET(PCIE_MISC_PCIE_STATUS_PCIE_LINK_IN_L23_MASK, tmp);
1080         for (i = 0; i < 15 && !l23; i++) {
1081                 usleep_range(2000, 2400);
1082                 tmp = readl(base + PCIE_MISC_PCIE_STATUS);
1083                 l23 = FIELD_GET(PCIE_MISC_PCIE_STATUS_PCIE_LINK_IN_L23_MASK,
1084                                 tmp);
1085         }
1086
1087         if (!l23)
1088                 dev_err(pcie->dev, "failed to enter low-power link state\n");
1089 }
1090
1091 static int brcm_phy_cntl(struct brcm_pcie *pcie, const int start)
1092 {
1093         static const u32 shifts[PCIE_DVT_PMU_PCIE_PHY_CTRL_DAST_NFLDS] = {
1094                 PCIE_DVT_PMU_PCIE_PHY_CTRL_DAST_PWRDN_SHIFT,
1095                 PCIE_DVT_PMU_PCIE_PHY_CTRL_DAST_RESET_SHIFT,
1096                 PCIE_DVT_PMU_PCIE_PHY_CTRL_DAST_DIG_RESET_SHIFT,};
1097         static const u32 masks[PCIE_DVT_PMU_PCIE_PHY_CTRL_DAST_NFLDS] = {
1098                 PCIE_DVT_PMU_PCIE_PHY_CTRL_DAST_PWRDN_MASK,
1099                 PCIE_DVT_PMU_PCIE_PHY_CTRL_DAST_RESET_MASK,
1100                 PCIE_DVT_PMU_PCIE_PHY_CTRL_DAST_DIG_RESET_MASK,};
1101         const int beg = start ? 0 : PCIE_DVT_PMU_PCIE_PHY_CTRL_DAST_NFLDS - 1;
1102         const int end = start ? PCIE_DVT_PMU_PCIE_PHY_CTRL_DAST_NFLDS : -1;
1103         u32 tmp, combined_mask = 0;
1104         u32 val;
1105         void __iomem *base = pcie->base;
1106         int i, ret;
1107
1108         for (i = beg; i != end; start ? i++ : i--) {
1109                 val = start ? BIT_MASK(shifts[i]) : 0;
1110                 tmp = readl(base + PCIE_DVT_PMU_PCIE_PHY_CTRL);
1111                 tmp = (tmp & ~masks[i]) | (val & masks[i]);
1112                 writel(tmp, base + PCIE_DVT_PMU_PCIE_PHY_CTRL);
1113                 usleep_range(50, 200);
1114                 combined_mask |= masks[i];
1115         }
1116
1117         tmp = readl(base + PCIE_DVT_PMU_PCIE_PHY_CTRL);
1118         val = start ? combined_mask : 0;
1119
1120         ret = (tmp & combined_mask) == val ? 0 : -EIO;
1121         if (ret)
1122                 dev_err(pcie->dev, "failed to %s phy\n", (start ? "start" : "stop"));
1123
1124         return ret;
1125 }
1126
1127 static inline int brcm_phy_start(struct brcm_pcie *pcie)
1128 {
1129         return pcie->rescal ? brcm_phy_cntl(pcie, 1) : 0;
1130 }
1131
1132 static inline int brcm_phy_stop(struct brcm_pcie *pcie)
1133 {
1134         return pcie->rescal ? brcm_phy_cntl(pcie, 0) : 0;
1135 }
1136
1137 static void brcm_pcie_turn_off(struct brcm_pcie *pcie)
1138 {
1139         void __iomem *base = pcie->base;
1140         int tmp;
1141
1142         if (brcm_pcie_link_up(pcie))
1143                 brcm_pcie_enter_l23(pcie);
1144         /* Assert fundamental reset */
1145         pcie->perst_set(pcie, 1);
1146
1147         /* Deassert request for L23 in case it was asserted */
1148         tmp = readl(base + PCIE_MISC_PCIE_CTRL);
1149         u32p_replace_bits(&tmp, 0, PCIE_MISC_PCIE_CTRL_PCIE_L23_REQUEST_MASK);
1150         writel(tmp, base + PCIE_MISC_PCIE_CTRL);
1151
1152         /* Turn off SerDes */
1153         tmp = readl(base + PCIE_MISC_HARD_PCIE_HARD_DEBUG);
1154         u32p_replace_bits(&tmp, 1, PCIE_MISC_HARD_PCIE_HARD_DEBUG_SERDES_IDDQ_MASK);
1155         writel(tmp, base + PCIE_MISC_HARD_PCIE_HARD_DEBUG);
1156
1157         /* Shutdown PCIe bridge */
1158         pcie->bridge_sw_init_set(pcie, 1);
1159 }
1160
1161 static int brcm_pcie_suspend(struct device *dev)
1162 {
1163         struct brcm_pcie *pcie = dev_get_drvdata(dev);
1164         int ret;
1165
1166         brcm_pcie_turn_off(pcie);
1167         ret = brcm_phy_stop(pcie);
1168         reset_control_rearm(pcie->rescal);
1169         clk_disable_unprepare(pcie->clk);
1170
1171         return ret;
1172 }
1173
1174 static int brcm_pcie_resume(struct device *dev)
1175 {
1176         struct brcm_pcie *pcie = dev_get_drvdata(dev);
1177         void __iomem *base;
1178         u32 tmp;
1179         int ret;
1180
1181         base = pcie->base;
1182         clk_prepare_enable(pcie->clk);
1183
1184         ret = reset_control_reset(pcie->rescal);
1185         if (ret)
1186                 goto err_disable_clk;
1187
1188         ret = brcm_phy_start(pcie);
1189         if (ret)
1190                 goto err_reset;
1191
1192         /* Take bridge out of reset so we can access the SERDES reg */
1193         pcie->bridge_sw_init_set(pcie, 0);
1194
1195         /* SERDES_IDDQ = 0 */
1196         tmp = readl(base + PCIE_MISC_HARD_PCIE_HARD_DEBUG);
1197         u32p_replace_bits(&tmp, 0, PCIE_MISC_HARD_PCIE_HARD_DEBUG_SERDES_IDDQ_MASK);
1198         writel(tmp, base + PCIE_MISC_HARD_PCIE_HARD_DEBUG);
1199
1200         /* wait for serdes to be stable */
1201         udelay(100);
1202
1203         ret = brcm_pcie_setup(pcie);
1204         if (ret)
1205                 goto err_reset;
1206
1207         if (pcie->msi)
1208                 brcm_msi_set_regs(pcie->msi);
1209
1210         return 0;
1211
1212 err_reset:
1213         reset_control_rearm(pcie->rescal);
1214 err_disable_clk:
1215         clk_disable_unprepare(pcie->clk);
1216         return ret;
1217 }
1218
1219 static void __brcm_pcie_remove(struct brcm_pcie *pcie)
1220 {
1221         brcm_msi_remove(pcie);
1222         brcm_pcie_turn_off(pcie);
1223         brcm_phy_stop(pcie);
1224         reset_control_rearm(pcie->rescal);
1225         clk_disable_unprepare(pcie->clk);
1226 }
1227
1228 static int brcm_pcie_remove(struct platform_device *pdev)
1229 {
1230         struct brcm_pcie *pcie = platform_get_drvdata(pdev);
1231         struct pci_host_bridge *bridge = pci_host_bridge_from_priv(pcie);
1232
1233         pci_stop_root_bus(bridge->bus);
1234         pci_remove_root_bus(bridge->bus);
1235         __brcm_pcie_remove(pcie);
1236
1237         return 0;
1238 }
1239
1240 static const struct of_device_id brcm_pcie_match[] = {
1241         { .compatible = "brcm,bcm2711-pcie", .data = &bcm2711_cfg },
1242         { .compatible = "brcm,bcm4908-pcie", .data = &bcm4908_cfg },
1243         { .compatible = "brcm,bcm7211-pcie", .data = &generic_cfg },
1244         { .compatible = "brcm,bcm7278-pcie", .data = &bcm7278_cfg },
1245         { .compatible = "brcm,bcm7216-pcie", .data = &bcm7278_cfg },
1246         { .compatible = "brcm,bcm7445-pcie", .data = &generic_cfg },
1247         {},
1248 };
1249
1250 static int brcm_pcie_probe(struct platform_device *pdev)
1251 {
1252         struct device_node *np = pdev->dev.of_node, *msi_np;
1253         struct pci_host_bridge *bridge;
1254         const struct pcie_cfg_data *data;
1255         struct brcm_pcie *pcie;
1256         int ret;
1257
1258         bridge = devm_pci_alloc_host_bridge(&pdev->dev, sizeof(*pcie));
1259         if (!bridge)
1260                 return -ENOMEM;
1261
1262         data = of_device_get_match_data(&pdev->dev);
1263         if (!data) {
1264                 pr_err("failed to look up compatible string\n");
1265                 return -EINVAL;
1266         }
1267
1268         pcie = pci_host_bridge_priv(bridge);
1269         pcie->dev = &pdev->dev;
1270         pcie->np = np;
1271         pcie->reg_offsets = data->offsets;
1272         pcie->type = data->type;
1273         pcie->perst_set = data->perst_set;
1274         pcie->bridge_sw_init_set = data->bridge_sw_init_set;
1275
1276         pcie->base = devm_platform_ioremap_resource(pdev, 0);
1277         if (IS_ERR(pcie->base))
1278                 return PTR_ERR(pcie->base);
1279
1280         pcie->clk = devm_clk_get_optional(&pdev->dev, "sw_pcie");
1281         if (IS_ERR(pcie->clk))
1282                 return PTR_ERR(pcie->clk);
1283
1284         ret = of_pci_get_max_link_speed(np);
1285         pcie->gen = (ret < 0) ? 0 : ret;
1286
1287         pcie->ssc = of_property_read_bool(np, "brcm,enable-ssc");
1288         pcie->l1ss = of_property_read_bool(np, "brcm,enable-l1ss");
1289
1290         ret = clk_prepare_enable(pcie->clk);
1291         if (ret) {
1292                 dev_err(&pdev->dev, "could not enable clock\n");
1293                 return ret;
1294         }
1295         pcie->rescal = devm_reset_control_get_optional_shared(&pdev->dev, "rescal");
1296         if (IS_ERR(pcie->rescal)) {
1297                 clk_disable_unprepare(pcie->clk);
1298                 return PTR_ERR(pcie->rescal);
1299         }
1300         pcie->perst_reset = devm_reset_control_get_optional_exclusive(&pdev->dev, "perst");
1301         if (IS_ERR(pcie->perst_reset)) {
1302                 clk_disable_unprepare(pcie->clk);
1303                 return PTR_ERR(pcie->perst_reset);
1304         }
1305
1306         ret = reset_control_reset(pcie->rescal);
1307         if (ret)
1308                 dev_err(&pdev->dev, "failed to deassert 'rescal'\n");
1309
1310         ret = brcm_phy_start(pcie);
1311         if (ret) {
1312                 reset_control_rearm(pcie->rescal);
1313                 clk_disable_unprepare(pcie->clk);
1314                 return ret;
1315         }
1316
1317         ret = brcm_pcie_setup(pcie);
1318         if (ret)
1319                 goto fail;
1320
1321         pcie->hw_rev = readl(pcie->base + PCIE_MISC_REVISION);
1322         if (pcie->type == BCM4908 && pcie->hw_rev >= BRCM_PCIE_HW_REV_3_20) {
1323                 dev_err(pcie->dev, "hardware revision with unsupported PERST# setup\n");
1324                 ret = -ENODEV;
1325                 goto fail;
1326         }
1327
1328         msi_np = of_parse_phandle(pcie->np, "msi-parent", 0);
1329         if (pci_msi_enabled() && msi_np == pcie->np) {
1330                 ret = brcm_pcie_enable_msi(pcie);
1331                 if (ret) {
1332                         dev_err(pcie->dev, "probe of internal MSI failed");
1333                         goto fail;
1334                 }
1335         }
1336
1337         bridge->ops = &brcm_pcie_ops;
1338         bridge->sysdata = pcie;
1339
1340         platform_set_drvdata(pdev, pcie);
1341
1342         return pci_host_probe(bridge);
1343 fail:
1344         __brcm_pcie_remove(pcie);
1345         return ret;
1346 }
1347
1348 MODULE_DEVICE_TABLE(of, brcm_pcie_match);
1349
1350 static const struct dev_pm_ops brcm_pcie_pm_ops = {
1351         .suspend = brcm_pcie_suspend,
1352         .resume = brcm_pcie_resume,
1353 };
1354
1355 static struct platform_driver brcm_pcie_driver = {
1356         .probe = brcm_pcie_probe,
1357         .remove = brcm_pcie_remove,
1358         .driver = {
1359                 .name = "brcm-pcie",
1360                 .of_match_table = brcm_pcie_match,
1361                 .pm = &brcm_pcie_pm_ops,
1362         },
1363 };
1364 module_platform_driver(brcm_pcie_driver);
1365
1366 MODULE_LICENSE("GPL");
1367 MODULE_DESCRIPTION("Broadcom STB PCIe RC driver");
1368 MODULE_AUTHOR("Broadcom");