drivers/pci/controller/pci-aardvark.c

   1 // SPDX-License-Identifier: GPL-2.0
   2 /*
   3  * Driver for the Aardvark PCIe controller, used on Marvell Armada
   4  * 3700.
   5  *
   6  * Copyright (C) 2016 Marvell
   7  *
   8  * Author: Hezi Shahmoon <hezi.shahmoon@marvell.com>
   9  */
  10
  11 #include <linux/delay.h>
  12 #include <linux/interrupt.h>
  13 #include <linux/irq.h>
  14 #include <linux/irqdomain.h>
  15 #include <linux/kernel.h>
  16 #include <linux/pci.h>
  17 #include <linux/init.h>
  18 #include <linux/platform_device.h>
  19 #include <linux/msi.h>
  20 #include <linux/of_address.h>
  21 #include <linux/of_pci.h>
  22
  23 #include "../pci.h"
  24 #include "../pci-bridge-emul.h"
  25
  26 /* PCIe core registers */
  27 #define PCIE_CORE_DEV_ID_REG                                    0x0
  28 #define PCIE_CORE_CMD_STATUS_REG                                0x4
  29 #define     PCIE_CORE_CMD_IO_ACCESS_EN                          BIT(0)
  30 #define     PCIE_CORE_CMD_MEM_ACCESS_EN                         BIT(1)
  31 #define     PCIE_CORE_CMD_MEM_IO_REQ_EN                         BIT(2)
  32 #define PCIE_CORE_DEV_REV_REG                                   0x8
  33 #define PCIE_CORE_PCIEXP_CAP                                    0xc0
  34 #define PCIE_CORE_DEV_CTRL_STATS_REG                            0xc8
  35 #define     PCIE_CORE_DEV_CTRL_STATS_RELAX_ORDER_DISABLE        (0 << 4)
  36 #define     PCIE_CORE_DEV_CTRL_STATS_MAX_PAYLOAD_SZ_SHIFT       5
  37 #define     PCIE_CORE_DEV_CTRL_STATS_SNOOP_DISABLE              (0 << 11)
  38 #define     PCIE_CORE_DEV_CTRL_STATS_MAX_RD_REQ_SIZE_SHIFT      12
  39 #define     PCIE_CORE_DEV_CTRL_STATS_MAX_RD_REQ_SZ              0x2
  40 #define PCIE_CORE_LINK_CTRL_STAT_REG                            0xd0
  41 #define     PCIE_CORE_LINK_L0S_ENTRY                            BIT(0)
  42 #define     PCIE_CORE_LINK_TRAINING                             BIT(5)
  43 #define     PCIE_CORE_LINK_WIDTH_SHIFT                          20
  44 #define PCIE_CORE_ERR_CAPCTL_REG                                0x118
  45 #define     PCIE_CORE_ERR_CAPCTL_ECRC_CHK_TX                    BIT(5)
  46 #define     PCIE_CORE_ERR_CAPCTL_ECRC_CHK_TX_EN                 BIT(6)
  47 #define     PCIE_CORE_ERR_CAPCTL_ECRC_CHCK                      BIT(7)
  48 #define     PCIE_CORE_ERR_CAPCTL_ECRC_CHCK_RCV                  BIT(8)
  49 #define     PCIE_CORE_INT_A_ASSERT_ENABLE                       1
  50 #define     PCIE_CORE_INT_B_ASSERT_ENABLE                       2
  51 #define     PCIE_CORE_INT_C_ASSERT_ENABLE                       3
  52 #define     PCIE_CORE_INT_D_ASSERT_ENABLE                       4
  53 /* PIO registers base address and register offsets */
  54 #define PIO_BASE_ADDR                           0x4000
  55 #define PIO_CTRL                                (PIO_BASE_ADDR + 0x0)
  56 #define   PIO_CTRL_TYPE_MASK                    GENMASK(3, 0)
  57 #define   PIO_CTRL_ADDR_WIN_DISABLE             BIT(24)
  58 #define PIO_STAT                                (PIO_BASE_ADDR + 0x4)
  59 #define   PIO_COMPLETION_STATUS_SHIFT           7
  60 #define   PIO_COMPLETION_STATUS_MASK            GENMASK(9, 7)
  61 #define   PIO_COMPLETION_STATUS_OK              0
  62 #define   PIO_COMPLETION_STATUS_UR              1
  63 #define   PIO_COMPLETION_STATUS_CRS             2
  64 #define   PIO_COMPLETION_STATUS_CA              4
  65 #define   PIO_NON_POSTED_REQ                    BIT(0)
  66 #define PIO_ADDR_LS                             (PIO_BASE_ADDR + 0x8)
  67 #define PIO_ADDR_MS                             (PIO_BASE_ADDR + 0xc)
  68 #define PIO_WR_DATA                             (PIO_BASE_ADDR + 0x10)
  69 #define PIO_WR_DATA_STRB                        (PIO_BASE_ADDR + 0x14)
  70 #define PIO_RD_DATA                             (PIO_BASE_ADDR + 0x18)
  71 #define PIO_START                               (PIO_BASE_ADDR + 0x1c)
  72 #define PIO_ISR                                 (PIO_BASE_ADDR + 0x20)
  73 #define PIO_ISRM                                (PIO_BASE_ADDR + 0x24)
  74
  75 /* Aardvark Control registers */
  76 #define CONTROL_BASE_ADDR                       0x4800
  77 #define PCIE_CORE_CTRL0_REG                     (CONTROL_BASE_ADDR + 0x0)
  78 #define     PCIE_GEN_SEL_MSK                    0x3
  79 #define     PCIE_GEN_SEL_SHIFT                  0x0
  80 #define     SPEED_GEN_1                         0
  81 #define     SPEED_GEN_2                         1
  82 #define     SPEED_GEN_3                         2
  83 #define     IS_RC_MSK                           1
  84 #define     IS_RC_SHIFT                         2
  85 #define     LANE_CNT_MSK                        0x18
  86 #define     LANE_CNT_SHIFT                      0x3
  87 #define     LANE_COUNT_1                        (0 << LANE_CNT_SHIFT)
  88 #define     LANE_COUNT_2                        (1 << LANE_CNT_SHIFT)
  89 #define     LANE_COUNT_4                        (2 << LANE_CNT_SHIFT)
  90 #define     LANE_COUNT_8                        (3 << LANE_CNT_SHIFT)
  91 #define     LINK_TRAINING_EN                    BIT(6)
  92 #define     LEGACY_INTA                         BIT(28)
  93 #define     LEGACY_INTB                         BIT(29)
  94 #define     LEGACY_INTC                         BIT(30)
  95 #define     LEGACY_INTD                         BIT(31)
  96 #define PCIE_CORE_CTRL1_REG                     (CONTROL_BASE_ADDR + 0x4)
  97 #define     HOT_RESET_GEN                       BIT(0)
  98 #define PCIE_CORE_CTRL2_REG                     (CONTROL_BASE_ADDR + 0x8)
  99 #define     PCIE_CORE_CTRL2_RESERVED            0x7
 100 #define     PCIE_CORE_CTRL2_TD_ENABLE           BIT(4)
 101 #define     PCIE_CORE_CTRL2_STRICT_ORDER_ENABLE BIT(5)
 102 #define     PCIE_CORE_CTRL2_OB_WIN_ENABLE       BIT(6)
 103 #define     PCIE_CORE_CTRL2_MSI_ENABLE          BIT(10)
 104 #define PCIE_MSG_LOG_REG                        (CONTROL_BASE_ADDR + 0x30)
 105 #define PCIE_ISR0_REG                           (CONTROL_BASE_ADDR + 0x40)
 106 #define PCIE_MSG_PM_PME_MASK                    BIT(7)
 107 #define PCIE_ISR0_MASK_REG                      (CONTROL_BASE_ADDR + 0x44)
 108 #define     PCIE_ISR0_MSI_INT_PENDING           BIT(24)
 109 #define     PCIE_ISR0_INTX_ASSERT(val)          BIT(16 + (val))
 110 #define     PCIE_ISR0_INTX_DEASSERT(val)        BIT(20 + (val))
 111 #define     PCIE_ISR0_ALL_MASK                  GENMASK(26, 0)
 112 #define PCIE_ISR1_REG                           (CONTROL_BASE_ADDR + 0x48)
 113 #define PCIE_ISR1_MASK_REG                      (CONTROL_BASE_ADDR + 0x4C)
 114 #define     PCIE_ISR1_POWER_STATE_CHANGE        BIT(4)
 115 #define     PCIE_ISR1_FLUSH                     BIT(5)
 116 #define     PCIE_ISR1_INTX_ASSERT(val)          BIT(8 + (val))
 117 #define     PCIE_ISR1_ALL_MASK                  GENMASK(11, 4)
 118 #define PCIE_MSI_ADDR_LOW_REG                   (CONTROL_BASE_ADDR + 0x50)
 119 #define PCIE_MSI_ADDR_HIGH_REG                  (CONTROL_BASE_ADDR + 0x54)
 120 #define PCIE_MSI_STATUS_REG                     (CONTROL_BASE_ADDR + 0x58)
 121 #define PCIE_MSI_MASK_REG                       (CONTROL_BASE_ADDR + 0x5C)
 122 #define PCIE_MSI_PAYLOAD_REG                    (CONTROL_BASE_ADDR + 0x9C)
 123
 124 /* LMI registers base address and register offsets */
 125 #define LMI_BASE_ADDR                           0x6000
 126 #define CFG_REG                                 (LMI_BASE_ADDR + 0x0)
 127 #define     LTSSM_SHIFT                         24
 128 #define     LTSSM_MASK                          0x3f
 129 #define     LTSSM_L0                            0x10
 130 #define     RC_BAR_CONFIG                       0x300
 131
 132 /* PCIe core controller registers */
 133 #define CTRL_CORE_BASE_ADDR                     0x18000
 134 #define CTRL_CONFIG_REG                         (CTRL_CORE_BASE_ADDR + 0x0)
 135 #define     CTRL_MODE_SHIFT                     0x0
 136 #define     CTRL_MODE_MASK                      0x1
 137 #define     PCIE_CORE_MODE_DIRECT               0x0
 138 #define     PCIE_CORE_MODE_COMMAND              0x1
 139
 140 /* PCIe Central Interrupts Registers */
 141 #define CENTRAL_INT_BASE_ADDR                   0x1b000
 142 #define HOST_CTRL_INT_STATUS_REG                (CENTRAL_INT_BASE_ADDR + 0x0)
 143 #define HOST_CTRL_INT_MASK_REG                  (CENTRAL_INT_BASE_ADDR + 0x4)
 144 #define     PCIE_IRQ_CMDQ_INT                   BIT(0)
 145 #define     PCIE_IRQ_MSI_STATUS_INT             BIT(1)
 146 #define     PCIE_IRQ_CMD_SENT_DONE              BIT(3)
 147 #define     PCIE_IRQ_DMA_INT                    BIT(4)
 148 #define     PCIE_IRQ_IB_DXFERDONE               BIT(5)
 149 #define     PCIE_IRQ_OB_DXFERDONE               BIT(6)
 150 #define     PCIE_IRQ_OB_RXFERDONE               BIT(7)
 151 #define     PCIE_IRQ_COMPQ_INT                  BIT(12)
 152 #define     PCIE_IRQ_DIR_RD_DDR_DET             BIT(13)
 153 #define     PCIE_IRQ_DIR_WR_DDR_DET             BIT(14)
 154 #define     PCIE_IRQ_CORE_INT                   BIT(16)
 155 #define     PCIE_IRQ_CORE_INT_PIO               BIT(17)
 156 #define     PCIE_IRQ_DPMU_INT                   BIT(18)
 157 #define     PCIE_IRQ_PCIE_MIS_INT               BIT(19)
 158 #define     PCIE_IRQ_MSI_INT1_DET               BIT(20)
 159 #define     PCIE_IRQ_MSI_INT2_DET               BIT(21)
 160 #define     PCIE_IRQ_RC_DBELL_DET               BIT(22)
 161 #define     PCIE_IRQ_EP_STATUS                  BIT(23)
 162 #define     PCIE_IRQ_ALL_MASK                   0xfff0fb
 163 #define     PCIE_IRQ_ENABLE_INTS_MASK           PCIE_IRQ_CORE_INT
 164
 165 /* Transaction types */
 166 #define PCIE_CONFIG_RD_TYPE0                    0x8
 167 #define PCIE_CONFIG_RD_TYPE1                    0x9
 168 #define PCIE_CONFIG_WR_TYPE0                    0xa
 169 #define PCIE_CONFIG_WR_TYPE1                    0xb
 170
 171 #define PCIE_CONF_BUS(bus)                      (((bus) & 0xff) << 20)
 172 #define PCIE_CONF_DEV(dev)                      (((dev) & 0x1f) << 15)
 173 #define PCIE_CONF_FUNC(fun)                     (((fun) & 0x7)  << 12)
 174 #define PCIE_CONF_REG(reg)                      ((reg) & 0xffc)
 175 #define PCIE_CONF_ADDR(bus, devfn, where)       \
 176         (PCIE_CONF_BUS(bus) | PCIE_CONF_DEV(PCI_SLOT(devfn))    | \
 177          PCIE_CONF_FUNC(PCI_FUNC(devfn)) | PCIE_CONF_REG(where))
 178
 179 #define PIO_TIMEOUT_MS                  1
 180
 181 #define LINK_WAIT_MAX_RETRIES           10
 182 #define LINK_WAIT_USLEEP_MIN            90000
 183 #define LINK_WAIT_USLEEP_MAX            100000
 184
 185 #define MSI_IRQ_NUM                     32
 186
 187 struct advk_pcie {
 188         struct platform_device *pdev;
 189         void __iomem *base;
 190         struct list_head resources;
 191         struct irq_domain *irq_domain;
 192         struct irq_chip irq_chip;
 193         struct irq_domain *msi_domain;
 194         struct irq_domain *msi_inner_domain;
 195         struct irq_chip msi_bottom_irq_chip;
 196         struct irq_chip msi_irq_chip;
 197         struct msi_domain_info msi_domain_info;
 198         DECLARE_BITMAP(msi_used, MSI_IRQ_NUM);
 199         struct mutex msi_used_lock;
 200         u16 msi_msg;
 201         int root_bus_nr;
 202         struct pci_bridge_emul bridge;
 203 };
 204
 205 static inline void advk_writel(struct advk_pcie *pcie, u32 val, u64 reg)
 206 {
 207         writel(val, pcie->base + reg);
 208 }
 209
 210 static inline u32 advk_readl(struct advk_pcie *pcie, u64 reg)
 211 {
 212         return readl(pcie->base + reg);
 213 }
 214
 215 static int advk_pcie_link_up(struct advk_pcie *pcie)
 216 {
 217         u32 val, ltssm_state;
 218
 219         val = advk_readl(pcie, CFG_REG);
 220         ltssm_state = (val >> LTSSM_SHIFT) & LTSSM_MASK;
 221         return ltssm_state >= LTSSM_L0;
 222 }
 223
 224 static int advk_pcie_wait_for_link(struct advk_pcie *pcie)
 225 {
 226         struct device *dev = &pcie->pdev->dev;
 227         int retries;
 228
 229         /* check if the link is up or not */
 230         for (retries = 0; retries < LINK_WAIT_MAX_RETRIES; retries++) {
 231                 if (advk_pcie_link_up(pcie)) {
 232                         dev_info(dev, "link up\n");
 233                         return 0;
 234                 }
 235
 236                 usleep_range(LINK_WAIT_USLEEP_MIN, LINK_WAIT_USLEEP_MAX);
 237         }
 238
 239         dev_err(dev, "link never came up\n");
 240         return -ETIMEDOUT;
 241 }
 242
 243 static void advk_pcie_setup_hw(struct advk_pcie *pcie)
 244 {
 245         u32 reg;
 246
 247         /* Set to Direct mode */
 248         reg = advk_readl(pcie, CTRL_CONFIG_REG);
 249         reg &= ~(CTRL_MODE_MASK << CTRL_MODE_SHIFT);
 250         reg |= ((PCIE_CORE_MODE_DIRECT & CTRL_MODE_MASK) << CTRL_MODE_SHIFT);
 251         advk_writel(pcie, reg, CTRL_CONFIG_REG);
 252
 253         /* Set PCI global control register to RC mode */
 254         reg = advk_readl(pcie, PCIE_CORE_CTRL0_REG);
 255         reg |= (IS_RC_MSK << IS_RC_SHIFT);
 256         advk_writel(pcie, reg, PCIE_CORE_CTRL0_REG);
 257
 258         /* Set Advanced Error Capabilities and Control PF0 register */
 259         reg = PCIE_CORE_ERR_CAPCTL_ECRC_CHK_TX |
 260                 PCIE_CORE_ERR_CAPCTL_ECRC_CHK_TX_EN |
 261                 PCIE_CORE_ERR_CAPCTL_ECRC_CHCK |
 262                 PCIE_CORE_ERR_CAPCTL_ECRC_CHCK_RCV;
 263         advk_writel(pcie, reg, PCIE_CORE_ERR_CAPCTL_REG);
 264
 265         /* Set PCIe Device Control and Status 1 PF0 register */
 266         reg = PCIE_CORE_DEV_CTRL_STATS_RELAX_ORDER_DISABLE |
 267                 (7 << PCIE_CORE_DEV_CTRL_STATS_MAX_PAYLOAD_SZ_SHIFT) |
 268                 PCIE_CORE_DEV_CTRL_STATS_SNOOP_DISABLE |
 269                 (PCIE_CORE_DEV_CTRL_STATS_MAX_RD_REQ_SZ <<
 270                  PCIE_CORE_DEV_CTRL_STATS_MAX_RD_REQ_SIZE_SHIFT);
 271         advk_writel(pcie, reg, PCIE_CORE_DEV_CTRL_STATS_REG);
 272
 273         /* Program PCIe Control 2 to disable strict ordering */
 274         reg = PCIE_CORE_CTRL2_RESERVED |
 275                 PCIE_CORE_CTRL2_TD_ENABLE;
 276         advk_writel(pcie, reg, PCIE_CORE_CTRL2_REG);
 277
 278         /* Set GEN2 */
 279         reg = advk_readl(pcie, PCIE_CORE_CTRL0_REG);
 280         reg &= ~PCIE_GEN_SEL_MSK;
 281         reg |= SPEED_GEN_2;
 282         advk_writel(pcie, reg, PCIE_CORE_CTRL0_REG);
 283
 284         /* Set lane X1 */
 285         reg = advk_readl(pcie, PCIE_CORE_CTRL0_REG);
 286         reg &= ~LANE_CNT_MSK;
 287         reg |= LANE_COUNT_1;
 288         advk_writel(pcie, reg, PCIE_CORE_CTRL0_REG);
 289
 290         /* Enable link training */
 291         reg = advk_readl(pcie, PCIE_CORE_CTRL0_REG);
 292         reg |= LINK_TRAINING_EN;
 293         advk_writel(pcie, reg, PCIE_CORE_CTRL0_REG);
 294
 295         /* Enable MSI */
 296         reg = advk_readl(pcie, PCIE_CORE_CTRL2_REG);
 297         reg |= PCIE_CORE_CTRL2_MSI_ENABLE;
 298         advk_writel(pcie, reg, PCIE_CORE_CTRL2_REG);
 299
 300         /* Clear all interrupts */
 301         advk_writel(pcie, PCIE_ISR0_ALL_MASK, PCIE_ISR0_REG);
 302         advk_writel(pcie, PCIE_ISR1_ALL_MASK, PCIE_ISR1_REG);
 303         advk_writel(pcie, PCIE_IRQ_ALL_MASK, HOST_CTRL_INT_STATUS_REG);
 304
 305         /* Disable All ISR0/1 Sources */
 306         reg = PCIE_ISR0_ALL_MASK;
 307         reg &= ~PCIE_ISR0_MSI_INT_PENDING;
 308         advk_writel(pcie, reg, PCIE_ISR0_MASK_REG);
 309
 310         advk_writel(pcie, PCIE_ISR1_ALL_MASK, PCIE_ISR1_MASK_REG);
 311
 312         /* Unmask all MSIs */
 313         advk_writel(pcie, 0, PCIE_MSI_MASK_REG);
 314
 315         /* Enable summary interrupt for GIC SPI source */
 316         reg = PCIE_IRQ_ALL_MASK & (~PCIE_IRQ_ENABLE_INTS_MASK);
 317         advk_writel(pcie, reg, HOST_CTRL_INT_MASK_REG);
 318
 319         reg = advk_readl(pcie, PCIE_CORE_CTRL2_REG);
 320         reg |= PCIE_CORE_CTRL2_OB_WIN_ENABLE;
 321         advk_writel(pcie, reg, PCIE_CORE_CTRL2_REG);
 322
 323         /* Bypass the address window mapping for PIO */
 324         reg = advk_readl(pcie, PIO_CTRL);
 325         reg |= PIO_CTRL_ADDR_WIN_DISABLE;
 326         advk_writel(pcie, reg, PIO_CTRL);
 327
 328         /* Start link training */
 329         reg = advk_readl(pcie, PCIE_CORE_LINK_CTRL_STAT_REG);
 330         reg |= PCIE_CORE_LINK_TRAINING;
 331         advk_writel(pcie, reg, PCIE_CORE_LINK_CTRL_STAT_REG);
 332
 333         advk_pcie_wait_for_link(pcie);
 334
 335         reg = PCIE_CORE_LINK_L0S_ENTRY |
 336                 (1 << PCIE_CORE_LINK_WIDTH_SHIFT);
 337         advk_writel(pcie, reg, PCIE_CORE_LINK_CTRL_STAT_REG);
 338
 339         reg = advk_readl(pcie, PCIE_CORE_CMD_STATUS_REG);
 340         reg |= PCIE_CORE_CMD_MEM_ACCESS_EN |
 341                 PCIE_CORE_CMD_IO_ACCESS_EN |
 342                 PCIE_CORE_CMD_MEM_IO_REQ_EN;
 343         advk_writel(pcie, reg, PCIE_CORE_CMD_STATUS_REG);
 344 }
 345
 346 static void advk_pcie_check_pio_status(struct advk_pcie *pcie)
 347 {
 348         struct device *dev = &pcie->pdev->dev;
 349         u32 reg;
 350         unsigned int status;
 351         char *strcomp_status, *str_posted;
 352
 353         reg = advk_readl(pcie, PIO_STAT);
 354         status = (reg & PIO_COMPLETION_STATUS_MASK) >>
 355                 PIO_COMPLETION_STATUS_SHIFT;
 356
 357         if (!status)
 358                 return;
 359
 360         switch (status) {
 361         case PIO_COMPLETION_STATUS_UR:
 362                 strcomp_status = "UR";
 363                 break;
 364         case PIO_COMPLETION_STATUS_CRS:
 365                 strcomp_status = "CRS";
 366                 break;
 367         case PIO_COMPLETION_STATUS_CA:
 368                 strcomp_status = "CA";
 369                 break;
 370         default:
 371                 strcomp_status = "Unknown";
 372                 break;
 373         }
 374
 375         if (reg & PIO_NON_POSTED_REQ)
 376                 str_posted = "Non-posted";
 377         else
 378                 str_posted = "Posted";
 379
 380         dev_err(dev, "%s PIO Response Status: %s, %#x @ %#x\n",
 381                 str_posted, strcomp_status, reg, advk_readl(pcie, PIO_ADDR_LS));
 382 }
 383
 384 static int advk_pcie_wait_pio(struct advk_pcie *pcie)
 385 {
 386         struct device *dev = &pcie->pdev->dev;
 387         unsigned long timeout;
 388
 389         timeout = jiffies + msecs_to_jiffies(PIO_TIMEOUT_MS);
 390
 391         while (time_before(jiffies, timeout)) {
 392                 u32 start, isr;
 393
 394                 start = advk_readl(pcie, PIO_START);
 395                 isr = advk_readl(pcie, PIO_ISR);
 396                 if (!start && isr)
 397                         return 0;
 398         }
 399
 400         dev_err(dev, "config read/write timed out\n");
 401         return -ETIMEDOUT;
 402 }
 403
 404
 405 static pci_bridge_emul_read_status_t
 406 advk_pci_bridge_emul_pcie_conf_read(struct pci_bridge_emul *bridge,
 407                                     int reg, u32 *value)
 408 {
 409         struct advk_pcie *pcie = bridge->data;
 410
 411
 412         switch (reg) {
 413         case PCI_EXP_SLTCTL:
 414                 *value = PCI_EXP_SLTSTA_PDS << 16;
 415                 return PCI_BRIDGE_EMUL_HANDLED;
 416
 417         case PCI_EXP_RTCTL: {
 418                 u32 val = advk_readl(pcie, PCIE_ISR0_MASK_REG);
 419                 *value = (val & PCIE_MSG_PM_PME_MASK) ? PCI_EXP_RTCTL_PMEIE : 0;
 420                 return PCI_BRIDGE_EMUL_HANDLED;
 421         }
 422
 423         case PCI_EXP_RTSTA: {
 424                 u32 isr0 = advk_readl(pcie, PCIE_ISR0_REG);
 425                 u32 msglog = advk_readl(pcie, PCIE_MSG_LOG_REG);
 426                 *value = (isr0 & PCIE_MSG_PM_PME_MASK) << 16 | (msglog >> 16);
 427                 return PCI_BRIDGE_EMUL_HANDLED;
 428         }
 429
 430         case PCI_CAP_LIST_ID:
 431         case PCI_EXP_DEVCAP:
 432         case PCI_EXP_DEVCTL:
 433         case PCI_EXP_LNKCAP:
 434         case PCI_EXP_LNKCTL:
 435                 *value = advk_readl(pcie, PCIE_CORE_PCIEXP_CAP + reg);
 436                 return PCI_BRIDGE_EMUL_HANDLED;
 437         default:
 438                 return PCI_BRIDGE_EMUL_NOT_HANDLED;
 439         }
 440
 441 }
 442
 443 static void
 444 advk_pci_bridge_emul_pcie_conf_write(struct pci_bridge_emul *bridge,
 445                                      int reg, u32 old, u32 new, u32 mask)
 446 {
 447         struct advk_pcie *pcie = bridge->data;
 448
 449         switch (reg) {
 450         case PCI_EXP_DEVCTL:
 451         case PCI_EXP_LNKCTL:
 452                 advk_writel(pcie, new, PCIE_CORE_PCIEXP_CAP + reg);
 453                 break;
 454
 455         case PCI_EXP_RTCTL:
 456                 new = (new & PCI_EXP_RTCTL_PMEIE) << 3;
 457                 advk_writel(pcie, new, PCIE_ISR0_MASK_REG);
 458                 break;
 459
 460         case PCI_EXP_RTSTA:
 461                 new = (new & PCI_EXP_RTSTA_PME) >> 9;
 462                 advk_writel(pcie, new, PCIE_ISR0_REG);
 463                 break;
 464
 465         default:
 466                 break;
 467         }
 468 }
 469
 470 static struct pci_bridge_emul_ops advk_pci_bridge_emul_ops = {
 471         .read_pcie = advk_pci_bridge_emul_pcie_conf_read,
 472         .write_pcie = advk_pci_bridge_emul_pcie_conf_write,
 473 };
 474
 475 /*
 476  * Initialize the configuration space of the PCI-to-PCI bridge
 477  * associated with the given PCIe interface.
 478  */
 479 static void advk_sw_pci_bridge_init(struct advk_pcie *pcie)
 480 {
 481         struct pci_bridge_emul *bridge = &pcie->bridge;
 482
 483         bridge->conf.vendor = advk_readl(pcie, PCIE_CORE_DEV_ID_REG) & 0xffff;
 484         bridge->conf.device = advk_readl(pcie, PCIE_CORE_DEV_ID_REG) >> 16;
 485         bridge->conf.class_revision =
 486                 advk_readl(pcie, PCIE_CORE_DEV_REV_REG) & 0xff;
 487
 488         /* Support 32 bits I/O addressing */
 489         bridge->conf.iobase = PCI_IO_RANGE_TYPE_32;
 490         bridge->conf.iolimit = PCI_IO_RANGE_TYPE_32;
 491
 492         /* Support 64 bits memory pref */
 493         bridge->conf.pref_mem_base = PCI_PREF_RANGE_TYPE_64;
 494         bridge->conf.pref_mem_limit = PCI_PREF_RANGE_TYPE_64;
 495
 496         /* Support interrupt A for MSI feature */
 497         bridge->conf.intpin = PCIE_CORE_INT_A_ASSERT_ENABLE;
 498
 499         bridge->has_pcie = true;
 500         bridge->data = pcie;
 501         bridge->ops = &advk_pci_bridge_emul_ops;
 502
 503         pci_bridge_emul_init(bridge, 0);
 504
 505 }
 506
 507 static bool advk_pcie_valid_device(struct advk_pcie *pcie, struct pci_bus *bus,
 508                                   int devfn)
 509 {
 510         if ((bus->number == pcie->root_bus_nr) && PCI_SLOT(devfn) != 0)
 511                 return false;
 512
 513         return true;
 514 }
 515
 516 static int advk_pcie_rd_conf(struct pci_bus *bus, u32 devfn,
 517                              int where, int size, u32 *val)
 518 {
 519         struct advk_pcie *pcie = bus->sysdata;
 520         u32 reg;
 521         int ret;
 522
 523         if (!advk_pcie_valid_device(pcie, bus, devfn)) {
 524                 *val = 0xffffffff;
 525                 return PCIBIOS_DEVICE_NOT_FOUND;
 526         }
 527
 528         if (bus->number == pcie->root_bus_nr)
 529                 return pci_bridge_emul_conf_read(&pcie->bridge, where,
 530                                                  size, val);
 531
 532         /* Start PIO */
 533         advk_writel(pcie, 0, PIO_START);
 534         advk_writel(pcie, 1, PIO_ISR);
 535
 536         /* Program the control register */
 537         reg = advk_readl(pcie, PIO_CTRL);
 538         reg &= ~PIO_CTRL_TYPE_MASK;
 539         if (bus->primary ==  pcie->root_bus_nr)
 540                 reg |= PCIE_CONFIG_RD_TYPE0;
 541         else
 542                 reg |= PCIE_CONFIG_RD_TYPE1;
 543         advk_writel(pcie, reg, PIO_CTRL);
 544
 545         /* Program the address registers */
 546         reg = PCIE_CONF_ADDR(bus->number, devfn, where);
 547         advk_writel(pcie, reg, PIO_ADDR_LS);
 548         advk_writel(pcie, 0, PIO_ADDR_MS);
 549
 550         /* Program the data strobe */
 551         advk_writel(pcie, 0xf, PIO_WR_DATA_STRB);
 552
 553         /* Start the transfer */
 554         advk_writel(pcie, 1, PIO_START);
 555
 556         ret = advk_pcie_wait_pio(pcie);
 557         if (ret < 0)
 558                 return PCIBIOS_SET_FAILED;
 559
 560         advk_pcie_check_pio_status(pcie);
 561
 562         /* Get the read result */
 563         *val = advk_readl(pcie, PIO_RD_DATA);
 564         if (size == 1)
 565                 *val = (*val >> (8 * (where & 3))) & 0xff;
 566         else if (size == 2)
 567                 *val = (*val >> (8 * (where & 3))) & 0xffff;
 568
 569         return PCIBIOS_SUCCESSFUL;
 570 }
 571
 572 static int advk_pcie_wr_conf(struct pci_bus *bus, u32 devfn,
 573                                 int where, int size, u32 val)
 574 {
 575         struct advk_pcie *pcie = bus->sysdata;
 576         u32 reg;
 577         u32 data_strobe = 0x0;
 578         int offset;
 579         int ret;
 580
 581         if (!advk_pcie_valid_device(pcie, bus, devfn))
 582                 return PCIBIOS_DEVICE_NOT_FOUND;
 583
 584         if (bus->number == pcie->root_bus_nr)
 585                 return pci_bridge_emul_conf_write(&pcie->bridge, where,
 586                                                   size, val);
 587
 588         if (where % size)
 589                 return PCIBIOS_SET_FAILED;
 590
 591         /* Start PIO */
 592         advk_writel(pcie, 0, PIO_START);
 593         advk_writel(pcie, 1, PIO_ISR);
 594
 595         /* Program the control register */
 596         reg = advk_readl(pcie, PIO_CTRL);
 597         reg &= ~PIO_CTRL_TYPE_MASK;
 598         if (bus->primary == pcie->root_bus_nr)
 599                 reg |= PCIE_CONFIG_WR_TYPE0;
 600         else
 601                 reg |= PCIE_CONFIG_WR_TYPE1;
 602         advk_writel(pcie, reg, PIO_CTRL);
 603
 604         /* Program the address registers */
 605         reg = PCIE_CONF_ADDR(bus->number, devfn, where);
 606         advk_writel(pcie, reg, PIO_ADDR_LS);
 607         advk_writel(pcie, 0, PIO_ADDR_MS);
 608
 609         /* Calculate the write strobe */
 610         offset      = where & 0x3;
 611         reg         = val << (8 * offset);
 612         data_strobe = GENMASK(size - 1, 0) << offset;
 613
 614         /* Program the data register */
 615         advk_writel(pcie, reg, PIO_WR_DATA);
 616
 617         /* Program the data strobe */
 618         advk_writel(pcie, data_strobe, PIO_WR_DATA_STRB);
 619
 620         /* Start the transfer */
 621         advk_writel(pcie, 1, PIO_START);
 622
 623         ret = advk_pcie_wait_pio(pcie);
 624         if (ret < 0)
 625                 return PCIBIOS_SET_FAILED;
 626
 627         advk_pcie_check_pio_status(pcie);
 628
 629         return PCIBIOS_SUCCESSFUL;
 630 }
 631
 632 static struct pci_ops advk_pcie_ops = {
 633         .read = advk_pcie_rd_conf,
 634         .write = advk_pcie_wr_conf,
 635 };
 636
 637 static void advk_msi_irq_compose_msi_msg(struct irq_data *data,
 638                                          struct msi_msg *msg)
 639 {
 640         struct advk_pcie *pcie = irq_data_get_irq_chip_data(data);
 641         phys_addr_t msi_msg = virt_to_phys(&pcie->msi_msg);
 642
 643         msg->address_lo = lower_32_bits(msi_msg);
 644         msg->address_hi = upper_32_bits(msi_msg);
 645         msg->data = data->irq;
 646 }
 647
 648 static int advk_msi_set_affinity(struct irq_data *irq_data,
 649                                  const struct cpumask *mask, bool force)
 650 {
 651         return -EINVAL;
 652 }
 653
 654 static int advk_msi_irq_domain_alloc(struct irq_domain *domain,
 655                                      unsigned int virq,
 656                                      unsigned int nr_irqs, void *args)
 657 {
 658         struct advk_pcie *pcie = domain->host_data;
 659         int hwirq, i;
 660
 661         mutex_lock(&pcie->msi_used_lock);
 662         hwirq = bitmap_find_next_zero_area(pcie->msi_used, MSI_IRQ_NUM,
 663                                            0, nr_irqs, 0);
 664         if (hwirq >= MSI_IRQ_NUM) {
 665                 mutex_unlock(&pcie->msi_used_lock);
 666                 return -ENOSPC;
 667         }
 668
 669         bitmap_set(pcie->msi_used, hwirq, nr_irqs);
 670         mutex_unlock(&pcie->msi_used_lock);
 671
 672         for (i = 0; i < nr_irqs; i++)
 673                 irq_domain_set_info(domain, virq + i, hwirq + i,
 674                                     &pcie->msi_bottom_irq_chip,
 675                                     domain->host_data, handle_simple_irq,
 676                                     NULL, NULL);
 677
 678         return hwirq;
 679 }
 680
 681 static void advk_msi_irq_domain_free(struct irq_domain *domain,
 682                                      unsigned int virq, unsigned int nr_irqs)
 683 {
 684         struct irq_data *d = irq_domain_get_irq_data(domain, virq);
 685         struct advk_pcie *pcie = domain->host_data;
 686
 687         mutex_lock(&pcie->msi_used_lock);
 688         bitmap_clear(pcie->msi_used, d->hwirq, nr_irqs);
 689         mutex_unlock(&pcie->msi_used_lock);
 690 }
 691
 692 static const struct irq_domain_ops advk_msi_domain_ops = {
 693         .alloc = advk_msi_irq_domain_alloc,
 694         .free = advk_msi_irq_domain_free,
 695 };
 696
 697 static void advk_pcie_irq_mask(struct irq_data *d)
 698 {
 699         struct advk_pcie *pcie = d->domain->host_data;
 700         irq_hw_number_t hwirq = irqd_to_hwirq(d);
 701         u32 mask;
 702
 703         mask = advk_readl(pcie, PCIE_ISR1_MASK_REG);
 704         mask |= PCIE_ISR1_INTX_ASSERT(hwirq);
 705         advk_writel(pcie, mask, PCIE_ISR1_MASK_REG);
 706 }
 707
 708 static void advk_pcie_irq_unmask(struct irq_data *d)
 709 {
 710         struct advk_pcie *pcie = d->domain->host_data;
 711         irq_hw_number_t hwirq = irqd_to_hwirq(d);
 712         u32 mask;
 713
 714         mask = advk_readl(pcie, PCIE_ISR1_MASK_REG);
 715         mask &= ~PCIE_ISR1_INTX_ASSERT(hwirq);
 716         advk_writel(pcie, mask, PCIE_ISR1_MASK_REG);
 717 }
 718
 719 static int advk_pcie_irq_map(struct irq_domain *h,
 720                              unsigned int virq, irq_hw_number_t hwirq)
 721 {
 722         struct advk_pcie *pcie = h->host_data;
 723
 724         advk_pcie_irq_mask(irq_get_irq_data(virq));
 725         irq_set_status_flags(virq, IRQ_LEVEL);
 726         irq_set_chip_and_handler(virq, &pcie->irq_chip,
 727                                  handle_level_irq);
 728         irq_set_chip_data(virq, pcie);
 729
 730         return 0;
 731 }
 732
 733 static const struct irq_domain_ops advk_pcie_irq_domain_ops = {
 734         .map = advk_pcie_irq_map,
 735         .xlate = irq_domain_xlate_onecell,
 736 };
 737
 738 static int advk_pcie_init_msi_irq_domain(struct advk_pcie *pcie)
 739 {
 740         struct device *dev = &pcie->pdev->dev;
 741         struct device_node *node = dev->of_node;
 742         struct irq_chip *bottom_ic, *msi_ic;
 743         struct msi_domain_info *msi_di;
 744         phys_addr_t msi_msg_phys;
 745
 746         mutex_init(&pcie->msi_used_lock);
 747
 748         bottom_ic = &pcie->msi_bottom_irq_chip;
 749
 750         bottom_ic->name = "MSI";
 751         bottom_ic->irq_compose_msi_msg = advk_msi_irq_compose_msi_msg;
 752         bottom_ic->irq_set_affinity = advk_msi_set_affinity;
 753
 754         msi_ic = &pcie->msi_irq_chip;
 755         msi_ic->name = "advk-MSI";
 756
 757         msi_di = &pcie->msi_domain_info;
 758         msi_di->flags = MSI_FLAG_USE_DEF_DOM_OPS | MSI_FLAG_USE_DEF_CHIP_OPS |
 759                 MSI_FLAG_MULTI_PCI_MSI;
 760         msi_di->chip = msi_ic;
 761
 762         msi_msg_phys = virt_to_phys(&pcie->msi_msg);
 763
 764         advk_writel(pcie, lower_32_bits(msi_msg_phys),
 765                     PCIE_MSI_ADDR_LOW_REG);
 766         advk_writel(pcie, upper_32_bits(msi_msg_phys),
 767                     PCIE_MSI_ADDR_HIGH_REG);
 768
 769         pcie->msi_inner_domain =
 770                 irq_domain_add_linear(NULL, MSI_IRQ_NUM,
 771                                       &advk_msi_domain_ops, pcie);
 772         if (!pcie->msi_inner_domain)
 773                 return -ENOMEM;
 774
 775         pcie->msi_domain =
 776                 pci_msi_create_irq_domain(of_node_to_fwnode(node),
 777                                           msi_di, pcie->msi_inner_domain);
 778         if (!pcie->msi_domain) {
 779                 irq_domain_remove(pcie->msi_inner_domain);
 780                 return -ENOMEM;
 781         }
 782
 783         return 0;
 784 }
 785
 786 static void advk_pcie_remove_msi_irq_domain(struct advk_pcie *pcie)
 787 {
 788         irq_domain_remove(pcie->msi_domain);
 789         irq_domain_remove(pcie->msi_inner_domain);
 790 }
 791
 792 static int advk_pcie_init_irq_domain(struct advk_pcie *pcie)
 793 {
 794         struct device *dev = &pcie->pdev->dev;
 795         struct device_node *node = dev->of_node;
 796         struct device_node *pcie_intc_node;
 797         struct irq_chip *irq_chip;
 798         int ret = 0;
 799
 800         pcie_intc_node =  of_get_next_child(node, NULL);
 801         if (!pcie_intc_node) {
 802                 dev_err(dev, "No PCIe Intc node found\n");
 803                 return -ENODEV;
 804         }
 805
 806         irq_chip = &pcie->irq_chip;
 807
 808         irq_chip->name = devm_kasprintf(dev, GFP_KERNEL, "%s-irq",
 809                                         dev_name(dev));
 810         if (!irq_chip->name) {
 811                 ret = -ENOMEM;
 812                 goto out_put_node;
 813         }
 814
 815         irq_chip->irq_mask = advk_pcie_irq_mask;
 816         irq_chip->irq_mask_ack = advk_pcie_irq_mask;
 817         irq_chip->irq_unmask = advk_pcie_irq_unmask;
 818
 819         pcie->irq_domain =
 820                 irq_domain_add_linear(pcie_intc_node, PCI_NUM_INTX,
 821                                       &advk_pcie_irq_domain_ops, pcie);
 822         if (!pcie->irq_domain) {
 823                 dev_err(dev, "Failed to get a INTx IRQ domain\n");
 824                 ret = -ENOMEM;
 825                 goto out_put_node;
 826         }
 827
 828 out_put_node:
 829         of_node_put(pcie_intc_node);
 830         return ret;
 831 }
 832
 833 static void advk_pcie_remove_irq_domain(struct advk_pcie *pcie)
 834 {
 835         irq_domain_remove(pcie->irq_domain);
 836 }
 837
 838 static void advk_pcie_handle_msi(struct advk_pcie *pcie)
 839 {
 840         u32 msi_val, msi_mask, msi_status, msi_idx;
 841         u16 msi_data;
 842
 843         msi_mask = advk_readl(pcie, PCIE_MSI_MASK_REG);
 844         msi_val = advk_readl(pcie, PCIE_MSI_STATUS_REG);
 845         msi_status = msi_val & ~msi_mask;
 846
 847         for (msi_idx = 0; msi_idx < MSI_IRQ_NUM; msi_idx++) {
 848                 if (!(BIT(msi_idx) & msi_status))
 849                         continue;
 850
 851                 advk_writel(pcie, BIT(msi_idx), PCIE_MSI_STATUS_REG);
 852                 msi_data = advk_readl(pcie, PCIE_MSI_PAYLOAD_REG) & 0xFF;
 853                 generic_handle_irq(msi_data);
 854         }
 855
 856         advk_writel(pcie, PCIE_ISR0_MSI_INT_PENDING,
 857                     PCIE_ISR0_REG);
 858 }
 859
 860 static void advk_pcie_handle_int(struct advk_pcie *pcie)
 861 {
 862         u32 isr0_val, isr0_mask, isr0_status;
 863         u32 isr1_val, isr1_mask, isr1_status;
 864         int i, virq;
 865
 866         isr0_val = advk_readl(pcie, PCIE_ISR0_REG);
 867         isr0_mask = advk_readl(pcie, PCIE_ISR0_MASK_REG);
 868         isr0_status = isr0_val & ((~isr0_mask) & PCIE_ISR0_ALL_MASK);
 869
 870         isr1_val = advk_readl(pcie, PCIE_ISR1_REG);
 871         isr1_mask = advk_readl(pcie, PCIE_ISR1_MASK_REG);
 872         isr1_status = isr1_val & ((~isr1_mask) & PCIE_ISR1_ALL_MASK);
 873
 874         if (!isr0_status && !isr1_status) {
 875                 advk_writel(pcie, isr0_val, PCIE_ISR0_REG);
 876                 advk_writel(pcie, isr1_val, PCIE_ISR1_REG);
 877                 return;
 878         }
 879
 880         /* Process MSI interrupts */
 881         if (isr0_status & PCIE_ISR0_MSI_INT_PENDING)
 882                 advk_pcie_handle_msi(pcie);
 883
 884         /* Process legacy interrupts */
 885         for (i = 0; i < PCI_NUM_INTX; i++) {
 886                 if (!(isr1_status & PCIE_ISR1_INTX_ASSERT(i)))
 887                         continue;
 888
 889                 advk_writel(pcie, PCIE_ISR1_INTX_ASSERT(i),
 890                             PCIE_ISR1_REG);
 891
 892                 virq = irq_find_mapping(pcie->irq_domain, i);
 893                 generic_handle_irq(virq);
 894         }
 895 }
 896
 897 static irqreturn_t advk_pcie_irq_handler(int irq, void *arg)
 898 {
 899         struct advk_pcie *pcie = arg;
 900         u32 status;
 901
 902         status = advk_readl(pcie, HOST_CTRL_INT_STATUS_REG);
 903         if (!(status & PCIE_IRQ_CORE_INT))
 904                 return IRQ_NONE;
 905
 906         advk_pcie_handle_int(pcie);
 907
 908         /* Clear interrupt */
 909         advk_writel(pcie, PCIE_IRQ_CORE_INT, HOST_CTRL_INT_STATUS_REG);
 910
 911         return IRQ_HANDLED;
 912 }
 913
 914 static int advk_pcie_parse_request_of_pci_ranges(struct advk_pcie *pcie)
 915 {
 916         int err, res_valid = 0;
 917         struct device *dev = &pcie->pdev->dev;
 918         struct resource_entry *win, *tmp;
 919         resource_size_t iobase;
 920
 921         INIT_LIST_HEAD(&pcie->resources);
 922
 923         err = devm_of_pci_get_host_bridge_resources(dev, 0, 0xff,
 924                                                     &pcie->resources, &iobase);
 925         if (err)
 926                 return err;
 927
 928         err = devm_request_pci_bus_resources(dev, &pcie->resources);
 929         if (err)
 930                 goto out_release_res;
 931
 932         resource_list_for_each_entry_safe(win, tmp, &pcie->resources) {
 933                 struct resource *res = win->res;
 934
 935                 switch (resource_type(res)) {
 936                 case IORESOURCE_IO:
 937                         err = devm_pci_remap_iospace(dev, res, iobase);
 938                         if (err) {
 939                                 dev_warn(dev, "error %d: failed to map resource %pR\n",
 940                                          err, res);
 941                                 resource_list_destroy_entry(win);
 942                         }
 943                         break;
 944                 case IORESOURCE_MEM:
 945                         res_valid |= !(res->flags & IORESOURCE_PREFETCH);
 946                         break;
 947                 case IORESOURCE_BUS:
 948                         pcie->root_bus_nr = res->start;
 949                         break;
 950                 }
 951         }
 952
 953         if (!res_valid) {
 954                 dev_err(dev, "non-prefetchable memory resource required\n");
 955                 err = -EINVAL;
 956                 goto out_release_res;
 957         }
 958
 959         return 0;
 960
 961 out_release_res:
 962         pci_free_resource_list(&pcie->resources);
 963         return err;
 964 }
 965
 966 static int advk_pcie_probe(struct platform_device *pdev)
 967 {
 968         struct device *dev = &pdev->dev;
 969         struct advk_pcie *pcie;
 970         struct resource *res;
 971         struct pci_host_bridge *bridge;
 972         int ret, irq;
 973
 974         bridge = devm_pci_alloc_host_bridge(dev, sizeof(struct advk_pcie));
 975         if (!bridge)
 976                 return -ENOMEM;
 977
 978         pcie = pci_host_bridge_priv(bridge);
 979         pcie->pdev = pdev;
 980
 981         res = platform_get_resource(pdev, IORESOURCE_MEM, 0);
 982         pcie->base = devm_ioremap_resource(dev, res);
 983         if (IS_ERR(pcie->base))
 984                 return PTR_ERR(pcie->base);
 985
 986         irq = platform_get_irq(pdev, 0);
 987         ret = devm_request_irq(dev, irq, advk_pcie_irq_handler,
 988                                IRQF_SHARED | IRQF_NO_THREAD, "advk-pcie",
 989                                pcie);
 990         if (ret) {
 991                 dev_err(dev, "Failed to register interrupt\n");
 992                 return ret;
 993         }
 994
 995         ret = advk_pcie_parse_request_of_pci_ranges(pcie);
 996         if (ret) {
 997                 dev_err(dev, "Failed to parse resources\n");
 998                 return ret;
 999         }
1000
1001         advk_pcie_setup_hw(pcie);
1002
1003         advk_sw_pci_bridge_init(pcie);
1004
1005         ret = advk_pcie_init_irq_domain(pcie);
1006         if (ret) {
1007                 dev_err(dev, "Failed to initialize irq\n");
1008                 return ret;
1009         }
1010
1011         ret = advk_pcie_init_msi_irq_domain(pcie);
1012         if (ret) {
1013                 dev_err(dev, "Failed to initialize irq\n");
1014                 advk_pcie_remove_irq_domain(pcie);
1015                 return ret;
1016         }
1017
1018         list_splice_init(&pcie->resources, &bridge->windows);
1019         bridge->dev.parent = dev;
1020         bridge->sysdata = pcie;
1021         bridge->busnr = 0;
1022         bridge->ops = &advk_pcie_ops;
1023         bridge->map_irq = of_irq_parse_and_map_pci;
1024         bridge->swizzle_irq = pci_common_swizzle;
1025
1026         ret = pci_host_probe(bridge);
1027         if (ret < 0) {
1028                 advk_pcie_remove_msi_irq_domain(pcie);
1029                 advk_pcie_remove_irq_domain(pcie);
1030                 return ret;
1031         }
1032
1033         return 0;
1034 }
1035
1036 static const struct of_device_id advk_pcie_of_match_table[] = {
1037         { .compatible = "marvell,armada-3700-pcie", },
1038         {},
1039 };
1040
1041 static struct platform_driver advk_pcie_driver = {
1042         .driver = {
1043                 .name = "advk-pcie",
1044                 .of_match_table = advk_pcie_of_match_table,
1045                 /* Driver unloading/unbinding currently not supported */
1046                 .suppress_bind_attrs = true,
1047         },
1048         .probe = advk_pcie_probe,
1049 };
1050 builtin_platform_driver(advk_pcie_driver);