drivers/net/xilinx_axi_emac.c

   1 // SPDX-License-Identifier: GPL-2.0+
   2 /*
   3  * Copyright (C) 2011 Michal Simek <monstr@monstr.eu>
   4  * Copyright (C) 2011 PetaLogix
   5  * Copyright (C) 2010 Xilinx, Inc. All rights reserved.
   6  */
   7
   8 #include <config.h>
   9 #include <common.h>
  10 #include <cpu_func.h>
  11 #include <dm.h>
  12 #include <log.h>
  13 #include <net.h>
  14 #include <malloc.h>
  15 #include <asm/global_data.h>
  16 #include <asm/io.h>
  17 #include <phy.h>
  18 #include <miiphy.h>
  19 #include <wait_bit.h>
  20 #include <linux/delay.h>
  21
  22 DECLARE_GLOBAL_DATA_PTR;
  23
  24 /* Link setup */
  25 #define XAE_EMMC_LINKSPEED_MASK 0xC0000000 /* Link speed */
  26 #define XAE_EMMC_LINKSPD_10     0x00000000 /* Link Speed mask for 10 Mbit */
  27 #define XAE_EMMC_LINKSPD_100    0x40000000 /* Link Speed mask for 100 Mbit */
  28 #define XAE_EMMC_LINKSPD_1000   0x80000000 /* Link Speed mask for 1000 Mbit */
  29
  30 /* Interrupt Status/Enable/Mask Registers bit definitions */
  31 #define XAE_INT_RXRJECT_MASK    0x00000008 /* Rx frame rejected */
  32 #define XAE_INT_MGTRDY_MASK     0x00000080 /* MGT clock Lock */
  33
  34 /* Receive Configuration Word 1 (RCW1) Register bit definitions */
  35 #define XAE_RCW1_RX_MASK        0x10000000 /* Receiver enable */
  36
  37 /* Transmitter Configuration (TC) Register bit definitions */
  38 #define XAE_TC_TX_MASK          0x10000000 /* Transmitter enable */
  39
  40 #define XAE_UAW1_UNICASTADDR_MASK       0x0000FFFF
  41
  42 /* MDIO Management Configuration (MC) Register bit definitions */
  43 #define XAE_MDIO_MC_MDIOEN_MASK         0x00000040 /* MII management enable*/
  44
  45 /* MDIO Management Control Register (MCR) Register bit definitions */
  46 #define XAE_MDIO_MCR_PHYAD_MASK         0x1F000000 /* Phy Address Mask */
  47 #define XAE_MDIO_MCR_PHYAD_SHIFT        24         /* Phy Address Shift */
  48 #define XAE_MDIO_MCR_REGAD_MASK         0x001F0000 /* Reg Address Mask */
  49 #define XAE_MDIO_MCR_REGAD_SHIFT        16         /* Reg Address Shift */
  50 #define XAE_MDIO_MCR_OP_READ_MASK       0x00008000 /* Op Code Read Mask */
  51 #define XAE_MDIO_MCR_OP_WRITE_MASK      0x00004000 /* Op Code Write Mask */
  52 #define XAE_MDIO_MCR_INITIATE_MASK      0x00000800 /* Ready Mask */
  53 #define XAE_MDIO_MCR_READY_MASK         0x00000080 /* Ready Mask */
  54
  55 #define XAE_MDIO_DIV_DFT        29      /* Default MDIO clock divisor */
  56
  57 #define XAXIDMA_BD_STS_ACTUAL_LEN_MASK  0x007FFFFF /* Actual len */
  58
  59 /* DMA macros */
  60 /* Bitmasks of XAXIDMA_CR_OFFSET register */
  61 #define XAXIDMA_CR_RUNSTOP_MASK 0x00000001 /* Start/stop DMA channel */
  62 #define XAXIDMA_CR_RESET_MASK   0x00000004 /* Reset DMA engine */
  63
  64 /* Bitmasks of XAXIDMA_SR_OFFSET register */
  65 #define XAXIDMA_HALTED_MASK     0x00000001  /* DMA channel halted */
  66
  67 /* Bitmask for interrupts */
  68 #define XAXIDMA_IRQ_IOC_MASK    0x00001000 /* Completion intr */
  69 #define XAXIDMA_IRQ_DELAY_MASK  0x00002000 /* Delay interrupt */
  70 #define XAXIDMA_IRQ_ALL_MASK    0x00007000 /* All interrupts */
  71
  72 /* Bitmasks of XAXIDMA_BD_CTRL_OFFSET register */
  73 #define XAXIDMA_BD_CTRL_TXSOF_MASK      0x08000000 /* First tx packet */
  74 #define XAXIDMA_BD_CTRL_TXEOF_MASK      0x04000000 /* Last tx packet */
  75
  76 #define DMAALIGN        128
  77
  78 static u8 rxframe[PKTSIZE_ALIGN] __attribute((aligned(DMAALIGN)));
  79
  80 /* Reflect dma offsets */
  81 struct axidma_reg {
  82         u32 control; /* DMACR */
  83         u32 status; /* DMASR */
  84         u32 current; /* CURDESC low 32 bit */
  85         u32 current_hi; /* CURDESC high 32 bit */
  86         u32 tail; /* TAILDESC low 32 bit */
  87         u32 tail_hi; /* TAILDESC high 32 bit */
  88 };
  89
  90 /* Platform data structures */
  91 struct axidma_plat {
  92         struct eth_pdata eth_pdata;
  93         struct axidma_reg *dmatx;
  94         struct axidma_reg *dmarx;
  95         int phyaddr;
  96         u8 eth_hasnobuf;
  97         int phy_of_handle;
  98 };
  99
 100 /* Private driver structures */
 101 struct axidma_priv {
 102         struct axidma_reg *dmatx;
 103         struct axidma_reg *dmarx;
 104         int phyaddr;
 105         struct axi_regs *iobase;
 106         phy_interface_t interface;
 107         struct phy_device *phydev;
 108         struct mii_dev *bus;
 109         u8 eth_hasnobuf;
 110         int phy_of_handle;
 111 };
 112
 113 /* BD descriptors */
 114 struct axidma_bd {
 115         u32 next_desc;  /* Next descriptor pointer */
 116         u32 next_desc_msb;
 117         u32 buf_addr;   /* Buffer address */
 118         u32 buf_addr_msb;
 119         u32 reserved3;
 120         u32 reserved4;
 121         u32 cntrl;      /* Control */
 122         u32 status;     /* Status */
 123         u32 app0;
 124         u32 app1;       /* TX start << 16 | insert */
 125         u32 app2;       /* TX csum seed */
 126         u32 app3;
 127         u32 app4;
 128         u32 sw_id_offset;
 129         u32 reserved5;
 130         u32 reserved6;
 131 };
 132
 133 /* Static BDs - driver uses only one BD */
 134 static struct axidma_bd tx_bd __attribute((aligned(DMAALIGN)));
 135 static struct axidma_bd rx_bd __attribute((aligned(DMAALIGN)));
 136
 137 struct axi_regs {
 138         u32 reserved[3];
 139         u32 is; /* 0xC: Interrupt status */
 140         u32 reserved2;
 141         u32 ie; /* 0x14: Interrupt enable */
 142         u32 reserved3[251];
 143         u32 rcw1; /* 0x404: Rx Configuration Word 1 */
 144         u32 tc; /* 0x408: Tx Configuration */
 145         u32 reserved4;
 146         u32 emmc; /* 0x410: EMAC mode configuration */
 147         u32 reserved5[59];
 148         u32 mdio_mc; /* 0x500: MII Management Config */
 149         u32 mdio_mcr; /* 0x504: MII Management Control */
 150         u32 mdio_mwd; /* 0x508: MII Management Write Data */
 151         u32 mdio_mrd; /* 0x50C: MII Management Read Data */
 152         u32 reserved6[124];
 153         u32 uaw0; /* 0x700: Unicast address word 0 */
 154         u32 uaw1; /* 0x704: Unicast address word 1 */
 155 };
 156
 157 /* Use MII register 1 (MII status register) to detect PHY */
 158 #define PHY_DETECT_REG  1
 159
 160 /*
 161  * Mask used to verify certain PHY features (or register contents)
 162  * in the register above:
 163  *  0x1000: 10Mbps full duplex support
 164  *  0x0800: 10Mbps half duplex support
 165  *  0x0008: Auto-negotiation support
 166  */
 167 #define PHY_DETECT_MASK 0x1808
 168
 169 static inline int mdio_wait(struct axi_regs *regs)
 170 {
 171         u32 timeout = 200;
 172
 173         /* Wait till MDIO interface is ready to accept a new transaction. */
 174         while (timeout && (!(readl(&regs->mdio_mcr)
 175                                                 & XAE_MDIO_MCR_READY_MASK))) {
 176                 timeout--;
 177                 udelay(1);
 178         }
 179         if (!timeout) {
 180                 printf("%s: Timeout\n", __func__);
 181                 return 1;
 182         }
 183         return 0;
 184 }
 185
 186 /**
 187  * axienet_dma_write -  Memory mapped Axi DMA register Buffer Descriptor write.
 188  * @bd:         pointer to BD descriptor structure
 189  * @desc:       Address offset of DMA descriptors
 190  *
 191  * This function writes the value into the corresponding Axi DMA register.
 192  */
 193 static inline void axienet_dma_write(struct axidma_bd *bd, u32 *desc)
 194 {
 195 #if defined(CONFIG_PHYS_64BIT)
 196         writeq((unsigned long)bd, desc);
 197 #else
 198         writel((u32)bd, desc);
 199 #endif
 200 }
 201
 202 static u32 phyread(struct axidma_priv *priv, u32 phyaddress, u32 registernum,
 203                    u16 *val)
 204 {
 205         struct axi_regs *regs = priv->iobase;
 206         u32 mdioctrlreg = 0;
 207
 208         if (mdio_wait(regs))
 209                 return 1;
 210
 211         mdioctrlreg = ((phyaddress << XAE_MDIO_MCR_PHYAD_SHIFT) &
 212                         XAE_MDIO_MCR_PHYAD_MASK) |
 213                         ((registernum << XAE_MDIO_MCR_REGAD_SHIFT)
 214                         & XAE_MDIO_MCR_REGAD_MASK) |
 215                         XAE_MDIO_MCR_INITIATE_MASK |
 216                         XAE_MDIO_MCR_OP_READ_MASK;
 217
 218         writel(mdioctrlreg, &regs->mdio_mcr);
 219
 220         if (mdio_wait(regs))
 221                 return 1;
 222
 223         /* Read data */
 224         *val = readl(&regs->mdio_mrd);
 225         return 0;
 226 }
 227
 228 static u32 phywrite(struct axidma_priv *priv, u32 phyaddress, u32 registernum,
 229                     u32 data)
 230 {
 231         struct axi_regs *regs = priv->iobase;
 232         u32 mdioctrlreg = 0;
 233
 234         if (mdio_wait(regs))
 235                 return 1;
 236
 237         mdioctrlreg = ((phyaddress << XAE_MDIO_MCR_PHYAD_SHIFT) &
 238                         XAE_MDIO_MCR_PHYAD_MASK) |
 239                         ((registernum << XAE_MDIO_MCR_REGAD_SHIFT)
 240                         & XAE_MDIO_MCR_REGAD_MASK) |
 241                         XAE_MDIO_MCR_INITIATE_MASK |
 242                         XAE_MDIO_MCR_OP_WRITE_MASK;
 243
 244         /* Write data */
 245         writel(data, &regs->mdio_mwd);
 246
 247         writel(mdioctrlreg, &regs->mdio_mcr);
 248
 249         if (mdio_wait(regs))
 250                 return 1;
 251
 252         return 0;
 253 }
 254
 255 static int axiemac_phy_init(struct udevice *dev)
 256 {
 257         u16 phyreg;
 258         int i;
 259         u32 ret;
 260         struct axidma_priv *priv = dev_get_priv(dev);
 261         struct axi_regs *regs = priv->iobase;
 262         struct phy_device *phydev;
 263
 264         u32 supported = SUPPORTED_10baseT_Half |
 265                         SUPPORTED_10baseT_Full |
 266                         SUPPORTED_100baseT_Half |
 267                         SUPPORTED_100baseT_Full |
 268                         SUPPORTED_1000baseT_Half |
 269                         SUPPORTED_1000baseT_Full;
 270
 271         /* Set default MDIO divisor */
 272         writel(XAE_MDIO_DIV_DFT | XAE_MDIO_MC_MDIOEN_MASK, &regs->mdio_mc);
 273
 274         if (priv->phyaddr == -1) {
 275                 /* Detect the PHY address */
 276                 for (i = 31; i >= 0; i--) {
 277                         ret = phyread(priv, i, PHY_DETECT_REG, &phyreg);
 278                         if (!ret && (phyreg != 0xFFFF) &&
 279                         ((phyreg & PHY_DETECT_MASK) == PHY_DETECT_MASK)) {
 280                                 /* Found a valid PHY address */
 281                                 priv->phyaddr = i;
 282                                 debug("axiemac: Found valid phy address, %x\n",
 283                                       i);
 284                                 break;
 285                         }
 286                 }
 287         }
 288
 289         /* Interface - look at tsec */
 290         phydev = phy_connect(priv->bus, priv->phyaddr, dev, priv->interface);
 291
 292         phydev->supported &= supported;
 293         phydev->advertising = phydev->supported;
 294         priv->phydev = phydev;
 295         if (priv->phy_of_handle)
 296                 priv->phydev->node = offset_to_ofnode(priv->phy_of_handle);
 297         phy_config(phydev);
 298
 299         return 0;
 300 }
 301
 302 /* Setting axi emac and phy to proper setting */
 303 static int setup_phy(struct udevice *dev)
 304 {
 305         u16 temp;
 306         u32 speed, emmc_reg, ret;
 307         struct axidma_priv *priv = dev_get_priv(dev);
 308         struct axi_regs *regs = priv->iobase;
 309         struct phy_device *phydev = priv->phydev;
 310
 311         if (priv->interface == PHY_INTERFACE_MODE_SGMII) {
 312                 /*
 313                  * In SGMII cases the isolate bit might set
 314                  * after DMA and ethernet resets and hence
 315                  * check and clear if set.
 316                  */
 317                 ret = phyread(priv, priv->phyaddr, MII_BMCR, &temp);
 318                 if (ret)
 319                         return 0;
 320                 if (temp & BMCR_ISOLATE) {
 321                         temp &= ~BMCR_ISOLATE;
 322                         ret = phywrite(priv, priv->phyaddr, MII_BMCR, temp);
 323                         if (ret)
 324                                 return 0;
 325                 }
 326         }
 327
 328         if (phy_startup(phydev)) {
 329                 printf("axiemac: could not initialize PHY %s\n",
 330                        phydev->dev->name);
 331                 return 0;
 332         }
 333         if (!phydev->link) {
 334                 printf("%s: No link.\n", phydev->dev->name);
 335                 return 0;
 336         }
 337
 338         switch (phydev->speed) {
 339         case 1000:
 340                 speed = XAE_EMMC_LINKSPD_1000;
 341                 break;
 342         case 100:
 343                 speed = XAE_EMMC_LINKSPD_100;
 344                 break;
 345         case 10:
 346                 speed = XAE_EMMC_LINKSPD_10;
 347                 break;
 348         default:
 349                 return 0;
 350         }
 351
 352         /* Setup the emac for the phy speed */
 353         emmc_reg = readl(&regs->emmc);
 354         emmc_reg &= ~XAE_EMMC_LINKSPEED_MASK;
 355         emmc_reg |= speed;
 356
 357         /* Write new speed setting out to Axi Ethernet */
 358         writel(emmc_reg, &regs->emmc);
 359
 360         /*
 361         * Setting the operating speed of the MAC needs a delay. There
 362         * doesn't seem to be register to poll, so please consider this
 363         * during your application design.
 364         */
 365         udelay(1);
 366
 367         return 1;
 368 }
 369
 370 /* STOP DMA transfers */
 371 static void axiemac_stop(struct udevice *dev)
 372 {
 373         struct axidma_priv *priv = dev_get_priv(dev);
 374         u32 temp;
 375
 376         /* Stop the hardware */
 377         temp = readl(&priv->dmatx->control);
 378         temp &= ~XAXIDMA_CR_RUNSTOP_MASK;
 379         writel(temp, &priv->dmatx->control);
 380
 381         temp = readl(&priv->dmarx->control);
 382         temp &= ~XAXIDMA_CR_RUNSTOP_MASK;
 383         writel(temp, &priv->dmarx->control);
 384
 385         debug("axiemac: Halted\n");
 386 }
 387
 388 static int axi_ethernet_init(struct axidma_priv *priv)
 389 {
 390         struct axi_regs *regs = priv->iobase;
 391         int err;
 392
 393         /*
 394          * Check the status of the MgtRdy bit in the interrupt status
 395          * registers. This must be done to allow the MGT clock to become stable
 396          * for the Sgmii and 1000BaseX PHY interfaces. No other register reads
 397          * will be valid until this bit is valid.
 398          * The bit is always a 1 for all other PHY interfaces.
 399          * Interrupt status and enable registers are not available in non
 400          * processor mode and hence bypass in this mode
 401          */
 402         if (!priv->eth_hasnobuf) {
 403                 err = wait_for_bit_le32(&regs->is, XAE_INT_MGTRDY_MASK,
 404                                         true, 200, false);
 405                 if (err) {
 406                         printf("%s: Timeout\n", __func__);
 407                         return 1;
 408                 }
 409
 410                 /*
 411                  * Stop the device and reset HW
 412                  * Disable interrupts
 413                  */
 414                 writel(0, &regs->ie);
 415         }
 416
 417         /* Disable the receiver */
 418         writel(readl(&regs->rcw1) & ~XAE_RCW1_RX_MASK, &regs->rcw1);
 419
 420         /*
 421          * Stopping the receiver in mid-packet causes a dropped packet
 422          * indication from HW. Clear it.
 423          */
 424         if (!priv->eth_hasnobuf) {
 425                 /* Set the interrupt status register to clear the interrupt */
 426                 writel(XAE_INT_RXRJECT_MASK, &regs->is);
 427         }
 428
 429         /* Setup HW */
 430         /* Set default MDIO divisor */
 431         writel(XAE_MDIO_DIV_DFT | XAE_MDIO_MC_MDIOEN_MASK, &regs->mdio_mc);
 432
 433         debug("axiemac: InitHw done\n");
 434         return 0;
 435 }
 436
 437 static int axiemac_write_hwaddr(struct udevice *dev)
 438 {
 439         struct eth_pdata *pdata = dev_get_plat(dev);
 440         struct axidma_priv *priv = dev_get_priv(dev);
 441         struct axi_regs *regs = priv->iobase;
 442
 443         /* Set the MAC address */
 444         int val = ((pdata->enetaddr[3] << 24) | (pdata->enetaddr[2] << 16) |
 445                 (pdata->enetaddr[1] << 8) | (pdata->enetaddr[0]));
 446         writel(val, &regs->uaw0);
 447
 448         val = (pdata->enetaddr[5] << 8) | pdata->enetaddr[4];
 449         val |= readl(&regs->uaw1) & ~XAE_UAW1_UNICASTADDR_MASK;
 450         writel(val, &regs->uaw1);
 451         return 0;
 452 }
 453
 454 /* Reset DMA engine */
 455 static void axi_dma_init(struct axidma_priv *priv)
 456 {
 457         u32 timeout = 500;
 458
 459         /* Reset the engine so the hardware starts from a known state */
 460         writel(XAXIDMA_CR_RESET_MASK, &priv->dmatx->control);
 461         writel(XAXIDMA_CR_RESET_MASK, &priv->dmarx->control);
 462
 463         /* At the initialization time, hardware should finish reset quickly */
 464         while (timeout--) {
 465                 /* Check transmit/receive channel */
 466                 /* Reset is done when the reset bit is low */
 467                 if (!((readl(&priv->dmatx->control) |
 468                                 readl(&priv->dmarx->control))
 469                                                 & XAXIDMA_CR_RESET_MASK)) {
 470                         break;
 471                 }
 472         }
 473         if (!timeout)
 474                 printf("%s: Timeout\n", __func__);
 475 }
 476
 477 static int axiemac_start(struct udevice *dev)
 478 {
 479         struct axidma_priv *priv = dev_get_priv(dev);
 480         struct axi_regs *regs = priv->iobase;
 481         u32 temp;
 482
 483         debug("axiemac: Init started\n");
 484         /*
 485          * Initialize AXIDMA engine. AXIDMA engine must be initialized before
 486          * AxiEthernet. During AXIDMA engine initialization, AXIDMA hardware is
 487          * reset, and since AXIDMA reset line is connected to AxiEthernet, this
 488          * would ensure a reset of AxiEthernet.
 489          */
 490         axi_dma_init(priv);
 491
 492         /* Initialize AxiEthernet hardware. */
 493         if (axi_ethernet_init(priv))
 494                 return -1;
 495
 496         /* Disable all RX interrupts before RxBD space setup */
 497         temp = readl(&priv->dmarx->control);
 498         temp &= ~XAXIDMA_IRQ_ALL_MASK;
 499         writel(temp, &priv->dmarx->control);
 500
 501         /* Start DMA RX channel. Now it's ready to receive data.*/
 502         axienet_dma_write(&rx_bd, &priv->dmarx->current);
 503
 504         /* Setup the BD. */
 505         memset(&rx_bd, 0, sizeof(rx_bd));
 506         rx_bd.next_desc = lower_32_bits((unsigned long)&rx_bd);
 507         rx_bd.buf_addr = lower_32_bits((unsigned long)&rxframe);
 508 #if defined(CONFIG_PHYS_64BIT)
 509         rx_bd.next_desc_msb = upper_32_bits((unsigned long)&rx_bd);
 510         rx_bd.buf_addr_msb = upper_32_bits((unsigned long)&rxframe);
 511 #endif
 512         rx_bd.cntrl = sizeof(rxframe);
 513         /* Flush the last BD so DMA core could see the updates */
 514         flush_cache((phys_addr_t)&rx_bd, sizeof(rx_bd));
 515
 516         /* It is necessary to flush rxframe because if you don't do it
 517          * then cache can contain uninitialized data */
 518         flush_cache((phys_addr_t)&rxframe, sizeof(rxframe));
 519
 520         /* Start the hardware */
 521         temp = readl(&priv->dmarx->control);
 522         temp |= XAXIDMA_CR_RUNSTOP_MASK;
 523         writel(temp, &priv->dmarx->control);
 524
 525         /* Rx BD is ready - start */
 526         axienet_dma_write(&rx_bd, &priv->dmarx->tail);
 527
 528         /* Enable TX */
 529         writel(XAE_TC_TX_MASK, &regs->tc);
 530         /* Enable RX */
 531         writel(XAE_RCW1_RX_MASK, &regs->rcw1);
 532
 533         /* PHY setup */
 534         if (!setup_phy(dev)) {
 535                 axiemac_stop(dev);
 536                 return -1;
 537         }
 538
 539         debug("axiemac: Init complete\n");
 540         return 0;
 541 }
 542
 543 static int axiemac_send(struct udevice *dev, void *ptr, int len)
 544 {
 545         struct axidma_priv *priv = dev_get_priv(dev);
 546         u32 timeout;
 547
 548         if (len > PKTSIZE_ALIGN)
 549                 len = PKTSIZE_ALIGN;
 550
 551         /* Flush packet to main memory to be trasfered by DMA */
 552         flush_cache((phys_addr_t)ptr, len);
 553
 554         /* Setup Tx BD */
 555         memset(&tx_bd, 0, sizeof(tx_bd));
 556         /* At the end of the ring, link the last BD back to the top */
 557         tx_bd.next_desc = lower_32_bits((unsigned long)&tx_bd);
 558         tx_bd.buf_addr = lower_32_bits((unsigned long)ptr);
 559 #if defined(CONFIG_PHYS_64BIT)
 560         tx_bd.next_desc_msb = upper_32_bits((unsigned long)&tx_bd);
 561         tx_bd.buf_addr_msb = upper_32_bits((unsigned long)ptr);
 562 #endif
 563         /* Save len */
 564         tx_bd.cntrl = len | XAXIDMA_BD_CTRL_TXSOF_MASK |
 565                                                 XAXIDMA_BD_CTRL_TXEOF_MASK;
 566
 567         /* Flush the last BD so DMA core could see the updates */
 568         flush_cache((phys_addr_t)&tx_bd, sizeof(tx_bd));
 569
 570         if (readl(&priv->dmatx->status) & XAXIDMA_HALTED_MASK) {
 571                 u32 temp;
 572                 axienet_dma_write(&tx_bd, &priv->dmatx->current);
 573                 /* Start the hardware */
 574                 temp = readl(&priv->dmatx->control);
 575                 temp |= XAXIDMA_CR_RUNSTOP_MASK;
 576                 writel(temp, &priv->dmatx->control);
 577         }
 578
 579         /* Start transfer */
 580         axienet_dma_write(&tx_bd, &priv->dmatx->tail);
 581
 582         /* Wait for transmission to complete */
 583         debug("axiemac: Waiting for tx to be done\n");
 584         timeout = 200;
 585         while (timeout && (!(readl(&priv->dmatx->status) &
 586                         (XAXIDMA_IRQ_DELAY_MASK | XAXIDMA_IRQ_IOC_MASK)))) {
 587                 timeout--;
 588                 udelay(1);
 589         }
 590         if (!timeout) {
 591                 printf("%s: Timeout\n", __func__);
 592                 return 1;
 593         }
 594
 595         debug("axiemac: Sending complete\n");
 596         return 0;
 597 }
 598
 599 static int isrxready(struct axidma_priv *priv)
 600 {
 601         u32 status;
 602
 603         /* Read pending interrupts */
 604         status = readl(&priv->dmarx->status);
 605
 606         /* Acknowledge pending interrupts */
 607         writel(status & XAXIDMA_IRQ_ALL_MASK, &priv->dmarx->status);
 608
 609         /*
 610          * If Reception done interrupt is asserted, call RX call back function
 611          * to handle the processed BDs and then raise the according flag.
 612          */
 613         if ((status & (XAXIDMA_IRQ_DELAY_MASK | XAXIDMA_IRQ_IOC_MASK)))
 614                 return 1;
 615
 616         return 0;
 617 }
 618
 619 static int axiemac_recv(struct udevice *dev, int flags, uchar **packetp)
 620 {
 621         u32 length;
 622         struct axidma_priv *priv = dev_get_priv(dev);
 623         u32 temp;
 624
 625         /* Wait for an incoming packet */
 626         if (!isrxready(priv))
 627                 return -1;
 628
 629         debug("axiemac: RX data ready\n");
 630
 631         /* Disable IRQ for a moment till packet is handled */
 632         temp = readl(&priv->dmarx->control);
 633         temp &= ~XAXIDMA_IRQ_ALL_MASK;
 634         writel(temp, &priv->dmarx->control);
 635         if (!priv->eth_hasnobuf)
 636                 length = rx_bd.app4 & 0xFFFF; /* max length mask */
 637         else
 638                 length = rx_bd.status & XAXIDMA_BD_STS_ACTUAL_LEN_MASK;
 639
 640 #ifdef DEBUG
 641         print_buffer(&rxframe, &rxframe[0], 1, length, 16);
 642 #endif
 643
 644         *packetp = rxframe;
 645         return length;
 646 }
 647
 648 static int axiemac_free_pkt(struct udevice *dev, uchar *packet, int length)
 649 {
 650         struct axidma_priv *priv = dev_get_priv(dev);
 651
 652 #ifdef DEBUG
 653         /* It is useful to clear buffer to be sure that it is consistent */
 654         memset(rxframe, 0, sizeof(rxframe));
 655 #endif
 656         /* Setup RxBD */
 657         /* Clear the whole buffer and setup it again - all flags are cleared */
 658         memset(&rx_bd, 0, sizeof(rx_bd));
 659         rx_bd.next_desc = lower_32_bits((unsigned long)&rx_bd);
 660         rx_bd.buf_addr = lower_32_bits((unsigned long)&rxframe);
 661 #if defined(CONFIG_PHYS_64BIT)
 662         rx_bd.next_desc_msb = upper_32_bits((unsigned long)&rx_bd);
 663         rx_bd.buf_addr_msb = upper_32_bits((unsigned long)&rxframe);
 664 #endif
 665         rx_bd.cntrl = sizeof(rxframe);
 666
 667         /* Write bd to HW */
 668         flush_cache((phys_addr_t)&rx_bd, sizeof(rx_bd));
 669
 670         /* It is necessary to flush rxframe because if you don't do it
 671          * then cache will contain previous packet */
 672         flush_cache((phys_addr_t)&rxframe, sizeof(rxframe));
 673
 674         /* Rx BD is ready - start again */
 675         axienet_dma_write(&rx_bd, &priv->dmarx->tail);
 676
 677         debug("axiemac: RX completed, framelength = %d\n", length);
 678
 679         return 0;
 680 }
 681
 682 static int axiemac_miiphy_read(struct mii_dev *bus, int addr,
 683                                int devad, int reg)
 684 {
 685         int ret;
 686         u16 value;
 687
 688         ret = phyread(bus->priv, addr, reg, &value);
 689         debug("axiemac: Read MII 0x%x, 0x%x, 0x%x, %d\n", addr, reg,
 690               value, ret);
 691         return value;
 692 }
 693
 694 static int axiemac_miiphy_write(struct mii_dev *bus, int addr, int devad,
 695                                 int reg, u16 value)
 696 {
 697         debug("axiemac: Write MII 0x%x, 0x%x, 0x%x\n", addr, reg, value);
 698         return phywrite(bus->priv, addr, reg, value);
 699 }
 700
 701 static int axi_emac_probe(struct udevice *dev)
 702 {
 703         struct axidma_plat *plat = dev_get_plat(dev);
 704         struct eth_pdata *pdata = &plat->eth_pdata;
 705         struct axidma_priv *priv = dev_get_priv(dev);
 706         int ret;
 707
 708         priv->iobase = (struct axi_regs *)pdata->iobase;
 709         priv->dmatx = plat->dmatx;
 710         /* RX channel offset is 0x30 */
 711         priv->dmarx = (struct axidma_reg *)((phys_addr_t)priv->dmatx + 0x30);
 712         priv->eth_hasnobuf = plat->eth_hasnobuf;
 713         priv->phyaddr = plat->phyaddr;
 714         priv->phy_of_handle = plat->phy_of_handle;
 715         priv->interface = pdata->phy_interface;
 716
 717         priv->bus = mdio_alloc();
 718         priv->bus->read = axiemac_miiphy_read;
 719         priv->bus->write = axiemac_miiphy_write;
 720         priv->bus->priv = priv;
 721
 722         ret = mdio_register_seq(priv->bus, dev_seq(dev));
 723         if (ret)
 724                 return ret;
 725
 726         axiemac_phy_init(dev);
 727
 728         return 0;
 729 }
 730
 731 static int axi_emac_remove(struct udevice *dev)
 732 {
 733         struct axidma_priv *priv = dev_get_priv(dev);
 734
 735         free(priv->phydev);
 736         mdio_unregister(priv->bus);
 737         mdio_free(priv->bus);
 738
 739         return 0;
 740 }
 741
 742 static const struct eth_ops axi_emac_ops = {
 743         .start                  = axiemac_start,
 744         .send                   = axiemac_send,
 745         .recv                   = axiemac_recv,
 746         .free_pkt               = axiemac_free_pkt,
 747         .stop                   = axiemac_stop,
 748         .write_hwaddr           = axiemac_write_hwaddr,
 749 };
 750
 751 static int axi_emac_of_to_plat(struct udevice *dev)
 752 {
 753         struct axidma_plat *plat = dev_get_plat(dev);
 754         struct eth_pdata *pdata = &plat->eth_pdata;
 755         int node = dev_of_offset(dev);
 756         int offset = 0;
 757         const char *phy_mode;
 758
 759         pdata->iobase = dev_read_addr(dev);
 760
 761         offset = fdtdec_lookup_phandle(gd->fdt_blob, node,
 762                                        "axistream-connected");
 763         if (offset <= 0) {
 764                 printf("%s: axistream is not found\n", __func__);
 765                 return -EINVAL;
 766         }
 767         plat->dmatx = (struct axidma_reg *)fdtdec_get_addr(gd->fdt_blob,
 768                                                           offset, "reg");
 769         if (!plat->dmatx) {
 770                 printf("%s: axi_dma register space not found\n", __func__);
 771                 return -EINVAL;
 772         }
 773
 774         plat->phyaddr = -1;
 775
 776         offset = fdtdec_lookup_phandle(gd->fdt_blob, node, "phy-handle");
 777         if (offset > 0) {
 778                 plat->phyaddr = fdtdec_get_int(gd->fdt_blob, offset, "reg", -1);
 779                 plat->phy_of_handle = offset;
 780         }
 781
 782         phy_mode = fdt_getprop(gd->fdt_blob, node, "phy-mode", NULL);
 783         if (phy_mode)
 784                 pdata->phy_interface = phy_get_interface_by_name(phy_mode);
 785         if (pdata->phy_interface == -1) {
 786                 printf("%s: Invalid PHY interface '%s'\n", __func__, phy_mode);
 787                 return -EINVAL;
 788         }
 789
 790         plat->eth_hasnobuf = fdtdec_get_bool(gd->fdt_blob, node,
 791                                              "xlnx,eth-hasnobuf");
 792
 793         printf("AXI EMAC: %lx, phyaddr %d, interface %s\n", (ulong)pdata->iobase,
 794                plat->phyaddr, phy_string_for_interface(pdata->phy_interface));
 795
 796         return 0;
 797 }
 798
 799 static const struct udevice_id axi_emac_ids[] = {
 800         { .compatible = "xlnx,axi-ethernet-1.00.a" },
 801         { }
 802 };
 803
 804 U_BOOT_DRIVER(axi_emac) = {
 805         .name   = "axi_emac",
 806         .id     = UCLASS_ETH,
 807         .of_match = axi_emac_ids,
 808         .of_to_plat = axi_emac_of_to_plat,
 809         .probe  = axi_emac_probe,
 810         .remove = axi_emac_remove,
 811         .ops    = &axi_emac_ops,
 812         .priv_auto      = sizeof(struct axidma_priv),
 813         .plat_auto      = sizeof(struct axidma_plat),
 814 };