drivers/net/wireless/ath/ath9k/hw.c

   1 /*
   2  * Copyright (c) 2008-2011 Atheros Communications Inc.
   3  *
   4  * Permission to use, copy, modify, and/or distribute this software for any
   5  * purpose with or without fee is hereby granted, provided that the above
   6  * copyright notice and this permission notice appear in all copies.
   7  *
   8  * THE SOFTWARE IS PROVIDED "AS IS" AND THE AUTHOR DISCLAIMS ALL WARRANTIES
   9  * WITH REGARD TO THIS SOFTWARE INCLUDING ALL IMPLIED WARRANTIES OF
  10  * MERCHANTABILITY AND FITNESS. IN NO EVENT SHALL THE AUTHOR BE LIABLE FOR
  11  * ANY SPECIAL, DIRECT, INDIRECT, OR CONSEQUENTIAL DAMAGES OR ANY DAMAGES
  12  * WHATSOEVER RESULTING FROM LOSS OF USE, DATA OR PROFITS, WHETHER IN AN
  13  * ACTION OF CONTRACT, NEGLIGENCE OR OTHER TORTIOUS ACTION, ARISING OUT OF
  14  * OR IN CONNECTION WITH THE USE OR PERFORMANCE OF THIS SOFTWARE.
  15  */
  16
  17 #include <linux/io.h>
  18 #include <linux/slab.h>
  19 #include <linux/module.h>
  20 #include <asm/unaligned.h>
  21
  22 #include "hw.h"
  23 #include "hw-ops.h"
  24 #include "rc.h"
  25 #include "ar9003_mac.h"
  26 #include "ar9003_mci.h"
  27 #include "debug.h"
  28 #include "ath9k.h"
  29
  30 static bool ath9k_hw_set_reset_reg(struct ath_hw *ah, u32 type);
  31
  32 MODULE_AUTHOR("Atheros Communications");
  33 MODULE_DESCRIPTION("Support for Atheros 802.11n wireless LAN cards.");
  34 MODULE_SUPPORTED_DEVICE("Atheros 802.11n WLAN cards");
  35 MODULE_LICENSE("Dual BSD/GPL");
  36
  37 static int __init ath9k_init(void)
  38 {
  39         return 0;
  40 }
  41 module_init(ath9k_init);
  42
  43 static void __exit ath9k_exit(void)
  44 {
  45         return;
  46 }
  47 module_exit(ath9k_exit);
  48
  49 /* Private hardware callbacks */
  50
  51 static void ath9k_hw_init_cal_settings(struct ath_hw *ah)
  52 {
  53         ath9k_hw_private_ops(ah)->init_cal_settings(ah);
  54 }
  55
  56 static void ath9k_hw_init_mode_regs(struct ath_hw *ah)
  57 {
  58         ath9k_hw_private_ops(ah)->init_mode_regs(ah);
  59 }
  60
  61 static u32 ath9k_hw_compute_pll_control(struct ath_hw *ah,
  62                                         struct ath9k_channel *chan)
  63 {
  64         return ath9k_hw_private_ops(ah)->compute_pll_control(ah, chan);
  65 }
  66
  67 static void ath9k_hw_init_mode_gain_regs(struct ath_hw *ah)
  68 {
  69         if (!ath9k_hw_private_ops(ah)->init_mode_gain_regs)
  70                 return;
  71
  72         ath9k_hw_private_ops(ah)->init_mode_gain_regs(ah);
  73 }
  74
  75 static void ath9k_hw_ani_cache_ini_regs(struct ath_hw *ah)
  76 {
  77         /* You will not have this callback if using the old ANI */
  78         if (!ath9k_hw_private_ops(ah)->ani_cache_ini_regs)
  79                 return;
  80
  81         ath9k_hw_private_ops(ah)->ani_cache_ini_regs(ah);
  82 }
  83
  84 /********************/
  85 /* Helper Functions */
  86 /********************/
  87
  88 #ifdef CONFIG_ATH9K_DEBUGFS
  89
  90 void ath9k_debug_sync_cause(struct ath_common *common, u32 sync_cause)
  91 {
  92         struct ath_softc *sc = common->priv;
  93         if (sync_cause)
  94                 sc->debug.stats.istats.sync_cause_all++;
  95         if (sync_cause & AR_INTR_SYNC_RTC_IRQ)
  96                 sc->debug.stats.istats.sync_rtc_irq++;
  97         if (sync_cause & AR_INTR_SYNC_MAC_IRQ)
  98                 sc->debug.stats.istats.sync_mac_irq++;
  99         if (sync_cause & AR_INTR_SYNC_EEPROM_ILLEGAL_ACCESS)
 100                 sc->debug.stats.istats.eeprom_illegal_access++;
 101         if (sync_cause & AR_INTR_SYNC_APB_TIMEOUT)
 102                 sc->debug.stats.istats.apb_timeout++;
 103         if (sync_cause & AR_INTR_SYNC_PCI_MODE_CONFLICT)
 104                 sc->debug.stats.istats.pci_mode_conflict++;
 105         if (sync_cause & AR_INTR_SYNC_HOST1_FATAL)
 106                 sc->debug.stats.istats.host1_fatal++;
 107         if (sync_cause & AR_INTR_SYNC_HOST1_PERR)
 108                 sc->debug.stats.istats.host1_perr++;
 109         if (sync_cause & AR_INTR_SYNC_TRCV_FIFO_PERR)
 110                 sc->debug.stats.istats.trcv_fifo_perr++;
 111         if (sync_cause & AR_INTR_SYNC_RADM_CPL_EP)
 112                 sc->debug.stats.istats.radm_cpl_ep++;
 113         if (sync_cause & AR_INTR_SYNC_RADM_CPL_DLLP_ABORT)
 114                 sc->debug.stats.istats.radm_cpl_dllp_abort++;
 115         if (sync_cause & AR_INTR_SYNC_RADM_CPL_TLP_ABORT)
 116                 sc->debug.stats.istats.radm_cpl_tlp_abort++;
 117         if (sync_cause & AR_INTR_SYNC_RADM_CPL_ECRC_ERR)
 118                 sc->debug.stats.istats.radm_cpl_ecrc_err++;
 119         if (sync_cause & AR_INTR_SYNC_RADM_CPL_TIMEOUT)
 120                 sc->debug.stats.istats.radm_cpl_timeout++;
 121         if (sync_cause & AR_INTR_SYNC_LOCAL_TIMEOUT)
 122                 sc->debug.stats.istats.local_timeout++;
 123         if (sync_cause & AR_INTR_SYNC_PM_ACCESS)
 124                 sc->debug.stats.istats.pm_access++;
 125         if (sync_cause & AR_INTR_SYNC_MAC_AWAKE)
 126                 sc->debug.stats.istats.mac_awake++;
 127         if (sync_cause & AR_INTR_SYNC_MAC_ASLEEP)
 128                 sc->debug.stats.istats.mac_asleep++;
 129         if (sync_cause & AR_INTR_SYNC_MAC_SLEEP_ACCESS)
 130                 sc->debug.stats.istats.mac_sleep_access++;
 131 }
 132 #endif
 133
 134
 135 static void ath9k_hw_set_clockrate(struct ath_hw *ah)
 136 {
 137         struct ieee80211_conf *conf = &ath9k_hw_common(ah)->hw->conf;
 138         struct ath_common *common = ath9k_hw_common(ah);
 139         unsigned int clockrate;
 140
 141         /* AR9287 v1.3+ uses async FIFO and runs the MAC at 117 MHz */
 142         if (AR_SREV_9287(ah) && AR_SREV_9287_13_OR_LATER(ah))
 143                 clockrate = 117;
 144         else if (!ah->curchan) /* should really check for CCK instead */
 145                 clockrate = ATH9K_CLOCK_RATE_CCK;
 146         else if (conf->channel->band == IEEE80211_BAND_2GHZ)
 147                 clockrate = ATH9K_CLOCK_RATE_2GHZ_OFDM;
 148         else if (ah->caps.hw_caps & ATH9K_HW_CAP_FASTCLOCK)
 149                 clockrate = ATH9K_CLOCK_FAST_RATE_5GHZ_OFDM;
 150         else
 151                 clockrate = ATH9K_CLOCK_RATE_5GHZ_OFDM;
 152
 153         if (conf_is_ht40(conf))
 154                 clockrate *= 2;
 155
 156         if (ah->curchan) {
 157                 if (IS_CHAN_HALF_RATE(ah->curchan))
 158                         clockrate /= 2;
 159                 if (IS_CHAN_QUARTER_RATE(ah->curchan))
 160                         clockrate /= 4;
 161         }
 162
 163         common->clockrate = clockrate;
 164 }
 165
 166 static u32 ath9k_hw_mac_to_clks(struct ath_hw *ah, u32 usecs)
 167 {
 168         struct ath_common *common = ath9k_hw_common(ah);
 169
 170         return usecs * common->clockrate;
 171 }
 172
 173 bool ath9k_hw_wait(struct ath_hw *ah, u32 reg, u32 mask, u32 val, u32 timeout)
 174 {
 175         int i;
 176
 177         BUG_ON(timeout < AH_TIME_QUANTUM);
 178
 179         for (i = 0; i < (timeout / AH_TIME_QUANTUM); i++) {
 180                 if ((REG_READ(ah, reg) & mask) == val)
 181                         return true;
 182
 183                 udelay(AH_TIME_QUANTUM);
 184         }
 185
 186         ath_dbg(ath9k_hw_common(ah), ANY,
 187                 "timeout (%d us) on reg 0x%x: 0x%08x & 0x%08x != 0x%08x\n",
 188                 timeout, reg, REG_READ(ah, reg), mask, val);
 189
 190         return false;
 191 }
 192 EXPORT_SYMBOL(ath9k_hw_wait);
 193
 194 void ath9k_hw_synth_delay(struct ath_hw *ah, struct ath9k_channel *chan,
 195                           int hw_delay)
 196 {
 197         if (IS_CHAN_B(chan))
 198                 hw_delay = (4 * hw_delay) / 22;
 199         else
 200                 hw_delay /= 10;
 201
 202         if (IS_CHAN_HALF_RATE(chan))
 203                 hw_delay *= 2;
 204         else if (IS_CHAN_QUARTER_RATE(chan))
 205                 hw_delay *= 4;
 206
 207         udelay(hw_delay + BASE_ACTIVATE_DELAY);
 208 }
 209
 210 void ath9k_hw_write_array(struct ath_hw *ah, struct ar5416IniArray *array,
 211                           int column, unsigned int *writecnt)
 212 {
 213         int r;
 214
 215         ENABLE_REGWRITE_BUFFER(ah);
 216         for (r = 0; r < array->ia_rows; r++) {
 217                 REG_WRITE(ah, INI_RA(array, r, 0),
 218                           INI_RA(array, r, column));
 219                 DO_DELAY(*writecnt);
 220         }
 221         REGWRITE_BUFFER_FLUSH(ah);
 222 }
 223
 224 u32 ath9k_hw_reverse_bits(u32 val, u32 n)
 225 {
 226         u32 retval;
 227         int i;
 228
 229         for (i = 0, retval = 0; i < n; i++) {
 230                 retval = (retval << 1) | (val & 1);
 231                 val >>= 1;
 232         }
 233         return retval;
 234 }
 235
 236 u16 ath9k_hw_computetxtime(struct ath_hw *ah,
 237                            u8 phy, int kbps,
 238                            u32 frameLen, u16 rateix,
 239                            bool shortPreamble)
 240 {
 241         u32 bitsPerSymbol, numBits, numSymbols, phyTime, txTime;
 242
 243         if (kbps == 0)
 244                 return 0;
 245
 246         switch (phy) {
 247         case WLAN_RC_PHY_CCK:
 248                 phyTime = CCK_PREAMBLE_BITS + CCK_PLCP_BITS;
 249                 if (shortPreamble)
 250                         phyTime >>= 1;
 251                 numBits = frameLen << 3;
 252                 txTime = CCK_SIFS_TIME + phyTime + ((numBits * 1000) / kbps);
 253                 break;
 254         case WLAN_RC_PHY_OFDM:
 255                 if (ah->curchan && IS_CHAN_QUARTER_RATE(ah->curchan)) {
 256                         bitsPerSymbol = (kbps * OFDM_SYMBOL_TIME_QUARTER) / 1000;
 257                         numBits = OFDM_PLCP_BITS + (frameLen << 3);
 258                         numSymbols = DIV_ROUND_UP(numBits, bitsPerSymbol);
 259                         txTime = OFDM_SIFS_TIME_QUARTER
 260                                 + OFDM_PREAMBLE_TIME_QUARTER
 261                                 + (numSymbols * OFDM_SYMBOL_TIME_QUARTER);
 262                 } else if (ah->curchan &&
 263                            IS_CHAN_HALF_RATE(ah->curchan)) {
 264                         bitsPerSymbol = (kbps * OFDM_SYMBOL_TIME_HALF) / 1000;
 265                         numBits = OFDM_PLCP_BITS + (frameLen << 3);
 266                         numSymbols = DIV_ROUND_UP(numBits, bitsPerSymbol);
 267                         txTime = OFDM_SIFS_TIME_HALF +
 268                                 OFDM_PREAMBLE_TIME_HALF
 269                                 + (numSymbols * OFDM_SYMBOL_TIME_HALF);
 270                 } else {
 271                         bitsPerSymbol = (kbps * OFDM_SYMBOL_TIME) / 1000;
 272                         numBits = OFDM_PLCP_BITS + (frameLen << 3);
 273                         numSymbols = DIV_ROUND_UP(numBits, bitsPerSymbol);
 274                         txTime = OFDM_SIFS_TIME + OFDM_PREAMBLE_TIME
 275                                 + (numSymbols * OFDM_SYMBOL_TIME);
 276                 }
 277                 break;
 278         default:
 279                 ath_err(ath9k_hw_common(ah),
 280                         "Unknown phy %u (rate ix %u)\n", phy, rateix);
 281                 txTime = 0;
 282                 break;
 283         }
 284
 285         return txTime;
 286 }
 287 EXPORT_SYMBOL(ath9k_hw_computetxtime);
 288
 289 void ath9k_hw_get_channel_centers(struct ath_hw *ah,
 290                                   struct ath9k_channel *chan,
 291                                   struct chan_centers *centers)
 292 {
 293         int8_t extoff;
 294
 295         if (!IS_CHAN_HT40(chan)) {
 296                 centers->ctl_center = centers->ext_center =
 297                         centers->synth_center = chan->channel;
 298                 return;
 299         }
 300
 301         if ((chan->chanmode == CHANNEL_A_HT40PLUS) ||
 302             (chan->chanmode == CHANNEL_G_HT40PLUS)) {
 303                 centers->synth_center =
 304                         chan->channel + HT40_CHANNEL_CENTER_SHIFT;
 305                 extoff = 1;
 306         } else {
 307                 centers->synth_center =
 308                         chan->channel - HT40_CHANNEL_CENTER_SHIFT;
 309                 extoff = -1;
 310         }
 311
 312         centers->ctl_center =
 313                 centers->synth_center - (extoff * HT40_CHANNEL_CENTER_SHIFT);
 314         /* 25 MHz spacing is supported by hw but not on upper layers */
 315         centers->ext_center =
 316                 centers->synth_center + (extoff * HT40_CHANNEL_CENTER_SHIFT);
 317 }
 318
 319 /******************/
 320 /* Chip Revisions */
 321 /******************/
 322
 323 static void ath9k_hw_read_revisions(struct ath_hw *ah)
 324 {
 325         u32 val;
 326
 327         switch (ah->hw_version.devid) {
 328         case AR5416_AR9100_DEVID:
 329                 ah->hw_version.macVersion = AR_SREV_VERSION_9100;
 330                 break;
 331         case AR9300_DEVID_AR9330:
 332                 ah->hw_version.macVersion = AR_SREV_VERSION_9330;
 333                 if (ah->get_mac_revision) {
 334                         ah->hw_version.macRev = ah->get_mac_revision();
 335                 } else {
 336                         val = REG_READ(ah, AR_SREV);
 337                         ah->hw_version.macRev = MS(val, AR_SREV_REVISION2);
 338                 }
 339                 return;
 340         case AR9300_DEVID_AR9340:
 341                 ah->hw_version.macVersion = AR_SREV_VERSION_9340;
 342                 val = REG_READ(ah, AR_SREV);
 343                 ah->hw_version.macRev = MS(val, AR_SREV_REVISION2);
 344                 return;
 345         case AR9300_DEVID_QCA955X:
 346                 ah->hw_version.macVersion = AR_SREV_VERSION_9550;
 347                 return;
 348         }
 349
 350         val = REG_READ(ah, AR_SREV) & AR_SREV_ID;
 351
 352         if (val == 0xFF) {
 353                 val = REG_READ(ah, AR_SREV);
 354                 ah->hw_version.macVersion =
 355                         (val & AR_SREV_VERSION2) >> AR_SREV_TYPE2_S;
 356                 ah->hw_version.macRev = MS(val, AR_SREV_REVISION2);
 357
 358                 if (AR_SREV_9462(ah))
 359                         ah->is_pciexpress = true;
 360                 else
 361                         ah->is_pciexpress = (val &
 362                                              AR_SREV_TYPE2_HOST_MODE) ? 0 : 1;
 363         } else {
 364                 if (!AR_SREV_9100(ah))
 365                         ah->hw_version.macVersion = MS(val, AR_SREV_VERSION);
 366
 367                 ah->hw_version.macRev = val & AR_SREV_REVISION;
 368
 369                 if (ah->hw_version.macVersion == AR_SREV_VERSION_5416_PCIE)
 370                         ah->is_pciexpress = true;
 371         }
 372 }
 373
 374 /************************************/
 375 /* HW Attach, Detach, Init Routines */
 376 /************************************/
 377
 378 static void ath9k_hw_disablepcie(struct ath_hw *ah)
 379 {
 380         if (!AR_SREV_5416(ah))
 381                 return;
 382
 383         REG_WRITE(ah, AR_PCIE_SERDES, 0x9248fc00);
 384         REG_WRITE(ah, AR_PCIE_SERDES, 0x24924924);
 385         REG_WRITE(ah, AR_PCIE_SERDES, 0x28000029);
 386         REG_WRITE(ah, AR_PCIE_SERDES, 0x57160824);
 387         REG_WRITE(ah, AR_PCIE_SERDES, 0x25980579);
 388         REG_WRITE(ah, AR_PCIE_SERDES, 0x00000000);
 389         REG_WRITE(ah, AR_PCIE_SERDES, 0x1aaabe40);
 390         REG_WRITE(ah, AR_PCIE_SERDES, 0xbe105554);
 391         REG_WRITE(ah, AR_PCIE_SERDES, 0x000e1007);
 392
 393         REG_WRITE(ah, AR_PCIE_SERDES2, 0x00000000);
 394 }
 395
 396 /* This should work for all families including legacy */
 397 static bool ath9k_hw_chip_test(struct ath_hw *ah)
 398 {
 399         struct ath_common *common = ath9k_hw_common(ah);
 400         u32 regAddr[2] = { AR_STA_ID0 };
 401         u32 regHold[2];
 402         static const u32 patternData[4] = {
 403                 0x55555555, 0xaaaaaaaa, 0x66666666, 0x99999999
 404         };
 405         int i, j, loop_max;
 406
 407         if (!AR_SREV_9300_20_OR_LATER(ah)) {
 408                 loop_max = 2;
 409                 regAddr[1] = AR_PHY_BASE + (8 << 2);
 410         } else
 411                 loop_max = 1;
 412
 413         for (i = 0; i < loop_max; i++) {
 414                 u32 addr = regAddr[i];
 415                 u32 wrData, rdData;
 416
 417                 regHold[i] = REG_READ(ah, addr);
 418                 for (j = 0; j < 0x100; j++) {
 419                         wrData = (j << 16) | j;
 420                         REG_WRITE(ah, addr, wrData);
 421                         rdData = REG_READ(ah, addr);
 422                         if (rdData != wrData) {
 423                                 ath_err(common,
 424                                         "address test failed addr: 0x%08x - wr:0x%08x != rd:0x%08x\n",
 425                                         addr, wrData, rdData);
 426                                 return false;
 427                         }
 428                 }
 429                 for (j = 0; j < 4; j++) {
 430                         wrData = patternData[j];
 431                         REG_WRITE(ah, addr, wrData);
 432                         rdData = REG_READ(ah, addr);
 433                         if (wrData != rdData) {
 434                                 ath_err(common,
 435                                         "address test failed addr: 0x%08x - wr:0x%08x != rd:0x%08x\n",
 436                                         addr, wrData, rdData);
 437                                 return false;
 438                         }
 439                 }
 440                 REG_WRITE(ah, regAddr[i], regHold[i]);
 441         }
 442         udelay(100);
 443
 444         return true;
 445 }
 446
 447 static void ath9k_hw_init_config(struct ath_hw *ah)
 448 {
 449         int i;
 450
 451         ah->config.dma_beacon_response_time = 1;
 452         ah->config.sw_beacon_response_time = 6;
 453         ah->config.additional_swba_backoff = 0;
 454         ah->config.ack_6mb = 0x0;
 455         ah->config.cwm_ignore_extcca = 0;
 456         ah->config.pcie_clock_req = 0;
 457         ah->config.pcie_waen = 0;
 458         ah->config.analog_shiftreg = 1;
 459         ah->config.enable_ani = true;
 460
 461         for (i = 0; i < AR_EEPROM_MODAL_SPURS; i++) {
 462                 ah->config.spurchans[i][0] = AR_NO_SPUR;
 463                 ah->config.spurchans[i][1] = AR_NO_SPUR;
 464         }
 465
 466         /* PAPRD needs some more work to be enabled */
 467         ah->config.paprd_disable = 1;
 468
 469         ah->config.rx_intr_mitigation = true;
 470         ah->config.pcieSerDesWrite = true;
 471
 472         /*
 473          * We need this for PCI devices only (Cardbus, PCI, miniPCI)
 474          * _and_ if on non-uniprocessor systems (Multiprocessor/HT).
 475          * This means we use it for all AR5416 devices, and the few
 476          * minor PCI AR9280 devices out there.
 477          *
 478          * Serialization is required because these devices do not handle
 479          * well the case of two concurrent reads/writes due to the latency
 480          * involved. During one read/write another read/write can be issued
 481          * on another CPU while the previous read/write may still be working
 482          * on our hardware, if we hit this case the hardware poops in a loop.
 483          * We prevent this by serializing reads and writes.
 484          *
 485          * This issue is not present on PCI-Express devices or pre-AR5416
 486          * devices (legacy, 802.11abg).
 487          */
 488         if (num_possible_cpus() > 1)
 489                 ah->config.serialize_regmode = SER_REG_MODE_AUTO;
 490 }
 491
 492 static void ath9k_hw_init_defaults(struct ath_hw *ah)
 493 {
 494         struct ath_regulatory *regulatory = ath9k_hw_regulatory(ah);
 495
 496         regulatory->country_code = CTRY_DEFAULT;
 497         regulatory->power_limit = MAX_RATE_POWER;
 498
 499         ah->hw_version.magic = AR5416_MAGIC;
 500         ah->hw_version.subvendorid = 0;
 501
 502         ah->atim_window = 0;
 503         ah->sta_id1_defaults =
 504                 AR_STA_ID1_CRPT_MIC_ENABLE |
 505                 AR_STA_ID1_MCAST_KSRCH;
 506         if (AR_SREV_9100(ah))
 507                 ah->sta_id1_defaults |= AR_STA_ID1_AR9100_BA_FIX;
 508         ah->slottime = ATH9K_SLOT_TIME_9;
 509         ah->globaltxtimeout = (u32) -1;
 510         ah->power_mode = ATH9K_PM_UNDEFINED;
 511         ah->htc_reset_init = true;
 512 }
 513
 514 static int ath9k_hw_init_macaddr(struct ath_hw *ah)
 515 {
 516         struct ath_common *common = ath9k_hw_common(ah);
 517         u32 sum;
 518         int i;
 519         u16 eeval;
 520         static const u32 EEP_MAC[] = { EEP_MAC_LSW, EEP_MAC_MID, EEP_MAC_MSW };
 521
 522         sum = 0;
 523         for (i = 0; i < 3; i++) {
 524                 eeval = ah->eep_ops->get_eeprom(ah, EEP_MAC[i]);
 525                 sum += eeval;
 526                 common->macaddr[2 * i] = eeval >> 8;
 527                 common->macaddr[2 * i + 1] = eeval & 0xff;
 528         }
 529         if (sum == 0 || sum == 0xffff * 3)
 530                 return -EADDRNOTAVAIL;
 531
 532         return 0;
 533 }
 534
 535 static int ath9k_hw_post_init(struct ath_hw *ah)
 536 {
 537         struct ath_common *common = ath9k_hw_common(ah);
 538         int ecode;
 539
 540         if (common->bus_ops->ath_bus_type != ATH_USB) {
 541                 if (!ath9k_hw_chip_test(ah))
 542                         return -ENODEV;
 543         }
 544
 545         if (!AR_SREV_9300_20_OR_LATER(ah)) {
 546                 ecode = ar9002_hw_rf_claim(ah);
 547                 if (ecode != 0)
 548                         return ecode;
 549         }
 550
 551         ecode = ath9k_hw_eeprom_init(ah);
 552         if (ecode != 0)
 553                 return ecode;
 554
 555         ath_dbg(ath9k_hw_common(ah), CONFIG, "Eeprom VER: %d, REV: %d\n",
 556                 ah->eep_ops->get_eeprom_ver(ah),
 557                 ah->eep_ops->get_eeprom_rev(ah));
 558
 559         ecode = ath9k_hw_rf_alloc_ext_banks(ah);
 560         if (ecode) {
 561                 ath_err(ath9k_hw_common(ah),
 562                         "Failed allocating banks for external radio\n");
 563                 ath9k_hw_rf_free_ext_banks(ah);
 564                 return ecode;
 565         }
 566
 567         if (ah->config.enable_ani) {
 568                 ath9k_hw_ani_setup(ah);
 569                 ath9k_hw_ani_init(ah);
 570         }
 571
 572         return 0;
 573 }
 574
 575 static void ath9k_hw_attach_ops(struct ath_hw *ah)
 576 {
 577         if (AR_SREV_9300_20_OR_LATER(ah))
 578                 ar9003_hw_attach_ops(ah);
 579         else
 580                 ar9002_hw_attach_ops(ah);
 581 }
 582
 583 /* Called for all hardware families */
 584 static int __ath9k_hw_init(struct ath_hw *ah)
 585 {
 586         struct ath_common *common = ath9k_hw_common(ah);
 587         int r = 0;
 588
 589         ath9k_hw_read_revisions(ah);
 590
 591         /*
 592          * Read back AR_WA into a permanent copy and set bits 14 and 17.
 593          * We need to do this to avoid RMW of this register. We cannot
 594          * read the reg when chip is asleep.
 595          */
 596         ah->WARegVal = REG_READ(ah, AR_WA);
 597         ah->WARegVal |= (AR_WA_D3_L1_DISABLE |
 598                          AR_WA_ASPM_TIMER_BASED_DISABLE);
 599
 600         if (!ath9k_hw_set_reset_reg(ah, ATH9K_RESET_POWER_ON)) {
 601                 ath_err(common, "Couldn't reset chip\n");
 602                 return -EIO;
 603         }
 604
 605         if (AR_SREV_9462(ah))
 606                 ah->WARegVal &= ~AR_WA_D3_L1_DISABLE;
 607
 608         ath9k_hw_init_defaults(ah);
 609         ath9k_hw_init_config(ah);
 610
 611         ath9k_hw_attach_ops(ah);
 612
 613         if (!ath9k_hw_setpower(ah, ATH9K_PM_AWAKE)) {
 614                 ath_err(common, "Couldn't wakeup chip\n");
 615                 return -EIO;
 616         }
 617
 618         if (NR_CPUS > 1 && ah->config.serialize_regmode == SER_REG_MODE_AUTO) {
 619                 if (ah->hw_version.macVersion == AR_SREV_VERSION_5416_PCI ||
 620                     ((AR_SREV_9160(ah) || AR_SREV_9280(ah) || AR_SREV_9287(ah)) &&
 621                      !ah->is_pciexpress)) {
 622                         ah->config.serialize_regmode =
 623                                 SER_REG_MODE_ON;
 624                 } else {
 625                         ah->config.serialize_regmode =
 626                                 SER_REG_MODE_OFF;
 627                 }
 628         }
 629
 630         ath_dbg(common, RESET, "serialize_regmode is %d\n",
 631                 ah->config.serialize_regmode);
 632
 633         if (AR_SREV_9285(ah) || AR_SREV_9271(ah))
 634                 ah->config.max_txtrig_level = MAX_TX_FIFO_THRESHOLD >> 1;
 635         else
 636                 ah->config.max_txtrig_level = MAX_TX_FIFO_THRESHOLD;
 637
 638         switch (ah->hw_version.macVersion) {
 639         case AR_SREV_VERSION_5416_PCI:
 640         case AR_SREV_VERSION_5416_PCIE:
 641         case AR_SREV_VERSION_9160:
 642         case AR_SREV_VERSION_9100:
 643         case AR_SREV_VERSION_9280:
 644         case AR_SREV_VERSION_9285:
 645         case AR_SREV_VERSION_9287:
 646         case AR_SREV_VERSION_9271:
 647         case AR_SREV_VERSION_9300:
 648         case AR_SREV_VERSION_9330:
 649         case AR_SREV_VERSION_9485:
 650         case AR_SREV_VERSION_9340:
 651         case AR_SREV_VERSION_9462:
 652         case AR_SREV_VERSION_9550:
 653                 break;
 654         default:
 655                 ath_err(common,
 656                         "Mac Chip Rev 0x%02x.%x is not supported by this driver\n",
 657                         ah->hw_version.macVersion, ah->hw_version.macRev);
 658                 return -EOPNOTSUPP;
 659         }
 660
 661         if (AR_SREV_9271(ah) || AR_SREV_9100(ah) || AR_SREV_9340(ah) ||
 662             AR_SREV_9330(ah) || AR_SREV_9550(ah))
 663                 ah->is_pciexpress = false;
 664
 665         ah->hw_version.phyRev = REG_READ(ah, AR_PHY_CHIP_ID);
 666         ath9k_hw_init_cal_settings(ah);
 667
 668         ah->ani_function = ATH9K_ANI_ALL;
 669         if (AR_SREV_9280_20_OR_LATER(ah) && !AR_SREV_9300_20_OR_LATER(ah))
 670                 ah->ani_function &= ~ATH9K_ANI_NOISE_IMMUNITY_LEVEL;
 671         if (!AR_SREV_9300_20_OR_LATER(ah))
 672                 ah->ani_function &= ~ATH9K_ANI_MRC_CCK;
 673
 674         ath9k_hw_init_mode_regs(ah);
 675
 676         if (!ah->is_pciexpress)
 677                 ath9k_hw_disablepcie(ah);
 678
 679         r = ath9k_hw_post_init(ah);
 680         if (r)
 681                 return r;
 682
 683         ath9k_hw_init_mode_gain_regs(ah);
 684         r = ath9k_hw_fill_cap_info(ah);
 685         if (r)
 686                 return r;
 687
 688         r = ath9k_hw_init_macaddr(ah);
 689         if (r) {
 690                 ath_err(common, "Failed to initialize MAC address\n");
 691                 return r;
 692         }
 693
 694         if (AR_SREV_9285(ah) || AR_SREV_9271(ah))
 695                 ah->tx_trig_level = (AR_FTRIG_256B >> AR_FTRIG_S);
 696         else
 697                 ah->tx_trig_level = (AR_FTRIG_512B >> AR_FTRIG_S);
 698
 699         if (AR_SREV_9330(ah))
 700                 ah->bb_watchdog_timeout_ms = 85;
 701         else
 702                 ah->bb_watchdog_timeout_ms = 25;
 703
 704         common->state = ATH_HW_INITIALIZED;
 705
 706         return 0;
 707 }
 708
 709 int ath9k_hw_init(struct ath_hw *ah)
 710 {
 711         int ret;
 712         struct ath_common *common = ath9k_hw_common(ah);
 713
 714         /* These are all the AR5008/AR9001/AR9002 hardware family of chipsets */
 715         switch (ah->hw_version.devid) {
 716         case AR5416_DEVID_PCI:
 717         case AR5416_DEVID_PCIE:
 718         case AR5416_AR9100_DEVID:
 719         case AR9160_DEVID_PCI:
 720         case AR9280_DEVID_PCI:
 721         case AR9280_DEVID_PCIE:
 722         case AR9285_DEVID_PCIE:
 723         case AR9287_DEVID_PCI:
 724         case AR9287_DEVID_PCIE:
 725         case AR2427_DEVID_PCIE:
 726         case AR9300_DEVID_PCIE:
 727         case AR9300_DEVID_AR9485_PCIE:
 728         case AR9300_DEVID_AR9330:
 729         case AR9300_DEVID_AR9340:
 730         case AR9300_DEVID_QCA955X:
 731         case AR9300_DEVID_AR9580:
 732         case AR9300_DEVID_AR9462:
 733                 break;
 734         default:
 735                 if (common->bus_ops->ath_bus_type == ATH_USB)
 736                         break;
 737                 ath_err(common, "Hardware device ID 0x%04x not supported\n",
 738                         ah->hw_version.devid);
 739                 return -EOPNOTSUPP;
 740         }
 741
 742         ret = __ath9k_hw_init(ah);
 743         if (ret) {
 744                 ath_err(common,
 745                         "Unable to initialize hardware; initialization status: %d\n",
 746                         ret);
 747                 return ret;
 748         }
 749
 750         return 0;
 751 }
 752 EXPORT_SYMBOL(ath9k_hw_init);
 753
 754 static void ath9k_hw_init_qos(struct ath_hw *ah)
 755 {
 756         ENABLE_REGWRITE_BUFFER(ah);
 757
 758         REG_WRITE(ah, AR_MIC_QOS_CONTROL, 0x100aa);
 759         REG_WRITE(ah, AR_MIC_QOS_SELECT, 0x3210);
 760
 761         REG_WRITE(ah, AR_QOS_NO_ACK,
 762                   SM(2, AR_QOS_NO_ACK_TWO_BIT) |
 763                   SM(5, AR_QOS_NO_ACK_BIT_OFF) |
 764                   SM(0, AR_QOS_NO_ACK_BYTE_OFF));
 765
 766         REG_WRITE(ah, AR_TXOP_X, AR_TXOP_X_VAL);
 767         REG_WRITE(ah, AR_TXOP_0_3, 0xFFFFFFFF);
 768         REG_WRITE(ah, AR_TXOP_4_7, 0xFFFFFFFF);
 769         REG_WRITE(ah, AR_TXOP_8_11, 0xFFFFFFFF);
 770         REG_WRITE(ah, AR_TXOP_12_15, 0xFFFFFFFF);
 771
 772         REGWRITE_BUFFER_FLUSH(ah);
 773 }
 774
 775 u32 ar9003_get_pll_sqsum_dvc(struct ath_hw *ah)
 776 {
 777         struct ath_common *common = ath9k_hw_common(ah);
 778         int i = 0;
 779
 780         REG_CLR_BIT(ah, PLL3, PLL3_DO_MEAS_MASK);
 781         udelay(100);
 782         REG_SET_BIT(ah, PLL3, PLL3_DO_MEAS_MASK);
 783
 784         while ((REG_READ(ah, PLL4) & PLL4_MEAS_DONE) == 0) {
 785
 786                 udelay(100);
 787
 788                 if (WARN_ON_ONCE(i >= 100)) {
 789                         ath_err(common, "PLL4 meaurement not done\n");
 790                         break;
 791                 }
 792
 793                 i++;
 794         }
 795
 796         return (REG_READ(ah, PLL3) & SQSUM_DVC_MASK) >> 3;
 797 }
 798 EXPORT_SYMBOL(ar9003_get_pll_sqsum_dvc);
 799
 800 static void ath9k_hw_init_pll(struct ath_hw *ah,
 801                               struct ath9k_channel *chan)
 802 {
 803         u32 pll;
 804
 805         if (AR_SREV_9485(ah)) {
 806
 807                 /* program BB PLL ki and kd value, ki=0x4, kd=0x40 */
 808                 REG_RMW_FIELD(ah, AR_CH0_BB_DPLL2,
 809                               AR_CH0_BB_DPLL2_PLL_PWD, 0x1);
 810                 REG_RMW_FIELD(ah, AR_CH0_BB_DPLL2,
 811                               AR_CH0_DPLL2_KD, 0x40);
 812                 REG_RMW_FIELD(ah, AR_CH0_BB_DPLL2,
 813                               AR_CH0_DPLL2_KI, 0x4);
 814
 815                 REG_RMW_FIELD(ah, AR_CH0_BB_DPLL1,
 816                               AR_CH0_BB_DPLL1_REFDIV, 0x5);
 817                 REG_RMW_FIELD(ah, AR_CH0_BB_DPLL1,
 818                               AR_CH0_BB_DPLL1_NINI, 0x58);
 819                 REG_RMW_FIELD(ah, AR_CH0_BB_DPLL1,
 820                               AR_CH0_BB_DPLL1_NFRAC, 0x0);
 821
 822                 REG_RMW_FIELD(ah, AR_CH0_BB_DPLL2,
 823                               AR_CH0_BB_DPLL2_OUTDIV, 0x1);
 824                 REG_RMW_FIELD(ah, AR_CH0_BB_DPLL2,
 825                               AR_CH0_BB_DPLL2_LOCAL_PLL, 0x1);
 826                 REG_RMW_FIELD(ah, AR_CH0_BB_DPLL2,
 827                               AR_CH0_BB_DPLL2_EN_NEGTRIG, 0x1);
 828
 829                 /* program BB PLL phase_shift to 0x6 */
 830                 REG_RMW_FIELD(ah, AR_CH0_BB_DPLL3,
 831                               AR_CH0_BB_DPLL3_PHASE_SHIFT, 0x6);
 832
 833                 REG_RMW_FIELD(ah, AR_CH0_BB_DPLL2,
 834                               AR_CH0_BB_DPLL2_PLL_PWD, 0x0);
 835                 udelay(1000);
 836         } else if (AR_SREV_9330(ah)) {
 837                 u32 ddr_dpll2, pll_control2, kd;
 838
 839                 if (ah->is_clk_25mhz) {
 840                         ddr_dpll2 = 0x18e82f01;
 841                         pll_control2 = 0xe04a3d;
 842                         kd = 0x1d;
 843                 } else {
 844                         ddr_dpll2 = 0x19e82f01;
 845                         pll_control2 = 0x886666;
 846                         kd = 0x3d;
 847                 }
 848
 849                 /* program DDR PLL ki and kd value */
 850                 REG_WRITE(ah, AR_CH0_DDR_DPLL2, ddr_dpll2);
 851
 852                 /* program DDR PLL phase_shift */
 853                 REG_RMW_FIELD(ah, AR_CH0_DDR_DPLL3,
 854                               AR_CH0_DPLL3_PHASE_SHIFT, 0x1);
 855
 856                 REG_WRITE(ah, AR_RTC_PLL_CONTROL, 0x1142c);
 857                 udelay(1000);
 858
 859                 /* program refdiv, nint, frac to RTC register */
 860                 REG_WRITE(ah, AR_RTC_PLL_CONTROL2, pll_control2);
 861
 862                 /* program BB PLL kd and ki value */
 863                 REG_RMW_FIELD(ah, AR_CH0_BB_DPLL2, AR_CH0_DPLL2_KD, kd);
 864                 REG_RMW_FIELD(ah, AR_CH0_BB_DPLL2, AR_CH0_DPLL2_KI, 0x06);
 865
 866                 /* program BB PLL phase_shift */
 867                 REG_RMW_FIELD(ah, AR_CH0_BB_DPLL3,
 868                               AR_CH0_BB_DPLL3_PHASE_SHIFT, 0x1);
 869         } else if (AR_SREV_9340(ah) || AR_SREV_9550(ah)) {
 870                 u32 regval, pll2_divint, pll2_divfrac, refdiv;
 871
 872                 REG_WRITE(ah, AR_RTC_PLL_CONTROL, 0x1142c);
 873                 udelay(1000);
 874
 875                 REG_SET_BIT(ah, AR_PHY_PLL_MODE, 0x1 << 16);
 876                 udelay(100);
 877
 878                 if (ah->is_clk_25mhz) {
 879                         pll2_divint = 0x54;
 880                         pll2_divfrac = 0x1eb85;
 881                         refdiv = 3;
 882                 } else {
 883                         if (AR_SREV_9340(ah)) {
 884                                 pll2_divint = 88;
 885                                 pll2_divfrac = 0;
 886                                 refdiv = 5;
 887                         } else {
 888                                 pll2_divint = 0x11;
 889                                 pll2_divfrac = 0x26666;
 890                                 refdiv = 1;
 891                         }
 892                 }
 893
 894                 regval = REG_READ(ah, AR_PHY_PLL_MODE);
 895                 regval |= (0x1 << 16);
 896                 REG_WRITE(ah, AR_PHY_PLL_MODE, regval);
 897                 udelay(100);
 898
 899                 REG_WRITE(ah, AR_PHY_PLL_CONTROL, (refdiv << 27) |
 900                           (pll2_divint << 18) | pll2_divfrac);
 901                 udelay(100);
 902
 903                 regval = REG_READ(ah, AR_PHY_PLL_MODE);
 904                 if (AR_SREV_9340(ah))
 905                         regval = (regval & 0x80071fff) | (0x1 << 30) |
 906                                  (0x1 << 13) | (0x4 << 26) | (0x18 << 19);
 907                 else
 908                         regval = (regval & 0x80071fff) | (0x3 << 30) |
 909                                  (0x1 << 13) | (0x4 << 26) | (0x60 << 19);
 910                 REG_WRITE(ah, AR_PHY_PLL_MODE, regval);
 911                 REG_WRITE(ah, AR_PHY_PLL_MODE,
 912                           REG_READ(ah, AR_PHY_PLL_MODE) & 0xfffeffff);
 913                 udelay(1000);
 914         }
 915
 916         pll = ath9k_hw_compute_pll_control(ah, chan);
 917
 918         REG_WRITE(ah, AR_RTC_PLL_CONTROL, pll);
 919
 920         if (AR_SREV_9485(ah) || AR_SREV_9340(ah) || AR_SREV_9330(ah) ||
 921             AR_SREV_9550(ah))
 922                 udelay(1000);
 923
 924         /* Switch the core clock for ar9271 to 117Mhz */
 925         if (AR_SREV_9271(ah)) {
 926                 udelay(500);
 927                 REG_WRITE(ah, 0x50040, 0x304);
 928         }
 929
 930         udelay(RTC_PLL_SETTLE_DELAY);
 931
 932         REG_WRITE(ah, AR_RTC_SLEEP_CLK, AR_RTC_FORCE_DERIVED_CLK);
 933
 934         if (AR_SREV_9340(ah) || AR_SREV_9550(ah)) {
 935                 if (ah->is_clk_25mhz) {
 936                         REG_WRITE(ah, AR_RTC_DERIVED_CLK, 0x17c << 1);
 937                         REG_WRITE(ah, AR_SLP32_MODE, 0x0010f3d7);
 938                         REG_WRITE(ah,  AR_SLP32_INC, 0x0001e7ae);
 939                 } else {
 940                         REG_WRITE(ah, AR_RTC_DERIVED_CLK, 0x261 << 1);
 941                         REG_WRITE(ah, AR_SLP32_MODE, 0x0010f400);
 942                         REG_WRITE(ah,  AR_SLP32_INC, 0x0001e800);
 943                 }
 944                 udelay(100);
 945         }
 946 }
 947
 948 static void ath9k_hw_init_interrupt_masks(struct ath_hw *ah,
 949                                           enum nl80211_iftype opmode)
 950 {
 951         u32 sync_default = AR_INTR_SYNC_DEFAULT;
 952         u32 imr_reg = AR_IMR_TXERR |
 953                 AR_IMR_TXURN |
 954                 AR_IMR_RXERR |
 955                 AR_IMR_RXORN |
 956                 AR_IMR_BCNMISC;
 957
 958         if (AR_SREV_9340(ah) || AR_SREV_9550(ah))
 959                 sync_default &= ~AR_INTR_SYNC_HOST1_FATAL;
 960
 961         if (AR_SREV_9300_20_OR_LATER(ah)) {
 962                 imr_reg |= AR_IMR_RXOK_HP;
 963                 if (ah->config.rx_intr_mitigation)
 964                         imr_reg |= AR_IMR_RXINTM | AR_IMR_RXMINTR;
 965                 else
 966                         imr_reg |= AR_IMR_RXOK_LP;
 967
 968         } else {
 969                 if (ah->config.rx_intr_mitigation)
 970                         imr_reg |= AR_IMR_RXINTM | AR_IMR_RXMINTR;
 971                 else
 972                         imr_reg |= AR_IMR_RXOK;
 973         }
 974
 975         if (ah->config.tx_intr_mitigation)
 976                 imr_reg |= AR_IMR_TXINTM | AR_IMR_TXMINTR;
 977         else
 978                 imr_reg |= AR_IMR_TXOK;
 979
 980         if (opmode == NL80211_IFTYPE_AP)
 981                 imr_reg |= AR_IMR_MIB;
 982
 983         ENABLE_REGWRITE_BUFFER(ah);
 984
 985         REG_WRITE(ah, AR_IMR, imr_reg);
 986         ah->imrs2_reg |= AR_IMR_S2_GTT;
 987         REG_WRITE(ah, AR_IMR_S2, ah->imrs2_reg);
 988
 989         if (!AR_SREV_9100(ah)) {
 990                 REG_WRITE(ah, AR_INTR_SYNC_CAUSE, 0xFFFFFFFF);
 991                 REG_WRITE(ah, AR_INTR_SYNC_ENABLE, sync_default);
 992                 REG_WRITE(ah, AR_INTR_SYNC_MASK, 0);
 993         }
 994
 995         REGWRITE_BUFFER_FLUSH(ah);
 996
 997         if (AR_SREV_9300_20_OR_LATER(ah)) {
 998                 REG_WRITE(ah, AR_INTR_PRIO_ASYNC_ENABLE, 0);
 999                 REG_WRITE(ah, AR_INTR_PRIO_ASYNC_MASK, 0);
1000                 REG_WRITE(ah, AR_INTR_PRIO_SYNC_ENABLE, 0);
1001                 REG_WRITE(ah, AR_INTR_PRIO_SYNC_MASK, 0);
1002         }
1003 }
1004
1005 static void ath9k_hw_set_sifs_time(struct ath_hw *ah, u32 us)
1006 {
1007         u32 val = ath9k_hw_mac_to_clks(ah, us - 2);
1008         val = min(val, (u32) 0xFFFF);
1009         REG_WRITE(ah, AR_D_GBL_IFS_SIFS, val);
1010 }
1011
1012 static void ath9k_hw_setslottime(struct ath_hw *ah, u32 us)
1013 {
1014         u32 val = ath9k_hw_mac_to_clks(ah, us);
1015         val = min(val, (u32) 0xFFFF);
1016         REG_WRITE(ah, AR_D_GBL_IFS_SLOT, val);
1017 }
1018
1019 static void ath9k_hw_set_ack_timeout(struct ath_hw *ah, u32 us)
1020 {
1021         u32 val = ath9k_hw_mac_to_clks(ah, us);
1022         val = min(val, (u32) MS(0xFFFFFFFF, AR_TIME_OUT_ACK));
1023         REG_RMW_FIELD(ah, AR_TIME_OUT, AR_TIME_OUT_ACK, val);
1024 }
1025
1026 static void ath9k_hw_set_cts_timeout(struct ath_hw *ah, u32 us)
1027 {
1028         u32 val = ath9k_hw_mac_to_clks(ah, us);
1029         val = min(val, (u32) MS(0xFFFFFFFF, AR_TIME_OUT_CTS));
1030         REG_RMW_FIELD(ah, AR_TIME_OUT, AR_TIME_OUT_CTS, val);
1031 }
1032
1033 static bool ath9k_hw_set_global_txtimeout(struct ath_hw *ah, u32 tu)
1034 {
1035         if (tu > 0xFFFF) {
1036                 ath_dbg(ath9k_hw_common(ah), XMIT, "bad global tx timeout %u\n",
1037                         tu);
1038                 ah->globaltxtimeout = (u32) -1;
1039                 return false;
1040         } else {
1041                 REG_RMW_FIELD(ah, AR_GTXTO, AR_GTXTO_TIMEOUT_LIMIT, tu);
1042                 ah->globaltxtimeout = tu;
1043                 return true;
1044         }
1045 }
1046
1047 void ath9k_hw_init_global_settings(struct ath_hw *ah)
1048 {
1049         struct ath_common *common = ath9k_hw_common(ah);
1050         struct ieee80211_conf *conf = &common->hw->conf;
1051         const struct ath9k_channel *chan = ah->curchan;
1052         int acktimeout, ctstimeout, ack_offset = 0;
1053         int slottime;
1054         int sifstime;
1055         int rx_lat = 0, tx_lat = 0, eifs = 0;
1056         u32 reg;
1057
1058         ath_dbg(ath9k_hw_common(ah), RESET, "ah->misc_mode 0x%x\n",
1059                 ah->misc_mode);
1060
1061         if (!chan)
1062                 return;
1063
1064         if (ah->misc_mode != 0)
1065                 REG_SET_BIT(ah, AR_PCU_MISC, ah->misc_mode);
1066
1067         if (IS_CHAN_A_FAST_CLOCK(ah, chan))
1068                 rx_lat = 41;
1069         else
1070                 rx_lat = 37;
1071         tx_lat = 54;
1072
1073         if (IS_CHAN_5GHZ(chan))
1074                 sifstime = 16;
1075         else
1076                 sifstime = 10;
1077
1078         if (IS_CHAN_HALF_RATE(chan)) {
1079                 eifs = 175;
1080                 rx_lat *= 2;
1081                 tx_lat *= 2;
1082                 if (IS_CHAN_A_FAST_CLOCK(ah, chan))
1083                     tx_lat += 11;
1084
1085                 sifstime *= 2;
1086                 ack_offset = 16;
1087                 slottime = 13;
1088         } else if (IS_CHAN_QUARTER_RATE(chan)) {
1089                 eifs = 340;
1090                 rx_lat = (rx_lat * 4) - 1;
1091                 tx_lat *= 4;
1092                 if (IS_CHAN_A_FAST_CLOCK(ah, chan))
1093                     tx_lat += 22;
1094
1095                 sifstime *= 4;
1096                 ack_offset = 32;
1097                 slottime = 21;
1098         } else {
1099                 if (AR_SREV_9287(ah) && AR_SREV_9287_13_OR_LATER(ah)) {
1100                         eifs = AR_D_GBL_IFS_EIFS_ASYNC_FIFO;
1101                         reg = AR_USEC_ASYNC_FIFO;
1102                 } else {
1103                         eifs = REG_READ(ah, AR_D_GBL_IFS_EIFS)/
1104                                 common->clockrate;
1105                         reg = REG_READ(ah, AR_USEC);
1106                 }
1107                 rx_lat = MS(reg, AR_USEC_RX_LAT);
1108                 tx_lat = MS(reg, AR_USEC_TX_LAT);
1109
1110                 slottime = ah->slottime;
1111         }
1112
1113         /* As defined by IEEE 802.11-2007 17.3.8.6 */
1114         acktimeout = slottime + sifstime + 3 * ah->coverage_class + ack_offset;
1115         ctstimeout = acktimeout;
1116
1117         /*
1118          * Workaround for early ACK timeouts, add an offset to match the
1119          * initval's 64us ack timeout value. Use 48us for the CTS timeout.
1120          * This was initially only meant to work around an issue with delayed
1121          * BA frames in some implementations, but it has been found to fix ACK
1122          * timeout issues in other cases as well.
1123          */
1124         if (conf->channel && conf->channel->band == IEEE80211_BAND_2GHZ &&
1125             !IS_CHAN_HALF_RATE(chan) && !IS_CHAN_QUARTER_RATE(chan)) {
1126                 acktimeout += 64 - sifstime - ah->slottime;
1127                 ctstimeout += 48 - sifstime - ah->slottime;
1128         }
1129
1130
1131         ath9k_hw_set_sifs_time(ah, sifstime);
1132         ath9k_hw_setslottime(ah, slottime);
1133         ath9k_hw_set_ack_timeout(ah, acktimeout);
1134         ath9k_hw_set_cts_timeout(ah, ctstimeout);
1135         if (ah->globaltxtimeout != (u32) -1)
1136                 ath9k_hw_set_global_txtimeout(ah, ah->globaltxtimeout);
1137
1138         REG_WRITE(ah, AR_D_GBL_IFS_EIFS, ath9k_hw_mac_to_clks(ah, eifs));
1139         REG_RMW(ah, AR_USEC,
1140                 (common->clockrate - 1) |
1141                 SM(rx_lat, AR_USEC_RX_LAT) |
1142                 SM(tx_lat, AR_USEC_TX_LAT),
1143                 AR_USEC_TX_LAT | AR_USEC_RX_LAT | AR_USEC_USEC);
1144
1145 }
1146 EXPORT_SYMBOL(ath9k_hw_init_global_settings);
1147
1148 void ath9k_hw_deinit(struct ath_hw *ah)
1149 {
1150         struct ath_common *common = ath9k_hw_common(ah);
1151
1152         if (common->state < ATH_HW_INITIALIZED)
1153                 goto free_hw;
1154
1155         ath9k_hw_setpower(ah, ATH9K_PM_FULL_SLEEP);
1156
1157 free_hw:
1158         ath9k_hw_rf_free_ext_banks(ah);
1159 }
1160 EXPORT_SYMBOL(ath9k_hw_deinit);
1161
1162 /*******/
1163 /* INI */
1164 /*******/
1165
1166 u32 ath9k_regd_get_ctl(struct ath_regulatory *reg, struct ath9k_channel *chan)
1167 {
1168         u32 ctl = ath_regd_get_band_ctl(reg, chan->chan->band);
1169
1170         if (IS_CHAN_B(chan))
1171                 ctl |= CTL_11B;
1172         else if (IS_CHAN_G(chan))
1173                 ctl |= CTL_11G;
1174         else
1175                 ctl |= CTL_11A;
1176
1177         return ctl;
1178 }
1179
1180 /****************************************/
1181 /* Reset and Channel Switching Routines */
1182 /****************************************/
1183
1184 static inline void ath9k_hw_set_dma(struct ath_hw *ah)
1185 {
1186         struct ath_common *common = ath9k_hw_common(ah);
1187
1188         ENABLE_REGWRITE_BUFFER(ah);
1189
1190         /*
1191          * set AHB_MODE not to do cacheline prefetches
1192         */
1193         if (!AR_SREV_9300_20_OR_LATER(ah))
1194                 REG_SET_BIT(ah, AR_AHB_MODE, AR_AHB_PREFETCH_RD_EN);
1195
1196         /*
1197          * let mac dma reads be in 128 byte chunks
1198          */
1199         REG_RMW(ah, AR_TXCFG, AR_TXCFG_DMASZ_128B, AR_TXCFG_DMASZ_MASK);
1200
1201         REGWRITE_BUFFER_FLUSH(ah);
1202
1203         /*
1204          * Restore TX Trigger Level to its pre-reset value.
1205          * The initial value depends on whether aggregation is enabled, and is
1206          * adjusted whenever underruns are detected.
1207          */
1208         if (!AR_SREV_9300_20_OR_LATER(ah))
1209                 REG_RMW_FIELD(ah, AR_TXCFG, AR_FTRIG, ah->tx_trig_level);
1210
1211         ENABLE_REGWRITE_BUFFER(ah);
1212
1213         /*
1214          * let mac dma writes be in 128 byte chunks
1215          */
1216         REG_RMW(ah, AR_RXCFG, AR_RXCFG_DMASZ_128B, AR_RXCFG_DMASZ_MASK);
1217
1218         /*
1219          * Setup receive FIFO threshold to hold off TX activities
1220          */
1221         REG_WRITE(ah, AR_RXFIFO_CFG, 0x200);
1222
1223         if (AR_SREV_9300_20_OR_LATER(ah)) {
1224                 REG_RMW_FIELD(ah, AR_RXBP_THRESH, AR_RXBP_THRESH_HP, 0x1);
1225                 REG_RMW_FIELD(ah, AR_RXBP_THRESH, AR_RXBP_THRESH_LP, 0x1);
1226
1227                 ath9k_hw_set_rx_bufsize(ah, common->rx_bufsize -
1228                         ah->caps.rx_status_len);
1229         }
1230
1231         /*
1232          * reduce the number of usable entries in PCU TXBUF to avoid
1233          * wrap around issues.
1234          */
1235         if (AR_SREV_9285(ah)) {
1236                 /* For AR9285 the number of Fifos are reduced to half.
1237                  * So set the usable tx buf size also to half to
1238                  * avoid data/delimiter underruns
1239                  */
1240                 REG_WRITE(ah, AR_PCU_TXBUF_CTRL,
1241                           AR_9285_PCU_TXBUF_CTRL_USABLE_SIZE);
1242         } else if (!AR_SREV_9271(ah)) {
1243                 REG_WRITE(ah, AR_PCU_TXBUF_CTRL,
1244                           AR_PCU_TXBUF_CTRL_USABLE_SIZE);
1245         }
1246
1247         REGWRITE_BUFFER_FLUSH(ah);
1248
1249         if (AR_SREV_9300_20_OR_LATER(ah))
1250                 ath9k_hw_reset_txstatus_ring(ah);
1251 }
1252
1253 static void ath9k_hw_set_operating_mode(struct ath_hw *ah, int opmode)
1254 {
1255         u32 mask = AR_STA_ID1_STA_AP | AR_STA_ID1_ADHOC;
1256         u32 set = AR_STA_ID1_KSRCH_MODE;
1257
1258         switch (opmode) {
1259         case NL80211_IFTYPE_ADHOC:
1260         case NL80211_IFTYPE_MESH_POINT:
1261                 set |= AR_STA_ID1_ADHOC;
1262                 REG_SET_BIT(ah, AR_CFG, AR_CFG_AP_ADHOC_INDICATION);
1263                 break;
1264         case NL80211_IFTYPE_AP:
1265                 set |= AR_STA_ID1_STA_AP;
1266                 /* fall through */
1267         case NL80211_IFTYPE_STATION:
1268                 REG_CLR_BIT(ah, AR_CFG, AR_CFG_AP_ADHOC_INDICATION);
1269                 break;
1270         default:
1271                 if (!ah->is_monitoring)
1272                         set = 0;
1273                 break;
1274         }
1275         REG_RMW(ah, AR_STA_ID1, set, mask);
1276 }
1277
1278 void ath9k_hw_get_delta_slope_vals(struct ath_hw *ah, u32 coef_scaled,
1279                                    u32 *coef_mantissa, u32 *coef_exponent)
1280 {
1281         u32 coef_exp, coef_man;
1282
1283         for (coef_exp = 31; coef_exp > 0; coef_exp--)
1284                 if ((coef_scaled >> coef_exp) & 0x1)
1285                         break;
1286
1287         coef_exp = 14 - (coef_exp - COEF_SCALE_S);
1288
1289         coef_man = coef_scaled + (1 << (COEF_SCALE_S - coef_exp - 1));
1290
1291         *coef_mantissa = coef_man >> (COEF_SCALE_S - coef_exp);
1292         *coef_exponent = coef_exp - 16;
1293 }
1294
1295 static bool ath9k_hw_set_reset(struct ath_hw *ah, int type)
1296 {
1297         u32 rst_flags;
1298         u32 tmpReg;
1299
1300         if (AR_SREV_9100(ah)) {
1301                 REG_RMW_FIELD(ah, AR_RTC_DERIVED_CLK,
1302                               AR_RTC_DERIVED_CLK_PERIOD, 1);
1303                 (void)REG_READ(ah, AR_RTC_DERIVED_CLK);
1304         }
1305
1306         ENABLE_REGWRITE_BUFFER(ah);
1307
1308         if (AR_SREV_9300_20_OR_LATER(ah)) {
1309                 REG_WRITE(ah, AR_WA, ah->WARegVal);
1310                 udelay(10);
1311         }
1312
1313         REG_WRITE(ah, AR_RTC_FORCE_WAKE, AR_RTC_FORCE_WAKE_EN |
1314                   AR_RTC_FORCE_WAKE_ON_INT);
1315
1316         if (AR_SREV_9100(ah)) {
1317                 rst_flags = AR_RTC_RC_MAC_WARM | AR_RTC_RC_MAC_COLD |
1318                         AR_RTC_RC_COLD_RESET | AR_RTC_RC_WARM_RESET;
1319         } else {
1320                 tmpReg = REG_READ(ah, AR_INTR_SYNC_CAUSE);
1321                 if (tmpReg &
1322                     (AR_INTR_SYNC_LOCAL_TIMEOUT |
1323                      AR_INTR_SYNC_RADM_CPL_TIMEOUT)) {
1324                         u32 val;
1325                         REG_WRITE(ah, AR_INTR_SYNC_ENABLE, 0);
1326
1327                         val = AR_RC_HOSTIF;
1328                         if (!AR_SREV_9300_20_OR_LATER(ah))
1329                                 val |= AR_RC_AHB;
1330                         REG_WRITE(ah, AR_RC, val);
1331
1332                 } else if (!AR_SREV_9300_20_OR_LATER(ah))
1333                         REG_WRITE(ah, AR_RC, AR_RC_AHB);
1334
1335                 rst_flags = AR_RTC_RC_MAC_WARM;
1336                 if (type == ATH9K_RESET_COLD)
1337                         rst_flags |= AR_RTC_RC_MAC_COLD;
1338         }
1339
1340         if (AR_SREV_9330(ah)) {
1341                 int npend = 0;
1342                 int i;
1343
1344                 /* AR9330 WAR:
1345                  * call external reset function to reset WMAC if:
1346                  * - doing a cold reset
1347                  * - we have pending frames in the TX queues
1348                  */
1349
1350                 for (i = 0; i < AR_NUM_QCU; i++) {
1351                         npend = ath9k_hw_numtxpending(ah, i);
1352                         if (npend)
1353                                 break;
1354                 }
1355
1356                 if (ah->external_reset &&
1357                     (npend || type == ATH9K_RESET_COLD)) {
1358                         int reset_err = 0;
1359
1360                         ath_dbg(ath9k_hw_common(ah), RESET,
1361                                 "reset MAC via external reset\n");
1362
1363                         reset_err = ah->external_reset();
1364                         if (reset_err) {
1365                                 ath_err(ath9k_hw_common(ah),
1366                                         "External reset failed, err=%d\n",
1367                                         reset_err);
1368                                 return false;
1369                         }
1370
1371                         REG_WRITE(ah, AR_RTC_RESET, 1);
1372                 }
1373         }
1374
1375         if (ath9k_hw_mci_is_enabled(ah))
1376                 ar9003_mci_check_gpm_offset(ah);
1377
1378         REG_WRITE(ah, AR_RTC_RC, rst_flags);
1379
1380         REGWRITE_BUFFER_FLUSH(ah);
1381
1382         udelay(50);
1383
1384         REG_WRITE(ah, AR_RTC_RC, 0);
1385         if (!ath9k_hw_wait(ah, AR_RTC_RC, AR_RTC_RC_M, 0, AH_WAIT_TIMEOUT)) {
1386                 ath_dbg(ath9k_hw_common(ah), RESET, "RTC stuck in MAC reset\n");
1387                 return false;
1388         }
1389
1390         if (!AR_SREV_9100(ah))
1391                 REG_WRITE(ah, AR_RC, 0);
1392
1393         if (AR_SREV_9100(ah))
1394                 udelay(50);
1395
1396         return true;
1397 }
1398
1399 static bool ath9k_hw_set_reset_power_on(struct ath_hw *ah)
1400 {
1401         ENABLE_REGWRITE_BUFFER(ah);
1402
1403         if (AR_SREV_9300_20_OR_LATER(ah)) {
1404                 REG_WRITE(ah, AR_WA, ah->WARegVal);
1405                 udelay(10);
1406         }
1407
1408         REG_WRITE(ah, AR_RTC_FORCE_WAKE, AR_RTC_FORCE_WAKE_EN |
1409                   AR_RTC_FORCE_WAKE_ON_INT);
1410
1411         if (!AR_SREV_9100(ah) && !AR_SREV_9300_20_OR_LATER(ah))
1412                 REG_WRITE(ah, AR_RC, AR_RC_AHB);
1413
1414         REG_WRITE(ah, AR_RTC_RESET, 0);
1415
1416         REGWRITE_BUFFER_FLUSH(ah);
1417
1418         if (!AR_SREV_9300_20_OR_LATER(ah))
1419                 udelay(2);
1420
1421         if (!AR_SREV_9100(ah) && !AR_SREV_9300_20_OR_LATER(ah))
1422                 REG_WRITE(ah, AR_RC, 0);
1423
1424         REG_WRITE(ah, AR_RTC_RESET, 1);
1425
1426         if (!ath9k_hw_wait(ah,
1427                            AR_RTC_STATUS,
1428                            AR_RTC_STATUS_M,
1429                            AR_RTC_STATUS_ON,
1430                            AH_WAIT_TIMEOUT)) {
1431                 ath_dbg(ath9k_hw_common(ah), RESET, "RTC not waking up\n");
1432                 return false;
1433         }
1434
1435         return ath9k_hw_set_reset(ah, ATH9K_RESET_WARM);
1436 }
1437
1438 static bool ath9k_hw_set_reset_reg(struct ath_hw *ah, u32 type)
1439 {
1440         bool ret = false;
1441
1442         if (AR_SREV_9300_20_OR_LATER(ah)) {
1443                 REG_WRITE(ah, AR_WA, ah->WARegVal);
1444                 udelay(10);
1445         }
1446
1447         REG_WRITE(ah, AR_RTC_FORCE_WAKE,
1448                   AR_RTC_FORCE_WAKE_EN | AR_RTC_FORCE_WAKE_ON_INT);
1449
1450         switch (type) {
1451         case ATH9K_RESET_POWER_ON:
1452                 ret = ath9k_hw_set_reset_power_on(ah);
1453                 break;
1454         case ATH9K_RESET_WARM:
1455         case ATH9K_RESET_COLD:
1456                 ret = ath9k_hw_set_reset(ah, type);
1457                 break;
1458         default:
1459                 break;
1460         }
1461
1462         return ret;
1463 }
1464
1465 static bool ath9k_hw_chip_reset(struct ath_hw *ah,
1466                                 struct ath9k_channel *chan)
1467 {
1468         int reset_type = ATH9K_RESET_WARM;
1469
1470         if (AR_SREV_9280(ah)) {
1471                 if (ah->eep_ops->get_eeprom(ah, EEP_OL_PWRCTRL))
1472                         reset_type = ATH9K_RESET_POWER_ON;
1473                 else
1474                         reset_type = ATH9K_RESET_COLD;
1475         }
1476
1477         if (!ath9k_hw_set_reset_reg(ah, reset_type))
1478                 return false;
1479
1480         if (!ath9k_hw_setpower(ah, ATH9K_PM_AWAKE))
1481                 return false;
1482
1483         ah->chip_fullsleep = false;
1484
1485         if (AR_SREV_9330(ah))
1486                 ar9003_hw_internal_regulator_apply(ah);
1487         ath9k_hw_init_pll(ah, chan);
1488         ath9k_hw_set_rfmode(ah, chan);
1489
1490         return true;
1491 }
1492
1493 static bool ath9k_hw_channel_change(struct ath_hw *ah,
1494                                     struct ath9k_channel *chan)
1495 {
1496         struct ath_common *common = ath9k_hw_common(ah);
1497         u32 qnum;
1498         int r;
1499         bool edma = !!(ah->caps.hw_caps & ATH9K_HW_CAP_EDMA);
1500         bool band_switch, mode_diff;
1501         u8 ini_reloaded;
1502
1503         band_switch = (chan->channelFlags & (CHANNEL_2GHZ | CHANNEL_5GHZ)) !=
1504                       (ah->curchan->channelFlags & (CHANNEL_2GHZ |
1505                                                     CHANNEL_5GHZ));
1506         mode_diff = (chan->chanmode != ah->curchan->chanmode);
1507
1508         for (qnum = 0; qnum < AR_NUM_QCU; qnum++) {
1509                 if (ath9k_hw_numtxpending(ah, qnum)) {
1510                         ath_dbg(common, QUEUE,
1511                                 "Transmit frames pending on queue %d\n", qnum);
1512                         return false;
1513                 }
1514         }
1515
1516         if (!ath9k_hw_rfbus_req(ah)) {
1517                 ath_err(common, "Could not kill baseband RX\n");
1518                 return false;
1519         }
1520
1521         if (edma && (band_switch || mode_diff)) {
1522                 ath9k_hw_mark_phy_inactive(ah);
1523                 udelay(5);
1524
1525                 ath9k_hw_init_pll(ah, NULL);
1526
1527                 if (ath9k_hw_fast_chan_change(ah, chan, &ini_reloaded)) {
1528                         ath_err(common, "Failed to do fast channel change\n");
1529                         return false;
1530                 }
1531         }
1532
1533         ath9k_hw_set_channel_regs(ah, chan);
1534
1535         r = ath9k_hw_rf_set_freq(ah, chan);
1536         if (r) {
1537                 ath_err(common, "Failed to set channel\n");
1538                 return false;
1539         }
1540         ath9k_hw_set_clockrate(ah);
1541         ath9k_hw_apply_txpower(ah, chan, false);
1542         ath9k_hw_rfbus_done(ah);
1543
1544         if (IS_CHAN_OFDM(chan) || IS_CHAN_HT(chan))
1545                 ath9k_hw_set_delta_slope(ah, chan);
1546
1547         ath9k_hw_spur_mitigate_freq(ah, chan);
1548
1549         if (edma && (band_switch || mode_diff)) {
1550                 ah->ah_flags |= AH_FASTCC;
1551                 if (band_switch || ini_reloaded)
1552                         ah->eep_ops->set_board_values(ah, chan);
1553
1554                 ath9k_hw_init_bb(ah, chan);
1555
1556                 if (band_switch || ini_reloaded)
1557                         ath9k_hw_init_cal(ah, chan);
1558                 ah->ah_flags &= ~AH_FASTCC;
1559         }
1560
1561         return true;
1562 }
1563
1564 static void ath9k_hw_apply_gpio_override(struct ath_hw *ah)
1565 {
1566         u32 gpio_mask = ah->gpio_mask;
1567         int i;
1568
1569         for (i = 0; gpio_mask; i++, gpio_mask >>= 1) {
1570                 if (!(gpio_mask & 1))
1571                         continue;
1572
1573                 ath9k_hw_cfg_output(ah, i, AR_GPIO_OUTPUT_MUX_AS_OUTPUT);
1574                 ath9k_hw_set_gpio(ah, i, !!(ah->gpio_val & BIT(i)));
1575         }
1576 }
1577
1578 static bool ath9k_hw_check_dcs(u32 dma_dbg, u32 num_dcu_states,
1579                                int *hang_state, int *hang_pos)
1580 {
1581         static u32 dcu_chain_state[] = {5, 6, 9}; /* DCU chain stuck states */
1582         u32 chain_state, dcs_pos, i;
1583
1584         for (dcs_pos = 0; dcs_pos < num_dcu_states; dcs_pos++) {
1585                 chain_state = (dma_dbg >> (5 * dcs_pos)) & 0x1f;
1586                 for (i = 0; i < 3; i++) {
1587                         if (chain_state == dcu_chain_state[i]) {
1588                                 *hang_state = chain_state;
1589                                 *hang_pos = dcs_pos;
1590                                 return true;
1591                         }
1592                 }
1593         }
1594         return false;
1595 }
1596
1597 #define DCU_COMPLETE_STATE        1
1598 #define DCU_COMPLETE_STATE_MASK 0x3
1599 #define NUM_STATUS_READS         50
1600 static bool ath9k_hw_detect_mac_hang(struct ath_hw *ah)
1601 {
1602         u32 chain_state, comp_state, dcs_reg = AR_DMADBG_4;
1603         u32 i, hang_pos, hang_state, num_state = 6;
1604
1605         comp_state = REG_READ(ah, AR_DMADBG_6);
1606
1607         if ((comp_state & DCU_COMPLETE_STATE_MASK) != DCU_COMPLETE_STATE) {
1608                 ath_dbg(ath9k_hw_common(ah), RESET,
1609                         "MAC Hang signature not found at DCU complete\n");
1610                 return false;
1611         }
1612
1613         chain_state = REG_READ(ah, dcs_reg);
1614         if (ath9k_hw_check_dcs(chain_state, num_state, &hang_state, &hang_pos))
1615                 goto hang_check_iter;
1616
1617         dcs_reg = AR_DMADBG_5;
1618         num_state = 4;
1619         chain_state = REG_READ(ah, dcs_reg);
1620         if (ath9k_hw_check_dcs(chain_state, num_state, &hang_state, &hang_pos))
1621                 goto hang_check_iter;
1622
1623         ath_dbg(ath9k_hw_common(ah), RESET,
1624                 "MAC Hang signature 1 not found\n");
1625         return false;
1626
1627 hang_check_iter:
1628         ath_dbg(ath9k_hw_common(ah), RESET,
1629                 "DCU registers: chain %08x complete %08x Hang: state %d pos %d\n",
1630                 chain_state, comp_state, hang_state, hang_pos);
1631
1632         for (i = 0; i < NUM_STATUS_READS; i++) {
1633                 chain_state = REG_READ(ah, dcs_reg);
1634                 chain_state = (chain_state >> (5 * hang_pos)) & 0x1f;
1635                 comp_state = REG_READ(ah, AR_DMADBG_6);
1636
1637                 if (((comp_state & DCU_COMPLETE_STATE_MASK) !=
1638                                         DCU_COMPLETE_STATE) ||
1639                     (chain_state != hang_state))
1640                         return false;
1641         }
1642
1643         ath_dbg(ath9k_hw_common(ah), RESET, "MAC Hang signature 1 found\n");
1644
1645         return true;
1646 }
1647
1648 bool ath9k_hw_check_alive(struct ath_hw *ah)
1649 {
1650         int count = 50;
1651         u32 reg;
1652
1653         if (AR_SREV_9300(ah))
1654                 return !ath9k_hw_detect_mac_hang(ah);
1655
1656         if (AR_SREV_9285_12_OR_LATER(ah))
1657                 return true;
1658
1659         do {
1660                 reg = REG_READ(ah, AR_OBS_BUS_1);
1661
1662                 if ((reg & 0x7E7FFFEF) == 0x00702400)
1663                         continue;
1664
1665                 switch (reg & 0x7E000B00) {
1666                 case 0x1E000000:
1667                 case 0x52000B00:
1668                 case 0x18000B00:
1669                         continue;
1670                 default:
1671                         return true;
1672                 }
1673         } while (count-- > 0);
1674
1675         return false;
1676 }
1677 EXPORT_SYMBOL(ath9k_hw_check_alive);
1678
1679 /*
1680  * Fast channel change:
1681  * (Change synthesizer based on channel freq without resetting chip)
1682  *
1683  * Don't do FCC when
1684  *   - Flag is not set
1685  *   - Chip is just coming out of full sleep
1686  *   - Channel to be set is same as current channel
1687  *   - Channel flags are different, (eg.,moving from 2GHz to 5GHz channel)
1688  */
1689 static int ath9k_hw_do_fastcc(struct ath_hw *ah, struct ath9k_channel *chan)
1690 {
1691         struct ath_common *common = ath9k_hw_common(ah);
1692         int ret;
1693
1694         if (AR_SREV_9280(ah) && common->bus_ops->ath_bus_type == ATH_PCI)
1695                 goto fail;
1696
1697         if (ah->chip_fullsleep)
1698                 goto fail;
1699
1700         if (!ah->curchan)
1701                 goto fail;
1702
1703         if (chan->channel == ah->curchan->channel)
1704                 goto fail;
1705
1706         if ((ah->curchan->channelFlags | chan->channelFlags) &
1707             (CHANNEL_HALF | CHANNEL_QUARTER))
1708                 goto fail;
1709
1710         if ((chan->channelFlags & CHANNEL_ALL) !=
1711             (ah->curchan->channelFlags & CHANNEL_ALL))
1712                 goto fail;
1713
1714         if (!ath9k_hw_check_alive(ah))
1715                 goto fail;
1716
1717         /*
1718          * For AR9462, make sure that calibration data for
1719          * re-using are present.
1720          */
1721         if (AR_SREV_9462(ah) && (ah->caldata &&
1722                                  (!ah->caldata->done_txiqcal_once ||
1723                                   !ah->caldata->done_txclcal_once ||
1724                                   !ah->caldata->rtt_done)))
1725                 goto fail;
1726
1727         ath_dbg(common, RESET, "FastChannelChange for %d -> %d\n",
1728                 ah->curchan->channel, chan->channel);
1729
1730         ret = ath9k_hw_channel_change(ah, chan);
1731         if (!ret)
1732                 goto fail;
1733
1734         ath9k_hw_loadnf(ah, ah->curchan);
1735         ath9k_hw_start_nfcal(ah, true);
1736
1737         if (ath9k_hw_mci_is_enabled(ah))
1738                 ar9003_mci_2g5g_switch(ah, false);
1739
1740         if (AR_SREV_9271(ah))
1741                 ar9002_hw_load_ani_reg(ah, chan);
1742
1743         return 0;
1744 fail:
1745         return -EINVAL;
1746 }
1747
1748 int ath9k_hw_reset(struct ath_hw *ah, struct ath9k_channel *chan,
1749                    struct ath9k_hw_cal_data *caldata, bool fastcc)
1750 {
1751         struct ath_common *common = ath9k_hw_common(ah);
1752         u32 saveLedState;
1753         u32 saveDefAntenna;
1754         u32 macStaId1;
1755         u64 tsf = 0;
1756         int i, r;
1757         bool start_mci_reset = false;
1758         bool save_fullsleep = ah->chip_fullsleep;
1759
1760         if (ath9k_hw_mci_is_enabled(ah)) {
1761                 start_mci_reset = ar9003_mci_start_reset(ah, chan);
1762                 if (start_mci_reset)
1763                         return 0;
1764         }
1765
1766         if (!ath9k_hw_setpower(ah, ATH9K_PM_AWAKE))
1767                 return -EIO;
1768
1769         if (ah->curchan && !ah->chip_fullsleep)
1770                 ath9k_hw_getnf(ah, ah->curchan);
1771
1772         ah->caldata = caldata;
1773         if (caldata &&
1774             (chan->channel != caldata->channel ||
1775              (chan->channelFlags & ~CHANNEL_CW_INT) !=
1776              (caldata->channelFlags & ~CHANNEL_CW_INT))) {
1777                 /* Operating channel changed, reset channel calibration data */
1778                 memset(caldata, 0, sizeof(*caldata));
1779                 ath9k_init_nfcal_hist_buffer(ah, chan);
1780         }
1781         ah->noise = ath9k_hw_getchan_noise(ah, chan);
1782
1783         if (fastcc) {
1784                 r = ath9k_hw_do_fastcc(ah, chan);
1785                 if (!r)
1786                         return r;
1787         }
1788
1789         if (ath9k_hw_mci_is_enabled(ah))
1790                 ar9003_mci_stop_bt(ah, save_fullsleep);
1791
1792         saveDefAntenna = REG_READ(ah, AR_DEF_ANTENNA);
1793         if (saveDefAntenna == 0)
1794                 saveDefAntenna = 1;
1795
1796         macStaId1 = REG_READ(ah, AR_STA_ID1) & AR_STA_ID1_BASE_RATE_11B;
1797
1798         /* For chips on which RTC reset is done, save TSF before it gets cleared */
1799         if (AR_SREV_9100(ah) ||
1800             (AR_SREV_9280(ah) && ah->eep_ops->get_eeprom(ah, EEP_OL_PWRCTRL)))
1801                 tsf = ath9k_hw_gettsf64(ah);
1802
1803         saveLedState = REG_READ(ah, AR_CFG_LED) &
1804                 (AR_CFG_LED_ASSOC_CTL | AR_CFG_LED_MODE_SEL |
1805                  AR_CFG_LED_BLINK_THRESH_SEL | AR_CFG_LED_BLINK_SLOW);
1806
1807         ath9k_hw_mark_phy_inactive(ah);
1808
1809         ah->paprd_table_write_done = false;
1810
1811         /* Only required on the first reset */
1812         if (AR_SREV_9271(ah) && ah->htc_reset_init) {
1813                 REG_WRITE(ah,
1814                           AR9271_RESET_POWER_DOWN_CONTROL,
1815                           AR9271_RADIO_RF_RST);
1816                 udelay(50);
1817         }
1818
1819         if (!ath9k_hw_chip_reset(ah, chan)) {
1820                 ath_err(common, "Chip reset failed\n");
1821                 return -EINVAL;
1822         }
1823
1824         /* Only required on the first reset */
1825         if (AR_SREV_9271(ah) && ah->htc_reset_init) {
1826                 ah->htc_reset_init = false;
1827                 REG_WRITE(ah,
1828                           AR9271_RESET_POWER_DOWN_CONTROL,
1829                           AR9271_GATE_MAC_CTL);
1830                 udelay(50);
1831         }
1832
1833         /* Restore TSF */
1834         if (tsf)
1835                 ath9k_hw_settsf64(ah, tsf);
1836
1837         if (AR_SREV_9280_20_OR_LATER(ah))
1838                 REG_SET_BIT(ah, AR_GPIO_INPUT_EN_VAL, AR_GPIO_JTAG_DISABLE);
1839
1840         if (!AR_SREV_9300_20_OR_LATER(ah))
1841                 ar9002_hw_enable_async_fifo(ah);
1842
1843         r = ath9k_hw_process_ini(ah, chan);
1844         if (r)
1845                 return r;
1846
1847         if (ath9k_hw_mci_is_enabled(ah))
1848                 ar9003_mci_reset(ah, false, IS_CHAN_2GHZ(chan), save_fullsleep);
1849
1850         /*
1851          * Some AR91xx SoC devices frequently fail to accept TSF writes
1852          * right after the chip reset. When that happens, write a new
1853          * value after the initvals have been applied, with an offset
1854          * based on measured time difference
1855          */
1856         if (AR_SREV_9100(ah) && (ath9k_hw_gettsf64(ah) < tsf)) {
1857                 tsf += 1500;
1858                 ath9k_hw_settsf64(ah, tsf);
1859         }
1860
1861         /* Setup MFP options for CCMP */
1862         if (AR_SREV_9280_20_OR_LATER(ah)) {
1863                 /* Mask Retry(b11), PwrMgt(b12), MoreData(b13) to 0 in mgmt
1864                  * frames when constructing CCMP AAD. */
1865                 REG_RMW_FIELD(ah, AR_AES_MUTE_MASK1, AR_AES_MUTE_MASK1_FC_MGMT,
1866                               0xc7ff);
1867                 ah->sw_mgmt_crypto = false;
1868         } else if (AR_SREV_9160_10_OR_LATER(ah)) {
1869                 /* Disable hardware crypto for management frames */
1870                 REG_CLR_BIT(ah, AR_PCU_MISC_MODE2,
1871                             AR_PCU_MISC_MODE2_MGMT_CRYPTO_ENABLE);
1872                 REG_SET_BIT(ah, AR_PCU_MISC_MODE2,
1873                             AR_PCU_MISC_MODE2_NO_CRYPTO_FOR_NON_DATA_PKT);
1874                 ah->sw_mgmt_crypto = true;
1875         } else
1876                 ah->sw_mgmt_crypto = true;
1877
1878         if (IS_CHAN_OFDM(chan) || IS_CHAN_HT(chan))
1879                 ath9k_hw_set_delta_slope(ah, chan);
1880
1881         ath9k_hw_spur_mitigate_freq(ah, chan);
1882         ah->eep_ops->set_board_values(ah, chan);
1883
1884         ENABLE_REGWRITE_BUFFER(ah);
1885
1886         REG_WRITE(ah, AR_STA_ID0, get_unaligned_le32(common->macaddr));
1887         REG_WRITE(ah, AR_STA_ID1, get_unaligned_le16(common->macaddr + 4)
1888                   | macStaId1
1889                   | AR_STA_ID1_RTS_USE_DEF
1890                   | (ah->config.
1891                      ack_6mb ? AR_STA_ID1_ACKCTS_6MB : 0)
1892                   | ah->sta_id1_defaults);
1893         ath_hw_setbssidmask(common);
1894         REG_WRITE(ah, AR_DEF_ANTENNA, saveDefAntenna);
1895         ath9k_hw_write_associd(ah);
1896         REG_WRITE(ah, AR_ISR, ~0);
1897         REG_WRITE(ah, AR_RSSI_THR, INIT_RSSI_THR);
1898
1899         REGWRITE_BUFFER_FLUSH(ah);
1900
1901         ath9k_hw_set_operating_mode(ah, ah->opmode);
1902
1903         r = ath9k_hw_rf_set_freq(ah, chan);
1904         if (r)
1905                 return r;
1906
1907         ath9k_hw_set_clockrate(ah);
1908
1909         ENABLE_REGWRITE_BUFFER(ah);
1910
1911         for (i = 0; i < AR_NUM_DCU; i++)
1912                 REG_WRITE(ah, AR_DQCUMASK(i), 1 << i);
1913
1914         REGWRITE_BUFFER_FLUSH(ah);
1915
1916         ah->intr_txqs = 0;
1917         for (i = 0; i < ATH9K_NUM_TX_QUEUES; i++)
1918                 ath9k_hw_resettxqueue(ah, i);
1919
1920         ath9k_hw_init_interrupt_masks(ah, ah->opmode);
1921         ath9k_hw_ani_cache_ini_regs(ah);
1922         ath9k_hw_init_qos(ah);
1923
1924         if (ah->caps.hw_caps & ATH9K_HW_CAP_RFSILENT)
1925                 ath9k_hw_cfg_gpio_input(ah, ah->rfkill_gpio);
1926
1927         ath9k_hw_init_global_settings(ah);
1928
1929         if (AR_SREV_9287(ah) && AR_SREV_9287_13_OR_LATER(ah)) {
1930                 REG_SET_BIT(ah, AR_MAC_PCU_LOGIC_ANALYZER,
1931                             AR_MAC_PCU_LOGIC_ANALYZER_DISBUG20768);
1932                 REG_RMW_FIELD(ah, AR_AHB_MODE, AR_AHB_CUSTOM_BURST_EN,
1933                               AR_AHB_CUSTOM_BURST_ASYNC_FIFO_VAL);
1934                 REG_SET_BIT(ah, AR_PCU_MISC_MODE2,
1935                             AR_PCU_MISC_MODE2_ENABLE_AGGWEP);
1936         }
1937
1938         REG_SET_BIT(ah, AR_STA_ID1, AR_STA_ID1_PRESERVE_SEQNUM);
1939
1940         ath9k_hw_set_dma(ah);
1941
1942         if (!ath9k_hw_mci_is_enabled(ah))
1943                 REG_WRITE(ah, AR_OBS, 8);
1944
1945         if (ah->config.rx_intr_mitigation) {
1946                 REG_RMW_FIELD(ah, AR_RIMT, AR_RIMT_LAST, 500);
1947                 REG_RMW_FIELD(ah, AR_RIMT, AR_RIMT_FIRST, 2000);
1948         }
1949
1950         if (ah->config.tx_intr_mitigation) {
1951                 REG_RMW_FIELD(ah, AR_TIMT, AR_TIMT_LAST, 300);
1952                 REG_RMW_FIELD(ah, AR_TIMT, AR_TIMT_FIRST, 750);
1953         }
1954
1955         ath9k_hw_init_bb(ah, chan);
1956
1957         if (caldata) {
1958                 caldata->done_txiqcal_once = false;
1959                 caldata->done_txclcal_once = false;
1960         }
1961         if (!ath9k_hw_init_cal(ah, chan))
1962                 return -EIO;
1963
1964         if (ath9k_hw_mci_is_enabled(ah) && ar9003_mci_end_reset(ah, chan, caldata))
1965                 return -EIO;
1966
1967         ENABLE_REGWRITE_BUFFER(ah);
1968
1969         ath9k_hw_restore_chainmask(ah);
1970         REG_WRITE(ah, AR_CFG_LED, saveLedState | AR_CFG_SCLK_32KHZ);
1971
1972         REGWRITE_BUFFER_FLUSH(ah);
1973
1974         /*
1975          * For big endian systems turn on swapping for descriptors
1976          */
1977         if (AR_SREV_9100(ah)) {
1978                 u32 mask;
1979                 mask = REG_READ(ah, AR_CFG);
1980                 if (mask & (AR_CFG_SWRB | AR_CFG_SWTB | AR_CFG_SWRG)) {
1981                         ath_dbg(common, RESET, "CFG Byte Swap Set 0x%x\n",
1982                                 mask);
1983                 } else {
1984                         mask =
1985                                 INIT_CONFIG_STATUS | AR_CFG_SWRB | AR_CFG_SWTB;
1986                         REG_WRITE(ah, AR_CFG, mask);
1987                         ath_dbg(common, RESET, "Setting CFG 0x%x\n",
1988                                 REG_READ(ah, AR_CFG));
1989                 }
1990         } else {
1991                 if (common->bus_ops->ath_bus_type == ATH_USB) {
1992                         /* Configure AR9271 target WLAN */
1993                         if (AR_SREV_9271(ah))
1994                                 REG_WRITE(ah, AR_CFG, AR_CFG_SWRB | AR_CFG_SWTB);
1995                         else
1996                                 REG_WRITE(ah, AR_CFG, AR_CFG_SWTD | AR_CFG_SWRD);
1997                 }
1998 #ifdef __BIG_ENDIAN
1999                 else if (AR_SREV_9330(ah) || AR_SREV_9340(ah) ||
2000                          AR_SREV_9550(ah))
2001                         REG_RMW(ah, AR_CFG, AR_CFG_SWRB | AR_CFG_SWTB, 0);
2002                 else
2003                         REG_WRITE(ah, AR_CFG, AR_CFG_SWTD | AR_CFG_SWRD);
2004 #endif
2005         }
2006
2007         if (ath9k_hw_btcoex_is_enabled(ah))
2008                 ath9k_hw_btcoex_enable(ah);
2009
2010         if (ath9k_hw_mci_is_enabled(ah))
2011                 ar9003_mci_check_bt(ah);
2012
2013         ath9k_hw_loadnf(ah, chan);
2014         ath9k_hw_start_nfcal(ah, true);
2015
2016         if (AR_SREV_9300_20_OR_LATER(ah)) {
2017                 ar9003_hw_bb_watchdog_config(ah);
2018
2019                 ar9003_hw_disable_phy_restart(ah);
2020         }
2021
2022         ath9k_hw_apply_gpio_override(ah);
2023
2024         return 0;
2025 }
2026 EXPORT_SYMBOL(ath9k_hw_reset);
2027
2028 /******************************/
2029 /* Power Management (Chipset) */
2030 /******************************/
2031
2032 /*
2033  * Notify Power Mgt is disabled in self-generated frames.
2034  * If requested, force chip to sleep.
2035  */
2036 static void ath9k_set_power_sleep(struct ath_hw *ah)
2037 {
2038         REG_SET_BIT(ah, AR_STA_ID1, AR_STA_ID1_PWR_SAV);
2039
2040         if (AR_SREV_9462(ah)) {
2041                 REG_CLR_BIT(ah, AR_TIMER_MODE, 0xff);
2042                 REG_CLR_BIT(ah, AR_NDP2_TIMER_MODE, 0xff);
2043                 REG_CLR_BIT(ah, AR_SLP32_INC, 0xfffff);
2044                 /* xxx Required for WLAN only case ? */
2045                 REG_WRITE(ah, AR_MCI_INTERRUPT_RX_MSG_EN, 0);
2046                 udelay(100);
2047         }
2048
2049         /*
2050          * Clear the RTC force wake bit to allow the
2051          * mac to go to sleep.
2052          */
2053         REG_CLR_BIT(ah, AR_RTC_FORCE_WAKE, AR_RTC_FORCE_WAKE_EN);
2054
2055         if (ath9k_hw_mci_is_enabled(ah))
2056                 udelay(100);
2057
2058         if (!AR_SREV_9100(ah) && !AR_SREV_9300_20_OR_LATER(ah))
2059                 REG_WRITE(ah, AR_RC, AR_RC_AHB | AR_RC_HOSTIF);
2060
2061         /* Shutdown chip. Active low */
2062         if (!AR_SREV_5416(ah) && !AR_SREV_9271(ah)) {
2063                 REG_CLR_BIT(ah, AR_RTC_RESET, AR_RTC_RESET_EN);
2064                 udelay(2);
2065         }
2066
2067         /* Clear Bit 14 of AR_WA after putting chip into Full Sleep mode. */
2068         if (AR_SREV_9300_20_OR_LATER(ah))
2069                 REG_WRITE(ah, AR_WA, ah->WARegVal & ~AR_WA_D3_L1_DISABLE);
2070 }
2071
2072 /*
2073  * Notify Power Management is enabled in self-generating
2074  * frames. If request, set power mode of chip to
2075  * auto/normal.  Duration in units of 128us (1/8 TU).
2076  */
2077 static void ath9k_set_power_network_sleep(struct ath_hw *ah)
2078 {
2079         struct ath9k_hw_capabilities *pCap = &ah->caps;
2080
2081         REG_SET_BIT(ah, AR_STA_ID1, AR_STA_ID1_PWR_SAV);
2082
2083         if (!(pCap->hw_caps & ATH9K_HW_CAP_AUTOSLEEP)) {
2084                 /* Set WakeOnInterrupt bit; clear ForceWake bit */
2085                 REG_WRITE(ah, AR_RTC_FORCE_WAKE,
2086                           AR_RTC_FORCE_WAKE_ON_INT);
2087         } else {
2088
2089                 /* When chip goes into network sleep, it could be waken
2090                  * up by MCI_INT interrupt caused by BT's HW messages
2091                  * (LNA_xxx, CONT_xxx) which chould be in a very fast
2092                  * rate (~100us). This will cause chip to leave and
2093                  * re-enter network sleep mode frequently, which in
2094                  * consequence will have WLAN MCI HW to generate lots of
2095                  * SYS_WAKING and SYS_SLEEPING messages which will make
2096                  * BT CPU to busy to process.
2097                  */
2098                 if (ath9k_hw_mci_is_enabled(ah))
2099                         REG_CLR_BIT(ah, AR_MCI_INTERRUPT_RX_MSG_EN,
2100                                     AR_MCI_INTERRUPT_RX_HW_MSG_MASK);
2101                 /*
2102                  * Clear the RTC force wake bit to allow the
2103                  * mac to go to sleep.
2104                  */
2105                 REG_CLR_BIT(ah, AR_RTC_FORCE_WAKE, AR_RTC_FORCE_WAKE_EN);
2106
2107                 if (ath9k_hw_mci_is_enabled(ah))
2108                         udelay(30);
2109         }
2110
2111         /* Clear Bit 14 of AR_WA after putting chip into Net Sleep mode. */
2112         if (AR_SREV_9300_20_OR_LATER(ah))
2113                 REG_WRITE(ah, AR_WA, ah->WARegVal & ~AR_WA_D3_L1_DISABLE);
2114 }
2115
2116 static bool ath9k_hw_set_power_awake(struct ath_hw *ah)
2117 {
2118         u32 val;
2119         int i;
2120
2121         /* Set Bits 14 and 17 of AR_WA before powering on the chip. */
2122         if (AR_SREV_9300_20_OR_LATER(ah)) {
2123                 REG_WRITE(ah, AR_WA, ah->WARegVal);
2124                 udelay(10);
2125         }
2126
2127         if ((REG_READ(ah, AR_RTC_STATUS) &
2128              AR_RTC_STATUS_M) == AR_RTC_STATUS_SHUTDOWN) {
2129                 if (!ath9k_hw_set_reset_reg(ah, ATH9K_RESET_POWER_ON)) {
2130                         return false;
2131                 }
2132                 if (!AR_SREV_9300_20_OR_LATER(ah))
2133                         ath9k_hw_init_pll(ah, NULL);
2134         }
2135         if (AR_SREV_9100(ah))
2136                 REG_SET_BIT(ah, AR_RTC_RESET,
2137                             AR_RTC_RESET_EN);
2138
2139         REG_SET_BIT(ah, AR_RTC_FORCE_WAKE,
2140                     AR_RTC_FORCE_WAKE_EN);
2141         udelay(50);
2142
2143         if (ath9k_hw_mci_is_enabled(ah))
2144                 ar9003_mci_set_power_awake(ah);
2145
2146         for (i = POWER_UP_TIME / 50; i > 0; i--) {
2147                 val = REG_READ(ah, AR_RTC_STATUS) & AR_RTC_STATUS_M;
2148                 if (val == AR_RTC_STATUS_ON)
2149                         break;
2150                 udelay(50);
2151                 REG_SET_BIT(ah, AR_RTC_FORCE_WAKE,
2152                             AR_RTC_FORCE_WAKE_EN);
2153         }
2154         if (i == 0) {
2155                 ath_err(ath9k_hw_common(ah),
2156                         "Failed to wakeup in %uus\n",
2157                         POWER_UP_TIME / 20);
2158                 return false;
2159         }
2160
2161         REG_CLR_BIT(ah, AR_STA_ID1, AR_STA_ID1_PWR_SAV);
2162
2163         return true;
2164 }
2165
2166 bool ath9k_hw_setpower(struct ath_hw *ah, enum ath9k_power_mode mode)
2167 {
2168         struct ath_common *common = ath9k_hw_common(ah);
2169         int status = true;
2170         static const char *modes[] = {
2171                 "AWAKE",
2172                 "FULL-SLEEP",
2173                 "NETWORK SLEEP",
2174                 "UNDEFINED"
2175         };
2176
2177         if (ah->power_mode == mode)
2178                 return status;
2179
2180         ath_dbg(common, RESET, "%s -> %s\n",
2181                 modes[ah->power_mode], modes[mode]);
2182
2183         switch (mode) {
2184         case ATH9K_PM_AWAKE:
2185                 status = ath9k_hw_set_power_awake(ah);
2186                 break;
2187         case ATH9K_PM_FULL_SLEEP:
2188                 if (ath9k_hw_mci_is_enabled(ah))
2189                         ar9003_mci_set_full_sleep(ah);
2190
2191                 ath9k_set_power_sleep(ah);
2192                 ah->chip_fullsleep = true;
2193                 break;
2194         case ATH9K_PM_NETWORK_SLEEP:
2195                 ath9k_set_power_network_sleep(ah);
2196                 break;
2197         default:
2198                 ath_err(common, "Unknown power mode %u\n", mode);
2199                 return false;
2200         }
2201         ah->power_mode = mode;
2202
2203         /*
2204          * XXX: If this warning never comes up after a while then
2205          * simply keep the ATH_DBG_WARN_ON_ONCE() but make
2206          * ath9k_hw_setpower() return type void.
2207          */
2208
2209         if (!(ah->ah_flags & AH_UNPLUGGED))
2210                 ATH_DBG_WARN_ON_ONCE(!status);
2211
2212         return status;
2213 }
2214 EXPORT_SYMBOL(ath9k_hw_setpower);
2215
2216 /*******************/
2217 /* Beacon Handling */
2218 /*******************/
2219
2220 void ath9k_hw_beaconinit(struct ath_hw *ah, u32 next_beacon, u32 beacon_period)
2221 {
2222         int flags = 0;
2223
2224         ENABLE_REGWRITE_BUFFER(ah);
2225
2226         switch (ah->opmode) {
2227         case NL80211_IFTYPE_ADHOC:
2228         case NL80211_IFTYPE_MESH_POINT:
2229                 REG_SET_BIT(ah, AR_TXCFG,
2230                             AR_TXCFG_ADHOC_BEACON_ATIM_TX_POLICY);
2231                 REG_WRITE(ah, AR_NEXT_NDP_TIMER, next_beacon +
2232                           TU_TO_USEC(ah->atim_window ? ah->atim_window : 1));
2233                 flags |= AR_NDP_TIMER_EN;
2234         case NL80211_IFTYPE_AP:
2235                 REG_WRITE(ah, AR_NEXT_TBTT_TIMER, next_beacon);
2236                 REG_WRITE(ah, AR_NEXT_DMA_BEACON_ALERT, next_beacon -
2237                           TU_TO_USEC(ah->config.dma_beacon_response_time));
2238                 REG_WRITE(ah, AR_NEXT_SWBA, next_beacon -
2239                           TU_TO_USEC(ah->config.sw_beacon_response_time));
2240                 flags |=
2241                         AR_TBTT_TIMER_EN | AR_DBA_TIMER_EN | AR_SWBA_TIMER_EN;
2242                 break;
2243         default:
2244                 ath_dbg(ath9k_hw_common(ah), BEACON,
2245                         "%s: unsupported opmode: %d\n", __func__, ah->opmode);
2246                 return;
2247                 break;
2248         }
2249
2250         REG_WRITE(ah, AR_BEACON_PERIOD, beacon_period);
2251         REG_WRITE(ah, AR_DMA_BEACON_PERIOD, beacon_period);
2252         REG_WRITE(ah, AR_SWBA_PERIOD, beacon_period);
2253         REG_WRITE(ah, AR_NDP_PERIOD, beacon_period);
2254
2255         REGWRITE_BUFFER_FLUSH(ah);
2256
2257         REG_SET_BIT(ah, AR_TIMER_MODE, flags);
2258 }
2259 EXPORT_SYMBOL(ath9k_hw_beaconinit);
2260
2261 void ath9k_hw_set_sta_beacon_timers(struct ath_hw *ah,
2262                                     const struct ath9k_beacon_state *bs)
2263 {
2264         u32 nextTbtt, beaconintval, dtimperiod, beacontimeout;
2265         struct ath9k_hw_capabilities *pCap = &ah->caps;
2266         struct ath_common *common = ath9k_hw_common(ah);
2267
2268         ENABLE_REGWRITE_BUFFER(ah);
2269
2270         REG_WRITE(ah, AR_NEXT_TBTT_TIMER, TU_TO_USEC(bs->bs_nexttbtt));
2271
2272         REG_WRITE(ah, AR_BEACON_PERIOD,
2273                   TU_TO_USEC(bs->bs_intval));
2274         REG_WRITE(ah, AR_DMA_BEACON_PERIOD,
2275                   TU_TO_USEC(bs->bs_intval));
2276
2277         REGWRITE_BUFFER_FLUSH(ah);
2278
2279         REG_RMW_FIELD(ah, AR_RSSI_THR,
2280                       AR_RSSI_THR_BM_THR, bs->bs_bmissthreshold);
2281
2282         beaconintval = bs->bs_intval;
2283
2284         if (bs->bs_sleepduration > beaconintval)
2285                 beaconintval = bs->bs_sleepduration;
2286
2287         dtimperiod = bs->bs_dtimperiod;
2288         if (bs->bs_sleepduration > dtimperiod)
2289                 dtimperiod = bs->bs_sleepduration;
2290
2291         if (beaconintval == dtimperiod)
2292                 nextTbtt = bs->bs_nextdtim;
2293         else
2294                 nextTbtt = bs->bs_nexttbtt;
2295
2296         ath_dbg(common, BEACON, "next DTIM %d\n", bs->bs_nextdtim);
2297         ath_dbg(common, BEACON, "next beacon %d\n", nextTbtt);
2298         ath_dbg(common, BEACON, "beacon period %d\n", beaconintval);
2299         ath_dbg(common, BEACON, "DTIM period %d\n", dtimperiod);
2300
2301         ENABLE_REGWRITE_BUFFER(ah);
2302
2303         REG_WRITE(ah, AR_NEXT_DTIM,
2304                   TU_TO_USEC(bs->bs_nextdtim - SLEEP_SLOP));
2305         REG_WRITE(ah, AR_NEXT_TIM, TU_TO_USEC(nextTbtt - SLEEP_SLOP));
2306
2307         REG_WRITE(ah, AR_SLEEP1,
2308                   SM((CAB_TIMEOUT_VAL << 3), AR_SLEEP1_CAB_TIMEOUT)
2309                   | AR_SLEEP1_ASSUME_DTIM);
2310
2311         if (pCap->hw_caps & ATH9K_HW_CAP_AUTOSLEEP)
2312                 beacontimeout = (BEACON_TIMEOUT_VAL << 3);
2313         else
2314                 beacontimeout = MIN_BEACON_TIMEOUT_VAL;
2315
2316         REG_WRITE(ah, AR_SLEEP2,
2317                   SM(beacontimeout, AR_SLEEP2_BEACON_TIMEOUT));
2318
2319         REG_WRITE(ah, AR_TIM_PERIOD, TU_TO_USEC(beaconintval));
2320         REG_WRITE(ah, AR_DTIM_PERIOD, TU_TO_USEC(dtimperiod));
2321
2322         REGWRITE_BUFFER_FLUSH(ah);
2323
2324         REG_SET_BIT(ah, AR_TIMER_MODE,
2325                     AR_TBTT_TIMER_EN | AR_TIM_TIMER_EN |
2326                     AR_DTIM_TIMER_EN);
2327
2328         /* TSF Out of Range Threshold */
2329         REG_WRITE(ah, AR_TSFOOR_THRESHOLD, bs->bs_tsfoor_threshold);
2330 }
2331 EXPORT_SYMBOL(ath9k_hw_set_sta_beacon_timers);
2332
2333 /*******************/
2334 /* HW Capabilities */
2335 /*******************/
2336
2337 static u8 fixup_chainmask(u8 chip_chainmask, u8 eeprom_chainmask)
2338 {
2339         eeprom_chainmask &= chip_chainmask;
2340         if (eeprom_chainmask)
2341                 return eeprom_chainmask;
2342         else
2343                 return chip_chainmask;
2344 }
2345
2346 /**
2347  * ath9k_hw_dfs_tested - checks if DFS has been tested with used chipset
2348  * @ah: the atheros hardware data structure
2349  *
2350  * We enable DFS support upstream on chipsets which have passed a series
2351  * of tests. The testing requirements are going to be documented. Desired
2352  * test requirements are documented at:
2353  *
2354  * http://wireless.kernel.org/en/users/Drivers/ath9k/dfs
2355  *
2356  * Once a new chipset gets properly tested an individual commit can be used
2357  * to document the testing for DFS for that chipset.
2358  */
2359 static bool ath9k_hw_dfs_tested(struct ath_hw *ah)
2360 {
2361
2362         switch (ah->hw_version.macVersion) {
2363         /* AR9580 will likely be our first target to get testing on */
2364         case AR_SREV_VERSION_9580:
2365         default:
2366                 return false;
2367         }
2368 }
2369
2370 int ath9k_hw_fill_cap_info(struct ath_hw *ah)
2371 {
2372         struct ath9k_hw_capabilities *pCap = &ah->caps;
2373         struct ath_regulatory *regulatory = ath9k_hw_regulatory(ah);
2374         struct ath_common *common = ath9k_hw_common(ah);
2375         unsigned int chip_chainmask;
2376
2377         u16 eeval;
2378         u8 ant_div_ctl1, tx_chainmask, rx_chainmask;
2379
2380         eeval = ah->eep_ops->get_eeprom(ah, EEP_REG_0);
2381         regulatory->current_rd = eeval;
2382
2383         if (ah->opmode != NL80211_IFTYPE_AP &&
2384             ah->hw_version.subvendorid == AR_SUBVENDOR_ID_NEW_A) {
2385                 if (regulatory->current_rd == 0x64 ||
2386                     regulatory->current_rd == 0x65)
2387                         regulatory->current_rd += 5;
2388                 else if (regulatory->current_rd == 0x41)
2389                         regulatory->current_rd = 0x43;
2390                 ath_dbg(common, REGULATORY, "regdomain mapped to 0x%x\n",
2391                         regulatory->current_rd);
2392         }
2393
2394         eeval = ah->eep_ops->get_eeprom(ah, EEP_OP_MODE);
2395         if ((eeval & (AR5416_OPFLAGS_11G | AR5416_OPFLAGS_11A)) == 0) {
2396                 ath_err(common,
2397                         "no band has been marked as supported in EEPROM\n");
2398                 return -EINVAL;
2399         }
2400
2401         if (eeval & AR5416_OPFLAGS_11A)
2402                 pCap->hw_caps |= ATH9K_HW_CAP_5GHZ;
2403
2404         if (eeval & AR5416_OPFLAGS_11G)
2405                 pCap->hw_caps |= ATH9K_HW_CAP_2GHZ;
2406
2407         if (AR_SREV_9485(ah) || AR_SREV_9285(ah) || AR_SREV_9330(ah))
2408                 chip_chainmask = 1;
2409         else if (AR_SREV_9462(ah))
2410                 chip_chainmask = 3;
2411         else if (!AR_SREV_9280_20_OR_LATER(ah))
2412                 chip_chainmask = 7;
2413         else if (!AR_SREV_9300_20_OR_LATER(ah) || AR_SREV_9340(ah))
2414                 chip_chainmask = 3;
2415         else
2416                 chip_chainmask = 7;
2417
2418         pCap->tx_chainmask = ah->eep_ops->get_eeprom(ah, EEP_TX_MASK);
2419         /*
2420          * For AR9271 we will temporarilly uses the rx chainmax as read from
2421          * the EEPROM.
2422          */
2423         if ((ah->hw_version.devid == AR5416_DEVID_PCI) &&
2424             !(eeval & AR5416_OPFLAGS_11A) &&
2425             !(AR_SREV_9271(ah)))
2426                 /* CB71: GPIO 0 is pulled down to indicate 3 rx chains */
2427                 pCap->rx_chainmask = ath9k_hw_gpio_get(ah, 0) ? 0x5 : 0x7;
2428         else if (AR_SREV_9100(ah))
2429                 pCap->rx_chainmask = 0x7;
2430         else
2431                 /* Use rx_chainmask from EEPROM. */
2432                 pCap->rx_chainmask = ah->eep_ops->get_eeprom(ah, EEP_RX_MASK);
2433
2434         pCap->tx_chainmask = fixup_chainmask(chip_chainmask, pCap->tx_chainmask);
2435         pCap->rx_chainmask = fixup_chainmask(chip_chainmask, pCap->rx_chainmask);
2436         ah->txchainmask = pCap->tx_chainmask;
2437         ah->rxchainmask = pCap->rx_chainmask;
2438
2439         ah->misc_mode |= AR_PCU_MIC_NEW_LOC_ENA;
2440
2441         /* enable key search for every frame in an aggregate */
2442         if (AR_SREV_9300_20_OR_LATER(ah))
2443                 ah->misc_mode |= AR_PCU_ALWAYS_PERFORM_KEYSEARCH;
2444
2445         common->crypt_caps |= ATH_CRYPT_CAP_CIPHER_AESCCM;
2446
2447         if (ah->hw_version.devid != AR2427_DEVID_PCIE)
2448                 pCap->hw_caps |= ATH9K_HW_CAP_HT;
2449         else
2450                 pCap->hw_caps &= ~ATH9K_HW_CAP_HT;
2451
2452         if (AR_SREV_9271(ah))
2453                 pCap->num_gpio_pins = AR9271_NUM_GPIO;
2454         else if (AR_DEVID_7010(ah))
2455                 pCap->num_gpio_pins = AR7010_NUM_GPIO;
2456         else if (AR_SREV_9300_20_OR_LATER(ah))
2457                 pCap->num_gpio_pins = AR9300_NUM_GPIO;
2458         else if (AR_SREV_9287_11_OR_LATER(ah))
2459                 pCap->num_gpio_pins = AR9287_NUM_GPIO;
2460         else if (AR_SREV_9285_12_OR_LATER(ah))
2461                 pCap->num_gpio_pins = AR9285_NUM_GPIO;
2462         else if (AR_SREV_9280_20_OR_LATER(ah))
2463                 pCap->num_gpio_pins = AR928X_NUM_GPIO;
2464         else
2465                 pCap->num_gpio_pins = AR_NUM_GPIO;
2466
2467         if (AR_SREV_9160_10_OR_LATER(ah) || AR_SREV_9100(ah))
2468                 pCap->rts_aggr_limit = ATH_AMPDU_LIMIT_MAX;
2469         else
2470                 pCap->rts_aggr_limit = (8 * 1024);
2471
2472 #if defined(CONFIG_RFKILL) || defined(CONFIG_RFKILL_MODULE)
2473         ah->rfsilent = ah->eep_ops->get_eeprom(ah, EEP_RF_SILENT);
2474         if (ah->rfsilent & EEP_RFSILENT_ENABLED) {
2475                 ah->rfkill_gpio =
2476                         MS(ah->rfsilent, EEP_RFSILENT_GPIO_SEL);
2477                 ah->rfkill_polarity =
2478                         MS(ah->rfsilent, EEP_RFSILENT_POLARITY);
2479
2480                 pCap->hw_caps |= ATH9K_HW_CAP_RFSILENT;
2481         }
2482 #endif
2483         if (AR_SREV_9271(ah) || AR_SREV_9300_20_OR_LATER(ah))
2484                 pCap->hw_caps |= ATH9K_HW_CAP_AUTOSLEEP;
2485         else
2486                 pCap->hw_caps &= ~ATH9K_HW_CAP_AUTOSLEEP;
2487
2488         if (AR_SREV_9280(ah) || AR_SREV_9285(ah))
2489                 pCap->hw_caps &= ~ATH9K_HW_CAP_4KB_SPLITTRANS;
2490         else
2491                 pCap->hw_caps |= ATH9K_HW_CAP_4KB_SPLITTRANS;
2492
2493         if (AR_SREV_9300_20_OR_LATER(ah)) {
2494                 pCap->hw_caps |= ATH9K_HW_CAP_EDMA | ATH9K_HW_CAP_FASTCLOCK;
2495                 if (!AR_SREV_9330(ah) && !AR_SREV_9485(ah))
2496                         pCap->hw_caps |= ATH9K_HW_CAP_LDPC;
2497
2498                 pCap->rx_hp_qdepth = ATH9K_HW_RX_HP_QDEPTH;
2499                 pCap->rx_lp_qdepth = ATH9K_HW_RX_LP_QDEPTH;
2500                 pCap->rx_status_len = sizeof(struct ar9003_rxs);
2501                 pCap->tx_desc_len = sizeof(struct ar9003_txc);
2502                 pCap->txs_len = sizeof(struct ar9003_txs);
2503                 if (!ah->config.paprd_disable &&
2504                     ah->eep_ops->get_eeprom(ah, EEP_PAPRD))
2505                         pCap->hw_caps |= ATH9K_HW_CAP_PAPRD;
2506         } else {
2507                 pCap->tx_desc_len = sizeof(struct ath_desc);
2508                 if (AR_SREV_9280_20(ah))
2509                         pCap->hw_caps |= ATH9K_HW_CAP_FASTCLOCK;
2510         }
2511
2512         if (AR_SREV_9300_20_OR_LATER(ah))
2513                 pCap->hw_caps |= ATH9K_HW_CAP_RAC_SUPPORTED;
2514
2515         if (AR_SREV_9300_20_OR_LATER(ah))
2516                 ah->ent_mode = REG_READ(ah, AR_ENT_OTP);
2517
2518         if (AR_SREV_9287_11_OR_LATER(ah) || AR_SREV_9271(ah))
2519                 pCap->hw_caps |= ATH9K_HW_CAP_SGI_20;
2520
2521         if (AR_SREV_9285(ah))
2522                 if (ah->eep_ops->get_eeprom(ah, EEP_MODAL_VER) >= 3) {
2523                         ant_div_ctl1 =
2524                                 ah->eep_ops->get_eeprom(ah, EEP_ANT_DIV_CTL1);
2525                         if ((ant_div_ctl1 & 0x1) && ((ant_div_ctl1 >> 3) & 0x1))
2526                                 pCap->hw_caps |= ATH9K_HW_CAP_ANT_DIV_COMB;
2527                 }
2528         if (AR_SREV_9300_20_OR_LATER(ah)) {
2529                 if (ah->eep_ops->get_eeprom(ah, EEP_CHAIN_MASK_REDUCE))
2530                         pCap->hw_caps |= ATH9K_HW_CAP_APM;
2531         }
2532
2533
2534         if (AR_SREV_9330(ah) || AR_SREV_9485(ah)) {
2535                 ant_div_ctl1 = ah->eep_ops->get_eeprom(ah, EEP_ANT_DIV_CTL1);
2536                 /*
2537                  * enable the diversity-combining algorithm only when
2538                  * both enable_lna_div and enable_fast_div are set
2539                  *              Table for Diversity
2540                  * ant_div_alt_lnaconf          bit 0-1
2541                  * ant_div_main_lnaconf         bit 2-3
2542                  * ant_div_alt_gaintb           bit 4
2543                  * ant_div_main_gaintb          bit 5
2544                  * enable_ant_div_lnadiv        bit 6
2545                  * enable_ant_fast_div          bit 7
2546                  */
2547                 if ((ant_div_ctl1 >> 0x6) == 0x3)
2548                         pCap->hw_caps |= ATH9K_HW_CAP_ANT_DIV_COMB;
2549         }
2550
2551         if (AR_SREV_9485_10(ah)) {
2552                 pCap->pcie_lcr_extsync_en = true;
2553                 pCap->pcie_lcr_offset = 0x80;
2554         }
2555
2556         if (ath9k_hw_dfs_tested(ah))
2557                 pCap->hw_caps |= ATH9K_HW_CAP_DFS;
2558
2559         tx_chainmask = pCap->tx_chainmask;
2560         rx_chainmask = pCap->rx_chainmask;
2561         while (tx_chainmask || rx_chainmask) {
2562                 if (tx_chainmask & BIT(0))
2563                         pCap->max_txchains++;
2564                 if (rx_chainmask & BIT(0))
2565                         pCap->max_rxchains++;
2566
2567                 tx_chainmask >>= 1;
2568                 rx_chainmask >>= 1;
2569         }
2570
2571         if (AR_SREV_9300_20_OR_LATER(ah)) {
2572                 ah->enabled_cals |= TX_IQ_CAL;
2573                 if (AR_SREV_9485_OR_LATER(ah))
2574                         ah->enabled_cals |= TX_IQ_ON_AGC_CAL;
2575         }
2576
2577         if (AR_SREV_9462(ah)) {
2578
2579                 if (!(ah->ent_mode & AR_ENT_OTP_49GHZ_DISABLE))
2580                         pCap->hw_caps |= ATH9K_HW_CAP_MCI;
2581
2582                 if (AR_SREV_9462_20(ah))
2583                         pCap->hw_caps |= ATH9K_HW_CAP_RTT;
2584
2585         }
2586
2587
2588         if (AR_SREV_9280_20_OR_LATER(ah)) {
2589                 pCap->hw_caps |= ATH9K_HW_WOW_DEVICE_CAPABLE |
2590                                  ATH9K_HW_WOW_PATTERN_MATCH_EXACT;
2591
2592                 if (AR_SREV_9280(ah))
2593                         pCap->hw_caps |= ATH9K_HW_WOW_PATTERN_MATCH_DWORD;
2594         }
2595
2596         return 0;
2597 }
2598
2599 /****************************/
2600 /* GPIO / RFKILL / Antennae */
2601 /****************************/
2602
2603 static void ath9k_hw_gpio_cfg_output_mux(struct ath_hw *ah,
2604                                          u32 gpio, u32 type)
2605 {
2606         int addr;
2607         u32 gpio_shift, tmp;
2608
2609         if (gpio > 11)
2610                 addr = AR_GPIO_OUTPUT_MUX3;
2611         else if (gpio > 5)
2612                 addr = AR_GPIO_OUTPUT_MUX2;
2613         else
2614                 addr = AR_GPIO_OUTPUT_MUX1;
2615
2616         gpio_shift = (gpio % 6) * 5;
2617
2618         if (AR_SREV_9280_20_OR_LATER(ah)
2619             || (addr != AR_GPIO_OUTPUT_MUX1)) {
2620                 REG_RMW(ah, addr, (type << gpio_shift),
2621                         (0x1f << gpio_shift));
2622         } else {
2623                 tmp = REG_READ(ah, addr);
2624                 tmp = ((tmp & 0x1F0) << 1) | (tmp & ~0x1F0);
2625                 tmp &= ~(0x1f << gpio_shift);
2626                 tmp |= (type << gpio_shift);
2627                 REG_WRITE(ah, addr, tmp);
2628         }
2629 }
2630
2631 void ath9k_hw_cfg_gpio_input(struct ath_hw *ah, u32 gpio)
2632 {
2633         u32 gpio_shift;
2634
2635         BUG_ON(gpio >= ah->caps.num_gpio_pins);
2636
2637         if (AR_DEVID_7010(ah)) {
2638                 gpio_shift = gpio;
2639                 REG_RMW(ah, AR7010_GPIO_OE,
2640                         (AR7010_GPIO_OE_AS_INPUT << gpio_shift),
2641                         (AR7010_GPIO_OE_MASK << gpio_shift));
2642                 return;
2643         }
2644
2645         gpio_shift = gpio << 1;
2646         REG_RMW(ah,
2647                 AR_GPIO_OE_OUT,
2648                 (AR_GPIO_OE_OUT_DRV_NO << gpio_shift),
2649                 (AR_GPIO_OE_OUT_DRV << gpio_shift));
2650 }
2651 EXPORT_SYMBOL(ath9k_hw_cfg_gpio_input);
2652
2653 u32 ath9k_hw_gpio_get(struct ath_hw *ah, u32 gpio)
2654 {
2655 #define MS_REG_READ(x, y) \
2656         (MS(REG_READ(ah, AR_GPIO_IN_OUT), x##_GPIO_IN_VAL) & (AR_GPIO_BIT(y)))
2657
2658         if (gpio >= ah->caps.num_gpio_pins)
2659                 return 0xffffffff;
2660
2661         if (AR_DEVID_7010(ah)) {
2662                 u32 val;
2663                 val = REG_READ(ah, AR7010_GPIO_IN);
2664                 return (MS(val, AR7010_GPIO_IN_VAL) & AR_GPIO_BIT(gpio)) == 0;
2665         } else if (AR_SREV_9300_20_OR_LATER(ah))
2666                 return (MS(REG_READ(ah, AR_GPIO_IN), AR9300_GPIO_IN_VAL) &
2667                         AR_GPIO_BIT(gpio)) != 0;
2668         else if (AR_SREV_9271(ah))
2669                 return MS_REG_READ(AR9271, gpio) != 0;
2670         else if (AR_SREV_9287_11_OR_LATER(ah))
2671                 return MS_REG_READ(AR9287, gpio) != 0;
2672         else if (AR_SREV_9285_12_OR_LATER(ah))
2673                 return MS_REG_READ(AR9285, gpio) != 0;
2674         else if (AR_SREV_9280_20_OR_LATER(ah))
2675                 return MS_REG_READ(AR928X, gpio) != 0;
2676         else
2677                 return MS_REG_READ(AR, gpio) != 0;
2678 }
2679 EXPORT_SYMBOL(ath9k_hw_gpio_get);
2680
2681 void ath9k_hw_cfg_output(struct ath_hw *ah, u32 gpio,
2682                          u32 ah_signal_type)
2683 {
2684         u32 gpio_shift;
2685
2686         if (AR_DEVID_7010(ah)) {
2687                 gpio_shift = gpio;
2688                 REG_RMW(ah, AR7010_GPIO_OE,
2689                         (AR7010_GPIO_OE_AS_OUTPUT << gpio_shift),
2690                         (AR7010_GPIO_OE_MASK << gpio_shift));
2691                 return;
2692         }
2693
2694         ath9k_hw_gpio_cfg_output_mux(ah, gpio, ah_signal_type);
2695         gpio_shift = 2 * gpio;
2696         REG_RMW(ah,
2697                 AR_GPIO_OE_OUT,
2698                 (AR_GPIO_OE_OUT_DRV_ALL << gpio_shift),
2699                 (AR_GPIO_OE_OUT_DRV << gpio_shift));
2700 }
2701 EXPORT_SYMBOL(ath9k_hw_cfg_output);
2702
2703 void ath9k_hw_set_gpio(struct ath_hw *ah, u32 gpio, u32 val)
2704 {
2705         if (AR_DEVID_7010(ah)) {
2706                 val = val ? 0 : 1;
2707                 REG_RMW(ah, AR7010_GPIO_OUT, ((val&1) << gpio),
2708                         AR_GPIO_BIT(gpio));
2709                 return;
2710         }
2711
2712         if (AR_SREV_9271(ah))
2713                 val = ~val;
2714
2715         REG_RMW(ah, AR_GPIO_IN_OUT, ((val & 1) << gpio),
2716                 AR_GPIO_BIT(gpio));
2717 }
2718 EXPORT_SYMBOL(ath9k_hw_set_gpio);
2719
2720 void ath9k_hw_setantenna(struct ath_hw *ah, u32 antenna)
2721 {
2722         REG_WRITE(ah, AR_DEF_ANTENNA, (antenna & 0x7));
2723 }
2724 EXPORT_SYMBOL(ath9k_hw_setantenna);
2725
2726 /*********************/
2727 /* General Operation */
2728 /*********************/
2729
2730 u32 ath9k_hw_getrxfilter(struct ath_hw *ah)
2731 {
2732         u32 bits = REG_READ(ah, AR_RX_FILTER);
2733         u32 phybits = REG_READ(ah, AR_PHY_ERR);
2734
2735         if (phybits & AR_PHY_ERR_RADAR)
2736                 bits |= ATH9K_RX_FILTER_PHYRADAR;
2737         if (phybits & (AR_PHY_ERR_OFDM_TIMING | AR_PHY_ERR_CCK_TIMING))
2738                 bits |= ATH9K_RX_FILTER_PHYERR;
2739
2740         return bits;
2741 }
2742 EXPORT_SYMBOL(ath9k_hw_getrxfilter);
2743
2744 void ath9k_hw_setrxfilter(struct ath_hw *ah, u32 bits)
2745 {
2746         u32 phybits;
2747
2748         ENABLE_REGWRITE_BUFFER(ah);
2749
2750         if (AR_SREV_9462(ah))
2751                 bits |= ATH9K_RX_FILTER_CONTROL_WRAPPER;
2752
2753         REG_WRITE(ah, AR_RX_FILTER, bits);
2754
2755         phybits = 0;
2756         if (bits & ATH9K_RX_FILTER_PHYRADAR)
2757                 phybits |= AR_PHY_ERR_RADAR;
2758         if (bits & ATH9K_RX_FILTER_PHYERR)
2759                 phybits |= AR_PHY_ERR_OFDM_TIMING | AR_PHY_ERR_CCK_TIMING;
2760         REG_WRITE(ah, AR_PHY_ERR, phybits);
2761
2762         if (phybits)
2763                 REG_SET_BIT(ah, AR_RXCFG, AR_RXCFG_ZLFDMA);
2764         else
2765                 REG_CLR_BIT(ah, AR_RXCFG, AR_RXCFG_ZLFDMA);
2766
2767         REGWRITE_BUFFER_FLUSH(ah);
2768 }
2769 EXPORT_SYMBOL(ath9k_hw_setrxfilter);
2770
2771 bool ath9k_hw_phy_disable(struct ath_hw *ah)
2772 {
2773         if (ath9k_hw_mci_is_enabled(ah))
2774                 ar9003_mci_bt_gain_ctrl(ah);
2775
2776         if (!ath9k_hw_set_reset_reg(ah, ATH9K_RESET_WARM))
2777                 return false;
2778
2779         ath9k_hw_init_pll(ah, NULL);
2780         ah->htc_reset_init = true;
2781         return true;
2782 }
2783 EXPORT_SYMBOL(ath9k_hw_phy_disable);
2784
2785 bool ath9k_hw_disable(struct ath_hw *ah)
2786 {
2787         if (!ath9k_hw_setpower(ah, ATH9K_PM_AWAKE))
2788                 return false;
2789
2790         if (!ath9k_hw_set_reset_reg(ah, ATH9K_RESET_COLD))
2791                 return false;
2792
2793         ath9k_hw_init_pll(ah, NULL);
2794         return true;
2795 }
2796 EXPORT_SYMBOL(ath9k_hw_disable);
2797
2798 static int get_antenna_gain(struct ath_hw *ah, struct ath9k_channel *chan)
2799 {
2800         enum eeprom_param gain_param;
2801
2802         if (IS_CHAN_2GHZ(chan))
2803                 gain_param = EEP_ANTENNA_GAIN_2G;
2804         else
2805                 gain_param = EEP_ANTENNA_GAIN_5G;
2806
2807         return ah->eep_ops->get_eeprom(ah, gain_param);
2808 }
2809
2810 void ath9k_hw_apply_txpower(struct ath_hw *ah, struct ath9k_channel *chan,
2811                             bool test)
2812 {
2813         struct ath_regulatory *reg = ath9k_hw_regulatory(ah);
2814         struct ieee80211_channel *channel;
2815         int chan_pwr, new_pwr, max_gain;
2816         int ant_gain, ant_reduction = 0;
2817
2818         if (!chan)
2819                 return;
2820
2821         channel = chan->chan;
2822         chan_pwr = min_t(int, channel->max_power * 2, MAX_RATE_POWER);
2823         new_pwr = min_t(int, chan_pwr, reg->power_limit);
2824         max_gain = chan_pwr - new_pwr + channel->max_antenna_gain * 2;
2825
2826         ant_gain = get_antenna_gain(ah, chan);
2827         if (ant_gain > max_gain)
2828                 ant_reduction = ant_gain - max_gain;
2829
2830         ah->eep_ops->set_txpower(ah, chan,
2831                                  ath9k_regd_get_ctl(reg, chan),
2832                                  ant_reduction, new_pwr, test);
2833 }
2834
2835 void ath9k_hw_set_txpowerlimit(struct ath_hw *ah, u32 limit, bool test)
2836 {
2837         struct ath_regulatory *reg = ath9k_hw_regulatory(ah);
2838         struct ath9k_channel *chan = ah->curchan;
2839         struct ieee80211_channel *channel = chan->chan;
2840
2841         reg->power_limit = min_t(u32, limit, MAX_RATE_POWER);
2842         if (test)
2843                 channel->max_power = MAX_RATE_POWER / 2;
2844
2845         ath9k_hw_apply_txpower(ah, chan, test);
2846
2847         if (test)
2848                 channel->max_power = DIV_ROUND_UP(reg->max_power_level, 2);
2849 }
2850 EXPORT_SYMBOL(ath9k_hw_set_txpowerlimit);
2851
2852 void ath9k_hw_setopmode(struct ath_hw *ah)
2853 {
2854         ath9k_hw_set_operating_mode(ah, ah->opmode);
2855 }
2856 EXPORT_SYMBOL(ath9k_hw_setopmode);
2857
2858 void ath9k_hw_setmcastfilter(struct ath_hw *ah, u32 filter0, u32 filter1)
2859 {
2860         REG_WRITE(ah, AR_MCAST_FIL0, filter0);
2861         REG_WRITE(ah, AR_MCAST_FIL1, filter1);
2862 }
2863 EXPORT_SYMBOL(ath9k_hw_setmcastfilter);
2864
2865 void ath9k_hw_write_associd(struct ath_hw *ah)
2866 {
2867         struct ath_common *common = ath9k_hw_common(ah);
2868
2869         REG_WRITE(ah, AR_BSS_ID0, get_unaligned_le32(common->curbssid));
2870         REG_WRITE(ah, AR_BSS_ID1, get_unaligned_le16(common->curbssid + 4) |
2871                   ((common->curaid & 0x3fff) << AR_BSS_ID1_AID_S));
2872 }
2873 EXPORT_SYMBOL(ath9k_hw_write_associd);
2874
2875 #define ATH9K_MAX_TSF_READ 10
2876
2877 u64 ath9k_hw_gettsf64(struct ath_hw *ah)
2878 {
2879         u32 tsf_lower, tsf_upper1, tsf_upper2;
2880         int i;
2881
2882         tsf_upper1 = REG_READ(ah, AR_TSF_U32);
2883         for (i = 0; i < ATH9K_MAX_TSF_READ; i++) {
2884                 tsf_lower = REG_READ(ah, AR_TSF_L32);
2885                 tsf_upper2 = REG_READ(ah, AR_TSF_U32);
2886                 if (tsf_upper2 == tsf_upper1)
2887                         break;
2888                 tsf_upper1 = tsf_upper2;
2889         }
2890
2891         WARN_ON( i == ATH9K_MAX_TSF_READ );
2892
2893         return (((u64)tsf_upper1 << 32) | tsf_lower);
2894 }
2895 EXPORT_SYMBOL(ath9k_hw_gettsf64);
2896
2897 void ath9k_hw_settsf64(struct ath_hw *ah, u64 tsf64)
2898 {
2899         REG_WRITE(ah, AR_TSF_L32, tsf64 & 0xffffffff);
2900         REG_WRITE(ah, AR_TSF_U32, (tsf64 >> 32) & 0xffffffff);
2901 }
2902 EXPORT_SYMBOL(ath9k_hw_settsf64);
2903
2904 void ath9k_hw_reset_tsf(struct ath_hw *ah)
2905 {
2906         if (!ath9k_hw_wait(ah, AR_SLP32_MODE, AR_SLP32_TSF_WRITE_STATUS, 0,
2907                            AH_TSF_WRITE_TIMEOUT))
2908                 ath_dbg(ath9k_hw_common(ah), RESET,
2909                         "AR_SLP32_TSF_WRITE_STATUS limit exceeded\n");
2910
2911         REG_WRITE(ah, AR_RESET_TSF, AR_RESET_TSF_ONCE);
2912 }
2913 EXPORT_SYMBOL(ath9k_hw_reset_tsf);
2914
2915 void ath9k_hw_set_tsfadjust(struct ath_hw *ah, bool set)
2916 {
2917         if (set)
2918                 ah->misc_mode |= AR_PCU_TX_ADD_TSF;
2919         else
2920                 ah->misc_mode &= ~AR_PCU_TX_ADD_TSF;
2921 }
2922 EXPORT_SYMBOL(ath9k_hw_set_tsfadjust);
2923
2924 void ath9k_hw_set11nmac2040(struct ath_hw *ah)
2925 {
2926         struct ieee80211_conf *conf = &ath9k_hw_common(ah)->hw->conf;
2927         u32 macmode;
2928
2929         if (conf_is_ht40(conf) && !ah->config.cwm_ignore_extcca)
2930                 macmode = AR_2040_JOINED_RX_CLEAR;
2931         else
2932                 macmode = 0;
2933
2934         REG_WRITE(ah, AR_2040_MODE, macmode);
2935 }
2936
2937 /* HW Generic timers configuration */
2938
2939 static const struct ath_gen_timer_configuration gen_tmr_configuration[] =
2940 {
2941         {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
2942         {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
2943         {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
2944         {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
2945         {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
2946         {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
2947         {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
2948         {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
2949         {AR_NEXT_NDP2_TIMER, AR_NDP2_PERIOD, AR_NDP2_TIMER_MODE, 0x0001},
2950         {AR_NEXT_NDP2_TIMER + 1*4, AR_NDP2_PERIOD + 1*4,
2951                                 AR_NDP2_TIMER_MODE, 0x0002},
2952         {AR_NEXT_NDP2_TIMER + 2*4, AR_NDP2_PERIOD + 2*4,
2953                                 AR_NDP2_TIMER_MODE, 0x0004},
2954         {AR_NEXT_NDP2_TIMER + 3*4, AR_NDP2_PERIOD + 3*4,
2955                                 AR_NDP2_TIMER_MODE, 0x0008},
2956         {AR_NEXT_NDP2_TIMER + 4*4, AR_NDP2_PERIOD + 4*4,
2957                                 AR_NDP2_TIMER_MODE, 0x0010},
2958         {AR_NEXT_NDP2_TIMER + 5*4, AR_NDP2_PERIOD + 5*4,
2959                                 AR_NDP2_TIMER_MODE, 0x0020},
2960         {AR_NEXT_NDP2_TIMER + 6*4, AR_NDP2_PERIOD + 6*4,
2961                                 AR_NDP2_TIMER_MODE, 0x0040},
2962         {AR_NEXT_NDP2_TIMER + 7*4, AR_NDP2_PERIOD + 7*4,
2963                                 AR_NDP2_TIMER_MODE, 0x0080}
2964 };
2965
2966 /* HW generic timer primitives */
2967
2968 /* compute and clear index of rightmost 1 */
2969 static u32 rightmost_index(struct ath_gen_timer_table *timer_table, u32 *mask)
2970 {
2971         u32 b;
2972
2973         b = *mask;
2974         b &= (0-b);
2975         *mask &= ~b;
2976         b *= debruijn32;
2977         b >>= 27;
2978
2979         return timer_table->gen_timer_index[b];
2980 }
2981
2982 u32 ath9k_hw_gettsf32(struct ath_hw *ah)
2983 {
2984         return REG_READ(ah, AR_TSF_L32);
2985 }
2986 EXPORT_SYMBOL(ath9k_hw_gettsf32);
2987
2988 struct ath_gen_timer *ath_gen_timer_alloc(struct ath_hw *ah,
2989                                           void (*trigger)(void *),
2990                                           void (*overflow)(void *),
2991                                           void *arg,
2992                                           u8 timer_index)
2993 {
2994         struct ath_gen_timer_table *timer_table = &ah->hw_gen_timers;
2995         struct ath_gen_timer *timer;
2996
2997         timer = kzalloc(sizeof(struct ath_gen_timer), GFP_KERNEL);
2998
2999         if (timer == NULL) {
3000                 ath_err(ath9k_hw_common(ah),
3001                         "Failed to allocate memory for hw timer[%d]\n",
3002                         timer_index);
3003                 return NULL;
3004         }
3005
3006         /* allocate a hardware generic timer slot */
3007         timer_table->timers[timer_index] = timer;
3008         timer->index = timer_index;
3009         timer->trigger = trigger;
3010         timer->overflow = overflow;
3011         timer->arg = arg;
3012
3013         return timer;
3014 }
3015 EXPORT_SYMBOL(ath_gen_timer_alloc);
3016
3017 void ath9k_hw_gen_timer_start(struct ath_hw *ah,
3018                               struct ath_gen_timer *timer,
3019                               u32 trig_timeout,
3020                               u32 timer_period)
3021 {
3022         struct ath_gen_timer_table *timer_table = &ah->hw_gen_timers;
3023         u32 tsf, timer_next;
3024
3025         BUG_ON(!timer_period);
3026
3027         set_bit(timer->index, &timer_table->timer_mask.timer_bits);
3028
3029         tsf = ath9k_hw_gettsf32(ah);
3030
3031         timer_next = tsf + trig_timeout;
3032
3033         ath_dbg(ath9k_hw_common(ah), HWTIMER,
3034                 "current tsf %x period %x timer_next %x\n",
3035                 tsf, timer_period, timer_next);
3036
3037         /*
3038          * Program generic timer registers
3039          */
3040         REG_WRITE(ah, gen_tmr_configuration[timer->index].next_addr,
3041                  timer_next);
3042         REG_WRITE(ah, gen_tmr_configuration[timer->index].period_addr,
3043                   timer_period);
3044         REG_SET_BIT(ah, gen_tmr_configuration[timer->index].mode_addr,
3045                     gen_tmr_configuration[timer->index].mode_mask);
3046
3047         if (AR_SREV_9462(ah)) {
3048                 /*
3049                  * Starting from AR9462, each generic timer can select which tsf
3050                  * to use. But we still follow the old rule, 0 - 7 use tsf and
3051                  * 8 - 15  use tsf2.
3052                  */
3053                 if ((timer->index < AR_GEN_TIMER_BANK_1_LEN))
3054                         REG_CLR_BIT(ah, AR_MAC_PCU_GEN_TIMER_TSF_SEL,
3055                                        (1 << timer->index));
3056                 else
3057                         REG_SET_BIT(ah, AR_MAC_PCU_GEN_TIMER_TSF_SEL,
3058                                        (1 << timer->index));
3059         }
3060
3061         /* Enable both trigger and thresh interrupt masks */
3062         REG_SET_BIT(ah, AR_IMR_S5,
3063                 (SM(AR_GENTMR_BIT(timer->index), AR_IMR_S5_GENTIMER_THRESH) |
3064                 SM(AR_GENTMR_BIT(timer->index), AR_IMR_S5_GENTIMER_TRIG)));
3065 }
3066 EXPORT_SYMBOL(ath9k_hw_gen_timer_start);
3067
3068 void ath9k_hw_gen_timer_stop(struct ath_hw *ah, struct ath_gen_timer *timer)
3069 {
3070         struct ath_gen_timer_table *timer_table = &ah->hw_gen_timers;
3071
3072         if ((timer->index < AR_FIRST_NDP_TIMER) ||
3073                 (timer->index >= ATH_MAX_GEN_TIMER)) {
3074                 return;
3075         }
3076
3077         /* Clear generic timer enable bits. */
3078         REG_CLR_BIT(ah, gen_tmr_configuration[timer->index].mode_addr,
3079                         gen_tmr_configuration[timer->index].mode_mask);
3080
3081         /* Disable both trigger and thresh interrupt masks */
3082         REG_CLR_BIT(ah, AR_IMR_S5,
3083                 (SM(AR_GENTMR_BIT(timer->index), AR_IMR_S5_GENTIMER_THRESH) |
3084                 SM(AR_GENTMR_BIT(timer->index), AR_IMR_S5_GENTIMER_TRIG)));
3085
3086         clear_bit(timer->index, &timer_table->timer_mask.timer_bits);
3087 }
3088 EXPORT_SYMBOL(ath9k_hw_gen_timer_stop);
3089
3090 void ath_gen_timer_free(struct ath_hw *ah, struct ath_gen_timer *timer)
3091 {
3092         struct ath_gen_timer_table *timer_table = &ah->hw_gen_timers;
3093
3094         /* free the hardware generic timer slot */
3095         timer_table->timers[timer->index] = NULL;
3096         kfree(timer);
3097 }
3098 EXPORT_SYMBOL(ath_gen_timer_free);
3099
3100 /*
3101  * Generic Timer Interrupts handling
3102  */
3103 void ath_gen_timer_isr(struct ath_hw *ah)
3104 {
3105         struct ath_gen_timer_table *timer_table = &ah->hw_gen_timers;
3106         struct ath_gen_timer *timer;
3107         struct ath_common *common = ath9k_hw_common(ah);
3108         u32 trigger_mask, thresh_mask, index;
3109
3110         /* get hardware generic timer interrupt status */
3111         trigger_mask = ah->intr_gen_timer_trigger;
3112         thresh_mask = ah->intr_gen_timer_thresh;
3113         trigger_mask &= timer_table->timer_mask.val;
3114         thresh_mask &= timer_table->timer_mask.val;
3115
3116         trigger_mask &= ~thresh_mask;
3117
3118         while (thresh_mask) {
3119                 index = rightmost_index(timer_table, &thresh_mask);
3120                 timer = timer_table->timers[index];
3121                 BUG_ON(!timer);
3122                 ath_dbg(common, HWTIMER, "TSF overflow for Gen timer %d\n",
3123                         index);
3124                 timer->overflow(timer->arg);
3125         }
3126
3127         while (trigger_mask) {
3128                 index = rightmost_index(timer_table, &trigger_mask);
3129                 timer = timer_table->timers[index];
3130                 BUG_ON(!timer);
3131                 ath_dbg(common, HWTIMER,
3132                         "Gen timer[%d] trigger\n", index);
3133                 timer->trigger(timer->arg);
3134         }
3135 }
3136 EXPORT_SYMBOL(ath_gen_timer_isr);
3137
3138 /********/
3139 /* HTC  */
3140 /********/
3141
3142 static struct {
3143         u32 version;
3144         const char * name;
3145 } ath_mac_bb_names[] = {
3146         /* Devices with external radios */
3147         { AR_SREV_VERSION_5416_PCI,     "5416" },
3148         { AR_SREV_VERSION_5416_PCIE,    "5418" },
3149         { AR_SREV_VERSION_9100,         "9100" },
3150         { AR_SREV_VERSION_9160,         "9160" },
3151         /* Single-chip solutions */
3152         { AR_SREV_VERSION_9280,         "9280" },
3153         { AR_SREV_VERSION_9285,         "9285" },
3154         { AR_SREV_VERSION_9287,         "9287" },
3155         { AR_SREV_VERSION_9271,         "9271" },
3156         { AR_SREV_VERSION_9300,         "9300" },
3157         { AR_SREV_VERSION_9330,         "9330" },
3158         { AR_SREV_VERSION_9340,         "9340" },
3159         { AR_SREV_VERSION_9485,         "9485" },
3160         { AR_SREV_VERSION_9462,         "9462" },
3161         { AR_SREV_VERSION_9550,         "9550" },
3162 };
3163
3164 /* For devices with external radios */
3165 static struct {
3166         u16 version;
3167         const char * name;
3168 } ath_rf_names[] = {
3169         { 0,                            "5133" },
3170         { AR_RAD5133_SREV_MAJOR,        "5133" },
3171         { AR_RAD5122_SREV_MAJOR,        "5122" },
3172         { AR_RAD2133_SREV_MAJOR,        "2133" },
3173         { AR_RAD2122_SREV_MAJOR,        "2122" }
3174 };
3175
3176 /*
3177  * Return the MAC/BB name. "????" is returned if the MAC/BB is unknown.
3178  */
3179 static const char *ath9k_hw_mac_bb_name(u32 mac_bb_version)
3180 {
3181         int i;
3182
3183         for (i=0; i<ARRAY_SIZE(ath_mac_bb_names); i++) {
3184                 if (ath_mac_bb_names[i].version == mac_bb_version) {
3185                         return ath_mac_bb_names[i].name;
3186                 }
3187         }
3188
3189         return "????";
3190 }
3191
3192 /*
3193  * Return the RF name. "????" is returned if the RF is unknown.
3194  * Used for devices with external radios.
3195  */
3196 static const char *ath9k_hw_rf_name(u16 rf_version)
3197 {
3198         int i;
3199
3200         for (i=0; i<ARRAY_SIZE(ath_rf_names); i++) {
3201                 if (ath_rf_names[i].version == rf_version) {
3202                         return ath_rf_names[i].name;
3203                 }
3204         }
3205
3206         return "????";
3207 }
3208
3209 void ath9k_hw_name(struct ath_hw *ah, char *hw_name, size_t len)
3210 {
3211         int used;
3212
3213         /* chipsets >= AR9280 are single-chip */
3214         if (AR_SREV_9280_20_OR_LATER(ah)) {
3215                 used = snprintf(hw_name, len,
3216                                "Atheros AR%s Rev:%x",
3217                                ath9k_hw_mac_bb_name(ah->hw_version.macVersion),
3218                                ah->hw_version.macRev);
3219         }
3220         else {
3221                 used = snprintf(hw_name, len,
3222                                "Atheros AR%s MAC/BB Rev:%x AR%s RF Rev:%x",
3223                                ath9k_hw_mac_bb_name(ah->hw_version.macVersion),
3224                                ah->hw_version.macRev,
3225                                ath9k_hw_rf_name((ah->hw_version.analog5GhzRev &
3226                                                 AR_RADIO_SREV_MAJOR)),
3227                                ah->hw_version.phyRev);
3228         }
3229
3230         hw_name[used] = '\0';
3231 }
3232 EXPORT_SYMBOL(ath9k_hw_name);