drivers/net/wireless/ath/ath9k/hw.c

   1 /*
   2  * Copyright (c) 2008-2011 Atheros Communications Inc.
   3  *
   4  * Permission to use, copy, modify, and/or distribute this software for any
   5  * purpose with or without fee is hereby granted, provided that the above
   6  * copyright notice and this permission notice appear in all copies.
   7  *
   8  * THE SOFTWARE IS PROVIDED "AS IS" AND THE AUTHOR DISCLAIMS ALL WARRANTIES
   9  * WITH REGARD TO THIS SOFTWARE INCLUDING ALL IMPLIED WARRANTIES OF
  10  * MERCHANTABILITY AND FITNESS. IN NO EVENT SHALL THE AUTHOR BE LIABLE FOR
  11  * ANY SPECIAL, DIRECT, INDIRECT, OR CONSEQUENTIAL DAMAGES OR ANY DAMAGES
  12  * WHATSOEVER RESULTING FROM LOSS OF USE, DATA OR PROFITS, WHETHER IN AN
  13  * ACTION OF CONTRACT, NEGLIGENCE OR OTHER TORTIOUS ACTION, ARISING OUT OF
  14  * OR IN CONNECTION WITH THE USE OR PERFORMANCE OF THIS SOFTWARE.
  15  */
  16
  17 #include <linux/io.h>
  18 #include <linux/slab.h>
  19 #include <asm/unaligned.h>
  20
  21 #include "hw.h"
  22 #include "hw-ops.h"
  23 #include "rc.h"
  24 #include "ar9003_mac.h"
  25
  26 static bool ath9k_hw_set_reset_reg(struct ath_hw *ah, u32 type);
  27
  28 MODULE_AUTHOR("Atheros Communications");
  29 MODULE_DESCRIPTION("Support for Atheros 802.11n wireless LAN cards.");
  30 MODULE_SUPPORTED_DEVICE("Atheros 802.11n WLAN cards");
  31 MODULE_LICENSE("Dual BSD/GPL");
  32
  33 static int __init ath9k_init(void)
  34 {
  35         return 0;
  36 }
  37 module_init(ath9k_init);
  38
  39 static void __exit ath9k_exit(void)
  40 {
  41         return;
  42 }
  43 module_exit(ath9k_exit);
  44
  45 /* Private hardware callbacks */
  46
  47 static void ath9k_hw_init_cal_settings(struct ath_hw *ah)
  48 {
  49         ath9k_hw_private_ops(ah)->init_cal_settings(ah);
  50 }
  51
  52 static void ath9k_hw_init_mode_regs(struct ath_hw *ah)
  53 {
  54         ath9k_hw_private_ops(ah)->init_mode_regs(ah);
  55 }
  56
  57 static u32 ath9k_hw_compute_pll_control(struct ath_hw *ah,
  58                                         struct ath9k_channel *chan)
  59 {
  60         return ath9k_hw_private_ops(ah)->compute_pll_control(ah, chan);
  61 }
  62
  63 static void ath9k_hw_init_mode_gain_regs(struct ath_hw *ah)
  64 {
  65         if (!ath9k_hw_private_ops(ah)->init_mode_gain_regs)
  66                 return;
  67
  68         ath9k_hw_private_ops(ah)->init_mode_gain_regs(ah);
  69 }
  70
  71 static void ath9k_hw_ani_cache_ini_regs(struct ath_hw *ah)
  72 {
  73         /* You will not have this callback if using the old ANI */
  74         if (!ath9k_hw_private_ops(ah)->ani_cache_ini_regs)
  75                 return;
  76
  77         ath9k_hw_private_ops(ah)->ani_cache_ini_regs(ah);
  78 }
  79
  80 /********************/
  81 /* Helper Functions */
  82 /********************/
  83
  84 static void ath9k_hw_set_clockrate(struct ath_hw *ah)
  85 {
  86         struct ieee80211_conf *conf = &ath9k_hw_common(ah)->hw->conf;
  87         struct ath_common *common = ath9k_hw_common(ah);
  88         unsigned int clockrate;
  89
  90         if (!ah->curchan) /* should really check for CCK instead */
  91                 clockrate = ATH9K_CLOCK_RATE_CCK;
  92         else if (conf->channel->band == IEEE80211_BAND_2GHZ)
  93                 clockrate = ATH9K_CLOCK_RATE_2GHZ_OFDM;
  94         else if (ah->caps.hw_caps & ATH9K_HW_CAP_FASTCLOCK)
  95                 clockrate = ATH9K_CLOCK_FAST_RATE_5GHZ_OFDM;
  96         else
  97                 clockrate = ATH9K_CLOCK_RATE_5GHZ_OFDM;
  98
  99         if (conf_is_ht40(conf))
 100                 clockrate *= 2;
 101
 102         common->clockrate = clockrate;
 103 }
 104
 105 static u32 ath9k_hw_mac_to_clks(struct ath_hw *ah, u32 usecs)
 106 {
 107         struct ath_common *common = ath9k_hw_common(ah);
 108
 109         return usecs * common->clockrate;
 110 }
 111
 112 bool ath9k_hw_wait(struct ath_hw *ah, u32 reg, u32 mask, u32 val, u32 timeout)
 113 {
 114         int i;
 115
 116         BUG_ON(timeout < AH_TIME_QUANTUM);
 117
 118         for (i = 0; i < (timeout / AH_TIME_QUANTUM); i++) {
 119                 if ((REG_READ(ah, reg) & mask) == val)
 120                         return true;
 121
 122                 udelay(AH_TIME_QUANTUM);
 123         }
 124
 125         ath_dbg(ath9k_hw_common(ah), ATH_DBG_ANY,
 126                 "timeout (%d us) on reg 0x%x: 0x%08x & 0x%08x != 0x%08x\n",
 127                 timeout, reg, REG_READ(ah, reg), mask, val);
 128
 129         return false;
 130 }
 131 EXPORT_SYMBOL(ath9k_hw_wait);
 132
 133 void ath9k_hw_write_array(struct ath_hw *ah, struct ar5416IniArray *array,
 134                           int column, unsigned int *writecnt)
 135 {
 136         int r;
 137
 138         ENABLE_REGWRITE_BUFFER(ah);
 139         for (r = 0; r < array->ia_rows; r++) {
 140                 REG_WRITE(ah, INI_RA(array, r, 0),
 141                           INI_RA(array, r, column));
 142                 DO_DELAY(*writecnt);
 143         }
 144         REGWRITE_BUFFER_FLUSH(ah);
 145 }
 146
 147 u32 ath9k_hw_reverse_bits(u32 val, u32 n)
 148 {
 149         u32 retval;
 150         int i;
 151
 152         for (i = 0, retval = 0; i < n; i++) {
 153                 retval = (retval << 1) | (val & 1);
 154                 val >>= 1;
 155         }
 156         return retval;
 157 }
 158
 159 u16 ath9k_hw_computetxtime(struct ath_hw *ah,
 160                            u8 phy, int kbps,
 161                            u32 frameLen, u16 rateix,
 162                            bool shortPreamble)
 163 {
 164         u32 bitsPerSymbol, numBits, numSymbols, phyTime, txTime;
 165
 166         if (kbps == 0)
 167                 return 0;
 168
 169         switch (phy) {
 170         case WLAN_RC_PHY_CCK:
 171                 phyTime = CCK_PREAMBLE_BITS + CCK_PLCP_BITS;
 172                 if (shortPreamble)
 173                         phyTime >>= 1;
 174                 numBits = frameLen << 3;
 175                 txTime = CCK_SIFS_TIME + phyTime + ((numBits * 1000) / kbps);
 176                 break;
 177         case WLAN_RC_PHY_OFDM:
 178                 if (ah->curchan && IS_CHAN_QUARTER_RATE(ah->curchan)) {
 179                         bitsPerSymbol = (kbps * OFDM_SYMBOL_TIME_QUARTER) / 1000;
 180                         numBits = OFDM_PLCP_BITS + (frameLen << 3);
 181                         numSymbols = DIV_ROUND_UP(numBits, bitsPerSymbol);
 182                         txTime = OFDM_SIFS_TIME_QUARTER
 183                                 + OFDM_PREAMBLE_TIME_QUARTER
 184                                 + (numSymbols * OFDM_SYMBOL_TIME_QUARTER);
 185                 } else if (ah->curchan &&
 186                            IS_CHAN_HALF_RATE(ah->curchan)) {
 187                         bitsPerSymbol = (kbps * OFDM_SYMBOL_TIME_HALF) / 1000;
 188                         numBits = OFDM_PLCP_BITS + (frameLen << 3);
 189                         numSymbols = DIV_ROUND_UP(numBits, bitsPerSymbol);
 190                         txTime = OFDM_SIFS_TIME_HALF +
 191                                 OFDM_PREAMBLE_TIME_HALF
 192                                 + (numSymbols * OFDM_SYMBOL_TIME_HALF);
 193                 } else {
 194                         bitsPerSymbol = (kbps * OFDM_SYMBOL_TIME) / 1000;
 195                         numBits = OFDM_PLCP_BITS + (frameLen << 3);
 196                         numSymbols = DIV_ROUND_UP(numBits, bitsPerSymbol);
 197                         txTime = OFDM_SIFS_TIME + OFDM_PREAMBLE_TIME
 198                                 + (numSymbols * OFDM_SYMBOL_TIME);
 199                 }
 200                 break;
 201         default:
 202                 ath_err(ath9k_hw_common(ah),
 203                         "Unknown phy %u (rate ix %u)\n", phy, rateix);
 204                 txTime = 0;
 205                 break;
 206         }
 207
 208         return txTime;
 209 }
 210 EXPORT_SYMBOL(ath9k_hw_computetxtime);
 211
 212 void ath9k_hw_get_channel_centers(struct ath_hw *ah,
 213                                   struct ath9k_channel *chan,
 214                                   struct chan_centers *centers)
 215 {
 216         int8_t extoff;
 217
 218         if (!IS_CHAN_HT40(chan)) {
 219                 centers->ctl_center = centers->ext_center =
 220                         centers->synth_center = chan->channel;
 221                 return;
 222         }
 223
 224         if ((chan->chanmode == CHANNEL_A_HT40PLUS) ||
 225             (chan->chanmode == CHANNEL_G_HT40PLUS)) {
 226                 centers->synth_center =
 227                         chan->channel + HT40_CHANNEL_CENTER_SHIFT;
 228                 extoff = 1;
 229         } else {
 230                 centers->synth_center =
 231                         chan->channel - HT40_CHANNEL_CENTER_SHIFT;
 232                 extoff = -1;
 233         }
 234
 235         centers->ctl_center =
 236                 centers->synth_center - (extoff * HT40_CHANNEL_CENTER_SHIFT);
 237         /* 25 MHz spacing is supported by hw but not on upper layers */
 238         centers->ext_center =
 239                 centers->synth_center + (extoff * HT40_CHANNEL_CENTER_SHIFT);
 240 }
 241
 242 /******************/
 243 /* Chip Revisions */
 244 /******************/
 245
 246 static void ath9k_hw_read_revisions(struct ath_hw *ah)
 247 {
 248         u32 val;
 249
 250         switch (ah->hw_version.devid) {
 251         case AR5416_AR9100_DEVID:
 252                 ah->hw_version.macVersion = AR_SREV_VERSION_9100;
 253                 break;
 254         case AR9300_DEVID_AR9340:
 255                 ah->hw_version.macVersion = AR_SREV_VERSION_9340;
 256                 val = REG_READ(ah, AR_SREV);
 257                 ah->hw_version.macRev = MS(val, AR_SREV_REVISION2);
 258                 return;
 259         }
 260
 261         val = REG_READ(ah, AR_SREV) & AR_SREV_ID;
 262
 263         if (val == 0xFF) {
 264                 val = REG_READ(ah, AR_SREV);
 265                 ah->hw_version.macVersion =
 266                         (val & AR_SREV_VERSION2) >> AR_SREV_TYPE2_S;
 267                 ah->hw_version.macRev = MS(val, AR_SREV_REVISION2);
 268                 ah->is_pciexpress = (val & AR_SREV_TYPE2_HOST_MODE) ? 0 : 1;
 269         } else {
 270                 if (!AR_SREV_9100(ah))
 271                         ah->hw_version.macVersion = MS(val, AR_SREV_VERSION);
 272
 273                 ah->hw_version.macRev = val & AR_SREV_REVISION;
 274
 275                 if (ah->hw_version.macVersion == AR_SREV_VERSION_5416_PCIE)
 276                         ah->is_pciexpress = true;
 277         }
 278 }
 279
 280 /************************************/
 281 /* HW Attach, Detach, Init Routines */
 282 /************************************/
 283
 284 static void ath9k_hw_disablepcie(struct ath_hw *ah)
 285 {
 286         if (!AR_SREV_5416(ah))
 287                 return;
 288
 289         REG_WRITE(ah, AR_PCIE_SERDES, 0x9248fc00);
 290         REG_WRITE(ah, AR_PCIE_SERDES, 0x24924924);
 291         REG_WRITE(ah, AR_PCIE_SERDES, 0x28000029);
 292         REG_WRITE(ah, AR_PCIE_SERDES, 0x57160824);
 293         REG_WRITE(ah, AR_PCIE_SERDES, 0x25980579);
 294         REG_WRITE(ah, AR_PCIE_SERDES, 0x00000000);
 295         REG_WRITE(ah, AR_PCIE_SERDES, 0x1aaabe40);
 296         REG_WRITE(ah, AR_PCIE_SERDES, 0xbe105554);
 297         REG_WRITE(ah, AR_PCIE_SERDES, 0x000e1007);
 298
 299         REG_WRITE(ah, AR_PCIE_SERDES2, 0x00000000);
 300 }
 301
 302 static void ath9k_hw_aspm_init(struct ath_hw *ah)
 303 {
 304         struct ath_common *common = ath9k_hw_common(ah);
 305
 306         if (common->bus_ops->aspm_init)
 307                 common->bus_ops->aspm_init(common);
 308 }
 309
 310 /* This should work for all families including legacy */
 311 static bool ath9k_hw_chip_test(struct ath_hw *ah)
 312 {
 313         struct ath_common *common = ath9k_hw_common(ah);
 314         u32 regAddr[2] = { AR_STA_ID0 };
 315         u32 regHold[2];
 316         static const u32 patternData[4] = {
 317                 0x55555555, 0xaaaaaaaa, 0x66666666, 0x99999999
 318         };
 319         int i, j, loop_max;
 320
 321         if (!AR_SREV_9300_20_OR_LATER(ah)) {
 322                 loop_max = 2;
 323                 regAddr[1] = AR_PHY_BASE + (8 << 2);
 324         } else
 325                 loop_max = 1;
 326
 327         for (i = 0; i < loop_max; i++) {
 328                 u32 addr = regAddr[i];
 329                 u32 wrData, rdData;
 330
 331                 regHold[i] = REG_READ(ah, addr);
 332                 for (j = 0; j < 0x100; j++) {
 333                         wrData = (j << 16) | j;
 334                         REG_WRITE(ah, addr, wrData);
 335                         rdData = REG_READ(ah, addr);
 336                         if (rdData != wrData) {
 337                                 ath_err(common,
 338                                         "address test failed addr: 0x%08x - wr:0x%08x != rd:0x%08x\n",
 339                                         addr, wrData, rdData);
 340                                 return false;
 341                         }
 342                 }
 343                 for (j = 0; j < 4; j++) {
 344                         wrData = patternData[j];
 345                         REG_WRITE(ah, addr, wrData);
 346                         rdData = REG_READ(ah, addr);
 347                         if (wrData != rdData) {
 348                                 ath_err(common,
 349                                         "address test failed addr: 0x%08x - wr:0x%08x != rd:0x%08x\n",
 350                                         addr, wrData, rdData);
 351                                 return false;
 352                         }
 353                 }
 354                 REG_WRITE(ah, regAddr[i], regHold[i]);
 355         }
 356         udelay(100);
 357
 358         return true;
 359 }
 360
 361 static void ath9k_hw_init_config(struct ath_hw *ah)
 362 {
 363         int i;
 364
 365         ah->config.dma_beacon_response_time = 2;
 366         ah->config.sw_beacon_response_time = 10;
 367         ah->config.additional_swba_backoff = 0;
 368         ah->config.ack_6mb = 0x0;
 369         ah->config.cwm_ignore_extcca = 0;
 370         ah->config.pcie_clock_req = 0;
 371         ah->config.pcie_waen = 0;
 372         ah->config.analog_shiftreg = 1;
 373         ah->config.enable_ani = true;
 374
 375         for (i = 0; i < AR_EEPROM_MODAL_SPURS; i++) {
 376                 ah->config.spurchans[i][0] = AR_NO_SPUR;
 377                 ah->config.spurchans[i][1] = AR_NO_SPUR;
 378         }
 379
 380         /* PAPRD needs some more work to be enabled */
 381         ah->config.paprd_disable = 1;
 382
 383         ah->config.rx_intr_mitigation = true;
 384         ah->config.pcieSerDesWrite = true;
 385
 386         /*
 387          * We need this for PCI devices only (Cardbus, PCI, miniPCI)
 388          * _and_ if on non-uniprocessor systems (Multiprocessor/HT).
 389          * This means we use it for all AR5416 devices, and the few
 390          * minor PCI AR9280 devices out there.
 391          *
 392          * Serialization is required because these devices do not handle
 393          * well the case of two concurrent reads/writes due to the latency
 394          * involved. During one read/write another read/write can be issued
 395          * on another CPU while the previous read/write may still be working
 396          * on our hardware, if we hit this case the hardware poops in a loop.
 397          * We prevent this by serializing reads and writes.
 398          *
 399          * This issue is not present on PCI-Express devices or pre-AR5416
 400          * devices (legacy, 802.11abg).
 401          */
 402         if (num_possible_cpus() > 1)
 403                 ah->config.serialize_regmode = SER_REG_MODE_AUTO;
 404 }
 405
 406 static void ath9k_hw_init_defaults(struct ath_hw *ah)
 407 {
 408         struct ath_regulatory *regulatory = ath9k_hw_regulatory(ah);
 409
 410         regulatory->country_code = CTRY_DEFAULT;
 411         regulatory->power_limit = MAX_RATE_POWER;
 412         regulatory->tp_scale = ATH9K_TP_SCALE_MAX;
 413
 414         ah->hw_version.magic = AR5416_MAGIC;
 415         ah->hw_version.subvendorid = 0;
 416
 417         ah->atim_window = 0;
 418         ah->sta_id1_defaults =
 419                 AR_STA_ID1_CRPT_MIC_ENABLE |
 420                 AR_STA_ID1_MCAST_KSRCH;
 421         if (AR_SREV_9100(ah))
 422                 ah->sta_id1_defaults |= AR_STA_ID1_AR9100_BA_FIX;
 423         ah->enable_32kHz_clock = DONT_USE_32KHZ;
 424         ah->slottime = 20;
 425         ah->globaltxtimeout = (u32) -1;
 426         ah->power_mode = ATH9K_PM_UNDEFINED;
 427 }
 428
 429 static int ath9k_hw_init_macaddr(struct ath_hw *ah)
 430 {
 431         struct ath_common *common = ath9k_hw_common(ah);
 432         u32 sum;
 433         int i;
 434         u16 eeval;
 435         static const u32 EEP_MAC[] = { EEP_MAC_LSW, EEP_MAC_MID, EEP_MAC_MSW };
 436
 437         sum = 0;
 438         for (i = 0; i < 3; i++) {
 439                 eeval = ah->eep_ops->get_eeprom(ah, EEP_MAC[i]);
 440                 sum += eeval;
 441                 common->macaddr[2 * i] = eeval >> 8;
 442                 common->macaddr[2 * i + 1] = eeval & 0xff;
 443         }
 444         if (sum == 0 || sum == 0xffff * 3)
 445                 return -EADDRNOTAVAIL;
 446
 447         return 0;
 448 }
 449
 450 static int ath9k_hw_post_init(struct ath_hw *ah)
 451 {
 452         struct ath_common *common = ath9k_hw_common(ah);
 453         int ecode;
 454
 455         if (common->bus_ops->ath_bus_type != ATH_USB) {
 456                 if (!ath9k_hw_chip_test(ah))
 457                         return -ENODEV;
 458         }
 459
 460         if (!AR_SREV_9300_20_OR_LATER(ah)) {
 461                 ecode = ar9002_hw_rf_claim(ah);
 462                 if (ecode != 0)
 463                         return ecode;
 464         }
 465
 466         ecode = ath9k_hw_eeprom_init(ah);
 467         if (ecode != 0)
 468                 return ecode;
 469
 470         ath_dbg(ath9k_hw_common(ah), ATH_DBG_CONFIG,
 471                 "Eeprom VER: %d, REV: %d\n",
 472                 ah->eep_ops->get_eeprom_ver(ah),
 473                 ah->eep_ops->get_eeprom_rev(ah));
 474
 475         ecode = ath9k_hw_rf_alloc_ext_banks(ah);
 476         if (ecode) {
 477                 ath_err(ath9k_hw_common(ah),
 478                         "Failed allocating banks for external radio\n");
 479                 ath9k_hw_rf_free_ext_banks(ah);
 480                 return ecode;
 481         }
 482
 483         if (!AR_SREV_9100(ah) && !AR_SREV_9340(ah)) {
 484                 ath9k_hw_ani_setup(ah);
 485                 ath9k_hw_ani_init(ah);
 486         }
 487
 488         return 0;
 489 }
 490
 491 static void ath9k_hw_attach_ops(struct ath_hw *ah)
 492 {
 493         if (AR_SREV_9300_20_OR_LATER(ah))
 494                 ar9003_hw_attach_ops(ah);
 495         else
 496                 ar9002_hw_attach_ops(ah);
 497 }
 498
 499 /* Called for all hardware families */
 500 static int __ath9k_hw_init(struct ath_hw *ah)
 501 {
 502         struct ath_common *common = ath9k_hw_common(ah);
 503         int r = 0;
 504
 505         ath9k_hw_read_revisions(ah);
 506
 507         /*
 508          * Read back AR_WA into a permanent copy and set bits 14 and 17.
 509          * We need to do this to avoid RMW of this register. We cannot
 510          * read the reg when chip is asleep.
 511          */
 512         ah->WARegVal = REG_READ(ah, AR_WA);
 513         ah->WARegVal |= (AR_WA_D3_L1_DISABLE |
 514                          AR_WA_ASPM_TIMER_BASED_DISABLE);
 515
 516         if (!ath9k_hw_set_reset_reg(ah, ATH9K_RESET_POWER_ON)) {
 517                 ath_err(common, "Couldn't reset chip\n");
 518                 return -EIO;
 519         }
 520
 521         ath9k_hw_init_defaults(ah);
 522         ath9k_hw_init_config(ah);
 523
 524         ath9k_hw_attach_ops(ah);
 525
 526         if (!ath9k_hw_setpower(ah, ATH9K_PM_AWAKE)) {
 527                 ath_err(common, "Couldn't wakeup chip\n");
 528                 return -EIO;
 529         }
 530
 531         if (ah->config.serialize_regmode == SER_REG_MODE_AUTO) {
 532                 if (ah->hw_version.macVersion == AR_SREV_VERSION_5416_PCI ||
 533                     ((AR_SREV_9160(ah) || AR_SREV_9280(ah)) &&
 534                      !ah->is_pciexpress)) {
 535                         ah->config.serialize_regmode =
 536                                 SER_REG_MODE_ON;
 537                 } else {
 538                         ah->config.serialize_regmode =
 539                                 SER_REG_MODE_OFF;
 540                 }
 541         }
 542
 543         ath_dbg(common, ATH_DBG_RESET, "serialize_regmode is %d\n",
 544                 ah->config.serialize_regmode);
 545
 546         if (AR_SREV_9285(ah) || AR_SREV_9271(ah))
 547                 ah->config.max_txtrig_level = MAX_TX_FIFO_THRESHOLD >> 1;
 548         else
 549                 ah->config.max_txtrig_level = MAX_TX_FIFO_THRESHOLD;
 550
 551         switch (ah->hw_version.macVersion) {
 552         case AR_SREV_VERSION_5416_PCI:
 553         case AR_SREV_VERSION_5416_PCIE:
 554         case AR_SREV_VERSION_9160:
 555         case AR_SREV_VERSION_9100:
 556         case AR_SREV_VERSION_9280:
 557         case AR_SREV_VERSION_9285:
 558         case AR_SREV_VERSION_9287:
 559         case AR_SREV_VERSION_9271:
 560         case AR_SREV_VERSION_9300:
 561         case AR_SREV_VERSION_9485:
 562         case AR_SREV_VERSION_9340:
 563                 break;
 564         default:
 565                 ath_err(common,
 566                         "Mac Chip Rev 0x%02x.%x is not supported by this driver\n",
 567                         ah->hw_version.macVersion, ah->hw_version.macRev);
 568                 return -EOPNOTSUPP;
 569         }
 570
 571         if (AR_SREV_9271(ah) || AR_SREV_9100(ah) || AR_SREV_9340(ah))
 572                 ah->is_pciexpress = false;
 573
 574         ah->hw_version.phyRev = REG_READ(ah, AR_PHY_CHIP_ID);
 575         ath9k_hw_init_cal_settings(ah);
 576
 577         ah->ani_function = ATH9K_ANI_ALL;
 578         if (AR_SREV_9280_20_OR_LATER(ah) && !AR_SREV_9300_20_OR_LATER(ah))
 579                 ah->ani_function &= ~ATH9K_ANI_NOISE_IMMUNITY_LEVEL;
 580         if (!AR_SREV_9300_20_OR_LATER(ah))
 581                 ah->ani_function &= ~ATH9K_ANI_MRC_CCK;
 582
 583         ath9k_hw_init_mode_regs(ah);
 584
 585
 586         if (ah->is_pciexpress)
 587                 ath9k_hw_aspm_init(ah);
 588         else
 589                 ath9k_hw_disablepcie(ah);
 590
 591         if (!AR_SREV_9300_20_OR_LATER(ah))
 592                 ar9002_hw_cck_chan14_spread(ah);
 593
 594         r = ath9k_hw_post_init(ah);
 595         if (r)
 596                 return r;
 597
 598         ath9k_hw_init_mode_gain_regs(ah);
 599         r = ath9k_hw_fill_cap_info(ah);
 600         if (r)
 601                 return r;
 602
 603         r = ath9k_hw_init_macaddr(ah);
 604         if (r) {
 605                 ath_err(common, "Failed to initialize MAC address\n");
 606                 return r;
 607         }
 608
 609         if (AR_SREV_9285(ah) || AR_SREV_9271(ah))
 610                 ah->tx_trig_level = (AR_FTRIG_256B >> AR_FTRIG_S);
 611         else
 612                 ah->tx_trig_level = (AR_FTRIG_512B >> AR_FTRIG_S);
 613
 614         ah->bb_watchdog_timeout_ms = 25;
 615
 616         common->state = ATH_HW_INITIALIZED;
 617
 618         return 0;
 619 }
 620
 621 int ath9k_hw_init(struct ath_hw *ah)
 622 {
 623         int ret;
 624         struct ath_common *common = ath9k_hw_common(ah);
 625
 626         /* These are all the AR5008/AR9001/AR9002 hardware family of chipsets */
 627         switch (ah->hw_version.devid) {
 628         case AR5416_DEVID_PCI:
 629         case AR5416_DEVID_PCIE:
 630         case AR5416_AR9100_DEVID:
 631         case AR9160_DEVID_PCI:
 632         case AR9280_DEVID_PCI:
 633         case AR9280_DEVID_PCIE:
 634         case AR9285_DEVID_PCIE:
 635         case AR9287_DEVID_PCI:
 636         case AR9287_DEVID_PCIE:
 637         case AR2427_DEVID_PCIE:
 638         case AR9300_DEVID_PCIE:
 639         case AR9300_DEVID_AR9485_PCIE:
 640         case AR9300_DEVID_AR9340:
 641                 break;
 642         default:
 643                 if (common->bus_ops->ath_bus_type == ATH_USB)
 644                         break;
 645                 ath_err(common, "Hardware device ID 0x%04x not supported\n",
 646                         ah->hw_version.devid);
 647                 return -EOPNOTSUPP;
 648         }
 649
 650         ret = __ath9k_hw_init(ah);
 651         if (ret) {
 652                 ath_err(common,
 653                         "Unable to initialize hardware; initialization status: %d\n",
 654                         ret);
 655                 return ret;
 656         }
 657
 658         return 0;
 659 }
 660 EXPORT_SYMBOL(ath9k_hw_init);
 661
 662 static void ath9k_hw_init_qos(struct ath_hw *ah)
 663 {
 664         ENABLE_REGWRITE_BUFFER(ah);
 665
 666         REG_WRITE(ah, AR_MIC_QOS_CONTROL, 0x100aa);
 667         REG_WRITE(ah, AR_MIC_QOS_SELECT, 0x3210);
 668
 669         REG_WRITE(ah, AR_QOS_NO_ACK,
 670                   SM(2, AR_QOS_NO_ACK_TWO_BIT) |
 671                   SM(5, AR_QOS_NO_ACK_BIT_OFF) |
 672                   SM(0, AR_QOS_NO_ACK_BYTE_OFF));
 673
 674         REG_WRITE(ah, AR_TXOP_X, AR_TXOP_X_VAL);
 675         REG_WRITE(ah, AR_TXOP_0_3, 0xFFFFFFFF);
 676         REG_WRITE(ah, AR_TXOP_4_7, 0xFFFFFFFF);
 677         REG_WRITE(ah, AR_TXOP_8_11, 0xFFFFFFFF);
 678         REG_WRITE(ah, AR_TXOP_12_15, 0xFFFFFFFF);
 679
 680         REGWRITE_BUFFER_FLUSH(ah);
 681 }
 682
 683 u32 ar9003_get_pll_sqsum_dvc(struct ath_hw *ah)
 684 {
 685         REG_CLR_BIT(ah, PLL3, PLL3_DO_MEAS_MASK);
 686         udelay(100);
 687         REG_SET_BIT(ah, PLL3, PLL3_DO_MEAS_MASK);
 688
 689         while ((REG_READ(ah, PLL4) & PLL4_MEAS_DONE) == 0)
 690                 udelay(100);
 691
 692         return (REG_READ(ah, PLL3) & SQSUM_DVC_MASK) >> 3;
 693 }
 694 EXPORT_SYMBOL(ar9003_get_pll_sqsum_dvc);
 695
 696 static void ath9k_hw_init_pll(struct ath_hw *ah,
 697                               struct ath9k_channel *chan)
 698 {
 699         u32 pll;
 700
 701         if (AR_SREV_9485(ah)) {
 702
 703                 /* program BB PLL ki and kd value, ki=0x4, kd=0x40 */
 704                 REG_RMW_FIELD(ah, AR_CH0_BB_DPLL2,
 705                               AR_CH0_BB_DPLL2_PLL_PWD, 0x1);
 706                 REG_RMW_FIELD(ah, AR_CH0_BB_DPLL2,
 707                               AR_CH0_DPLL2_KD, 0x40);
 708                 REG_RMW_FIELD(ah, AR_CH0_BB_DPLL2,
 709                               AR_CH0_DPLL2_KI, 0x4);
 710
 711                 REG_RMW_FIELD(ah, AR_CH0_BB_DPLL1,
 712                               AR_CH0_BB_DPLL1_REFDIV, 0x5);
 713                 REG_RMW_FIELD(ah, AR_CH0_BB_DPLL1,
 714                               AR_CH0_BB_DPLL1_NINI, 0x58);
 715                 REG_RMW_FIELD(ah, AR_CH0_BB_DPLL1,
 716                               AR_CH0_BB_DPLL1_NFRAC, 0x0);
 717
 718                 REG_RMW_FIELD(ah, AR_CH0_BB_DPLL2,
 719                               AR_CH0_BB_DPLL2_OUTDIV, 0x1);
 720                 REG_RMW_FIELD(ah, AR_CH0_BB_DPLL2,
 721                               AR_CH0_BB_DPLL2_LOCAL_PLL, 0x1);
 722                 REG_RMW_FIELD(ah, AR_CH0_BB_DPLL2,
 723                               AR_CH0_BB_DPLL2_EN_NEGTRIG, 0x1);
 724
 725                 /* program BB PLL phase_shift to 0x6 */
 726                 REG_RMW_FIELD(ah, AR_CH0_BB_DPLL3,
 727                               AR_CH0_BB_DPLL3_PHASE_SHIFT, 0x6);
 728
 729                 REG_RMW_FIELD(ah, AR_CH0_BB_DPLL2,
 730                               AR_CH0_BB_DPLL2_PLL_PWD, 0x0);
 731                 udelay(1000);
 732         } else if (AR_SREV_9340(ah)) {
 733                 u32 regval, pll2_divint, pll2_divfrac, refdiv;
 734
 735                 REG_WRITE(ah, AR_RTC_PLL_CONTROL, 0x1142c);
 736                 udelay(1000);
 737
 738                 REG_SET_BIT(ah, AR_PHY_PLL_MODE, 0x1 << 16);
 739                 udelay(100);
 740
 741                 if (ah->is_clk_25mhz) {
 742                         pll2_divint = 0x54;
 743                         pll2_divfrac = 0x1eb85;
 744                         refdiv = 3;
 745                 } else {
 746                         pll2_divint = 88;
 747                         pll2_divfrac = 0;
 748                         refdiv = 5;
 749                 }
 750
 751                 regval = REG_READ(ah, AR_PHY_PLL_MODE);
 752                 regval |= (0x1 << 16);
 753                 REG_WRITE(ah, AR_PHY_PLL_MODE, regval);
 754                 udelay(100);
 755
 756                 REG_WRITE(ah, AR_PHY_PLL_CONTROL, (refdiv << 27) |
 757                           (pll2_divint << 18) | pll2_divfrac);
 758                 udelay(100);
 759
 760                 regval = REG_READ(ah, AR_PHY_PLL_MODE);
 761                 regval = (regval & 0x80071fff) | (0x1 << 30) | (0x1 << 13) |
 762                          (0x4 << 26) | (0x18 << 19);
 763                 REG_WRITE(ah, AR_PHY_PLL_MODE, regval);
 764                 REG_WRITE(ah, AR_PHY_PLL_MODE,
 765                           REG_READ(ah, AR_PHY_PLL_MODE) & 0xfffeffff);
 766                 udelay(1000);
 767         }
 768
 769         pll = ath9k_hw_compute_pll_control(ah, chan);
 770
 771         REG_WRITE(ah, AR_RTC_PLL_CONTROL, pll);
 772
 773         if (AR_SREV_9485(ah) || AR_SREV_9340(ah))
 774                 udelay(1000);
 775
 776         /* Switch the core clock for ar9271 to 117Mhz */
 777         if (AR_SREV_9271(ah)) {
 778                 udelay(500);
 779                 REG_WRITE(ah, 0x50040, 0x304);
 780         }
 781
 782         udelay(RTC_PLL_SETTLE_DELAY);
 783
 784         REG_WRITE(ah, AR_RTC_SLEEP_CLK, AR_RTC_FORCE_DERIVED_CLK);
 785
 786         if (AR_SREV_9340(ah)) {
 787                 if (ah->is_clk_25mhz) {
 788                         REG_WRITE(ah, AR_RTC_DERIVED_CLK, 0x17c << 1);
 789                         REG_WRITE(ah, AR_SLP32_MODE, 0x0010f3d7);
 790                         REG_WRITE(ah,  AR_SLP32_INC, 0x0001e7ae);
 791                 } else {
 792                         REG_WRITE(ah, AR_RTC_DERIVED_CLK, 0x261 << 1);
 793                         REG_WRITE(ah, AR_SLP32_MODE, 0x0010f400);
 794                         REG_WRITE(ah,  AR_SLP32_INC, 0x0001e800);
 795                 }
 796                 udelay(100);
 797         }
 798 }
 799
 800 static void ath9k_hw_init_interrupt_masks(struct ath_hw *ah,
 801                                           enum nl80211_iftype opmode)
 802 {
 803         u32 sync_default = AR_INTR_SYNC_DEFAULT;
 804         u32 imr_reg = AR_IMR_TXERR |
 805                 AR_IMR_TXURN |
 806                 AR_IMR_RXERR |
 807                 AR_IMR_RXORN |
 808                 AR_IMR_BCNMISC;
 809
 810         if (AR_SREV_9340(ah))
 811                 sync_default &= ~AR_INTR_SYNC_HOST1_FATAL;
 812
 813         if (AR_SREV_9300_20_OR_LATER(ah)) {
 814                 imr_reg |= AR_IMR_RXOK_HP;
 815                 if (ah->config.rx_intr_mitigation)
 816                         imr_reg |= AR_IMR_RXINTM | AR_IMR_RXMINTR;
 817                 else
 818                         imr_reg |= AR_IMR_RXOK_LP;
 819
 820         } else {
 821                 if (ah->config.rx_intr_mitigation)
 822                         imr_reg |= AR_IMR_RXINTM | AR_IMR_RXMINTR;
 823                 else
 824                         imr_reg |= AR_IMR_RXOK;
 825         }
 826
 827         if (ah->config.tx_intr_mitigation)
 828                 imr_reg |= AR_IMR_TXINTM | AR_IMR_TXMINTR;
 829         else
 830                 imr_reg |= AR_IMR_TXOK;
 831
 832         if (opmode == NL80211_IFTYPE_AP)
 833                 imr_reg |= AR_IMR_MIB;
 834
 835         ENABLE_REGWRITE_BUFFER(ah);
 836
 837         REG_WRITE(ah, AR_IMR, imr_reg);
 838         ah->imrs2_reg |= AR_IMR_S2_GTT;
 839         REG_WRITE(ah, AR_IMR_S2, ah->imrs2_reg);
 840
 841         if (!AR_SREV_9100(ah)) {
 842                 REG_WRITE(ah, AR_INTR_SYNC_CAUSE, 0xFFFFFFFF);
 843                 REG_WRITE(ah, AR_INTR_SYNC_ENABLE, sync_default);
 844                 REG_WRITE(ah, AR_INTR_SYNC_MASK, 0);
 845         }
 846
 847         REGWRITE_BUFFER_FLUSH(ah);
 848
 849         if (AR_SREV_9300_20_OR_LATER(ah)) {
 850                 REG_WRITE(ah, AR_INTR_PRIO_ASYNC_ENABLE, 0);
 851                 REG_WRITE(ah, AR_INTR_PRIO_ASYNC_MASK, 0);
 852                 REG_WRITE(ah, AR_INTR_PRIO_SYNC_ENABLE, 0);
 853                 REG_WRITE(ah, AR_INTR_PRIO_SYNC_MASK, 0);
 854         }
 855 }
 856
 857 static void ath9k_hw_setslottime(struct ath_hw *ah, u32 us)
 858 {
 859         u32 val = ath9k_hw_mac_to_clks(ah, us);
 860         val = min(val, (u32) 0xFFFF);
 861         REG_WRITE(ah, AR_D_GBL_IFS_SLOT, val);
 862 }
 863
 864 static void ath9k_hw_set_ack_timeout(struct ath_hw *ah, u32 us)
 865 {
 866         u32 val = ath9k_hw_mac_to_clks(ah, us);
 867         val = min(val, (u32) MS(0xFFFFFFFF, AR_TIME_OUT_ACK));
 868         REG_RMW_FIELD(ah, AR_TIME_OUT, AR_TIME_OUT_ACK, val);
 869 }
 870
 871 static void ath9k_hw_set_cts_timeout(struct ath_hw *ah, u32 us)
 872 {
 873         u32 val = ath9k_hw_mac_to_clks(ah, us);
 874         val = min(val, (u32) MS(0xFFFFFFFF, AR_TIME_OUT_CTS));
 875         REG_RMW_FIELD(ah, AR_TIME_OUT, AR_TIME_OUT_CTS, val);
 876 }
 877
 878 static bool ath9k_hw_set_global_txtimeout(struct ath_hw *ah, u32 tu)
 879 {
 880         if (tu > 0xFFFF) {
 881                 ath_dbg(ath9k_hw_common(ah), ATH_DBG_XMIT,
 882                         "bad global tx timeout %u\n", tu);
 883                 ah->globaltxtimeout = (u32) -1;
 884                 return false;
 885         } else {
 886                 REG_RMW_FIELD(ah, AR_GTXTO, AR_GTXTO_TIMEOUT_LIMIT, tu);
 887                 ah->globaltxtimeout = tu;
 888                 return true;
 889         }
 890 }
 891
 892 void ath9k_hw_init_global_settings(struct ath_hw *ah)
 893 {
 894         struct ieee80211_conf *conf = &ath9k_hw_common(ah)->hw->conf;
 895         int acktimeout;
 896         int slottime;
 897         int sifstime;
 898
 899         ath_dbg(ath9k_hw_common(ah), ATH_DBG_RESET, "ah->misc_mode 0x%x\n",
 900                 ah->misc_mode);
 901
 902         if (ah->misc_mode != 0)
 903                 REG_SET_BIT(ah, AR_PCU_MISC, ah->misc_mode);
 904
 905         if (conf->channel && conf->channel->band == IEEE80211_BAND_5GHZ)
 906                 sifstime = 16;
 907         else
 908                 sifstime = 10;
 909
 910         /* As defined by IEEE 802.11-2007 17.3.8.6 */
 911         slottime = ah->slottime + 3 * ah->coverage_class;
 912         acktimeout = slottime + sifstime;
 913
 914         /*
 915          * Workaround for early ACK timeouts, add an offset to match the
 916          * initval's 64us ack timeout value.
 917          * This was initially only meant to work around an issue with delayed
 918          * BA frames in some implementations, but it has been found to fix ACK
 919          * timeout issues in other cases as well.
 920          */
 921         if (conf->channel && conf->channel->band == IEEE80211_BAND_2GHZ)
 922                 acktimeout += 64 - sifstime - ah->slottime;
 923
 924         ath9k_hw_setslottime(ah, ah->slottime);
 925         ath9k_hw_set_ack_timeout(ah, acktimeout);
 926         ath9k_hw_set_cts_timeout(ah, acktimeout);
 927         if (ah->globaltxtimeout != (u32) -1)
 928                 ath9k_hw_set_global_txtimeout(ah, ah->globaltxtimeout);
 929 }
 930 EXPORT_SYMBOL(ath9k_hw_init_global_settings);
 931
 932 void ath9k_hw_deinit(struct ath_hw *ah)
 933 {
 934         struct ath_common *common = ath9k_hw_common(ah);
 935
 936         if (common->state < ATH_HW_INITIALIZED)
 937                 goto free_hw;
 938
 939         ath9k_hw_setpower(ah, ATH9K_PM_FULL_SLEEP);
 940
 941 free_hw:
 942         ath9k_hw_rf_free_ext_banks(ah);
 943 }
 944 EXPORT_SYMBOL(ath9k_hw_deinit);
 945
 946 /*******/
 947 /* INI */
 948 /*******/
 949
 950 u32 ath9k_regd_get_ctl(struct ath_regulatory *reg, struct ath9k_channel *chan)
 951 {
 952         u32 ctl = ath_regd_get_band_ctl(reg, chan->chan->band);
 953
 954         if (IS_CHAN_B(chan))
 955                 ctl |= CTL_11B;
 956         else if (IS_CHAN_G(chan))
 957                 ctl |= CTL_11G;
 958         else
 959                 ctl |= CTL_11A;
 960
 961         return ctl;
 962 }
 963
 964 /****************************************/
 965 /* Reset and Channel Switching Routines */
 966 /****************************************/
 967
 968 static inline void ath9k_hw_set_dma(struct ath_hw *ah)
 969 {
 970         struct ath_common *common = ath9k_hw_common(ah);
 971
 972         ENABLE_REGWRITE_BUFFER(ah);
 973
 974         /*
 975          * set AHB_MODE not to do cacheline prefetches
 976         */
 977         if (!AR_SREV_9300_20_OR_LATER(ah))
 978                 REG_SET_BIT(ah, AR_AHB_MODE, AR_AHB_PREFETCH_RD_EN);
 979
 980         /*
 981          * let mac dma reads be in 128 byte chunks
 982          */
 983         REG_RMW(ah, AR_TXCFG, AR_TXCFG_DMASZ_128B, AR_TXCFG_DMASZ_MASK);
 984
 985         REGWRITE_BUFFER_FLUSH(ah);
 986
 987         /*
 988          * Restore TX Trigger Level to its pre-reset value.
 989          * The initial value depends on whether aggregation is enabled, and is
 990          * adjusted whenever underruns are detected.
 991          */
 992         if (!AR_SREV_9300_20_OR_LATER(ah))
 993                 REG_RMW_FIELD(ah, AR_TXCFG, AR_FTRIG, ah->tx_trig_level);
 994
 995         ENABLE_REGWRITE_BUFFER(ah);
 996
 997         /*
 998          * let mac dma writes be in 128 byte chunks
 999          */
1000         REG_RMW(ah, AR_RXCFG, AR_RXCFG_DMASZ_128B, AR_RXCFG_DMASZ_MASK);
1001
1002         /*
1003          * Setup receive FIFO threshold to hold off TX activities
1004          */
1005         REG_WRITE(ah, AR_RXFIFO_CFG, 0x200);
1006
1007         if (AR_SREV_9300_20_OR_LATER(ah)) {
1008                 REG_RMW_FIELD(ah, AR_RXBP_THRESH, AR_RXBP_THRESH_HP, 0x1);
1009                 REG_RMW_FIELD(ah, AR_RXBP_THRESH, AR_RXBP_THRESH_LP, 0x1);
1010
1011                 ath9k_hw_set_rx_bufsize(ah, common->rx_bufsize -
1012                         ah->caps.rx_status_len);
1013         }
1014
1015         /*
1016          * reduce the number of usable entries in PCU TXBUF to avoid
1017          * wrap around issues.
1018          */
1019         if (AR_SREV_9285(ah)) {
1020                 /* For AR9285 the number of Fifos are reduced to half.
1021                  * So set the usable tx buf size also to half to
1022                  * avoid data/delimiter underruns
1023                  */
1024                 REG_WRITE(ah, AR_PCU_TXBUF_CTRL,
1025                           AR_9285_PCU_TXBUF_CTRL_USABLE_SIZE);
1026         } else if (!AR_SREV_9271(ah)) {
1027                 REG_WRITE(ah, AR_PCU_TXBUF_CTRL,
1028                           AR_PCU_TXBUF_CTRL_USABLE_SIZE);
1029         }
1030
1031         REGWRITE_BUFFER_FLUSH(ah);
1032
1033         if (AR_SREV_9300_20_OR_LATER(ah))
1034                 ath9k_hw_reset_txstatus_ring(ah);
1035 }
1036
1037 static void ath9k_hw_set_operating_mode(struct ath_hw *ah, int opmode)
1038 {
1039         u32 mask = AR_STA_ID1_STA_AP | AR_STA_ID1_ADHOC;
1040         u32 set = AR_STA_ID1_KSRCH_MODE;
1041
1042         switch (opmode) {
1043         case NL80211_IFTYPE_ADHOC:
1044         case NL80211_IFTYPE_MESH_POINT:
1045                 set |= AR_STA_ID1_ADHOC;
1046                 REG_SET_BIT(ah, AR_CFG, AR_CFG_AP_ADHOC_INDICATION);
1047                 break;
1048         case NL80211_IFTYPE_AP:
1049                 set |= AR_STA_ID1_STA_AP;
1050                 /* fall through */
1051         case NL80211_IFTYPE_STATION:
1052                 REG_CLR_BIT(ah, AR_CFG, AR_CFG_AP_ADHOC_INDICATION);
1053                 break;
1054         default:
1055                 if (!ah->is_monitoring)
1056                         set = 0;
1057                 break;
1058         }
1059         REG_RMW(ah, AR_STA_ID1, set, mask);
1060 }
1061
1062 void ath9k_hw_get_delta_slope_vals(struct ath_hw *ah, u32 coef_scaled,
1063                                    u32 *coef_mantissa, u32 *coef_exponent)
1064 {
1065         u32 coef_exp, coef_man;
1066
1067         for (coef_exp = 31; coef_exp > 0; coef_exp--)
1068                 if ((coef_scaled >> coef_exp) & 0x1)
1069                         break;
1070
1071         coef_exp = 14 - (coef_exp - COEF_SCALE_S);
1072
1073         coef_man = coef_scaled + (1 << (COEF_SCALE_S - coef_exp - 1));
1074
1075         *coef_mantissa = coef_man >> (COEF_SCALE_S - coef_exp);
1076         *coef_exponent = coef_exp - 16;
1077 }
1078
1079 static bool ath9k_hw_set_reset(struct ath_hw *ah, int type)
1080 {
1081         u32 rst_flags;
1082         u32 tmpReg;
1083
1084         if (AR_SREV_9100(ah)) {
1085                 REG_RMW_FIELD(ah, AR_RTC_DERIVED_CLK,
1086                               AR_RTC_DERIVED_CLK_PERIOD, 1);
1087                 (void)REG_READ(ah, AR_RTC_DERIVED_CLK);
1088         }
1089
1090         ENABLE_REGWRITE_BUFFER(ah);
1091
1092         if (AR_SREV_9300_20_OR_LATER(ah)) {
1093                 REG_WRITE(ah, AR_WA, ah->WARegVal);
1094                 udelay(10);
1095         }
1096
1097         REG_WRITE(ah, AR_RTC_FORCE_WAKE, AR_RTC_FORCE_WAKE_EN |
1098                   AR_RTC_FORCE_WAKE_ON_INT);
1099
1100         if (AR_SREV_9100(ah)) {
1101                 rst_flags = AR_RTC_RC_MAC_WARM | AR_RTC_RC_MAC_COLD |
1102                         AR_RTC_RC_COLD_RESET | AR_RTC_RC_WARM_RESET;
1103         } else {
1104                 tmpReg = REG_READ(ah, AR_INTR_SYNC_CAUSE);
1105                 if (tmpReg &
1106                     (AR_INTR_SYNC_LOCAL_TIMEOUT |
1107                      AR_INTR_SYNC_RADM_CPL_TIMEOUT)) {
1108                         u32 val;
1109                         REG_WRITE(ah, AR_INTR_SYNC_ENABLE, 0);
1110
1111                         val = AR_RC_HOSTIF;
1112                         if (!AR_SREV_9300_20_OR_LATER(ah))
1113                                 val |= AR_RC_AHB;
1114                         REG_WRITE(ah, AR_RC, val);
1115
1116                 } else if (!AR_SREV_9300_20_OR_LATER(ah))
1117                         REG_WRITE(ah, AR_RC, AR_RC_AHB);
1118
1119                 rst_flags = AR_RTC_RC_MAC_WARM;
1120                 if (type == ATH9K_RESET_COLD)
1121                         rst_flags |= AR_RTC_RC_MAC_COLD;
1122         }
1123
1124         REG_WRITE(ah, AR_RTC_RC, rst_flags);
1125
1126         REGWRITE_BUFFER_FLUSH(ah);
1127
1128         udelay(50);
1129
1130         REG_WRITE(ah, AR_RTC_RC, 0);
1131         if (!ath9k_hw_wait(ah, AR_RTC_RC, AR_RTC_RC_M, 0, AH_WAIT_TIMEOUT)) {
1132                 ath_dbg(ath9k_hw_common(ah), ATH_DBG_RESET,
1133                         "RTC stuck in MAC reset\n");
1134                 return false;
1135         }
1136
1137         if (!AR_SREV_9100(ah))
1138                 REG_WRITE(ah, AR_RC, 0);
1139
1140         if (AR_SREV_9100(ah))
1141                 udelay(50);
1142
1143         return true;
1144 }
1145
1146 static bool ath9k_hw_set_reset_power_on(struct ath_hw *ah)
1147 {
1148         ENABLE_REGWRITE_BUFFER(ah);
1149
1150         if (AR_SREV_9300_20_OR_LATER(ah)) {
1151                 REG_WRITE(ah, AR_WA, ah->WARegVal);
1152                 udelay(10);
1153         }
1154
1155         REG_WRITE(ah, AR_RTC_FORCE_WAKE, AR_RTC_FORCE_WAKE_EN |
1156                   AR_RTC_FORCE_WAKE_ON_INT);
1157
1158         if (!AR_SREV_9100(ah) && !AR_SREV_9300_20_OR_LATER(ah))
1159                 REG_WRITE(ah, AR_RC, AR_RC_AHB);
1160
1161         REG_WRITE(ah, AR_RTC_RESET, 0);
1162
1163         REGWRITE_BUFFER_FLUSH(ah);
1164
1165         if (!AR_SREV_9300_20_OR_LATER(ah))
1166                 udelay(2);
1167
1168         if (!AR_SREV_9100(ah) && !AR_SREV_9300_20_OR_LATER(ah))
1169                 REG_WRITE(ah, AR_RC, 0);
1170
1171         REG_WRITE(ah, AR_RTC_RESET, 1);
1172
1173         if (!ath9k_hw_wait(ah,
1174                            AR_RTC_STATUS,
1175                            AR_RTC_STATUS_M,
1176                            AR_RTC_STATUS_ON,
1177                            AH_WAIT_TIMEOUT)) {
1178                 ath_dbg(ath9k_hw_common(ah), ATH_DBG_RESET,
1179                         "RTC not waking up\n");
1180                 return false;
1181         }
1182
1183         return ath9k_hw_set_reset(ah, ATH9K_RESET_WARM);
1184 }
1185
1186 static bool ath9k_hw_set_reset_reg(struct ath_hw *ah, u32 type)
1187 {
1188         if (AR_SREV_9300_20_OR_LATER(ah)) {
1189                 REG_WRITE(ah, AR_WA, ah->WARegVal);
1190                 udelay(10);
1191         }
1192
1193         REG_WRITE(ah, AR_RTC_FORCE_WAKE,
1194                   AR_RTC_FORCE_WAKE_EN | AR_RTC_FORCE_WAKE_ON_INT);
1195
1196         switch (type) {
1197         case ATH9K_RESET_POWER_ON:
1198                 return ath9k_hw_set_reset_power_on(ah);
1199         case ATH9K_RESET_WARM:
1200         case ATH9K_RESET_COLD:
1201                 return ath9k_hw_set_reset(ah, type);
1202         default:
1203                 return false;
1204         }
1205 }
1206
1207 static bool ath9k_hw_chip_reset(struct ath_hw *ah,
1208                                 struct ath9k_channel *chan)
1209 {
1210         if (AR_SREV_9280(ah) && ah->eep_ops->get_eeprom(ah, EEP_OL_PWRCTRL)) {
1211                 if (!ath9k_hw_set_reset_reg(ah, ATH9K_RESET_POWER_ON))
1212                         return false;
1213         } else if (!ath9k_hw_set_reset_reg(ah, ATH9K_RESET_WARM))
1214                 return false;
1215
1216         if (!ath9k_hw_setpower(ah, ATH9K_PM_AWAKE))
1217                 return false;
1218
1219         ah->chip_fullsleep = false;
1220         ath9k_hw_init_pll(ah, chan);
1221         ath9k_hw_set_rfmode(ah, chan);
1222
1223         return true;
1224 }
1225
1226 static bool ath9k_hw_channel_change(struct ath_hw *ah,
1227                                     struct ath9k_channel *chan)
1228 {
1229         struct ath_regulatory *regulatory = ath9k_hw_regulatory(ah);
1230         struct ath_common *common = ath9k_hw_common(ah);
1231         struct ieee80211_channel *channel = chan->chan;
1232         u32 qnum;
1233         int r;
1234
1235         for (qnum = 0; qnum < AR_NUM_QCU; qnum++) {
1236                 if (ath9k_hw_numtxpending(ah, qnum)) {
1237                         ath_dbg(common, ATH_DBG_QUEUE,
1238                                 "Transmit frames pending on queue %d\n", qnum);
1239                         return false;
1240                 }
1241         }
1242
1243         if (!ath9k_hw_rfbus_req(ah)) {
1244                 ath_err(common, "Could not kill baseband RX\n");
1245                 return false;
1246         }
1247
1248         ath9k_hw_set_channel_regs(ah, chan);
1249
1250         r = ath9k_hw_rf_set_freq(ah, chan);
1251         if (r) {
1252                 ath_err(common, "Failed to set channel\n");
1253                 return false;
1254         }
1255         ath9k_hw_set_clockrate(ah);
1256
1257         ah->eep_ops->set_txpower(ah, chan,
1258                              ath9k_regd_get_ctl(regulatory, chan),
1259                              channel->max_antenna_gain * 2,
1260                              channel->max_power * 2,
1261                              min((u32) MAX_RATE_POWER,
1262                              (u32) regulatory->power_limit), false);
1263
1264         ath9k_hw_rfbus_done(ah);
1265
1266         if (IS_CHAN_OFDM(chan) || IS_CHAN_HT(chan))
1267                 ath9k_hw_set_delta_slope(ah, chan);
1268
1269         ath9k_hw_spur_mitigate_freq(ah, chan);
1270
1271         return true;
1272 }
1273
1274 static void ath9k_hw_apply_gpio_override(struct ath_hw *ah)
1275 {
1276         u32 gpio_mask = ah->gpio_mask;
1277         int i;
1278
1279         for (i = 0; gpio_mask; i++, gpio_mask >>= 1) {
1280                 if (!(gpio_mask & 1))
1281                         continue;
1282
1283                 ath9k_hw_cfg_output(ah, i, AR_GPIO_OUTPUT_MUX_AS_OUTPUT);
1284                 ath9k_hw_set_gpio(ah, i, !!(ah->gpio_val & BIT(i)));
1285         }
1286 }
1287
1288 bool ath9k_hw_check_alive(struct ath_hw *ah)
1289 {
1290         int count = 50;
1291         u32 reg;
1292
1293         if (AR_SREV_9285_12_OR_LATER(ah))
1294                 return true;
1295
1296         do {
1297                 reg = REG_READ(ah, AR_OBS_BUS_1);
1298
1299                 if ((reg & 0x7E7FFFEF) == 0x00702400)
1300                         continue;
1301
1302                 switch (reg & 0x7E000B00) {
1303                 case 0x1E000000:
1304                 case 0x52000B00:
1305                 case 0x18000B00:
1306                         continue;
1307                 default:
1308                         return true;
1309                 }
1310         } while (count-- > 0);
1311
1312         return false;
1313 }
1314 EXPORT_SYMBOL(ath9k_hw_check_alive);
1315
1316 int ath9k_hw_reset(struct ath_hw *ah, struct ath9k_channel *chan,
1317                    struct ath9k_hw_cal_data *caldata, bool bChannelChange)
1318 {
1319         struct ath_common *common = ath9k_hw_common(ah);
1320         u32 saveLedState;
1321         struct ath9k_channel *curchan = ah->curchan;
1322         u32 saveDefAntenna;
1323         u32 macStaId1;
1324         u64 tsf = 0;
1325         int i, r;
1326
1327         ah->txchainmask = common->tx_chainmask;
1328         ah->rxchainmask = common->rx_chainmask;
1329
1330         if (!ath9k_hw_setpower(ah, ATH9K_PM_AWAKE))
1331                 return -EIO;
1332
1333         if (curchan && !ah->chip_fullsleep)
1334                 ath9k_hw_getnf(ah, curchan);
1335
1336         ah->caldata = caldata;
1337         if (caldata &&
1338             (chan->channel != caldata->channel ||
1339              (chan->channelFlags & ~CHANNEL_CW_INT) !=
1340              (caldata->channelFlags & ~CHANNEL_CW_INT))) {
1341                 /* Operating channel changed, reset channel calibration data */
1342                 memset(caldata, 0, sizeof(*caldata));
1343                 ath9k_init_nfcal_hist_buffer(ah, chan);
1344         }
1345
1346         if (bChannelChange &&
1347             (ah->chip_fullsleep != true) &&
1348             (ah->curchan != NULL) &&
1349             (chan->channel != ah->curchan->channel) &&
1350             ((chan->channelFlags & CHANNEL_ALL) ==
1351              (ah->curchan->channelFlags & CHANNEL_ALL)) &&
1352             (!AR_SREV_9280(ah) || AR_DEVID_7010(ah))) {
1353
1354                 if (ath9k_hw_channel_change(ah, chan)) {
1355                         ath9k_hw_loadnf(ah, ah->curchan);
1356                         ath9k_hw_start_nfcal(ah, true);
1357                         if (AR_SREV_9271(ah))
1358                                 ar9002_hw_load_ani_reg(ah, chan);
1359                         return 0;
1360                 }
1361         }
1362
1363         saveDefAntenna = REG_READ(ah, AR_DEF_ANTENNA);
1364         if (saveDefAntenna == 0)
1365                 saveDefAntenna = 1;
1366
1367         macStaId1 = REG_READ(ah, AR_STA_ID1) & AR_STA_ID1_BASE_RATE_11B;
1368
1369         /* For chips on which RTC reset is done, save TSF before it gets cleared */
1370         if (AR_SREV_9100(ah) ||
1371             (AR_SREV_9280(ah) && ah->eep_ops->get_eeprom(ah, EEP_OL_PWRCTRL)))
1372                 tsf = ath9k_hw_gettsf64(ah);
1373
1374         saveLedState = REG_READ(ah, AR_CFG_LED) &
1375                 (AR_CFG_LED_ASSOC_CTL | AR_CFG_LED_MODE_SEL |
1376                  AR_CFG_LED_BLINK_THRESH_SEL | AR_CFG_LED_BLINK_SLOW);
1377
1378         ath9k_hw_mark_phy_inactive(ah);
1379
1380         ah->paprd_table_write_done = false;
1381
1382         /* Only required on the first reset */
1383         if (AR_SREV_9271(ah) && ah->htc_reset_init) {
1384                 REG_WRITE(ah,
1385                           AR9271_RESET_POWER_DOWN_CONTROL,
1386                           AR9271_RADIO_RF_RST);
1387                 udelay(50);
1388         }
1389
1390         if (!ath9k_hw_chip_reset(ah, chan)) {
1391                 ath_err(common, "Chip reset failed\n");
1392                 return -EINVAL;
1393         }
1394
1395         /* Only required on the first reset */
1396         if (AR_SREV_9271(ah) && ah->htc_reset_init) {
1397                 ah->htc_reset_init = false;
1398                 REG_WRITE(ah,
1399                           AR9271_RESET_POWER_DOWN_CONTROL,
1400                           AR9271_GATE_MAC_CTL);
1401                 udelay(50);
1402         }
1403
1404         /* Restore TSF */
1405         if (tsf)
1406                 ath9k_hw_settsf64(ah, tsf);
1407
1408         if (AR_SREV_9280_20_OR_LATER(ah))
1409                 REG_SET_BIT(ah, AR_GPIO_INPUT_EN_VAL, AR_GPIO_JTAG_DISABLE);
1410
1411         if (!AR_SREV_9300_20_OR_LATER(ah))
1412                 ar9002_hw_enable_async_fifo(ah);
1413
1414         r = ath9k_hw_process_ini(ah, chan);
1415         if (r)
1416                 return r;
1417
1418         /*
1419          * Some AR91xx SoC devices frequently fail to accept TSF writes
1420          * right after the chip reset. When that happens, write a new
1421          * value after the initvals have been applied, with an offset
1422          * based on measured time difference
1423          */
1424         if (AR_SREV_9100(ah) && (ath9k_hw_gettsf64(ah) < tsf)) {
1425                 tsf += 1500;
1426                 ath9k_hw_settsf64(ah, tsf);
1427         }
1428
1429         /* Setup MFP options for CCMP */
1430         if (AR_SREV_9280_20_OR_LATER(ah)) {
1431                 /* Mask Retry(b11), PwrMgt(b12), MoreData(b13) to 0 in mgmt
1432                  * frames when constructing CCMP AAD. */
1433                 REG_RMW_FIELD(ah, AR_AES_MUTE_MASK1, AR_AES_MUTE_MASK1_FC_MGMT,
1434                               0xc7ff);
1435                 ah->sw_mgmt_crypto = false;
1436         } else if (AR_SREV_9160_10_OR_LATER(ah)) {
1437                 /* Disable hardware crypto for management frames */
1438                 REG_CLR_BIT(ah, AR_PCU_MISC_MODE2,
1439                             AR_PCU_MISC_MODE2_MGMT_CRYPTO_ENABLE);
1440                 REG_SET_BIT(ah, AR_PCU_MISC_MODE2,
1441                             AR_PCU_MISC_MODE2_NO_CRYPTO_FOR_NON_DATA_PKT);
1442                 ah->sw_mgmt_crypto = true;
1443         } else
1444                 ah->sw_mgmt_crypto = true;
1445
1446         if (IS_CHAN_OFDM(chan) || IS_CHAN_HT(chan))
1447                 ath9k_hw_set_delta_slope(ah, chan);
1448
1449         ath9k_hw_spur_mitigate_freq(ah, chan);
1450         ah->eep_ops->set_board_values(ah, chan);
1451
1452         ENABLE_REGWRITE_BUFFER(ah);
1453
1454         REG_WRITE(ah, AR_STA_ID0, get_unaligned_le32(common->macaddr));
1455         REG_WRITE(ah, AR_STA_ID1, get_unaligned_le16(common->macaddr + 4)
1456                   | macStaId1
1457                   | AR_STA_ID1_RTS_USE_DEF
1458                   | (ah->config.
1459                      ack_6mb ? AR_STA_ID1_ACKCTS_6MB : 0)
1460                   | ah->sta_id1_defaults);
1461         ath_hw_setbssidmask(common);
1462         REG_WRITE(ah, AR_DEF_ANTENNA, saveDefAntenna);
1463         ath9k_hw_write_associd(ah);
1464         REG_WRITE(ah, AR_ISR, ~0);
1465         REG_WRITE(ah, AR_RSSI_THR, INIT_RSSI_THR);
1466
1467         REGWRITE_BUFFER_FLUSH(ah);
1468
1469         ath9k_hw_set_operating_mode(ah, ah->opmode);
1470
1471         r = ath9k_hw_rf_set_freq(ah, chan);
1472         if (r)
1473                 return r;
1474
1475         ath9k_hw_set_clockrate(ah);
1476
1477         ENABLE_REGWRITE_BUFFER(ah);
1478
1479         for (i = 0; i < AR_NUM_DCU; i++)
1480                 REG_WRITE(ah, AR_DQCUMASK(i), 1 << i);
1481
1482         REGWRITE_BUFFER_FLUSH(ah);
1483
1484         ah->intr_txqs = 0;
1485         for (i = 0; i < ATH9K_NUM_TX_QUEUES; i++)
1486                 ath9k_hw_resettxqueue(ah, i);
1487
1488         ath9k_hw_init_interrupt_masks(ah, ah->opmode);
1489         ath9k_hw_ani_cache_ini_regs(ah);
1490         ath9k_hw_init_qos(ah);
1491
1492         if (ah->caps.hw_caps & ATH9K_HW_CAP_RFSILENT)
1493                 ath9k_hw_cfg_gpio_input(ah, ah->rfkill_gpio);
1494
1495         ath9k_hw_init_global_settings(ah);
1496
1497         if (!AR_SREV_9300_20_OR_LATER(ah)) {
1498                 ar9002_hw_update_async_fifo(ah);
1499                 ar9002_hw_enable_wep_aggregation(ah);
1500         }
1501
1502         REG_SET_BIT(ah, AR_STA_ID1, AR_STA_ID1_PRESERVE_SEQNUM);
1503
1504         ath9k_hw_set_dma(ah);
1505
1506         REG_WRITE(ah, AR_OBS, 8);
1507
1508         if (ah->config.rx_intr_mitigation) {
1509                 REG_RMW_FIELD(ah, AR_RIMT, AR_RIMT_LAST, 500);
1510                 REG_RMW_FIELD(ah, AR_RIMT, AR_RIMT_FIRST, 2000);
1511         }
1512
1513         if (ah->config.tx_intr_mitigation) {
1514                 REG_RMW_FIELD(ah, AR_TIMT, AR_TIMT_LAST, 300);
1515                 REG_RMW_FIELD(ah, AR_TIMT, AR_TIMT_FIRST, 750);
1516         }
1517
1518         ath9k_hw_init_bb(ah, chan);
1519
1520         if (!ath9k_hw_init_cal(ah, chan))
1521                 return -EIO;
1522
1523         ENABLE_REGWRITE_BUFFER(ah);
1524
1525         ath9k_hw_restore_chainmask(ah);
1526         REG_WRITE(ah, AR_CFG_LED, saveLedState | AR_CFG_SCLK_32KHZ);
1527
1528         REGWRITE_BUFFER_FLUSH(ah);
1529
1530         /*
1531          * For big endian systems turn on swapping for descriptors
1532          */
1533         if (AR_SREV_9100(ah)) {
1534                 u32 mask;
1535                 mask = REG_READ(ah, AR_CFG);
1536                 if (mask & (AR_CFG_SWRB | AR_CFG_SWTB | AR_CFG_SWRG)) {
1537                         ath_dbg(common, ATH_DBG_RESET,
1538                                 "CFG Byte Swap Set 0x%x\n", mask);
1539                 } else {
1540                         mask =
1541                                 INIT_CONFIG_STATUS | AR_CFG_SWRB | AR_CFG_SWTB;
1542                         REG_WRITE(ah, AR_CFG, mask);
1543                         ath_dbg(common, ATH_DBG_RESET,
1544                                 "Setting CFG 0x%x\n", REG_READ(ah, AR_CFG));
1545                 }
1546         } else {
1547                 if (common->bus_ops->ath_bus_type == ATH_USB) {
1548                         /* Configure AR9271 target WLAN */
1549                         if (AR_SREV_9271(ah))
1550                                 REG_WRITE(ah, AR_CFG, AR_CFG_SWRB | AR_CFG_SWTB);
1551                         else
1552                                 REG_WRITE(ah, AR_CFG, AR_CFG_SWTD | AR_CFG_SWRD);
1553                 }
1554 #ifdef __BIG_ENDIAN
1555                 else if (AR_SREV_9340(ah))
1556                         REG_RMW(ah, AR_CFG, AR_CFG_SWRB | AR_CFG_SWTB, 0);
1557                 else
1558                         REG_WRITE(ah, AR_CFG, AR_CFG_SWTD | AR_CFG_SWRD);
1559 #endif
1560         }
1561
1562         if (ah->btcoex_hw.enabled)
1563                 ath9k_hw_btcoex_enable(ah);
1564
1565         if (AR_SREV_9300_20_OR_LATER(ah)) {
1566                 ar9003_hw_bb_watchdog_config(ah);
1567
1568                 ar9003_hw_disable_phy_restart(ah);
1569         }
1570
1571         ath9k_hw_apply_gpio_override(ah);
1572
1573         return 0;
1574 }
1575 EXPORT_SYMBOL(ath9k_hw_reset);
1576
1577 /******************************/
1578 /* Power Management (Chipset) */
1579 /******************************/
1580
1581 /*
1582  * Notify Power Mgt is disabled in self-generated frames.
1583  * If requested, force chip to sleep.
1584  */
1585 static void ath9k_set_power_sleep(struct ath_hw *ah, int setChip)
1586 {
1587         REG_SET_BIT(ah, AR_STA_ID1, AR_STA_ID1_PWR_SAV);
1588         if (setChip) {
1589                 /*
1590                  * Clear the RTC force wake bit to allow the
1591                  * mac to go to sleep.
1592                  */
1593                 REG_CLR_BIT(ah, AR_RTC_FORCE_WAKE,
1594                             AR_RTC_FORCE_WAKE_EN);
1595                 if (!AR_SREV_9100(ah) && !AR_SREV_9300_20_OR_LATER(ah))
1596                         REG_WRITE(ah, AR_RC, AR_RC_AHB | AR_RC_HOSTIF);
1597
1598                 /* Shutdown chip. Active low */
1599                 if (!AR_SREV_5416(ah) && !AR_SREV_9271(ah))
1600                         REG_CLR_BIT(ah, (AR_RTC_RESET),
1601                                     AR_RTC_RESET_EN);
1602         }
1603
1604         /* Clear Bit 14 of AR_WA after putting chip into Full Sleep mode. */
1605         if (AR_SREV_9300_20_OR_LATER(ah))
1606                 REG_WRITE(ah, AR_WA,
1607                           ah->WARegVal & ~AR_WA_D3_L1_DISABLE);
1608 }
1609
1610 /*
1611  * Notify Power Management is enabled in self-generating
1612  * frames. If request, set power mode of chip to
1613  * auto/normal.  Duration in units of 128us (1/8 TU).
1614  */
1615 static void ath9k_set_power_network_sleep(struct ath_hw *ah, int setChip)
1616 {
1617         REG_SET_BIT(ah, AR_STA_ID1, AR_STA_ID1_PWR_SAV);
1618         if (setChip) {
1619                 struct ath9k_hw_capabilities *pCap = &ah->caps;
1620
1621                 if (!(pCap->hw_caps & ATH9K_HW_CAP_AUTOSLEEP)) {
1622                         /* Set WakeOnInterrupt bit; clear ForceWake bit */
1623                         REG_WRITE(ah, AR_RTC_FORCE_WAKE,
1624                                   AR_RTC_FORCE_WAKE_ON_INT);
1625                 } else {
1626                         /*
1627                          * Clear the RTC force wake bit to allow the
1628                          * mac to go to sleep.
1629                          */
1630                         REG_CLR_BIT(ah, AR_RTC_FORCE_WAKE,
1631                                     AR_RTC_FORCE_WAKE_EN);
1632                 }
1633         }
1634
1635         /* Clear Bit 14 of AR_WA after putting chip into Net Sleep mode. */
1636         if (AR_SREV_9300_20_OR_LATER(ah))
1637                 REG_WRITE(ah, AR_WA, ah->WARegVal & ~AR_WA_D3_L1_DISABLE);
1638 }
1639
1640 static bool ath9k_hw_set_power_awake(struct ath_hw *ah, int setChip)
1641 {
1642         u32 val;
1643         int i;
1644
1645         /* Set Bits 14 and 17 of AR_WA before powering on the chip. */
1646         if (AR_SREV_9300_20_OR_LATER(ah)) {
1647                 REG_WRITE(ah, AR_WA, ah->WARegVal);
1648                 udelay(10);
1649         }
1650
1651         if (setChip) {
1652                 if ((REG_READ(ah, AR_RTC_STATUS) &
1653                      AR_RTC_STATUS_M) == AR_RTC_STATUS_SHUTDOWN) {
1654                         if (ath9k_hw_set_reset_reg(ah,
1655                                            ATH9K_RESET_POWER_ON) != true) {
1656                                 return false;
1657                         }
1658                         if (!AR_SREV_9300_20_OR_LATER(ah))
1659                                 ath9k_hw_init_pll(ah, NULL);
1660                 }
1661                 if (AR_SREV_9100(ah))
1662                         REG_SET_BIT(ah, AR_RTC_RESET,
1663                                     AR_RTC_RESET_EN);
1664
1665                 REG_SET_BIT(ah, AR_RTC_FORCE_WAKE,
1666                             AR_RTC_FORCE_WAKE_EN);
1667                 udelay(50);
1668
1669                 for (i = POWER_UP_TIME / 50; i > 0; i--) {
1670                         val = REG_READ(ah, AR_RTC_STATUS) & AR_RTC_STATUS_M;
1671                         if (val == AR_RTC_STATUS_ON)
1672                                 break;
1673                         udelay(50);
1674                         REG_SET_BIT(ah, AR_RTC_FORCE_WAKE,
1675                                     AR_RTC_FORCE_WAKE_EN);
1676                 }
1677                 if (i == 0) {
1678                         ath_err(ath9k_hw_common(ah),
1679                                 "Failed to wakeup in %uus\n",
1680                                 POWER_UP_TIME / 20);
1681                         return false;
1682                 }
1683         }
1684
1685         REG_CLR_BIT(ah, AR_STA_ID1, AR_STA_ID1_PWR_SAV);
1686
1687         return true;
1688 }
1689
1690 bool ath9k_hw_setpower(struct ath_hw *ah, enum ath9k_power_mode mode)
1691 {
1692         struct ath_common *common = ath9k_hw_common(ah);
1693         int status = true, setChip = true;
1694         static const char *modes[] = {
1695                 "AWAKE",
1696                 "FULL-SLEEP",
1697                 "NETWORK SLEEP",
1698                 "UNDEFINED"
1699         };
1700
1701         if (ah->power_mode == mode)
1702                 return status;
1703
1704         ath_dbg(common, ATH_DBG_RESET, "%s -> %s\n",
1705                 modes[ah->power_mode], modes[mode]);
1706
1707         switch (mode) {
1708         case ATH9K_PM_AWAKE:
1709                 status = ath9k_hw_set_power_awake(ah, setChip);
1710                 break;
1711         case ATH9K_PM_FULL_SLEEP:
1712                 ath9k_set_power_sleep(ah, setChip);
1713                 ah->chip_fullsleep = true;
1714                 break;
1715         case ATH9K_PM_NETWORK_SLEEP:
1716                 ath9k_set_power_network_sleep(ah, setChip);
1717                 break;
1718         default:
1719                 ath_err(common, "Unknown power mode %u\n", mode);
1720                 return false;
1721         }
1722         ah->power_mode = mode;
1723
1724         /*
1725          * XXX: If this warning never comes up after a while then
1726          * simply keep the ATH_DBG_WARN_ON_ONCE() but make
1727          * ath9k_hw_setpower() return type void.
1728          */
1729
1730         if (!(ah->ah_flags & AH_UNPLUGGED))
1731                 ATH_DBG_WARN_ON_ONCE(!status);
1732
1733         return status;
1734 }
1735 EXPORT_SYMBOL(ath9k_hw_setpower);
1736
1737 /*******************/
1738 /* Beacon Handling */
1739 /*******************/
1740
1741 void ath9k_hw_beaconinit(struct ath_hw *ah, u32 next_beacon, u32 beacon_period)
1742 {
1743         int flags = 0;
1744
1745         ENABLE_REGWRITE_BUFFER(ah);
1746
1747         switch (ah->opmode) {
1748         case NL80211_IFTYPE_ADHOC:
1749         case NL80211_IFTYPE_MESH_POINT:
1750                 REG_SET_BIT(ah, AR_TXCFG,
1751                             AR_TXCFG_ADHOC_BEACON_ATIM_TX_POLICY);
1752                 REG_WRITE(ah, AR_NEXT_NDP_TIMER, next_beacon +
1753                           TU_TO_USEC(ah->atim_window ? ah->atim_window : 1));
1754                 flags |= AR_NDP_TIMER_EN;
1755         case NL80211_IFTYPE_AP:
1756                 REG_WRITE(ah, AR_NEXT_TBTT_TIMER, next_beacon);
1757                 REG_WRITE(ah, AR_NEXT_DMA_BEACON_ALERT, next_beacon -
1758                           TU_TO_USEC(ah->config.dma_beacon_response_time));
1759                 REG_WRITE(ah, AR_NEXT_SWBA, next_beacon -
1760                           TU_TO_USEC(ah->config.sw_beacon_response_time));
1761                 flags |=
1762                         AR_TBTT_TIMER_EN | AR_DBA_TIMER_EN | AR_SWBA_TIMER_EN;
1763                 break;
1764         default:
1765                 ath_dbg(ath9k_hw_common(ah), ATH_DBG_BEACON,
1766                         "%s: unsupported opmode: %d\n",
1767                         __func__, ah->opmode);
1768                 return;
1769                 break;
1770         }
1771
1772         REG_WRITE(ah, AR_BEACON_PERIOD, beacon_period);
1773         REG_WRITE(ah, AR_DMA_BEACON_PERIOD, beacon_period);
1774         REG_WRITE(ah, AR_SWBA_PERIOD, beacon_period);
1775         REG_WRITE(ah, AR_NDP_PERIOD, beacon_period);
1776
1777         REGWRITE_BUFFER_FLUSH(ah);
1778
1779         REG_SET_BIT(ah, AR_TIMER_MODE, flags);
1780 }
1781 EXPORT_SYMBOL(ath9k_hw_beaconinit);
1782
1783 void ath9k_hw_set_sta_beacon_timers(struct ath_hw *ah,
1784                                     const struct ath9k_beacon_state *bs)
1785 {
1786         u32 nextTbtt, beaconintval, dtimperiod, beacontimeout;
1787         struct ath9k_hw_capabilities *pCap = &ah->caps;
1788         struct ath_common *common = ath9k_hw_common(ah);
1789
1790         ENABLE_REGWRITE_BUFFER(ah);
1791
1792         REG_WRITE(ah, AR_NEXT_TBTT_TIMER, TU_TO_USEC(bs->bs_nexttbtt));
1793
1794         REG_WRITE(ah, AR_BEACON_PERIOD,
1795                   TU_TO_USEC(bs->bs_intval & ATH9K_BEACON_PERIOD));
1796         REG_WRITE(ah, AR_DMA_BEACON_PERIOD,
1797                   TU_TO_USEC(bs->bs_intval & ATH9K_BEACON_PERIOD));
1798
1799         REGWRITE_BUFFER_FLUSH(ah);
1800
1801         REG_RMW_FIELD(ah, AR_RSSI_THR,
1802                       AR_RSSI_THR_BM_THR, bs->bs_bmissthreshold);
1803
1804         beaconintval = bs->bs_intval & ATH9K_BEACON_PERIOD;
1805
1806         if (bs->bs_sleepduration > beaconintval)
1807                 beaconintval = bs->bs_sleepduration;
1808
1809         dtimperiod = bs->bs_dtimperiod;
1810         if (bs->bs_sleepduration > dtimperiod)
1811                 dtimperiod = bs->bs_sleepduration;
1812
1813         if (beaconintval == dtimperiod)
1814                 nextTbtt = bs->bs_nextdtim;
1815         else
1816                 nextTbtt = bs->bs_nexttbtt;
1817
1818         ath_dbg(common, ATH_DBG_BEACON, "next DTIM %d\n", bs->bs_nextdtim);
1819         ath_dbg(common, ATH_DBG_BEACON, "next beacon %d\n", nextTbtt);
1820         ath_dbg(common, ATH_DBG_BEACON, "beacon period %d\n", beaconintval);
1821         ath_dbg(common, ATH_DBG_BEACON, "DTIM period %d\n", dtimperiod);
1822
1823         ENABLE_REGWRITE_BUFFER(ah);
1824
1825         REG_WRITE(ah, AR_NEXT_DTIM,
1826                   TU_TO_USEC(bs->bs_nextdtim - SLEEP_SLOP));
1827         REG_WRITE(ah, AR_NEXT_TIM, TU_TO_USEC(nextTbtt - SLEEP_SLOP));
1828
1829         REG_WRITE(ah, AR_SLEEP1,
1830                   SM((CAB_TIMEOUT_VAL << 3), AR_SLEEP1_CAB_TIMEOUT)
1831                   | AR_SLEEP1_ASSUME_DTIM);
1832
1833         if (pCap->hw_caps & ATH9K_HW_CAP_AUTOSLEEP)
1834                 beacontimeout = (BEACON_TIMEOUT_VAL << 3);
1835         else
1836                 beacontimeout = MIN_BEACON_TIMEOUT_VAL;
1837
1838         REG_WRITE(ah, AR_SLEEP2,
1839                   SM(beacontimeout, AR_SLEEP2_BEACON_TIMEOUT));
1840
1841         REG_WRITE(ah, AR_TIM_PERIOD, TU_TO_USEC(beaconintval));
1842         REG_WRITE(ah, AR_DTIM_PERIOD, TU_TO_USEC(dtimperiod));
1843
1844         REGWRITE_BUFFER_FLUSH(ah);
1845
1846         REG_SET_BIT(ah, AR_TIMER_MODE,
1847                     AR_TBTT_TIMER_EN | AR_TIM_TIMER_EN |
1848                     AR_DTIM_TIMER_EN);
1849
1850         /* TSF Out of Range Threshold */
1851         REG_WRITE(ah, AR_TSFOOR_THRESHOLD, bs->bs_tsfoor_threshold);
1852 }
1853 EXPORT_SYMBOL(ath9k_hw_set_sta_beacon_timers);
1854
1855 /*******************/
1856 /* HW Capabilities */
1857 /*******************/
1858
1859 int ath9k_hw_fill_cap_info(struct ath_hw *ah)
1860 {
1861         struct ath9k_hw_capabilities *pCap = &ah->caps;
1862         struct ath_regulatory *regulatory = ath9k_hw_regulatory(ah);
1863         struct ath_common *common = ath9k_hw_common(ah);
1864         struct ath_btcoex_hw *btcoex_hw = &ah->btcoex_hw;
1865
1866         u16 eeval;
1867         u8 ant_div_ctl1, tx_chainmask, rx_chainmask;
1868
1869         eeval = ah->eep_ops->get_eeprom(ah, EEP_REG_0);
1870         regulatory->current_rd = eeval;
1871
1872         eeval = ah->eep_ops->get_eeprom(ah, EEP_REG_1);
1873         if (AR_SREV_9285_12_OR_LATER(ah))
1874                 eeval |= AR9285_RDEXT_DEFAULT;
1875         regulatory->current_rd_ext = eeval;
1876
1877         if (ah->opmode != NL80211_IFTYPE_AP &&
1878             ah->hw_version.subvendorid == AR_SUBVENDOR_ID_NEW_A) {
1879                 if (regulatory->current_rd == 0x64 ||
1880                     regulatory->current_rd == 0x65)
1881                         regulatory->current_rd += 5;
1882                 else if (regulatory->current_rd == 0x41)
1883                         regulatory->current_rd = 0x43;
1884                 ath_dbg(common, ATH_DBG_REGULATORY,
1885                         "regdomain mapped to 0x%x\n", regulatory->current_rd);
1886         }
1887
1888         eeval = ah->eep_ops->get_eeprom(ah, EEP_OP_MODE);
1889         if ((eeval & (AR5416_OPFLAGS_11G | AR5416_OPFLAGS_11A)) == 0) {
1890                 ath_err(common,
1891                         "no band has been marked as supported in EEPROM\n");
1892                 return -EINVAL;
1893         }
1894
1895         if (eeval & AR5416_OPFLAGS_11A)
1896                 pCap->hw_caps |= ATH9K_HW_CAP_5GHZ;
1897
1898         if (eeval & AR5416_OPFLAGS_11G)
1899                 pCap->hw_caps |= ATH9K_HW_CAP_2GHZ;
1900
1901         pCap->tx_chainmask = ah->eep_ops->get_eeprom(ah, EEP_TX_MASK);
1902         /*
1903          * For AR9271 we will temporarilly uses the rx chainmax as read from
1904          * the EEPROM.
1905          */
1906         if ((ah->hw_version.devid == AR5416_DEVID_PCI) &&
1907             !(eeval & AR5416_OPFLAGS_11A) &&
1908             !(AR_SREV_9271(ah)))
1909                 /* CB71: GPIO 0 is pulled down to indicate 3 rx chains */
1910                 pCap->rx_chainmask = ath9k_hw_gpio_get(ah, 0) ? 0x5 : 0x7;
1911         else if (AR_SREV_9100(ah))
1912                 pCap->rx_chainmask = 0x7;
1913         else
1914                 /* Use rx_chainmask from EEPROM. */
1915                 pCap->rx_chainmask = ah->eep_ops->get_eeprom(ah, EEP_RX_MASK);
1916
1917         ah->misc_mode |= AR_PCU_MIC_NEW_LOC_ENA;
1918
1919         /* enable key search for every frame in an aggregate */
1920         if (AR_SREV_9300_20_OR_LATER(ah))
1921                 ah->misc_mode |= AR_PCU_ALWAYS_PERFORM_KEYSEARCH;
1922
1923         common->crypt_caps |= ATH_CRYPT_CAP_CIPHER_AESCCM;
1924
1925         if (ah->hw_version.devid != AR2427_DEVID_PCIE)
1926                 pCap->hw_caps |= ATH9K_HW_CAP_HT;
1927         else
1928                 pCap->hw_caps &= ~ATH9K_HW_CAP_HT;
1929
1930         if (AR_SREV_9271(ah))
1931                 pCap->num_gpio_pins = AR9271_NUM_GPIO;
1932         else if (AR_DEVID_7010(ah))
1933                 pCap->num_gpio_pins = AR7010_NUM_GPIO;
1934         else if (AR_SREV_9300_20_OR_LATER(ah))
1935                 pCap->num_gpio_pins = AR9300_NUM_GPIO;
1936         else if (AR_SREV_9287_11_OR_LATER(ah))
1937                 pCap->num_gpio_pins = AR9287_NUM_GPIO;
1938         else if (AR_SREV_9285_12_OR_LATER(ah))
1939                 pCap->num_gpio_pins = AR9285_NUM_GPIO;
1940         else if (AR_SREV_9280_20_OR_LATER(ah))
1941                 pCap->num_gpio_pins = AR928X_NUM_GPIO;
1942         else
1943                 pCap->num_gpio_pins = AR_NUM_GPIO;
1944
1945         if (AR_SREV_9160_10_OR_LATER(ah) || AR_SREV_9100(ah)) {
1946                 pCap->hw_caps |= ATH9K_HW_CAP_CST;
1947                 pCap->rts_aggr_limit = ATH_AMPDU_LIMIT_MAX;
1948         } else {
1949                 pCap->rts_aggr_limit = (8 * 1024);
1950         }
1951
1952 #if defined(CONFIG_RFKILL) || defined(CONFIG_RFKILL_MODULE)
1953         ah->rfsilent = ah->eep_ops->get_eeprom(ah, EEP_RF_SILENT);
1954         if (ah->rfsilent & EEP_RFSILENT_ENABLED) {
1955                 ah->rfkill_gpio =
1956                         MS(ah->rfsilent, EEP_RFSILENT_GPIO_SEL);
1957                 ah->rfkill_polarity =
1958                         MS(ah->rfsilent, EEP_RFSILENT_POLARITY);
1959
1960                 pCap->hw_caps |= ATH9K_HW_CAP_RFSILENT;
1961         }
1962 #endif
1963         if (AR_SREV_9271(ah) || AR_SREV_9300_20_OR_LATER(ah))
1964                 pCap->hw_caps |= ATH9K_HW_CAP_AUTOSLEEP;
1965         else
1966                 pCap->hw_caps &= ~ATH9K_HW_CAP_AUTOSLEEP;
1967
1968         if (AR_SREV_9280(ah) || AR_SREV_9285(ah))
1969                 pCap->hw_caps &= ~ATH9K_HW_CAP_4KB_SPLITTRANS;
1970         else
1971                 pCap->hw_caps |= ATH9K_HW_CAP_4KB_SPLITTRANS;
1972
1973         if (common->btcoex_enabled) {
1974                 if (AR_SREV_9300_20_OR_LATER(ah)) {
1975                         btcoex_hw->scheme = ATH_BTCOEX_CFG_3WIRE;
1976                         btcoex_hw->btactive_gpio = ATH_BTACTIVE_GPIO_9300;
1977                         btcoex_hw->wlanactive_gpio = ATH_WLANACTIVE_GPIO_9300;
1978                         btcoex_hw->btpriority_gpio = ATH_BTPRIORITY_GPIO_9300;
1979                 } else if (AR_SREV_9280_20_OR_LATER(ah)) {
1980                         btcoex_hw->btactive_gpio = ATH_BTACTIVE_GPIO_9280;
1981                         btcoex_hw->wlanactive_gpio = ATH_WLANACTIVE_GPIO_9280;
1982
1983                         if (AR_SREV_9285(ah)) {
1984                                 btcoex_hw->scheme = ATH_BTCOEX_CFG_3WIRE;
1985                                 btcoex_hw->btpriority_gpio =
1986                                                 ATH_BTPRIORITY_GPIO_9285;
1987                         } else {
1988                                 btcoex_hw->scheme = ATH_BTCOEX_CFG_2WIRE;
1989                         }
1990                 }
1991         } else {
1992                 btcoex_hw->scheme = ATH_BTCOEX_CFG_NONE;
1993         }
1994
1995         if (AR_SREV_9300_20_OR_LATER(ah)) {
1996                 pCap->hw_caps |= ATH9K_HW_CAP_EDMA | ATH9K_HW_CAP_FASTCLOCK;
1997                 if (!AR_SREV_9485(ah))
1998                         pCap->hw_caps |= ATH9K_HW_CAP_LDPC;
1999
2000                 pCap->rx_hp_qdepth = ATH9K_HW_RX_HP_QDEPTH;
2001                 pCap->rx_lp_qdepth = ATH9K_HW_RX_LP_QDEPTH;
2002                 pCap->rx_status_len = sizeof(struct ar9003_rxs);
2003                 pCap->tx_desc_len = sizeof(struct ar9003_txc);
2004                 pCap->txs_len = sizeof(struct ar9003_txs);
2005                 if (!ah->config.paprd_disable &&
2006                     ah->eep_ops->get_eeprom(ah, EEP_PAPRD))
2007                         pCap->hw_caps |= ATH9K_HW_CAP_PAPRD;
2008         } else {
2009                 pCap->tx_desc_len = sizeof(struct ath_desc);
2010                 if (AR_SREV_9280_20(ah) &&
2011                     ((ah->eep_ops->get_eeprom(ah, EEP_MINOR_REV) <=
2012                       AR5416_EEP_MINOR_VER_16) ||
2013                      ah->eep_ops->get_eeprom(ah, EEP_FSTCLK_5G)))
2014                         pCap->hw_caps |= ATH9K_HW_CAP_FASTCLOCK;
2015         }
2016
2017         if (AR_SREV_9300_20_OR_LATER(ah))
2018                 pCap->hw_caps |= ATH9K_HW_CAP_RAC_SUPPORTED;
2019
2020         if (AR_SREV_9300_20_OR_LATER(ah))
2021                 ah->ent_mode = REG_READ(ah, AR_ENT_OTP);
2022
2023         if (AR_SREV_9287_11_OR_LATER(ah) || AR_SREV_9271(ah))
2024                 pCap->hw_caps |= ATH9K_HW_CAP_SGI_20;
2025
2026         if (AR_SREV_9285(ah))
2027                 if (ah->eep_ops->get_eeprom(ah, EEP_MODAL_VER) >= 3) {
2028                         ant_div_ctl1 =
2029                                 ah->eep_ops->get_eeprom(ah, EEP_ANT_DIV_CTL1);
2030                         if ((ant_div_ctl1 & 0x1) && ((ant_div_ctl1 >> 3) & 0x1))
2031                                 pCap->hw_caps |= ATH9K_HW_CAP_ANT_DIV_COMB;
2032                 }
2033         if (AR_SREV_9300_20_OR_LATER(ah)) {
2034                 if (ah->eep_ops->get_eeprom(ah, EEP_CHAIN_MASK_REDUCE))
2035                         pCap->hw_caps |= ATH9K_HW_CAP_APM;
2036         }
2037
2038
2039         if (AR_SREV_9485(ah)) {
2040                 ant_div_ctl1 = ah->eep_ops->get_eeprom(ah, EEP_ANT_DIV_CTL1);
2041                 /*
2042                  * enable the diversity-combining algorithm only when
2043                  * both enable_lna_div and enable_fast_div are set
2044                  *              Table for Diversity
2045                  * ant_div_alt_lnaconf          bit 0-1
2046                  * ant_div_main_lnaconf         bit 2-3
2047                  * ant_div_alt_gaintb           bit 4
2048                  * ant_div_main_gaintb          bit 5
2049                  * enable_ant_div_lnadiv        bit 6
2050                  * enable_ant_fast_div          bit 7
2051                  */
2052                 if ((ant_div_ctl1 >> 0x6) == 0x3)
2053                         pCap->hw_caps |= ATH9K_HW_CAP_ANT_DIV_COMB;
2054         }
2055
2056         if (AR_SREV_9485_10(ah)) {
2057                 pCap->pcie_lcr_extsync_en = true;
2058                 pCap->pcie_lcr_offset = 0x80;
2059         }
2060
2061         tx_chainmask = pCap->tx_chainmask;
2062         rx_chainmask = pCap->rx_chainmask;
2063         while (tx_chainmask || rx_chainmask) {
2064                 if (tx_chainmask & BIT(0))
2065                         pCap->max_txchains++;
2066                 if (rx_chainmask & BIT(0))
2067                         pCap->max_rxchains++;
2068
2069                 tx_chainmask >>= 1;
2070                 rx_chainmask >>= 1;
2071         }
2072
2073         return 0;
2074 }
2075
2076 /****************************/
2077 /* GPIO / RFKILL / Antennae */
2078 /****************************/
2079
2080 static void ath9k_hw_gpio_cfg_output_mux(struct ath_hw *ah,
2081                                          u32 gpio, u32 type)
2082 {
2083         int addr;
2084         u32 gpio_shift, tmp;
2085
2086         if (gpio > 11)
2087                 addr = AR_GPIO_OUTPUT_MUX3;
2088         else if (gpio > 5)
2089                 addr = AR_GPIO_OUTPUT_MUX2;
2090         else
2091                 addr = AR_GPIO_OUTPUT_MUX1;
2092
2093         gpio_shift = (gpio % 6) * 5;
2094
2095         if (AR_SREV_9280_20_OR_LATER(ah)
2096             || (addr != AR_GPIO_OUTPUT_MUX1)) {
2097                 REG_RMW(ah, addr, (type << gpio_shift),
2098                         (0x1f << gpio_shift));
2099         } else {
2100                 tmp = REG_READ(ah, addr);
2101                 tmp = ((tmp & 0x1F0) << 1) | (tmp & ~0x1F0);
2102                 tmp &= ~(0x1f << gpio_shift);
2103                 tmp |= (type << gpio_shift);
2104                 REG_WRITE(ah, addr, tmp);
2105         }
2106 }
2107
2108 void ath9k_hw_cfg_gpio_input(struct ath_hw *ah, u32 gpio)
2109 {
2110         u32 gpio_shift;
2111
2112         BUG_ON(gpio >= ah->caps.num_gpio_pins);
2113
2114         if (AR_DEVID_7010(ah)) {
2115                 gpio_shift = gpio;
2116                 REG_RMW(ah, AR7010_GPIO_OE,
2117                         (AR7010_GPIO_OE_AS_INPUT << gpio_shift),
2118                         (AR7010_GPIO_OE_MASK << gpio_shift));
2119                 return;
2120         }
2121
2122         gpio_shift = gpio << 1;
2123         REG_RMW(ah,
2124                 AR_GPIO_OE_OUT,
2125                 (AR_GPIO_OE_OUT_DRV_NO << gpio_shift),
2126                 (AR_GPIO_OE_OUT_DRV << gpio_shift));
2127 }
2128 EXPORT_SYMBOL(ath9k_hw_cfg_gpio_input);
2129
2130 u32 ath9k_hw_gpio_get(struct ath_hw *ah, u32 gpio)
2131 {
2132 #define MS_REG_READ(x, y) \
2133         (MS(REG_READ(ah, AR_GPIO_IN_OUT), x##_GPIO_IN_VAL) & (AR_GPIO_BIT(y)))
2134
2135         if (gpio >= ah->caps.num_gpio_pins)
2136                 return 0xffffffff;
2137
2138         if (AR_DEVID_7010(ah)) {
2139                 u32 val;
2140                 val = REG_READ(ah, AR7010_GPIO_IN);
2141                 return (MS(val, AR7010_GPIO_IN_VAL) & AR_GPIO_BIT(gpio)) == 0;
2142         } else if (AR_SREV_9300_20_OR_LATER(ah))
2143                 return (MS(REG_READ(ah, AR_GPIO_IN), AR9300_GPIO_IN_VAL) &
2144                         AR_GPIO_BIT(gpio)) != 0;
2145         else if (AR_SREV_9271(ah))
2146                 return MS_REG_READ(AR9271, gpio) != 0;
2147         else if (AR_SREV_9287_11_OR_LATER(ah))
2148                 return MS_REG_READ(AR9287, gpio) != 0;
2149         else if (AR_SREV_9285_12_OR_LATER(ah))
2150                 return MS_REG_READ(AR9285, gpio) != 0;
2151         else if (AR_SREV_9280_20_OR_LATER(ah))
2152                 return MS_REG_READ(AR928X, gpio) != 0;
2153         else
2154                 return MS_REG_READ(AR, gpio) != 0;
2155 }
2156 EXPORT_SYMBOL(ath9k_hw_gpio_get);
2157
2158 void ath9k_hw_cfg_output(struct ath_hw *ah, u32 gpio,
2159                          u32 ah_signal_type)
2160 {
2161         u32 gpio_shift;
2162
2163         if (AR_DEVID_7010(ah)) {
2164                 gpio_shift = gpio;
2165                 REG_RMW(ah, AR7010_GPIO_OE,
2166                         (AR7010_GPIO_OE_AS_OUTPUT << gpio_shift),
2167                         (AR7010_GPIO_OE_MASK << gpio_shift));
2168                 return;
2169         }
2170
2171         ath9k_hw_gpio_cfg_output_mux(ah, gpio, ah_signal_type);
2172         gpio_shift = 2 * gpio;
2173         REG_RMW(ah,
2174                 AR_GPIO_OE_OUT,
2175                 (AR_GPIO_OE_OUT_DRV_ALL << gpio_shift),
2176                 (AR_GPIO_OE_OUT_DRV << gpio_shift));
2177 }
2178 EXPORT_SYMBOL(ath9k_hw_cfg_output);
2179
2180 void ath9k_hw_set_gpio(struct ath_hw *ah, u32 gpio, u32 val)
2181 {
2182         if (AR_DEVID_7010(ah)) {
2183                 val = val ? 0 : 1;
2184                 REG_RMW(ah, AR7010_GPIO_OUT, ((val&1) << gpio),
2185                         AR_GPIO_BIT(gpio));
2186                 return;
2187         }
2188
2189         if (AR_SREV_9271(ah))
2190                 val = ~val;
2191
2192         REG_RMW(ah, AR_GPIO_IN_OUT, ((val & 1) << gpio),
2193                 AR_GPIO_BIT(gpio));
2194 }
2195 EXPORT_SYMBOL(ath9k_hw_set_gpio);
2196
2197 u32 ath9k_hw_getdefantenna(struct ath_hw *ah)
2198 {
2199         return REG_READ(ah, AR_DEF_ANTENNA) & 0x7;
2200 }
2201 EXPORT_SYMBOL(ath9k_hw_getdefantenna);
2202
2203 void ath9k_hw_setantenna(struct ath_hw *ah, u32 antenna)
2204 {
2205         REG_WRITE(ah, AR_DEF_ANTENNA, (antenna & 0x7));
2206 }
2207 EXPORT_SYMBOL(ath9k_hw_setantenna);
2208
2209 /*********************/
2210 /* General Operation */
2211 /*********************/
2212
2213 u32 ath9k_hw_getrxfilter(struct ath_hw *ah)
2214 {
2215         u32 bits = REG_READ(ah, AR_RX_FILTER);
2216         u32 phybits = REG_READ(ah, AR_PHY_ERR);
2217
2218         if (phybits & AR_PHY_ERR_RADAR)
2219                 bits |= ATH9K_RX_FILTER_PHYRADAR;
2220         if (phybits & (AR_PHY_ERR_OFDM_TIMING | AR_PHY_ERR_CCK_TIMING))
2221                 bits |= ATH9K_RX_FILTER_PHYERR;
2222
2223         return bits;
2224 }
2225 EXPORT_SYMBOL(ath9k_hw_getrxfilter);
2226
2227 void ath9k_hw_setrxfilter(struct ath_hw *ah, u32 bits)
2228 {
2229         u32 phybits;
2230
2231         ENABLE_REGWRITE_BUFFER(ah);
2232
2233         REG_WRITE(ah, AR_RX_FILTER, bits);
2234
2235         phybits = 0;
2236         if (bits & ATH9K_RX_FILTER_PHYRADAR)
2237                 phybits |= AR_PHY_ERR_RADAR;
2238         if (bits & ATH9K_RX_FILTER_PHYERR)
2239                 phybits |= AR_PHY_ERR_OFDM_TIMING | AR_PHY_ERR_CCK_TIMING;
2240         REG_WRITE(ah, AR_PHY_ERR, phybits);
2241
2242         if (phybits)
2243                 REG_SET_BIT(ah, AR_RXCFG, AR_RXCFG_ZLFDMA);
2244         else
2245                 REG_CLR_BIT(ah, AR_RXCFG, AR_RXCFG_ZLFDMA);
2246
2247         REGWRITE_BUFFER_FLUSH(ah);
2248 }
2249 EXPORT_SYMBOL(ath9k_hw_setrxfilter);
2250
2251 bool ath9k_hw_phy_disable(struct ath_hw *ah)
2252 {
2253         if (!ath9k_hw_set_reset_reg(ah, ATH9K_RESET_WARM))
2254                 return false;
2255
2256         ath9k_hw_init_pll(ah, NULL);
2257         return true;
2258 }
2259 EXPORT_SYMBOL(ath9k_hw_phy_disable);
2260
2261 bool ath9k_hw_disable(struct ath_hw *ah)
2262 {
2263         if (!ath9k_hw_setpower(ah, ATH9K_PM_AWAKE))
2264                 return false;
2265
2266         if (!ath9k_hw_set_reset_reg(ah, ATH9K_RESET_COLD))
2267                 return false;
2268
2269         ath9k_hw_init_pll(ah, NULL);
2270         return true;
2271 }
2272 EXPORT_SYMBOL(ath9k_hw_disable);
2273
2274 void ath9k_hw_set_txpowerlimit(struct ath_hw *ah, u32 limit, bool test)
2275 {
2276         struct ath_regulatory *regulatory = ath9k_hw_regulatory(ah);
2277         struct ath9k_channel *chan = ah->curchan;
2278         struct ieee80211_channel *channel = chan->chan;
2279
2280         regulatory->power_limit = min(limit, (u32) MAX_RATE_POWER);
2281
2282         ah->eep_ops->set_txpower(ah, chan,
2283                                  ath9k_regd_get_ctl(regulatory, chan),
2284                                  channel->max_antenna_gain * 2,
2285                                  channel->max_power * 2,
2286                                  min((u32) MAX_RATE_POWER,
2287                                  (u32) regulatory->power_limit), test);
2288 }
2289 EXPORT_SYMBOL(ath9k_hw_set_txpowerlimit);
2290
2291 void ath9k_hw_setopmode(struct ath_hw *ah)
2292 {
2293         ath9k_hw_set_operating_mode(ah, ah->opmode);
2294 }
2295 EXPORT_SYMBOL(ath9k_hw_setopmode);
2296
2297 void ath9k_hw_setmcastfilter(struct ath_hw *ah, u32 filter0, u32 filter1)
2298 {
2299         REG_WRITE(ah, AR_MCAST_FIL0, filter0);
2300         REG_WRITE(ah, AR_MCAST_FIL1, filter1);
2301 }
2302 EXPORT_SYMBOL(ath9k_hw_setmcastfilter);
2303
2304 void ath9k_hw_write_associd(struct ath_hw *ah)
2305 {
2306         struct ath_common *common = ath9k_hw_common(ah);
2307
2308         REG_WRITE(ah, AR_BSS_ID0, get_unaligned_le32(common->curbssid));
2309         REG_WRITE(ah, AR_BSS_ID1, get_unaligned_le16(common->curbssid + 4) |
2310                   ((common->curaid & 0x3fff) << AR_BSS_ID1_AID_S));
2311 }
2312 EXPORT_SYMBOL(ath9k_hw_write_associd);
2313
2314 #define ATH9K_MAX_TSF_READ 10
2315
2316 u64 ath9k_hw_gettsf64(struct ath_hw *ah)
2317 {
2318         u32 tsf_lower, tsf_upper1, tsf_upper2;
2319         int i;
2320
2321         tsf_upper1 = REG_READ(ah, AR_TSF_U32);
2322         for (i = 0; i < ATH9K_MAX_TSF_READ; i++) {
2323                 tsf_lower = REG_READ(ah, AR_TSF_L32);
2324                 tsf_upper2 = REG_READ(ah, AR_TSF_U32);
2325                 if (tsf_upper2 == tsf_upper1)
2326                         break;
2327                 tsf_upper1 = tsf_upper2;
2328         }
2329
2330         WARN_ON( i == ATH9K_MAX_TSF_READ );
2331
2332         return (((u64)tsf_upper1 << 32) | tsf_lower);
2333 }
2334 EXPORT_SYMBOL(ath9k_hw_gettsf64);
2335
2336 void ath9k_hw_settsf64(struct ath_hw *ah, u64 tsf64)
2337 {
2338         REG_WRITE(ah, AR_TSF_L32, tsf64 & 0xffffffff);
2339         REG_WRITE(ah, AR_TSF_U32, (tsf64 >> 32) & 0xffffffff);
2340 }
2341 EXPORT_SYMBOL(ath9k_hw_settsf64);
2342
2343 void ath9k_hw_reset_tsf(struct ath_hw *ah)
2344 {
2345         if (!ath9k_hw_wait(ah, AR_SLP32_MODE, AR_SLP32_TSF_WRITE_STATUS, 0,
2346                            AH_TSF_WRITE_TIMEOUT))
2347                 ath_dbg(ath9k_hw_common(ah), ATH_DBG_RESET,
2348                         "AR_SLP32_TSF_WRITE_STATUS limit exceeded\n");
2349
2350         REG_WRITE(ah, AR_RESET_TSF, AR_RESET_TSF_ONCE);
2351 }
2352 EXPORT_SYMBOL(ath9k_hw_reset_tsf);
2353
2354 void ath9k_hw_set_tsfadjust(struct ath_hw *ah, u32 setting)
2355 {
2356         if (setting)
2357                 ah->misc_mode |= AR_PCU_TX_ADD_TSF;
2358         else
2359                 ah->misc_mode &= ~AR_PCU_TX_ADD_TSF;
2360 }
2361 EXPORT_SYMBOL(ath9k_hw_set_tsfadjust);
2362
2363 void ath9k_hw_set11nmac2040(struct ath_hw *ah)
2364 {
2365         struct ieee80211_conf *conf = &ath9k_hw_common(ah)->hw->conf;
2366         u32 macmode;
2367
2368         if (conf_is_ht40(conf) && !ah->config.cwm_ignore_extcca)
2369                 macmode = AR_2040_JOINED_RX_CLEAR;
2370         else
2371                 macmode = 0;
2372
2373         REG_WRITE(ah, AR_2040_MODE, macmode);
2374 }
2375
2376 /* HW Generic timers configuration */
2377
2378 static const struct ath_gen_timer_configuration gen_tmr_configuration[] =
2379 {
2380         {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
2381         {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
2382         {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
2383         {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
2384         {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
2385         {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
2386         {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
2387         {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
2388         {AR_NEXT_NDP2_TIMER, AR_NDP2_PERIOD, AR_NDP2_TIMER_MODE, 0x0001},
2389         {AR_NEXT_NDP2_TIMER + 1*4, AR_NDP2_PERIOD + 1*4,
2390                                 AR_NDP2_TIMER_MODE, 0x0002},
2391         {AR_NEXT_NDP2_TIMER + 2*4, AR_NDP2_PERIOD + 2*4,
2392                                 AR_NDP2_TIMER_MODE, 0x0004},
2393         {AR_NEXT_NDP2_TIMER + 3*4, AR_NDP2_PERIOD + 3*4,
2394                                 AR_NDP2_TIMER_MODE, 0x0008},
2395         {AR_NEXT_NDP2_TIMER + 4*4, AR_NDP2_PERIOD + 4*4,
2396                                 AR_NDP2_TIMER_MODE, 0x0010},
2397         {AR_NEXT_NDP2_TIMER + 5*4, AR_NDP2_PERIOD + 5*4,
2398                                 AR_NDP2_TIMER_MODE, 0x0020},
2399         {AR_NEXT_NDP2_TIMER + 6*4, AR_NDP2_PERIOD + 6*4,
2400                                 AR_NDP2_TIMER_MODE, 0x0040},
2401         {AR_NEXT_NDP2_TIMER + 7*4, AR_NDP2_PERIOD + 7*4,
2402                                 AR_NDP2_TIMER_MODE, 0x0080}
2403 };
2404
2405 /* HW generic timer primitives */
2406
2407 /* compute and clear index of rightmost 1 */
2408 static u32 rightmost_index(struct ath_gen_timer_table *timer_table, u32 *mask)
2409 {
2410         u32 b;
2411
2412         b = *mask;
2413         b &= (0-b);
2414         *mask &= ~b;
2415         b *= debruijn32;
2416         b >>= 27;
2417
2418         return timer_table->gen_timer_index[b];
2419 }
2420
2421 u32 ath9k_hw_gettsf32(struct ath_hw *ah)
2422 {
2423         return REG_READ(ah, AR_TSF_L32);
2424 }
2425 EXPORT_SYMBOL(ath9k_hw_gettsf32);
2426
2427 struct ath_gen_timer *ath_gen_timer_alloc(struct ath_hw *ah,
2428                                           void (*trigger)(void *),
2429                                           void (*overflow)(void *),
2430                                           void *arg,
2431                                           u8 timer_index)
2432 {
2433         struct ath_gen_timer_table *timer_table = &ah->hw_gen_timers;
2434         struct ath_gen_timer *timer;
2435
2436         timer = kzalloc(sizeof(struct ath_gen_timer), GFP_KERNEL);
2437
2438         if (timer == NULL) {
2439                 ath_err(ath9k_hw_common(ah),
2440                         "Failed to allocate memory for hw timer[%d]\n",
2441                         timer_index);
2442                 return NULL;
2443         }
2444
2445         /* allocate a hardware generic timer slot */
2446         timer_table->timers[timer_index] = timer;
2447         timer->index = timer_index;
2448         timer->trigger = trigger;
2449         timer->overflow = overflow;
2450         timer->arg = arg;
2451
2452         return timer;
2453 }
2454 EXPORT_SYMBOL(ath_gen_timer_alloc);
2455
2456 void ath9k_hw_gen_timer_start(struct ath_hw *ah,
2457                               struct ath_gen_timer *timer,
2458                               u32 trig_timeout,
2459                               u32 timer_period)
2460 {
2461         struct ath_gen_timer_table *timer_table = &ah->hw_gen_timers;
2462         u32 tsf, timer_next;
2463
2464         BUG_ON(!timer_period);
2465
2466         set_bit(timer->index, &timer_table->timer_mask.timer_bits);
2467
2468         tsf = ath9k_hw_gettsf32(ah);
2469
2470         timer_next = tsf + trig_timeout;
2471
2472         ath_dbg(ath9k_hw_common(ah), ATH_DBG_HWTIMER,
2473                 "current tsf %x period %x timer_next %x\n",
2474                 tsf, timer_period, timer_next);
2475
2476         /*
2477          * Program generic timer registers
2478          */
2479         REG_WRITE(ah, gen_tmr_configuration[timer->index].next_addr,
2480                  timer_next);
2481         REG_WRITE(ah, gen_tmr_configuration[timer->index].period_addr,
2482                   timer_period);
2483         REG_SET_BIT(ah, gen_tmr_configuration[timer->index].mode_addr,
2484                     gen_tmr_configuration[timer->index].mode_mask);
2485
2486         /* Enable both trigger and thresh interrupt masks */
2487         REG_SET_BIT(ah, AR_IMR_S5,
2488                 (SM(AR_GENTMR_BIT(timer->index), AR_IMR_S5_GENTIMER_THRESH) |
2489                 SM(AR_GENTMR_BIT(timer->index), AR_IMR_S5_GENTIMER_TRIG)));
2490 }
2491 EXPORT_SYMBOL(ath9k_hw_gen_timer_start);
2492
2493 void ath9k_hw_gen_timer_stop(struct ath_hw *ah, struct ath_gen_timer *timer)
2494 {
2495         struct ath_gen_timer_table *timer_table = &ah->hw_gen_timers;
2496
2497         if ((timer->index < AR_FIRST_NDP_TIMER) ||
2498                 (timer->index >= ATH_MAX_GEN_TIMER)) {
2499                 return;
2500         }
2501
2502         /* Clear generic timer enable bits. */
2503         REG_CLR_BIT(ah, gen_tmr_configuration[timer->index].mode_addr,
2504                         gen_tmr_configuration[timer->index].mode_mask);
2505
2506         /* Disable both trigger and thresh interrupt masks */
2507         REG_CLR_BIT(ah, AR_IMR_S5,
2508                 (SM(AR_GENTMR_BIT(timer->index), AR_IMR_S5_GENTIMER_THRESH) |
2509                 SM(AR_GENTMR_BIT(timer->index), AR_IMR_S5_GENTIMER_TRIG)));
2510
2511         clear_bit(timer->index, &timer_table->timer_mask.timer_bits);
2512 }
2513 EXPORT_SYMBOL(ath9k_hw_gen_timer_stop);
2514
2515 void ath_gen_timer_free(struct ath_hw *ah, struct ath_gen_timer *timer)
2516 {
2517         struct ath_gen_timer_table *timer_table = &ah->hw_gen_timers;
2518
2519         /* free the hardware generic timer slot */
2520         timer_table->timers[timer->index] = NULL;
2521         kfree(timer);
2522 }
2523 EXPORT_SYMBOL(ath_gen_timer_free);
2524
2525 /*
2526  * Generic Timer Interrupts handling
2527  */
2528 void ath_gen_timer_isr(struct ath_hw *ah)
2529 {
2530         struct ath_gen_timer_table *timer_table = &ah->hw_gen_timers;
2531         struct ath_gen_timer *timer;
2532         struct ath_common *common = ath9k_hw_common(ah);
2533         u32 trigger_mask, thresh_mask, index;
2534
2535         /* get hardware generic timer interrupt status */
2536         trigger_mask = ah->intr_gen_timer_trigger;
2537         thresh_mask = ah->intr_gen_timer_thresh;
2538         trigger_mask &= timer_table->timer_mask.val;
2539         thresh_mask &= timer_table->timer_mask.val;
2540
2541         trigger_mask &= ~thresh_mask;
2542
2543         while (thresh_mask) {
2544                 index = rightmost_index(timer_table, &thresh_mask);
2545                 timer = timer_table->timers[index];
2546                 BUG_ON(!timer);
2547                 ath_dbg(common, ATH_DBG_HWTIMER,
2548                         "TSF overflow for Gen timer %d\n", index);
2549                 timer->overflow(timer->arg);
2550         }
2551
2552         while (trigger_mask) {
2553                 index = rightmost_index(timer_table, &trigger_mask);
2554                 timer = timer_table->timers[index];
2555                 BUG_ON(!timer);
2556                 ath_dbg(common, ATH_DBG_HWTIMER,
2557                         "Gen timer[%d] trigger\n", index);
2558                 timer->trigger(timer->arg);
2559         }
2560 }
2561 EXPORT_SYMBOL(ath_gen_timer_isr);
2562
2563 /********/
2564 /* HTC  */
2565 /********/
2566
2567 void ath9k_hw_htc_resetinit(struct ath_hw *ah)
2568 {
2569         ah->htc_reset_init = true;
2570 }
2571 EXPORT_SYMBOL(ath9k_hw_htc_resetinit);
2572
2573 static struct {
2574         u32 version;
2575         const char * name;
2576 } ath_mac_bb_names[] = {
2577         /* Devices with external radios */
2578         { AR_SREV_VERSION_5416_PCI,     "5416" },
2579         { AR_SREV_VERSION_5416_PCIE,    "5418" },
2580         { AR_SREV_VERSION_9100,         "9100" },
2581         { AR_SREV_VERSION_9160,         "9160" },
2582         /* Single-chip solutions */
2583         { AR_SREV_VERSION_9280,         "9280" },
2584         { AR_SREV_VERSION_9285,         "9285" },
2585         { AR_SREV_VERSION_9287,         "9287" },
2586         { AR_SREV_VERSION_9271,         "9271" },
2587         { AR_SREV_VERSION_9300,         "9300" },
2588         { AR_SREV_VERSION_9485,         "9485" },
2589 };
2590
2591 /* For devices with external radios */
2592 static struct {
2593         u16 version;
2594         const char * name;
2595 } ath_rf_names[] = {
2596         { 0,                            "5133" },
2597         { AR_RAD5133_SREV_MAJOR,        "5133" },
2598         { AR_RAD5122_SREV_MAJOR,        "5122" },
2599         { AR_RAD2133_SREV_MAJOR,        "2133" },
2600         { AR_RAD2122_SREV_MAJOR,        "2122" }
2601 };
2602
2603 /*
2604  * Return the MAC/BB name. "????" is returned if the MAC/BB is unknown.
2605  */
2606 static const char *ath9k_hw_mac_bb_name(u32 mac_bb_version)
2607 {
2608         int i;
2609
2610         for (i=0; i<ARRAY_SIZE(ath_mac_bb_names); i++) {
2611                 if (ath_mac_bb_names[i].version == mac_bb_version) {
2612                         return ath_mac_bb_names[i].name;
2613                 }
2614         }
2615
2616         return "????";
2617 }
2618
2619 /*
2620  * Return the RF name. "????" is returned if the RF is unknown.
2621  * Used for devices with external radios.
2622  */
2623 static const char *ath9k_hw_rf_name(u16 rf_version)
2624 {
2625         int i;
2626
2627         for (i=0; i<ARRAY_SIZE(ath_rf_names); i++) {
2628                 if (ath_rf_names[i].version == rf_version) {
2629                         return ath_rf_names[i].name;
2630                 }
2631         }
2632
2633         return "????";
2634 }
2635
2636 void ath9k_hw_name(struct ath_hw *ah, char *hw_name, size_t len)
2637 {
2638         int used;
2639
2640         /* chipsets >= AR9280 are single-chip */
2641         if (AR_SREV_9280_20_OR_LATER(ah)) {
2642                 used = snprintf(hw_name, len,
2643                                "Atheros AR%s Rev:%x",
2644                                ath9k_hw_mac_bb_name(ah->hw_version.macVersion),
2645                                ah->hw_version.macRev);
2646         }
2647         else {
2648                 used = snprintf(hw_name, len,
2649                                "Atheros AR%s MAC/BB Rev:%x AR%s RF Rev:%x",
2650                                ath9k_hw_mac_bb_name(ah->hw_version.macVersion),
2651                                ah->hw_version.macRev,
2652                                ath9k_hw_rf_name((ah->hw_version.analog5GhzRev &
2653                                                 AR_RADIO_SREV_MAJOR)),
2654                                ah->hw_version.phyRev);
2655         }
2656
2657         hw_name[used] = '\0';
2658 }
2659 EXPORT_SYMBOL(ath9k_hw_name);