drivers/net/sunxi_emac.c

   1 // SPDX-License-Identifier: GPL-2.0+
   2 /*
   3  * sunxi_emac.c -- Allwinner A10 ethernet driver
   4  *
   5  * (C) Copyright 2012, Stefan Roese <sr@denx.de>
   6  */
   7
   8 #include <common.h>
   9 #include <clk.h>
  10 #include <dm.h>
  11 #include <log.h>
  12 #include <dm/device_compat.h>
  13 #include <linux/delay.h>
  14 #include <linux/err.h>
  15 #include <malloc.h>
  16 #include <miiphy.h>
  17 #include <net.h>
  18 #include <asm/io.h>
  19 #include <asm/arch/clock.h>
  20
  21 /* EMAC register  */
  22 struct emac_regs {
  23         u32 ctl;        /* 0x00 */
  24         u32 tx_mode;    /* 0x04 */
  25         u32 tx_flow;    /* 0x08 */
  26         u32 tx_ctl0;    /* 0x0c */
  27         u32 tx_ctl1;    /* 0x10 */
  28         u32 tx_ins;     /* 0x14 */
  29         u32 tx_pl0;     /* 0x18 */
  30         u32 tx_pl1;     /* 0x1c */
  31         u32 tx_sta;     /* 0x20 */
  32         u32 tx_io_data; /* 0x24 */
  33         u32 tx_io_data1;/* 0x28 */
  34         u32 tx_tsvl0;   /* 0x2c */
  35         u32 tx_tsvh0;   /* 0x30 */
  36         u32 tx_tsvl1;   /* 0x34 */
  37         u32 tx_tsvh1;   /* 0x38 */
  38         u32 rx_ctl;     /* 0x3c */
  39         u32 rx_hash0;   /* 0x40 */
  40         u32 rx_hash1;   /* 0x44 */
  41         u32 rx_sta;     /* 0x48 */
  42         u32 rx_io_data; /* 0x4c */
  43         u32 rx_fbc;     /* 0x50 */
  44         u32 int_ctl;    /* 0x54 */
  45         u32 int_sta;    /* 0x58 */
  46         u32 mac_ctl0;   /* 0x5c */
  47         u32 mac_ctl1;   /* 0x60 */
  48         u32 mac_ipgt;   /* 0x64 */
  49         u32 mac_ipgr;   /* 0x68 */
  50         u32 mac_clrt;   /* 0x6c */
  51         u32 mac_maxf;   /* 0x70 */
  52         u32 mac_supp;   /* 0x74 */
  53         u32 mac_test;   /* 0x78 */
  54         u32 mac_mcfg;   /* 0x7c */
  55         u32 mac_mcmd;   /* 0x80 */
  56         u32 mac_madr;   /* 0x84 */
  57         u32 mac_mwtd;   /* 0x88 */
  58         u32 mac_mrdd;   /* 0x8c */
  59         u32 mac_mind;   /* 0x90 */
  60         u32 mac_ssrr;   /* 0x94 */
  61         u32 mac_a0;     /* 0x98 */
  62         u32 mac_a1;     /* 0x9c */
  63 };
  64
  65 /* SRAMC register  */
  66 struct sunxi_sramc_regs {
  67         u32 ctrl0;
  68         u32 ctrl1;
  69 };
  70
  71 /* 0: Disable       1: Aborted frame enable(default) */
  72 #define EMAC_TX_AB_M            (0x1 << 0)
  73 /* 0: CPU           1: DMA(default) */
  74 #define EMAC_TX_TM              (0x1 << 1)
  75
  76 #define EMAC_TX_SETUP           (0)
  77
  78 /* 0: DRQ asserted  1: DRQ automatically(default) */
  79 #define EMAC_RX_DRQ_MODE        (0x1 << 1)
  80 /* 0: CPU           1: DMA(default) */
  81 #define EMAC_RX_TM              (0x1 << 2)
  82 /* 0: Normal(default)        1: Pass all Frames */
  83 #define EMAC_RX_PA              (0x1 << 4)
  84 /* 0: Normal(default)        1: Pass Control Frames */
  85 #define EMAC_RX_PCF             (0x1 << 5)
  86 /* 0: Normal(default)        1: Pass Frames with CRC Error */
  87 #define EMAC_RX_PCRCE           (0x1 << 6)
  88 /* 0: Normal(default)        1: Pass Frames with Length Error */
  89 #define EMAC_RX_PLE             (0x1 << 7)
  90 /* 0: Normal                 1: Pass Frames length out of range(default) */
  91 #define EMAC_RX_POR             (0x1 << 8)
  92 /* 0: Not accept             1: Accept unicast Packets(default) */
  93 #define EMAC_RX_UCAD            (0x1 << 16)
  94 /* 0: Normal(default)        1: DA Filtering */
  95 #define EMAC_RX_DAF             (0x1 << 17)
  96 /* 0: Not accept             1: Accept multicast Packets(default) */
  97 #define EMAC_RX_MCO             (0x1 << 20)
  98 /* 0: Disable(default)       1: Enable Hash filter */
  99 #define EMAC_RX_MHF             (0x1 << 21)
 100 /* 0: Not accept             1: Accept Broadcast Packets(default) */
 101 #define EMAC_RX_BCO             (0x1 << 22)
 102 /* 0: Disable(default)       1: Enable SA Filtering */
 103 #define EMAC_RX_SAF             (0x1 << 24)
 104 /* 0: Normal(default)        1: Inverse Filtering */
 105 #define EMAC_RX_SAIF            (0x1 << 25)
 106
 107 #define EMAC_RX_SETUP           (EMAC_RX_POR | EMAC_RX_UCAD | EMAC_RX_DAF | \
 108                                  EMAC_RX_MCO | EMAC_RX_BCO)
 109
 110 /* 0: Disable                1: Enable Receive Flow Control(default) */
 111 #define EMAC_MAC_CTL0_RFC       (0x1 << 2)
 112 /* 0: Disable                1: Enable Transmit Flow Control(default) */
 113 #define EMAC_MAC_CTL0_TFC       (0x1 << 3)
 114
 115 #define EMAC_MAC_CTL0_SETUP     (EMAC_MAC_CTL0_RFC | EMAC_MAC_CTL0_TFC)
 116
 117 /* 0: Disable                1: Enable MAC Frame Length Checking(default) */
 118 #define EMAC_MAC_CTL1_FLC       (0x1 << 1)
 119 /* 0: Disable(default)       1: Enable Huge Frame */
 120 #define EMAC_MAC_CTL1_HF        (0x1 << 2)
 121 /* 0: Disable(default)       1: Enable MAC Delayed CRC */
 122 #define EMAC_MAC_CTL1_DCRC      (0x1 << 3)
 123 /* 0: Disable                1: Enable MAC CRC(default) */
 124 #define EMAC_MAC_CTL1_CRC       (0x1 << 4)
 125 /* 0: Disable                1: Enable MAC PAD Short frames(default) */
 126 #define EMAC_MAC_CTL1_PC        (0x1 << 5)
 127 /* 0: Disable(default)       1: Enable MAC PAD Short frames and append CRC */
 128 #define EMAC_MAC_CTL1_VC        (0x1 << 6)
 129 /* 0: Disable(default)       1: Enable MAC auto detect Short frames */
 130 #define EMAC_MAC_CTL1_ADP       (0x1 << 7)
 131 /* 0: Disable(default)       1: Enable */
 132 #define EMAC_MAC_CTL1_PRE       (0x1 << 8)
 133 /* 0: Disable(default)       1: Enable */
 134 #define EMAC_MAC_CTL1_LPE       (0x1 << 9)
 135 /* 0: Disable(default)       1: Enable no back off */
 136 #define EMAC_MAC_CTL1_NB        (0x1 << 12)
 137 /* 0: Disable(default)       1: Enable */
 138 #define EMAC_MAC_CTL1_BNB       (0x1 << 13)
 139 /* 0: Disable(default)       1: Enable */
 140 #define EMAC_MAC_CTL1_ED        (0x1 << 14)
 141
 142 #define EMAC_MAC_CTL1_SETUP     (EMAC_MAC_CTL1_FLC | EMAC_MAC_CTL1_CRC | \
 143                                  EMAC_MAC_CTL1_PC)
 144
 145 #define EMAC_MAC_IPGT           0x15
 146
 147 #define EMAC_MAC_NBTB_IPG1      0xc
 148 #define EMAC_MAC_NBTB_IPG2      0x12
 149
 150 #define EMAC_MAC_CW             0x37
 151 #define EMAC_MAC_RM             0xf
 152
 153 #define EMAC_MAC_MFL            0x0600
 154
 155 /* Receive status */
 156 #define EMAC_CRCERR             (0x1 << 4)
 157 #define EMAC_LENERR             (0x3 << 5)
 158
 159 #define EMAC_RX_BUFSIZE         2000
 160
 161 struct emac_eth_dev {
 162         struct emac_regs *regs;
 163         struct clk clk;
 164         struct mii_dev *bus;
 165         struct phy_device *phydev;
 166         int link_printed;
 167         uchar rx_buf[EMAC_RX_BUFSIZE];
 168 };
 169
 170 struct emac_rxhdr {
 171         s16 rx_len;
 172         u16 rx_status;
 173 };
 174
 175 static void emac_inblk_32bit(void *reg, void *data, int count)
 176 {
 177         int cnt = (count + 3) >> 2;
 178
 179         if (cnt) {
 180                 u32 *buf = data;
 181
 182                 do {
 183                         u32 x = readl(reg);
 184                         *buf++ = x;
 185                 } while (--cnt);
 186         }
 187 }
 188
 189 static void emac_outblk_32bit(void *reg, void *data, int count)
 190 {
 191         int cnt = (count + 3) >> 2;
 192
 193         if (cnt) {
 194                 const u32 *buf = data;
 195
 196                 do {
 197                         writel(*buf++, reg);
 198                 } while (--cnt);
 199         }
 200 }
 201
 202 /* Read a word from phyxcer */
 203 static int emac_mdio_read(struct mii_dev *bus, int addr, int devad, int reg)
 204 {
 205         struct emac_eth_dev *priv = bus->priv;
 206         struct emac_regs *regs = priv->regs;
 207
 208         /* issue the phy address and reg */
 209         writel(addr << 8 | reg, &regs->mac_madr);
 210
 211         /* pull up the phy io line */
 212         writel(0x1, &regs->mac_mcmd);
 213
 214         /* Wait read complete */
 215         mdelay(1);
 216
 217         /* push down the phy io line */
 218         writel(0x0, &regs->mac_mcmd);
 219
 220         /* And read data */
 221         return readl(&regs->mac_mrdd);
 222 }
 223
 224 /* Write a word to phyxcer */
 225 static int emac_mdio_write(struct mii_dev *bus, int addr, int devad, int reg,
 226                           u16 value)
 227 {
 228         struct emac_eth_dev *priv = bus->priv;
 229         struct emac_regs *regs = priv->regs;
 230
 231         /* issue the phy address and reg */
 232         writel(addr << 8 | reg, &regs->mac_madr);
 233
 234         /* pull up the phy io line */
 235         writel(0x1, &regs->mac_mcmd);
 236
 237         /* Wait write complete */
 238         mdelay(1);
 239
 240         /* push down the phy io line */
 241         writel(0x0, &regs->mac_mcmd);
 242
 243         /* and write data */
 244         writel(value, &regs->mac_mwtd);
 245
 246         return 0;
 247 }
 248
 249 static int sunxi_emac_init_phy(struct emac_eth_dev *priv, void *dev)
 250 {
 251         int ret, mask = -1;
 252
 253 #ifdef CONFIG_PHY_ADDR
 254         mask = CONFIG_PHY_ADDR;
 255 #endif
 256
 257         priv->bus = mdio_alloc();
 258         if (!priv->bus) {
 259                 printf("Failed to allocate MDIO bus\n");
 260                 return -ENOMEM;
 261         }
 262
 263         priv->bus->read = emac_mdio_read;
 264         priv->bus->write = emac_mdio_write;
 265         priv->bus->priv = priv;
 266         strcpy(priv->bus->name, "emac");
 267
 268         ret = mdio_register(priv->bus);
 269         if (ret)
 270                 return ret;
 271
 272         priv->phydev = phy_connect(priv->bus, mask, dev, PHY_INTERFACE_MODE_MII);
 273         if (!priv->phydev)
 274                 return -ENODEV;
 275
 276         phy_config(priv->phydev);
 277
 278         return 0;
 279 }
 280
 281 static void emac_setup(struct emac_eth_dev *priv)
 282 {
 283         struct emac_regs *regs = priv->regs;
 284         u32 reg_val;
 285
 286         /* Set up TX */
 287         writel(EMAC_TX_SETUP, &regs->tx_mode);
 288
 289         /* Set up RX */
 290         writel(EMAC_RX_SETUP, &regs->rx_ctl);
 291
 292         /* Set MAC */
 293         /* Set MAC CTL0 */
 294         writel(EMAC_MAC_CTL0_SETUP, &regs->mac_ctl0);
 295
 296         /* Set MAC CTL1 */
 297         reg_val = 0;
 298         if (priv->phydev->duplex == DUPLEX_FULL)
 299                 reg_val = (0x1 << 0);
 300         writel(EMAC_MAC_CTL1_SETUP | reg_val, &regs->mac_ctl1);
 301
 302         /* Set up IPGT */
 303         writel(EMAC_MAC_IPGT, &regs->mac_ipgt);
 304
 305         /* Set up IPGR */
 306         writel(EMAC_MAC_NBTB_IPG2 | (EMAC_MAC_NBTB_IPG1 << 8), &regs->mac_ipgr);
 307
 308         /* Set up Collison window */
 309         writel(EMAC_MAC_RM | (EMAC_MAC_CW << 8), &regs->mac_clrt);
 310
 311         /* Set up Max Frame Length */
 312         writel(EMAC_MAC_MFL, &regs->mac_maxf);
 313 }
 314
 315 static void emac_reset(struct emac_eth_dev *priv)
 316 {
 317         struct emac_regs *regs = priv->regs;
 318
 319         debug("resetting device\n");
 320
 321         /* RESET device */
 322         writel(0, &regs->ctl);
 323         udelay(200);
 324
 325         writel(1, &regs->ctl);
 326         udelay(200);
 327 }
 328
 329 static int _sunxi_write_hwaddr(struct emac_eth_dev *priv, u8 *enetaddr)
 330 {
 331         struct emac_regs *regs = priv->regs;
 332         u32 enetaddr_lo, enetaddr_hi;
 333
 334         enetaddr_lo = enetaddr[2] | (enetaddr[1] << 8) | (enetaddr[0] << 16);
 335         enetaddr_hi = enetaddr[5] | (enetaddr[4] << 8) | (enetaddr[3] << 16);
 336
 337         writel(enetaddr_hi, &regs->mac_a0);
 338         writel(enetaddr_lo, &regs->mac_a1);
 339
 340         return 0;
 341 }
 342
 343 static int _sunxi_emac_eth_init(struct emac_eth_dev *priv, u8 *enetaddr)
 344 {
 345         struct emac_regs *regs = priv->regs;
 346         int ret;
 347
 348         /* Init EMAC */
 349
 350         /* Flush RX FIFO */
 351         setbits_le32(&regs->rx_ctl, 0x8);
 352         udelay(1);
 353
 354         /* Init MAC */
 355
 356         /* Soft reset MAC */
 357         clrbits_le32(&regs->mac_ctl0, 0x1 << 15);
 358
 359         /* Clear RX counter */
 360         writel(0x0, &regs->rx_fbc);
 361         udelay(1);
 362
 363         /* Set up EMAC */
 364         emac_setup(priv);
 365
 366         _sunxi_write_hwaddr(priv, enetaddr);
 367
 368         mdelay(1);
 369
 370         emac_reset(priv);
 371
 372         /* PHY POWER UP */
 373         ret = phy_startup(priv->phydev);
 374         if (ret) {
 375                 printf("Could not initialize PHY %s\n",
 376                        priv->phydev->dev->name);
 377                 return ret;
 378         }
 379
 380         /* Print link status only once */
 381         if (!priv->link_printed) {
 382                 printf("ENET Speed is %d Mbps - %s duplex connection\n",
 383                        priv->phydev->speed,
 384                        priv->phydev->duplex ? "FULL" : "HALF");
 385                 priv->link_printed = 1;
 386         }
 387
 388         /* Set EMAC SPEED depend on PHY */
 389         if (priv->phydev->speed == SPEED_100)
 390                 setbits_le32(&regs->mac_supp, 1 << 8);
 391         else
 392                 clrbits_le32(&regs->mac_supp, 1 << 8);
 393
 394         /* Set duplex depend on phy */
 395         if (priv->phydev->duplex == DUPLEX_FULL)
 396                 setbits_le32(&regs->mac_ctl1, 1 << 0);
 397         else
 398                 clrbits_le32(&regs->mac_ctl1, 1 << 0);
 399
 400         /* Enable RX/TX */
 401         setbits_le32(&regs->ctl, 0x7);
 402
 403         return 0;
 404 }
 405
 406 static int _sunxi_emac_eth_recv(struct emac_eth_dev *priv, void *packet)
 407 {
 408         struct emac_regs *regs = priv->regs;
 409         struct emac_rxhdr rxhdr;
 410         u32 rxcount;
 411         u32 reg_val;
 412         int rx_len;
 413         int rx_status;
 414         int good_packet;
 415
 416         /* Check packet ready or not */
 417
 418         /* Race warning: The first packet might arrive with
 419          * the interrupts disabled, but the second will fix
 420          */
 421         rxcount = readl(&regs->rx_fbc);
 422         if (!rxcount) {
 423                 /* Had one stuck? */
 424                 rxcount = readl(&regs->rx_fbc);
 425                 if (!rxcount)
 426                         return -EAGAIN;
 427         }
 428
 429         reg_val = readl(&regs->rx_io_data);
 430         if (reg_val != 0x0143414d) {
 431                 /* Disable RX */
 432                 clrbits_le32(&regs->ctl, 0x1 << 2);
 433
 434                 /* Flush RX FIFO */
 435                 setbits_le32(&regs->rx_ctl, 0x1 << 3);
 436                 while (readl(&regs->rx_ctl) & (0x1 << 3))
 437                         ;
 438
 439                 /* Enable RX */
 440                 setbits_le32(&regs->ctl, 0x1 << 2);
 441
 442                 return -EAGAIN;
 443         }
 444
 445         /* A packet ready now
 446          * Get status/length
 447          */
 448         good_packet = 1;
 449
 450         emac_inblk_32bit(&regs->rx_io_data, &rxhdr, sizeof(rxhdr));
 451
 452         rx_len = rxhdr.rx_len;
 453         rx_status = rxhdr.rx_status;
 454
 455         /* Packet Status check */
 456         if (rx_len < 0x40) {
 457                 good_packet = 0;
 458                 debug("RX: Bad Packet (runt)\n");
 459         }
 460
 461         /* rx_status is identical to RSR register. */
 462         if (0 & rx_status & (EMAC_CRCERR | EMAC_LENERR)) {
 463                 good_packet = 0;
 464                 if (rx_status & EMAC_CRCERR)
 465                         printf("crc error\n");
 466                 if (rx_status & EMAC_LENERR)
 467                         printf("length error\n");
 468         }
 469
 470         /* Move data from EMAC */
 471         if (good_packet) {
 472                 if (rx_len > EMAC_RX_BUFSIZE) {
 473                         printf("Received packet is too big (len=%d)\n", rx_len);
 474                         return -EMSGSIZE;
 475                 }
 476                 emac_inblk_32bit((void *)&regs->rx_io_data, packet, rx_len);
 477                 return rx_len;
 478         }
 479
 480         return -EIO; /* Bad packet */
 481 }
 482
 483 static int _sunxi_emac_eth_send(struct emac_eth_dev *priv, void *packet,
 484                                 int len)
 485 {
 486         struct emac_regs *regs = priv->regs;
 487
 488         /* Select channel 0 */
 489         writel(0, &regs->tx_ins);
 490
 491         /* Write packet */
 492         emac_outblk_32bit((void *)&regs->tx_io_data, packet, len);
 493
 494         /* Set TX len */
 495         writel(len, &regs->tx_pl0);
 496
 497         /* Start translate from fifo to phy */
 498         setbits_le32(&regs->tx_ctl0, 1);
 499
 500         return 0;
 501 }
 502
 503 static int sunxi_emac_board_setup(struct udevice *dev,
 504                                   struct emac_eth_dev *priv)
 505 {
 506         struct sunxi_sramc_regs *sram =
 507                 (struct sunxi_sramc_regs *)SUNXI_SRAMC_BASE;
 508         struct emac_regs *regs = priv->regs;
 509         int ret;
 510
 511         /* Map SRAM to EMAC */
 512         setbits_le32(&sram->ctrl1, 0x5 << 2);
 513
 514         /* Set up clock gating */
 515         ret = clk_enable(&priv->clk);
 516         if (ret) {
 517                 dev_err(dev, "failed to enable emac clock\n");
 518                 return ret;
 519         }
 520
 521         /* Set MII clock */
 522         clrsetbits_le32(&regs->mac_mcfg, 0xf << 2, 0xd << 2);
 523
 524         return 0;
 525 }
 526
 527 static int sunxi_emac_eth_start(struct udevice *dev)
 528 {
 529         struct eth_pdata *pdata = dev_get_plat(dev);
 530
 531         return _sunxi_emac_eth_init(dev_get_priv(dev), pdata->enetaddr);
 532 }
 533
 534 static int sunxi_emac_eth_send(struct udevice *dev, void *packet, int length)
 535 {
 536         struct emac_eth_dev *priv = dev_get_priv(dev);
 537
 538         return _sunxi_emac_eth_send(priv, packet, length);
 539 }
 540
 541 static int sunxi_emac_eth_recv(struct udevice *dev, int flags, uchar **packetp)
 542 {
 543         struct emac_eth_dev *priv = dev_get_priv(dev);
 544         int rx_len;
 545
 546         rx_len = _sunxi_emac_eth_recv(priv, priv->rx_buf);
 547         *packetp = priv->rx_buf;
 548
 549         return rx_len;
 550 }
 551
 552 static void sunxi_emac_eth_stop(struct udevice *dev)
 553 {
 554         /* Nothing to do here */
 555 }
 556
 557 static int sunxi_emac_eth_probe(struct udevice *dev)
 558 {
 559         struct eth_pdata *pdata = dev_get_plat(dev);
 560         struct emac_eth_dev *priv = dev_get_priv(dev);
 561         int ret;
 562
 563         priv->regs = (struct emac_regs *)pdata->iobase;
 564
 565         ret = clk_get_by_index(dev, 0, &priv->clk);
 566         if (ret) {
 567                 dev_err(dev, "failed to get emac clock\n");
 568                 return ret;
 569         }
 570
 571         ret = sunxi_emac_board_setup(dev, priv);
 572         if (ret)
 573                 return ret;
 574
 575         return sunxi_emac_init_phy(priv, dev);
 576 }
 577
 578 static const struct eth_ops sunxi_emac_eth_ops = {
 579         .start                  = sunxi_emac_eth_start,
 580         .send                   = sunxi_emac_eth_send,
 581         .recv                   = sunxi_emac_eth_recv,
 582         .stop                   = sunxi_emac_eth_stop,
 583 };
 584
 585 static int sunxi_emac_eth_of_to_plat(struct udevice *dev)
 586 {
 587         struct eth_pdata *pdata = dev_get_plat(dev);
 588
 589         pdata->iobase = dev_read_addr(dev);
 590
 591         return 0;
 592 }
 593
 594 static const struct udevice_id sunxi_emac_eth_ids[] = {
 595         { .compatible = "allwinner,sun4i-a10-emac" },
 596         { }
 597 };
 598
 599 U_BOOT_DRIVER(eth_sunxi_emac) = {
 600         .name   = "eth_sunxi_emac",
 601         .id     = UCLASS_ETH,
 602         .of_match = sunxi_emac_eth_ids,
 603         .of_to_plat = sunxi_emac_eth_of_to_plat,
 604         .probe  = sunxi_emac_eth_probe,
 605         .ops    = &sunxi_emac_eth_ops,
 606         .priv_auto      = sizeof(struct emac_eth_dev),
 607         .plat_auto      = sizeof(struct eth_pdata),
 608 };