drivers/net/sun8i_emac.c

   1 // SPDX-License-Identifier: GPL-2.0+
   2 /*
   3  * (C) Copyright 2016
   4  * Author: Amit Singh Tomar, amittomer25@gmail.com
   5  *
   6  * Ethernet driver for H3/A64/A83T based SoC's
   7  *
   8  * It is derived from the work done by
   9  * LABBE Corentin & Chen-Yu Tsai for Linux, THANKS!
  10  *
  11 */
  12
  13 #include <cpu_func.h>
  14 #include <log.h>
  15 #include <asm/cache.h>
  16 #include <asm/global_data.h>
  17 #include <asm/gpio.h>
  18 #include <asm/io.h>
  19 #include <common.h>
  20 #include <clk.h>
  21 #include <dm.h>
  22 #include <fdt_support.h>
  23 #include <dm/device_compat.h>
  24 #include <linux/bitops.h>
  25 #include <linux/delay.h>
  26 #include <linux/err.h>
  27 #include <malloc.h>
  28 #include <miiphy.h>
  29 #include <net.h>
  30 #include <reset.h>
  31 #include <wait_bit.h>
  32
  33 #define MDIO_CMD_MII_BUSY               BIT(0)
  34 #define MDIO_CMD_MII_WRITE              BIT(1)
  35
  36 #define MDIO_CMD_MII_PHY_REG_ADDR_MASK  0x000001f0
  37 #define MDIO_CMD_MII_PHY_REG_ADDR_SHIFT 4
  38 #define MDIO_CMD_MII_PHY_ADDR_MASK      0x0001f000
  39 #define MDIO_CMD_MII_PHY_ADDR_SHIFT     12
  40 #define MDIO_CMD_MII_CLK_CSR_DIV_16     0x0
  41 #define MDIO_CMD_MII_CLK_CSR_DIV_32     0x1
  42 #define MDIO_CMD_MII_CLK_CSR_DIV_64     0x2
  43 #define MDIO_CMD_MII_CLK_CSR_DIV_128    0x3
  44 #define MDIO_CMD_MII_CLK_CSR_SHIFT      20
  45
  46 #define CFG_TX_DESCR_NUM        32
  47 #define CFG_RX_DESCR_NUM        32
  48 #define CFG_ETH_BUFSIZE 2048 /* Note must be dma aligned */
  49
  50 /*
  51  * The datasheet says that each descriptor can transfers up to 4096 bytes
  52  * But later, the register documentation reduces that value to 2048,
  53  * using 2048 cause strange behaviours and even BSP driver use 2047
  54  */
  55 #define CFG_ETH_RXSIZE  2044 /* Note must fit in ETH_BUFSIZE */
  56
  57 #define TX_TOTAL_BUFSIZE        (CFG_ETH_BUFSIZE * CFG_TX_DESCR_NUM)
  58 #define RX_TOTAL_BUFSIZE        (CFG_ETH_BUFSIZE * CFG_RX_DESCR_NUM)
  59
  60 #define H3_EPHY_DEFAULT_VALUE   0x58000
  61 #define H3_EPHY_DEFAULT_MASK    GENMASK(31, 15)
  62 #define H3_EPHY_ADDR_SHIFT      20
  63 #define REG_PHY_ADDR_MASK       GENMASK(4, 0)
  64 #define H3_EPHY_LED_POL         BIT(17) /* 1: active low, 0: active high */
  65 #define H3_EPHY_SHUTDOWN        BIT(16) /* 1: shutdown, 0: power up */
  66 #define H3_EPHY_SELECT          BIT(15) /* 1: internal PHY, 0: external PHY */
  67
  68 #define SC_RMII_EN              BIT(13)
  69 #define SC_EPIT                 BIT(2) /* 1: RGMII, 0: MII */
  70 #define SC_ETCS_MASK            GENMASK(1, 0)
  71 #define SC_ETCS_EXT_GMII        0x1
  72 #define SC_ETCS_INT_GMII        0x2
  73 #define SC_ETXDC_MASK           GENMASK(12, 10)
  74 #define SC_ETXDC_OFFSET         10
  75 #define SC_ERXDC_MASK           GENMASK(9, 5)
  76 #define SC_ERXDC_OFFSET         5
  77
  78 #define CFG_MDIO_TIMEOUT        (3 * CONFIG_SYS_HZ)
  79
  80 #define AHB_GATE_OFFSET_EPHY    0
  81
  82 /* H3/A64 EMAC Register's offset */
  83 #define EMAC_CTL0               0x00
  84 #define EMAC_CTL0_FULL_DUPLEX           BIT(0)
  85 #define EMAC_CTL0_SPEED_MASK            GENMASK(3, 2)
  86 #define EMAC_CTL0_SPEED_10              (0x2 << 2)
  87 #define EMAC_CTL0_SPEED_100             (0x3 << 2)
  88 #define EMAC_CTL0_SPEED_1000            (0x0 << 2)
  89 #define EMAC_CTL1               0x04
  90 #define EMAC_CTL1_SOFT_RST              BIT(0)
  91 #define EMAC_CTL1_BURST_LEN_SHIFT       24
  92 #define EMAC_INT_STA            0x08
  93 #define EMAC_INT_EN             0x0c
  94 #define EMAC_TX_CTL0            0x10
  95 #define EMAC_TX_CTL0_TX_EN              BIT(31)
  96 #define EMAC_TX_CTL1            0x14
  97 #define EMAC_TX_CTL1_TX_MD              BIT(1)
  98 #define EMAC_TX_CTL1_TX_DMA_EN          BIT(30)
  99 #define EMAC_TX_CTL1_TX_DMA_START       BIT(31)
 100 #define EMAC_TX_FLOW_CTL        0x1c
 101 #define EMAC_TX_DMA_DESC        0x20
 102 #define EMAC_RX_CTL0            0x24
 103 #define EMAC_RX_CTL0_RX_EN              BIT(31)
 104 #define EMAC_RX_CTL1            0x28
 105 #define EMAC_RX_CTL1_RX_MD              BIT(1)
 106 #define EMAC_RX_CTL1_RX_RUNT_FRM        BIT(2)
 107 #define EMAC_RX_CTL1_RX_ERR_FRM         BIT(3)
 108 #define EMAC_RX_CTL1_RX_DMA_EN          BIT(30)
 109 #define EMAC_RX_CTL1_RX_DMA_START       BIT(31)
 110 #define EMAC_RX_DMA_DESC        0x34
 111 #define EMAC_MII_CMD            0x48
 112 #define EMAC_MII_DATA           0x4c
 113 #define EMAC_ADDR0_HIGH         0x50
 114 #define EMAC_ADDR0_LOW          0x54
 115 #define EMAC_TX_DMA_STA         0xb0
 116 #define EMAC_TX_CUR_DESC        0xb4
 117 #define EMAC_TX_CUR_BUF         0xb8
 118 #define EMAC_RX_DMA_STA         0xc0
 119 #define EMAC_RX_CUR_DESC        0xc4
 120
 121 #define EMAC_DESC_OWN_DMA       BIT(31)
 122 #define EMAC_DESC_LAST_DESC     BIT(30)
 123 #define EMAC_DESC_FIRST_DESC    BIT(29)
 124 #define EMAC_DESC_CHAIN_SECOND  BIT(24)
 125
 126 #define EMAC_DESC_RX_ERROR_MASK 0x400068db
 127
 128 DECLARE_GLOBAL_DATA_PTR;
 129
 130 struct emac_variant {
 131         uint                    syscon_offset;
 132         bool                    soc_has_internal_phy;
 133         bool                    support_rmii;
 134 };
 135
 136 struct emac_dma_desc {
 137         u32 status;
 138         u32 ctl_size;
 139         u32 buf_addr;
 140         u32 next;
 141 } __aligned(ARCH_DMA_MINALIGN);
 142
 143 struct emac_eth_dev {
 144         struct emac_dma_desc rx_chain[CFG_TX_DESCR_NUM];
 145         struct emac_dma_desc tx_chain[CFG_RX_DESCR_NUM];
 146         char rxbuffer[RX_TOTAL_BUFSIZE] __aligned(ARCH_DMA_MINALIGN);
 147         char txbuffer[TX_TOTAL_BUFSIZE] __aligned(ARCH_DMA_MINALIGN);
 148
 149         u32 interface;
 150         u32 phyaddr;
 151         u32 link;
 152         u32 speed;
 153         u32 duplex;
 154         u32 phy_configured;
 155         u32 tx_currdescnum;
 156         u32 rx_currdescnum;
 157         u32 addr;
 158         u32 tx_slot;
 159         bool use_internal_phy;
 160
 161         const struct emac_variant *variant;
 162         void *mac_reg;
 163         void *sysctl_reg;
 164         struct phy_device *phydev;
 165         struct mii_dev *bus;
 166         struct clk tx_clk;
 167         struct clk ephy_clk;
 168         struct reset_ctl tx_rst;
 169         struct reset_ctl ephy_rst;
 170 #if CONFIG_IS_ENABLED(DM_GPIO)
 171         struct gpio_desc reset_gpio;
 172 #endif
 173 };
 174
 175
 176 struct sun8i_eth_pdata {
 177         struct eth_pdata eth_pdata;
 178         u32 reset_delays[3];
 179         int tx_delay_ps;
 180         int rx_delay_ps;
 181 };
 182
 183
 184 static int sun8i_mdio_read(struct mii_dev *bus, int addr, int devad, int reg)
 185 {
 186         struct udevice *dev = bus->priv;
 187         struct emac_eth_dev *priv = dev_get_priv(dev);
 188         u32 mii_cmd;
 189         int ret;
 190
 191         mii_cmd = (reg << MDIO_CMD_MII_PHY_REG_ADDR_SHIFT) &
 192                 MDIO_CMD_MII_PHY_REG_ADDR_MASK;
 193         mii_cmd |= (addr << MDIO_CMD_MII_PHY_ADDR_SHIFT) &
 194                 MDIO_CMD_MII_PHY_ADDR_MASK;
 195
 196         /*
 197          * The EMAC clock is either 200 or 300 MHz, so we need a divider
 198          * of 128 to get the MDIO frequency below the required 2.5 MHz.
 199          */
 200         if (!priv->use_internal_phy)
 201                 mii_cmd |= MDIO_CMD_MII_CLK_CSR_DIV_128 <<
 202                            MDIO_CMD_MII_CLK_CSR_SHIFT;
 203
 204         mii_cmd |= MDIO_CMD_MII_BUSY;
 205
 206         writel(mii_cmd, priv->mac_reg + EMAC_MII_CMD);
 207
 208         ret = wait_for_bit_le32(priv->mac_reg + EMAC_MII_CMD,
 209                                 MDIO_CMD_MII_BUSY, false,
 210                                 CFG_MDIO_TIMEOUT, true);
 211         if (ret < 0)
 212                 return ret;
 213
 214         return readl(priv->mac_reg + EMAC_MII_DATA);
 215 }
 216
 217 static int sun8i_mdio_write(struct mii_dev *bus, int addr, int devad, int reg,
 218                             u16 val)
 219 {
 220         struct udevice *dev = bus->priv;
 221         struct emac_eth_dev *priv = dev_get_priv(dev);
 222         u32 mii_cmd;
 223
 224         mii_cmd = (reg << MDIO_CMD_MII_PHY_REG_ADDR_SHIFT) &
 225                 MDIO_CMD_MII_PHY_REG_ADDR_MASK;
 226         mii_cmd |= (addr << MDIO_CMD_MII_PHY_ADDR_SHIFT) &
 227                 MDIO_CMD_MII_PHY_ADDR_MASK;
 228
 229         /*
 230          * The EMAC clock is either 200 or 300 MHz, so we need a divider
 231          * of 128 to get the MDIO frequency below the required 2.5 MHz.
 232          */
 233         if (!priv->use_internal_phy)
 234                 mii_cmd |= MDIO_CMD_MII_CLK_CSR_DIV_128 <<
 235                            MDIO_CMD_MII_CLK_CSR_SHIFT;
 236
 237         mii_cmd |= MDIO_CMD_MII_WRITE;
 238         mii_cmd |= MDIO_CMD_MII_BUSY;
 239
 240         writel(val, priv->mac_reg + EMAC_MII_DATA);
 241         writel(mii_cmd, priv->mac_reg + EMAC_MII_CMD);
 242
 243         return wait_for_bit_le32(priv->mac_reg + EMAC_MII_CMD,
 244                                  MDIO_CMD_MII_BUSY, false,
 245                                  CFG_MDIO_TIMEOUT, true);
 246 }
 247
 248 static int sun8i_eth_write_hwaddr(struct udevice *dev)
 249 {
 250         struct emac_eth_dev *priv = dev_get_priv(dev);
 251         struct eth_pdata *pdata = dev_get_plat(dev);
 252         uchar *mac_id = pdata->enetaddr;
 253         u32 macid_lo, macid_hi;
 254
 255         macid_lo = mac_id[0] + (mac_id[1] << 8) + (mac_id[2] << 16) +
 256                 (mac_id[3] << 24);
 257         macid_hi = mac_id[4] + (mac_id[5] << 8);
 258
 259         writel(macid_hi, priv->mac_reg + EMAC_ADDR0_HIGH);
 260         writel(macid_lo, priv->mac_reg + EMAC_ADDR0_LOW);
 261
 262         return 0;
 263 }
 264
 265 static void sun8i_adjust_link(struct emac_eth_dev *priv,
 266                               struct phy_device *phydev)
 267 {
 268         u32 v;
 269
 270         v = readl(priv->mac_reg + EMAC_CTL0);
 271
 272         if (phydev->duplex)
 273                 v |= EMAC_CTL0_FULL_DUPLEX;
 274         else
 275                 v &= ~EMAC_CTL0_FULL_DUPLEX;
 276
 277         v &= ~EMAC_CTL0_SPEED_MASK;
 278
 279         switch (phydev->speed) {
 280         case 1000:
 281                 v |= EMAC_CTL0_SPEED_1000;
 282                 break;
 283         case 100:
 284                 v |= EMAC_CTL0_SPEED_100;
 285                 break;
 286         case 10:
 287                 v |= EMAC_CTL0_SPEED_10;
 288                 break;
 289         }
 290         writel(v, priv->mac_reg + EMAC_CTL0);
 291 }
 292
 293 static u32 sun8i_emac_set_syscon_ephy(struct emac_eth_dev *priv, u32 reg)
 294 {
 295         if (priv->use_internal_phy) {
 296                 /* H3 based SoC's that has an Internal 100MBit PHY
 297                  * needs to be configured and powered up before use
 298                 */
 299                 reg &= ~H3_EPHY_DEFAULT_MASK;
 300                 reg |=  H3_EPHY_DEFAULT_VALUE;
 301                 reg |= priv->phyaddr << H3_EPHY_ADDR_SHIFT;
 302                 reg &= ~H3_EPHY_SHUTDOWN;
 303                 return reg | H3_EPHY_SELECT;
 304         }
 305
 306         /* This is to select External Gigabit PHY on those boards with
 307          * an internal PHY. Does not hurt on other SoCs. Linux does
 308          * it as well.
 309          */
 310         return reg & ~H3_EPHY_SELECT;
 311 }
 312
 313 static int sun8i_emac_set_syscon(struct sun8i_eth_pdata *pdata,
 314                                  struct emac_eth_dev *priv)
 315 {
 316         u32 reg;
 317
 318         reg = readl(priv->sysctl_reg);
 319
 320         reg = sun8i_emac_set_syscon_ephy(priv, reg);
 321
 322         reg &= ~(SC_ETCS_MASK | SC_EPIT);
 323         if (priv->variant->support_rmii)
 324                 reg &= ~SC_RMII_EN;
 325
 326         switch (priv->interface) {
 327         case PHY_INTERFACE_MODE_MII:
 328                 /* default */
 329                 break;
 330         case PHY_INTERFACE_MODE_RGMII:
 331         case PHY_INTERFACE_MODE_RGMII_ID:
 332         case PHY_INTERFACE_MODE_RGMII_RXID:
 333         case PHY_INTERFACE_MODE_RGMII_TXID:
 334                 reg |= SC_EPIT | SC_ETCS_INT_GMII;
 335                 break;
 336         case PHY_INTERFACE_MODE_RMII:
 337                 if (priv->variant->support_rmii) {
 338                         reg |= SC_RMII_EN | SC_ETCS_EXT_GMII;
 339                         break;
 340                 }
 341         default:
 342                 debug("%s: Invalid PHY interface\n", __func__);
 343                 return -EINVAL;
 344         }
 345
 346         if (pdata->tx_delay_ps)
 347                 reg |= ((pdata->tx_delay_ps / 100) << SC_ETXDC_OFFSET)
 348                          & SC_ETXDC_MASK;
 349
 350         if (pdata->rx_delay_ps)
 351                 reg |= ((pdata->rx_delay_ps / 100) << SC_ERXDC_OFFSET)
 352                          & SC_ERXDC_MASK;
 353
 354         writel(reg, priv->sysctl_reg);
 355
 356         return 0;
 357 }
 358
 359 static int sun8i_phy_init(struct emac_eth_dev *priv, void *dev)
 360 {
 361         struct phy_device *phydev;
 362
 363         phydev = phy_connect(priv->bus, priv->phyaddr, dev, priv->interface);
 364         if (!phydev)
 365                 return -ENODEV;
 366
 367         priv->phydev = phydev;
 368         phy_config(priv->phydev);
 369
 370         return 0;
 371 }
 372
 373 #define cache_clean_descriptor(desc)                                    \
 374         flush_dcache_range((uintptr_t)(desc),                           \
 375                            (uintptr_t)(desc) + sizeof(struct emac_dma_desc))
 376
 377 #define cache_inv_descriptor(desc)                                      \
 378         invalidate_dcache_range((uintptr_t)(desc),                      \
 379                                (uintptr_t)(desc) + sizeof(struct emac_dma_desc))
 380
 381 static void rx_descs_init(struct emac_eth_dev *priv)
 382 {
 383         struct emac_dma_desc *desc_table_p = &priv->rx_chain[0];
 384         char *rxbuffs = &priv->rxbuffer[0];
 385         struct emac_dma_desc *desc_p;
 386         int i;
 387
 388         /*
 389          * Make sure we don't have dirty cache lines around, which could
 390          * be cleaned to DRAM *after* the MAC has already written data to it.
 391          */
 392         invalidate_dcache_range((uintptr_t)desc_table_p,
 393                               (uintptr_t)desc_table_p + sizeof(priv->rx_chain));
 394         invalidate_dcache_range((uintptr_t)rxbuffs,
 395                                 (uintptr_t)rxbuffs + sizeof(priv->rxbuffer));
 396
 397         for (i = 0; i < CFG_RX_DESCR_NUM; i++) {
 398                 desc_p = &desc_table_p[i];
 399                 desc_p->buf_addr = (uintptr_t)&rxbuffs[i * CFG_ETH_BUFSIZE];
 400                 desc_p->next = (uintptr_t)&desc_table_p[i + 1];
 401                 desc_p->ctl_size = CFG_ETH_RXSIZE;
 402                 desc_p->status = EMAC_DESC_OWN_DMA;
 403         }
 404
 405         /* Correcting the last pointer of the chain */
 406         desc_p->next = (uintptr_t)&desc_table_p[0];
 407
 408         flush_dcache_range((uintptr_t)priv->rx_chain,
 409                            (uintptr_t)priv->rx_chain +
 410                         sizeof(priv->rx_chain));
 411
 412         writel((uintptr_t)&desc_table_p[0], (priv->mac_reg + EMAC_RX_DMA_DESC));
 413         priv->rx_currdescnum = 0;
 414 }
 415
 416 static void tx_descs_init(struct emac_eth_dev *priv)
 417 {
 418         struct emac_dma_desc *desc_table_p = &priv->tx_chain[0];
 419         char *txbuffs = &priv->txbuffer[0];
 420         struct emac_dma_desc *desc_p;
 421         int i;
 422
 423         for (i = 0; i < CFG_TX_DESCR_NUM; i++) {
 424                 desc_p = &desc_table_p[i];
 425                 desc_p->buf_addr = (uintptr_t)&txbuffs[i * CFG_ETH_BUFSIZE];
 426                 desc_p->next = (uintptr_t)&desc_table_p[i + 1];
 427                 desc_p->ctl_size = 0;
 428                 desc_p->status = 0;
 429         }
 430
 431         /* Correcting the last pointer of the chain */
 432         desc_p->next =  (uintptr_t)&desc_table_p[0];
 433
 434         /* Flush the first TX buffer descriptor we will tell the MAC about. */
 435         cache_clean_descriptor(desc_table_p);
 436
 437         writel((uintptr_t)&desc_table_p[0], priv->mac_reg + EMAC_TX_DMA_DESC);
 438         priv->tx_currdescnum = 0;
 439 }
 440
 441 static int sun8i_emac_eth_start(struct udevice *dev)
 442 {
 443         struct emac_eth_dev *priv = dev_get_priv(dev);
 444         int ret;
 445
 446         /* Soft reset MAC */
 447         writel(EMAC_CTL1_SOFT_RST, priv->mac_reg + EMAC_CTL1);
 448         ret = wait_for_bit_le32(priv->mac_reg + EMAC_CTL1,
 449                                 EMAC_CTL1_SOFT_RST, false, 10, true);
 450         if (ret) {
 451                 printf("%s: Timeout\n", __func__);
 452                 return ret;
 453         }
 454
 455         /* Rewrite mac address after reset */
 456         sun8i_eth_write_hwaddr(dev);
 457
 458         /* transmission starts after the full frame arrived in TX DMA FIFO */
 459         setbits_le32(priv->mac_reg + EMAC_TX_CTL1, EMAC_TX_CTL1_TX_MD);
 460
 461         /*
 462          * RX DMA reads data from RX DMA FIFO to host memory after a
 463          * complete frame has been written to RX DMA FIFO
 464          */
 465         setbits_le32(priv->mac_reg + EMAC_RX_CTL1, EMAC_RX_CTL1_RX_MD);
 466
 467         /* DMA burst length */
 468         writel(8 << EMAC_CTL1_BURST_LEN_SHIFT, priv->mac_reg + EMAC_CTL1);
 469
 470         /* Initialize rx/tx descriptors */
 471         rx_descs_init(priv);
 472         tx_descs_init(priv);
 473
 474         /* PHY Start Up */
 475         ret = phy_startup(priv->phydev);
 476         if (ret)
 477                 return ret;
 478
 479         sun8i_adjust_link(priv, priv->phydev);
 480
 481         /* Start RX/TX DMA */
 482         setbits_le32(priv->mac_reg + EMAC_RX_CTL1, EMAC_RX_CTL1_RX_DMA_EN |
 483                      EMAC_RX_CTL1_RX_ERR_FRM | EMAC_RX_CTL1_RX_RUNT_FRM);
 484         setbits_le32(priv->mac_reg + EMAC_TX_CTL1, EMAC_TX_CTL1_TX_DMA_EN);
 485
 486         /* Enable RX/TX */
 487         setbits_le32(priv->mac_reg + EMAC_RX_CTL0, EMAC_RX_CTL0_RX_EN);
 488         setbits_le32(priv->mac_reg + EMAC_TX_CTL0, EMAC_TX_CTL0_TX_EN);
 489
 490         return 0;
 491 }
 492
 493 static int sun8i_emac_eth_recv(struct udevice *dev, int flags, uchar **packetp)
 494 {
 495         struct emac_eth_dev *priv = dev_get_priv(dev);
 496         u32 status, desc_num = priv->rx_currdescnum;
 497         struct emac_dma_desc *desc_p = &priv->rx_chain[desc_num];
 498         uintptr_t data_start = (uintptr_t)desc_p->buf_addr;
 499         int length;
 500
 501         /* Invalidate entire buffer descriptor */
 502         cache_inv_descriptor(desc_p);
 503
 504         status = desc_p->status;
 505
 506         /* Check for DMA own bit */
 507         if (status & EMAC_DESC_OWN_DMA)
 508                 return -EAGAIN;
 509
 510         length = (status >> 16) & 0x3fff;
 511
 512         /* make sure we read from DRAM, not our cache */
 513         invalidate_dcache_range(data_start,
 514                                 data_start + roundup(length, ARCH_DMA_MINALIGN));
 515
 516         if (status & EMAC_DESC_RX_ERROR_MASK) {
 517                 debug("RX: packet error: 0x%x\n",
 518                       status & EMAC_DESC_RX_ERROR_MASK);
 519                 return 0;
 520         }
 521         if (length < 0x40) {
 522                 debug("RX: Bad Packet (runt)\n");
 523                 return 0;
 524         }
 525
 526         if (length > CFG_ETH_RXSIZE) {
 527                 debug("RX: Too large packet (%d bytes)\n", length);
 528                 return 0;
 529         }
 530
 531         *packetp = (uchar *)(ulong)desc_p->buf_addr;
 532
 533         return length;
 534 }
 535
 536 static int sun8i_emac_eth_send(struct udevice *dev, void *packet, int length)
 537 {
 538         struct emac_eth_dev *priv = dev_get_priv(dev);
 539         u32 desc_num = priv->tx_currdescnum;
 540         struct emac_dma_desc *desc_p = &priv->tx_chain[desc_num];
 541         uintptr_t data_start = (uintptr_t)desc_p->buf_addr;
 542         uintptr_t data_end = data_start +
 543                 roundup(length, ARCH_DMA_MINALIGN);
 544
 545         desc_p->ctl_size = length | EMAC_DESC_CHAIN_SECOND;
 546
 547         memcpy((void *)data_start, packet, length);
 548
 549         /* Flush data to be sent */
 550         flush_dcache_range(data_start, data_end);
 551
 552         /* frame begin and end */
 553         desc_p->ctl_size |= EMAC_DESC_LAST_DESC | EMAC_DESC_FIRST_DESC;
 554         desc_p->status = EMAC_DESC_OWN_DMA;
 555
 556         /* make sure the MAC reads the actual data from DRAM */
 557         cache_clean_descriptor(desc_p);
 558
 559         /* Move to next Descriptor and wrap around */
 560         if (++desc_num >= CFG_TX_DESCR_NUM)
 561                 desc_num = 0;
 562         priv->tx_currdescnum = desc_num;
 563
 564         /* Start the DMA */
 565         setbits_le32(priv->mac_reg + EMAC_TX_CTL1, EMAC_TX_CTL1_TX_DMA_START);
 566
 567         /*
 568          * Since we copied the data above, we return here without waiting
 569          * for the packet to be actually send out.
 570          */
 571
 572         return 0;
 573 }
 574
 575 static int sun8i_emac_board_setup(struct udevice *dev,
 576                                   struct emac_eth_dev *priv)
 577 {
 578         int ret;
 579
 580         ret = clk_enable(&priv->tx_clk);
 581         if (ret) {
 582                 dev_err(dev, "failed to enable TX clock\n");
 583                 return ret;
 584         }
 585
 586         if (reset_valid(&priv->tx_rst)) {
 587                 ret = reset_deassert(&priv->tx_rst);
 588                 if (ret) {
 589                         dev_err(dev, "failed to deassert TX reset\n");
 590                         goto err_tx_clk;
 591                 }
 592         }
 593
 594         /* Only H3/H5 have clock controls for internal EPHY */
 595         if (clk_valid(&priv->ephy_clk)) {
 596                 ret = clk_enable(&priv->ephy_clk);
 597                 if (ret) {
 598                         dev_err(dev, "failed to enable EPHY TX clock\n");
 599                         return ret;
 600                 }
 601         }
 602
 603         if (reset_valid(&priv->ephy_rst)) {
 604                 ret = reset_deassert(&priv->ephy_rst);
 605                 if (ret) {
 606                         dev_err(dev, "failed to deassert EPHY TX clock\n");
 607                         return ret;
 608                 }
 609         }
 610
 611         return 0;
 612
 613 err_tx_clk:
 614         clk_disable(&priv->tx_clk);
 615         return ret;
 616 }
 617
 618 #if CONFIG_IS_ENABLED(DM_GPIO)
 619 static int sun8i_mdio_reset(struct mii_dev *bus)
 620 {
 621         struct udevice *dev = bus->priv;
 622         struct emac_eth_dev *priv = dev_get_priv(dev);
 623         struct sun8i_eth_pdata *pdata = dev_get_plat(dev);
 624         int ret;
 625
 626         if (!dm_gpio_is_valid(&priv->reset_gpio))
 627                 return 0;
 628
 629         /* reset the phy */
 630         ret = dm_gpio_set_value(&priv->reset_gpio, 0);
 631         if (ret)
 632                 return ret;
 633
 634         udelay(pdata->reset_delays[0]);
 635
 636         ret = dm_gpio_set_value(&priv->reset_gpio, 1);
 637         if (ret)
 638                 return ret;
 639
 640         udelay(pdata->reset_delays[1]);
 641
 642         ret = dm_gpio_set_value(&priv->reset_gpio, 0);
 643         if (ret)
 644                 return ret;
 645
 646         udelay(pdata->reset_delays[2]);
 647
 648         return 0;
 649 }
 650 #endif
 651
 652 static int sun8i_mdio_init(const char *name, struct udevice *priv)
 653 {
 654         struct mii_dev *bus = mdio_alloc();
 655
 656         if (!bus) {
 657                 debug("Failed to allocate MDIO bus\n");
 658                 return -ENOMEM;
 659         }
 660
 661         bus->read = sun8i_mdio_read;
 662         bus->write = sun8i_mdio_write;
 663         snprintf(bus->name, sizeof(bus->name), name);
 664         bus->priv = (void *)priv;
 665 #if CONFIG_IS_ENABLED(DM_GPIO)
 666         bus->reset = sun8i_mdio_reset;
 667 #endif
 668
 669         return  mdio_register(bus);
 670 }
 671
 672 static int sun8i_eth_free_pkt(struct udevice *dev, uchar *packet,
 673                               int length)
 674 {
 675         struct emac_eth_dev *priv = dev_get_priv(dev);
 676         u32 desc_num = priv->rx_currdescnum;
 677         struct emac_dma_desc *desc_p = &priv->rx_chain[desc_num];
 678
 679         /* give the current descriptor back to the MAC */
 680         desc_p->status |= EMAC_DESC_OWN_DMA;
 681
 682         /* Flush Status field of descriptor */
 683         cache_clean_descriptor(desc_p);
 684
 685         /* Move to next desc and wrap-around condition. */
 686         if (++desc_num >= CFG_RX_DESCR_NUM)
 687                 desc_num = 0;
 688         priv->rx_currdescnum = desc_num;
 689
 690         return 0;
 691 }
 692
 693 static void sun8i_emac_eth_stop(struct udevice *dev)
 694 {
 695         struct emac_eth_dev *priv = dev_get_priv(dev);
 696
 697         /* Stop Rx/Tx transmitter */
 698         clrbits_le32(priv->mac_reg + EMAC_RX_CTL0, EMAC_RX_CTL0_RX_EN);
 699         clrbits_le32(priv->mac_reg + EMAC_TX_CTL0, EMAC_TX_CTL0_TX_EN);
 700
 701         /* Stop RX/TX DMA */
 702         clrbits_le32(priv->mac_reg + EMAC_TX_CTL1, EMAC_TX_CTL1_TX_DMA_EN);
 703         clrbits_le32(priv->mac_reg + EMAC_RX_CTL1, EMAC_RX_CTL1_RX_DMA_EN);
 704
 705         phy_shutdown(priv->phydev);
 706 }
 707
 708 static int sun8i_emac_eth_probe(struct udevice *dev)
 709 {
 710         struct sun8i_eth_pdata *sun8i_pdata = dev_get_plat(dev);
 711         struct eth_pdata *pdata = &sun8i_pdata->eth_pdata;
 712         struct emac_eth_dev *priv = dev_get_priv(dev);
 713         int ret;
 714
 715         priv->mac_reg = (void *)pdata->iobase;
 716
 717         ret = sun8i_emac_board_setup(dev, priv);
 718         if (ret)
 719                 return ret;
 720
 721         sun8i_emac_set_syscon(sun8i_pdata, priv);
 722
 723         sun8i_mdio_init(dev->name, dev);
 724         priv->bus = miiphy_get_dev_by_name(dev->name);
 725
 726         return sun8i_phy_init(priv, dev);
 727 }
 728
 729 static const struct eth_ops sun8i_emac_eth_ops = {
 730         .start                  = sun8i_emac_eth_start,
 731         .write_hwaddr           = sun8i_eth_write_hwaddr,
 732         .send                   = sun8i_emac_eth_send,
 733         .recv                   = sun8i_emac_eth_recv,
 734         .free_pkt               = sun8i_eth_free_pkt,
 735         .stop                   = sun8i_emac_eth_stop,
 736 };
 737
 738 static int sun8i_handle_internal_phy(struct udevice *dev, struct emac_eth_dev *priv)
 739 {
 740         struct ofnode_phandle_args phandle;
 741         int ret;
 742
 743         ret = ofnode_parse_phandle_with_args(dev_ofnode(dev), "phy-handle",
 744                                              NULL, 0, 0, &phandle);
 745         if (ret)
 746                 return ret;
 747
 748         /* If the PHY node is not a child of the internal MDIO bus, we are
 749          * using some external PHY.
 750          */
 751         if (!ofnode_device_is_compatible(ofnode_get_parent(phandle.node),
 752                                          "allwinner,sun8i-h3-mdio-internal"))
 753                 return 0;
 754
 755         ret = clk_get_by_index_nodev(phandle.node, 0, &priv->ephy_clk);
 756         if (ret) {
 757                 dev_err(dev, "failed to get EPHY TX clock\n");
 758                 return ret;
 759         }
 760
 761         ret = reset_get_by_index_nodev(phandle.node, 0, &priv->ephy_rst);
 762         if (ret) {
 763                 dev_err(dev, "failed to get EPHY TX reset\n");
 764                 return ret;
 765         }
 766
 767         priv->use_internal_phy = true;
 768
 769         return 0;
 770 }
 771
 772 static int sun8i_emac_eth_of_to_plat(struct udevice *dev)
 773 {
 774         struct sun8i_eth_pdata *sun8i_pdata = dev_get_plat(dev);
 775         struct eth_pdata *pdata = &sun8i_pdata->eth_pdata;
 776         struct emac_eth_dev *priv = dev_get_priv(dev);
 777         phys_addr_t syscon_base;
 778         const fdt32_t *reg;
 779         int node = dev_of_offset(dev);
 780         int offset = 0;
 781 #if CONFIG_IS_ENABLED(DM_GPIO)
 782         int reset_flags = GPIOD_IS_OUT;
 783 #endif
 784         int ret;
 785
 786         pdata->iobase = dev_read_addr(dev);
 787         if (pdata->iobase == FDT_ADDR_T_NONE) {
 788                 debug("%s: Cannot find MAC base address\n", __func__);
 789                 return -EINVAL;
 790         }
 791
 792         priv->variant = (const void *)dev_get_driver_data(dev);
 793
 794         if (!priv->variant) {
 795                 printf("%s: Missing variant\n", __func__);
 796                 return -EINVAL;
 797         }
 798
 799         ret = clk_get_by_name(dev, "stmmaceth", &priv->tx_clk);
 800         if (ret) {
 801                 dev_err(dev, "failed to get TX clock\n");
 802                 return ret;
 803         }
 804
 805         ret = reset_get_by_name(dev, "stmmaceth", &priv->tx_rst);
 806         if (ret && ret != -ENOENT) {
 807                 dev_err(dev, "failed to get TX reset\n");
 808                 return ret;
 809         }
 810
 811         offset = fdtdec_lookup_phandle(gd->fdt_blob, node, "syscon");
 812         if (offset < 0) {
 813                 debug("%s: cannot find syscon node\n", __func__);
 814                 return -EINVAL;
 815         }
 816
 817         reg = fdt_getprop(gd->fdt_blob, offset, "reg", NULL);
 818         if (!reg) {
 819                 debug("%s: cannot find reg property in syscon node\n",
 820                       __func__);
 821                 return -EINVAL;
 822         }
 823
 824         syscon_base = fdt_translate_address((void *)gd->fdt_blob, offset, reg);
 825         if (syscon_base == FDT_ADDR_T_NONE) {
 826                 debug("%s: Cannot find syscon base address\n", __func__);
 827                 return -EINVAL;
 828         }
 829
 830         priv->sysctl_reg = (void *)syscon_base + priv->variant->syscon_offset;
 831
 832         pdata->phy_interface = -1;
 833         priv->phyaddr = -1;
 834         priv->use_internal_phy = false;
 835
 836         offset = fdtdec_lookup_phandle(gd->fdt_blob, node, "phy-handle");
 837         if (offset < 0) {
 838                 debug("%s: Cannot find PHY address\n", __func__);
 839                 return -EINVAL;
 840         }
 841         priv->phyaddr = fdtdec_get_int(gd->fdt_blob, offset, "reg", -1);
 842
 843         pdata->phy_interface = dev_read_phy_mode(dev);
 844         debug("phy interface %d\n", pdata->phy_interface);
 845         if (pdata->phy_interface == PHY_INTERFACE_MODE_NA)
 846                 return -EINVAL;
 847
 848         if (priv->variant->soc_has_internal_phy) {
 849                 ret = sun8i_handle_internal_phy(dev, priv);
 850                 if (ret)
 851                         return ret;
 852         }
 853
 854         priv->interface = pdata->phy_interface;
 855
 856         sun8i_pdata->tx_delay_ps = fdtdec_get_int(gd->fdt_blob, node,
 857                                                   "allwinner,tx-delay-ps", 0);
 858         if (sun8i_pdata->tx_delay_ps < 0 || sun8i_pdata->tx_delay_ps > 700)
 859                 printf("%s: Invalid TX delay value %d\n", __func__,
 860                        sun8i_pdata->tx_delay_ps);
 861
 862         sun8i_pdata->rx_delay_ps = fdtdec_get_int(gd->fdt_blob, node,
 863                                                   "allwinner,rx-delay-ps", 0);
 864         if (sun8i_pdata->rx_delay_ps < 0 || sun8i_pdata->rx_delay_ps > 3100)
 865                 printf("%s: Invalid RX delay value %d\n", __func__,
 866                        sun8i_pdata->rx_delay_ps);
 867
 868 #if CONFIG_IS_ENABLED(DM_GPIO)
 869         if (fdtdec_get_bool(gd->fdt_blob, dev_of_offset(dev),
 870                             "snps,reset-active-low"))
 871                 reset_flags |= GPIOD_ACTIVE_LOW;
 872
 873         ret = gpio_request_by_name(dev, "snps,reset-gpio", 0,
 874                                    &priv->reset_gpio, reset_flags);
 875
 876         if (ret == 0) {
 877                 ret = fdtdec_get_int_array(gd->fdt_blob, dev_of_offset(dev),
 878                                            "snps,reset-delays-us",
 879                                            sun8i_pdata->reset_delays, 3);
 880         } else if (ret == -ENOENT) {
 881                 ret = 0;
 882         }
 883 #endif
 884
 885         return 0;
 886 }
 887
 888 static const struct emac_variant emac_variant_a83t = {
 889         .syscon_offset          = 0x30,
 890 };
 891
 892 static const struct emac_variant emac_variant_h3 = {
 893         .syscon_offset          = 0x30,
 894         .soc_has_internal_phy   = true,
 895         .support_rmii           = true,
 896 };
 897
 898 static const struct emac_variant emac_variant_r40 = {
 899         .syscon_offset          = 0x164,
 900 };
 901
 902 static const struct emac_variant emac_variant_a64 = {
 903         .syscon_offset          = 0x30,
 904         .support_rmii           = true,
 905 };
 906
 907 static const struct emac_variant emac_variant_h6 = {
 908         .syscon_offset          = 0x30,
 909         .support_rmii           = true,
 910 };
 911
 912 static const struct udevice_id sun8i_emac_eth_ids[] = {
 913         { .compatible = "allwinner,sun8i-a83t-emac",
 914           .data = (ulong)&emac_variant_a83t },
 915         { .compatible = "allwinner,sun8i-h3-emac",
 916           .data = (ulong)&emac_variant_h3 },
 917         { .compatible = "allwinner,sun8i-r40-gmac",
 918           .data = (ulong)&emac_variant_r40 },
 919         { .compatible = "allwinner,sun50i-a64-emac",
 920           .data = (ulong)&emac_variant_a64 },
 921         { .compatible = "allwinner,sun50i-h6-emac",
 922           .data = (ulong)&emac_variant_h6 },
 923         { }
 924 };
 925
 926 U_BOOT_DRIVER(eth_sun8i_emac) = {
 927         .name   = "eth_sun8i_emac",
 928         .id     = UCLASS_ETH,
 929         .of_match = sun8i_emac_eth_ids,
 930         .of_to_plat = sun8i_emac_eth_of_to_plat,
 931         .probe  = sun8i_emac_eth_probe,
 932         .ops    = &sun8i_emac_eth_ops,
 933         .priv_auto      = sizeof(struct emac_eth_dev),
 934         .plat_auto      = sizeof(struct sun8i_eth_pdata),
 935         .flags = DM_FLAG_ALLOC_PRIV_DMA,
 936 };