drivers/net/smc91111.h

   1 /* SPDX-License-Identifier: GPL-2.0+ */
   2 /*------------------------------------------------------------------------
   3  . smc91111.h - macros for the LAN91C111 Ethernet Driver
   4  .
   5  . (C) Copyright 2002
   6  . Sysgo Real-Time Solutions, GmbH <www.elinos.com>
   7  . Rolf Offermanns <rof@sysgo.de>
   8  . Copyright (C) 2001 Standard Microsystems Corporation (SMSC)
   9  .       Developed by Simple Network Magic Corporation (SNMC)
  10  . Copyright (C) 1996 by Erik Stahlman (ES)
  11  .
  12  . This file contains register information and access macros for
  13  . the LAN91C111 single chip ethernet controller.  It is a modified
  14  . version of the smc9194.h file.
  15  .
  16  . Information contained in this file was obtained from the LAN91C111
  17  . manual from SMC.  To get a copy, if you really want one, you can find
  18  . information under www.smsc.com.
  19  .
  20  . Authors
  21  .      Erik Stahlman                           ( erik@vt.edu )
  22  .      Daris A Nevil                           ( dnevil@snmc.com )
  23  .
  24  . History
  25  . 03/16/01             Daris A Nevil   Modified for use with LAN91C111 device
  26  .
  27  ---------------------------------------------------------------------------*/
  28 #ifndef _SMC91111_H_
  29 #define _SMC91111_H_
  30
  31 #include <asm/types.h>
  32 #include <config.h>
  33 #include <net.h>
  34
  35 /*
  36  * This function may be called by the board specific initialisation code
  37  * in order to override the default mac address.
  38  */
  39
  40 void smc_set_mac_addr (const unsigned char *addr);
  41
  42
  43 /* I want some simple types */
  44
  45 typedef unsigned char                   byte;
  46 typedef unsigned short                  word;
  47 typedef unsigned long int               dword;
  48
  49 struct smc91111_priv{
  50         u8 dev_num;
  51 };
  52
  53 /*
  54  . DEBUGGING LEVELS
  55  .
  56  . 0 for normal operation
  57  . 1 for slightly more details
  58  . >2 for various levels of increasingly useless information
  59  .    2 for interrupt tracking, status flags
  60  .    3 for packet info
  61  .    4 for complete packet dumps
  62 */
  63 /*#define SMC_DEBUG 0 */
  64
  65 /* Because of bank switching, the LAN91xxx uses only 16 I/O ports */
  66
  67 #define SMC_IO_EXTENT   16
  68
  69 #if defined(CONFIG_MS7206SE)
  70 #define SWAB7206(x) ({ word __x = x; ((__x << 8)|(__x >> 8)); })
  71 #define SMC_inw(a, r) *((volatile word*)((a)->iobase + (r)))
  72 #define SMC_inb(a, r) (*((volatile byte*)((a)->iobase + ((r) ^ 0x01))))
  73 #define SMC_insw(a, r, b, l) \
  74         do { \
  75                 int __i; \
  76                 word *__b2 = (word *)(b);                 \
  77                 for (__i = 0; __i < (l); __i++) { \
  78                         *__b2++ = SWAB7206(SMC_inw(a, r));      \
  79                 } \
  80         } while (0)
  81 #define SMC_outw(a, d, r)       (*((volatile word *)((a)->iobase+(r))) = d)
  82 #define SMC_outb(a, d, r)       ({      word __d = (byte)(d);  \
  83                                 word __w = SMC_inw((a), ((r)&(~1)));    \
  84                                 if (((r) & 1)) \
  85                                         __w = (__w & 0x00ff) | (__d << 8); \
  86                                 else \
  87                                         __w = (__w & 0xff00) | (__d); \
  88                                 SMC_outw((a), __w, ((r)&(~1)));       \
  89                         })
  90 #define SMC_outsw(a, r, b, l) \
  91         do { \
  92                 int __i; \
  93                 word *__b2 = (word *)(b);                 \
  94                 for (__i = 0; __i < (l); __i++) { \
  95                         SMC_outw(a, SWAB7206(*__b2), r);          \
  96                         __b2++; \
  97                 } \
  98         } while (0)
  99 #else
 100
 101 #ifndef CONFIG_SMC_USE_IOFUNCS /* these macros don't work on some boards */
 102 /*
 103  * We have only 16 Bit PCMCIA access on Socket 0
 104  */
 105
 106 #if CONFIG_ARM64
 107 #define SMC_inw(a, r)   (*((volatile word*)((a)->iobase+((dword)(r)))))
 108 #else
 109 #define SMC_inw(a, r)   (*((volatile word*)((a)->iobase+(r))))
 110 #endif
 111 #define  SMC_inb(a,r)   (((r)&1) ? SMC_inw((a),(r)&~1)>>8 : SMC_inw((a),(r)&0xFF))
 112
 113 #if CONFIG_ARM64
 114 #define SMC_outw(a, d, r)       \
 115                         (*((volatile word*)((a)->iobase+((dword)(r)))) = d)
 116 #else
 117 #define SMC_outw(a, d, r)       \
 118                         (*((volatile word*)((a)->iobase+(r))) = d)
 119 #endif
 120 #define SMC_outb(a,d,r) ({      word __d = (byte)(d);  \
 121                                 word __w = SMC_inw((a),(r)&~1);  \
 122                                 __w &= ((r)&1) ? 0x00FF : 0xFF00;  \
 123                                 __w |= ((r)&1) ? __d<<8 : __d;  \
 124                                 SMC_outw((a),__w,(r)&~1);  \
 125                         })
 126 #if 0
 127 #define SMC_outsw(a,r,b,l)      outsw((a)->iobase+(r), (b), (l))
 128 #else
 129 #define SMC_outsw(a,r,b,l)      ({      int __i; \
 130                                         word *__b2; \
 131                                         __b2 = (word *) b; \
 132                                         for (__i = 0; __i < l; __i++) { \
 133                                             SMC_outw((a), *(__b2 + __i), r); \
 134                                         } \
 135                                 })
 136 #endif
 137
 138 #if 0
 139 #define SMC_insw(a,r,b,l)       insw((a)->iobase+(r), (b), (l))
 140 #else
 141 #define SMC_insw(a,r,b,l)       ({      int __i ;  \
 142                                         word *__b2;  \
 143                                         __b2 = (word *) b;  \
 144                                         for (__i = 0; __i < l; __i++) {  \
 145                                           *(__b2 + __i) = SMC_inw((a),(r));  \
 146                                           SMC_inw((a),0);  \
 147                                         };  \
 148                                 })
 149 #endif
 150
 151 #endif  /* CONFIG_SMC_USE_IOFUNCS */
 152
 153 #if defined(CONFIG_SMC_USE_32_BIT)
 154
 155 #ifdef CONFIG_XSENGINE
 156 #define SMC_inl(a,r)    (*((volatile dword *)((a)->iobase+(r<<1))))
 157 #else
 158 #define SMC_inl(a,r)    (*((volatile dword *)((a)->iobase+(r))))
 159 #endif
 160
 161 #define SMC_insl(a,r,b,l)       ({      int __i ;  \
 162                                         dword *__b2;  \
 163                                         __b2 = (dword *) b;  \
 164                                         for (__i = 0; __i < l; __i++) {  \
 165                                           *(__b2 + __i) = SMC_inl((a),(r));  \
 166                                           SMC_inl((a),0);  \
 167                                         };  \
 168                                 })
 169
 170 #ifdef CONFIG_XSENGINE
 171 #define SMC_outl(a,d,r) (*((volatile dword *)((a)->iobase+(r<<1))) = d)
 172 #else
 173 #define SMC_outl(a,d,r) (*((volatile dword *)((a)->iobase+(r))) = d)
 174 #endif
 175 #define SMC_outsl(a,r,b,l)      ({      int __i; \
 176                                         dword *__b2; \
 177                                         __b2 = (dword *) b; \
 178                                         for (__i = 0; __i < l; __i++) { \
 179                                             SMC_outl((a), *(__b2 + __i), r); \
 180                                         } \
 181                                 })
 182
 183 #endif /* CONFIG_SMC_USE_32_BIT */
 184
 185 #endif
 186
 187 /*---------------------------------------------------------------
 188  .
 189  . A description of the SMSC registers is probably in order here,
 190  . although for details, the SMC datasheet is invaluable.
 191  .
 192  . Basically, the chip has 4 banks of registers ( 0 to 3 ), which
 193  . are accessed by writing a number into the BANK_SELECT register
 194  . ( I also use a SMC_SELECT_BANK macro for this ).
 195  .
 196  . The banks are configured so that for most purposes, bank 2 is all
 197  . that is needed for simple run time tasks.
 198  -----------------------------------------------------------------------*/
 199
 200 /*
 201  . Bank Select Register:
 202  .
 203  .              yyyy yyyy 0000 00xx
 204  .              xx              = bank number
 205  .              yyyy yyyy       = 0x33, for identification purposes.
 206 */
 207 #define BANK_SELECT             14
 208
 209 /* Transmit Control Register */
 210 /* BANK 0  */
 211 #define TCR_REG         0x0000  /* transmit control register */
 212 #define TCR_ENABLE      0x0001  /* When 1 we can transmit */
 213 #define TCR_LOOP        0x0002  /* Controls output pin LBK */
 214 #define TCR_FORCOL      0x0004  /* When 1 will force a collision */
 215 #define TCR_PAD_EN      0x0080  /* When 1 will pad tx frames < 64 bytes w/0 */
 216 #define TCR_NOCRC       0x0100  /* When 1 will not append CRC to tx frames */
 217 #define TCR_MON_CSN     0x0400  /* When 1 tx monitors carrier */
 218 #define TCR_FDUPLX      0x0800  /* When 1 enables full duplex operation */
 219 #define TCR_STP_SQET    0x1000  /* When 1 stops tx if Signal Quality Error */
 220 #define TCR_EPH_LOOP    0x2000  /* When 1 enables EPH block loopback */
 221 #define TCR_SWFDUP      0x8000  /* When 1 enables Switched Full Duplex mode */
 222
 223 #define TCR_CLEAR       0       /* do NOTHING */
 224 /* the default settings for the TCR register : */
 225 /* QUESTION: do I want to enable padding of short packets ? */
 226 #define TCR_DEFAULT     TCR_ENABLE
 227
 228
 229 /* EPH Status Register */
 230 /* BANK 0  */
 231 #define EPH_STATUS_REG  0x0002
 232 #define ES_TX_SUC       0x0001  /* Last TX was successful */
 233 #define ES_SNGL_COL     0x0002  /* Single collision detected for last tx */
 234 #define ES_MUL_COL      0x0004  /* Multiple collisions detected for last tx */
 235 #define ES_LTX_MULT     0x0008  /* Last tx was a multicast */
 236 #define ES_16COL        0x0010  /* 16 Collisions Reached */
 237 #define ES_SQET         0x0020  /* Signal Quality Error Test */
 238 #define ES_LTXBRD       0x0040  /* Last tx was a broadcast */
 239 #define ES_TXDEFR       0x0080  /* Transmit Deferred */
 240 #define ES_LATCOL       0x0200  /* Late collision detected on last tx */
 241 #define ES_LOSTCARR     0x0400  /* Lost Carrier Sense */
 242 #define ES_EXC_DEF      0x0800  /* Excessive Deferral */
 243 #define ES_CTR_ROL      0x1000  /* Counter Roll Over indication */
 244 #define ES_LINK_OK      0x4000  /* Driven by inverted value of nLNK pin */
 245 #define ES_TXUNRN       0x8000  /* Tx Underrun */
 246
 247
 248 /* Receive Control Register */
 249 /* BANK 0  */
 250 #define RCR_REG         0x0004
 251 #define RCR_RX_ABORT    0x0001  /* Set if a rx frame was aborted */
 252 #define RCR_PRMS        0x0002  /* Enable promiscuous mode */
 253 #define RCR_ALMUL       0x0004  /* When set accepts all multicast frames */
 254 #define RCR_RXEN        0x0100  /* IFF this is set, we can receive packets */
 255 #define RCR_STRIP_CRC   0x0200  /* When set strips CRC from rx packets */
 256 #define RCR_ABORT_ENB   0x0200  /* When set will abort rx on collision */
 257 #define RCR_FILT_CAR    0x0400  /* When set filters leading 12 bit s of carrier */
 258 #define RCR_SOFTRST     0x8000  /* resets the chip */
 259
 260 /* the normal settings for the RCR register : */
 261 #define RCR_DEFAULT     (RCR_STRIP_CRC | RCR_RXEN)
 262 #define RCR_CLEAR       0x0     /* set it to a base state */
 263
 264 /* Counter Register */
 265 /* BANK 0  */
 266 #define COUNTER_REG     0x0006
 267
 268 /* Memory Information Register */
 269 /* BANK 0  */
 270 #define MIR_REG         0x0008
 271
 272 /* Receive/Phy Control Register */
 273 /* BANK 0  */
 274 #define RPC_REG         0x000A
 275 #define RPC_SPEED       0x2000  /* When 1 PHY is in 100Mbps mode. */
 276 #define RPC_DPLX        0x1000  /* When 1 PHY is in Full-Duplex Mode */
 277 #define RPC_ANEG        0x0800  /* When 1 PHY is in Auto-Negotiate Mode */
 278 #define RPC_LSXA_SHFT   5       /* Bits to shift LS2A,LS1A,LS0A to lsb */
 279 #define RPC_LSXB_SHFT   2       /* Bits to get LS2B,LS1B,LS0B to lsb */
 280 #define RPC_LED_100_10  (0x00)  /* LED = 100Mbps OR's with 10Mbps link detect */
 281 #define RPC_LED_RES     (0x01)  /* LED = Reserved */
 282 #define RPC_LED_10      (0x02)  /* LED = 10Mbps link detect */
 283 #define RPC_LED_FD      (0x03)  /* LED = Full Duplex Mode */
 284 #define RPC_LED_TX_RX   (0x04)  /* LED = TX or RX packet occurred */
 285 #define RPC_LED_100     (0x05)  /* LED = 100Mbps link dectect */
 286 #define RPC_LED_TX      (0x06)  /* LED = TX packet occurred */
 287 #define RPC_LED_RX      (0x07)  /* LED = RX packet occurred */
 288 #if defined(CONFIG_DK1C20) || defined(CONFIG_DK1S10)
 289 /* buggy schematic: LEDa -> yellow, LEDb --> green */
 290 #define RPC_DEFAULT     ( RPC_SPEED | RPC_DPLX | RPC_ANEG       \
 291                         | (RPC_LED_TX_RX << RPC_LSXA_SHFT)      \
 292                         | (RPC_LED_100_10 << RPC_LSXB_SHFT)     )
 293 #else
 294 /* SMSC reference design: LEDa --> green, LEDb --> yellow */
 295 #define RPC_DEFAULT     ( RPC_SPEED | RPC_DPLX | RPC_ANEG       \
 296                         | (RPC_LED_100_10 << RPC_LSXA_SHFT)     \
 297                         | (RPC_LED_TX_RX << RPC_LSXB_SHFT)      )
 298 #endif
 299
 300 /* Bank 0 0x000C is reserved */
 301
 302 /* Bank Select Register */
 303 /* All Banks */
 304 #define BSR_REG 0x000E
 305
 306
 307 /* Configuration Reg */
 308 /* BANK 1 */
 309 #define CONFIG_REG      0x0000
 310 #define CONFIG_EXT_PHY  0x0200  /* 1=external MII, 0=internal Phy */
 311 #define CONFIG_GPCNTRL  0x0400  /* Inverse value drives pin nCNTRL */
 312 #define CONFIG_NO_WAIT  0x1000  /* When 1 no extra wait states on ISA bus */
 313 #define CONFIG_EPH_POWER_EN 0x8000 /* When 0 EPH is placed into low power mode. */
 314
 315 /* Default is powered-up, Internal Phy, Wait States, and pin nCNTRL=low */
 316 #define CONFIG_DEFAULT  (CONFIG_EPH_POWER_EN)
 317
 318
 319 /* Base Address Register */
 320 /* BANK 1 */
 321 #define BASE_REG        0x0002
 322
 323
 324 /* Individual Address Registers */
 325 /* BANK 1 */
 326 #define ADDR0_REG       0x0004
 327 #define ADDR1_REG       0x0006
 328 #define ADDR2_REG       0x0008
 329
 330
 331 /* General Purpose Register */
 332 /* BANK 1 */
 333 #define GP_REG          0x000A
 334
 335
 336 /* Control Register */
 337 /* BANK 1 */
 338 #define CTL_REG         0x000C
 339 #define CTL_RCV_BAD     0x4000 /* When 1 bad CRC packets are received */
 340 #define CTL_AUTO_RELEASE 0x0800 /* When 1 tx pages are released automatically */
 341 #define CTL_LE_ENABLE   0x0080 /* When 1 enables Link Error interrupt */
 342 #define CTL_CR_ENABLE   0x0040 /* When 1 enables Counter Rollover interrupt */
 343 #define CTL_TE_ENABLE   0x0020 /* When 1 enables Transmit Error interrupt */
 344 #define CTL_EEPROM_SELECT 0x0004 /* Controls EEPROM reload & store */
 345 #define CTL_RELOAD      0x0002 /* When set reads EEPROM into registers */
 346 #define CTL_STORE       0x0001 /* When set stores registers into EEPROM */
 347 #define CTL_DEFAULT     (0x1A10) /* Autorelease enabled*/
 348
 349 /* MMU Command Register */
 350 /* BANK 2 */
 351 #define MMU_CMD_REG     0x0000
 352 #define MC_BUSY         1       /* When 1 the last release has not completed */
 353 #define MC_NOP          (0<<5)  /* No Op */
 354 #define MC_ALLOC        (1<<5)  /* OR with number of 256 byte packets */
 355 #define MC_RESET        (2<<5)  /* Reset MMU to initial state */
 356 #define MC_REMOVE       (3<<5)  /* Remove the current rx packet */
 357 #define MC_RELEASE      (4<<5)  /* Remove and release the current rx packet */
 358 #define MC_FREEPKT      (5<<5)  /* Release packet in PNR register */
 359 #define MC_ENQUEUE      (6<<5)  /* Enqueue the packet for transmit */
 360 #define MC_RSTTXFIFO    (7<<5)  /* Reset the TX FIFOs */
 361
 362
 363 /* Packet Number Register */
 364 /* BANK 2 */
 365 #define PN_REG          0x0002
 366
 367
 368 /* Allocation Result Register */
 369 /* BANK 2 */
 370 #define AR_REG          0x0003
 371 #define AR_FAILED       0x80    /* Alocation Failed */
 372
 373
 374 /* RX FIFO Ports Register */
 375 /* BANK 2 */
 376 #define RXFIFO_REG      0x0004  /* Must be read as a word */
 377 #define RXFIFO_REMPTY   0x8000  /* RX FIFO Empty */
 378
 379
 380 /* TX FIFO Ports Register */
 381 /* BANK 2 */
 382 #define TXFIFO_REG      RXFIFO_REG      /* Must be read as a word */
 383 #define TXFIFO_TEMPTY   0x80    /* TX FIFO Empty */
 384
 385
 386 /* Pointer Register */
 387 /* BANK 2 */
 388 #define PTR_REG         0x0006
 389 #define PTR_RCV         0x8000 /* 1=Receive area, 0=Transmit area */
 390 #define PTR_AUTOINC     0x4000 /* Auto increment the pointer on each access */
 391 #define PTR_READ        0x2000 /* When 1 the operation is a read */
 392 #define PTR_NOTEMPTY    0x0800 /* When 1 _do not_ write fifo DATA REG */
 393
 394
 395 /* Data Register */
 396 /* BANK 2 */
 397 #define SMC91111_DATA_REG       0x0008
 398
 399
 400 /* Interrupt Status/Acknowledge Register */
 401 /* BANK 2 */
 402 #define SMC91111_INT_REG        0x000C
 403
 404
 405 /* Interrupt Mask Register */
 406 /* BANK 2 */
 407 #define IM_REG          0x000D
 408 #define IM_MDINT        0x80 /* PHY MI Register 18 Interrupt */
 409 #define IM_ERCV_INT     0x40 /* Early Receive Interrupt */
 410 #define IM_EPH_INT      0x20 /* Set by Etheret Protocol Handler section */
 411 #define IM_RX_OVRN_INT  0x10 /* Set by Receiver Overruns */
 412 #define IM_ALLOC_INT    0x08 /* Set when allocation request is completed */
 413 #define IM_TX_EMPTY_INT 0x04 /* Set if the TX FIFO goes empty */
 414 #define IM_TX_INT       0x02 /* Transmit Interrrupt */
 415 #define IM_RCV_INT      0x01 /* Receive Interrupt */
 416
 417
 418 /* Multicast Table Registers */
 419 /* BANK 3 */
 420 #define MCAST_REG1      0x0000
 421 #define MCAST_REG2      0x0002
 422 #define MCAST_REG3      0x0004
 423 #define MCAST_REG4      0x0006
 424
 425
 426 /* Management Interface Register (MII) */
 427 /* BANK 3 */
 428 #define MII_REG         0x0008
 429 #define MII_MSK_CRS100  0x4000 /* Disables CRS100 detection during tx half dup */
 430 #define MII_MDOE        0x0008 /* MII Output Enable */
 431 #define MII_MCLK        0x0004 /* MII Clock, pin MDCLK */
 432 #define MII_MDI         0x0002 /* MII Input, pin MDI */
 433 #define MII_MDO         0x0001 /* MII Output, pin MDO */
 434
 435
 436 /* Revision Register */
 437 /* BANK 3 */
 438 #define REV_REG         0x000A /* ( hi: chip id   low: rev # ) */
 439
 440
 441 /* Early RCV Register */
 442 /* BANK 3 */
 443 /* this is NOT on SMC9192 */
 444 #define ERCV_REG        0x000C
 445 #define ERCV_RCV_DISCRD 0x0080 /* When 1 discards a packet being received */
 446 #define ERCV_THRESHOLD  0x001F /* ERCV Threshold Mask */
 447
 448 /* External Register */
 449 /* BANK 7 */
 450 #define EXT_REG         0x0000
 451
 452
 453 #define CHIP_9192       3
 454 #define CHIP_9194       4
 455 #define CHIP_9195       5
 456 #define CHIP_9196       6
 457 #define CHIP_91100      7
 458 #define CHIP_91100FD    8
 459 #define CHIP_91111FD    9
 460
 461 #if 0
 462 static const char * chip_ids[ 15 ] =  {
 463         NULL, NULL, NULL,
 464         /* 3 */ "SMC91C90/91C92",
 465         /* 4 */ "SMC91C94",
 466         /* 5 */ "SMC91C95",
 467         /* 6 */ "SMC91C96",
 468         /* 7 */ "SMC91C100",
 469         /* 8 */ "SMC91C100FD",
 470         /* 9 */ "SMC91C111",
 471         NULL, NULL,
 472         NULL, NULL, NULL};
 473 #endif
 474
 475 /*
 476  . Transmit status bits
 477 */
 478 #define TS_SUCCESS 0x0001
 479 #define TS_LOSTCAR 0x0400
 480 #define TS_LATCOL  0x0200
 481 #define TS_16COL   0x0010
 482
 483 /*
 484  . Receive status bits
 485 */
 486 #define RS_ALGNERR      0x8000
 487 #define RS_BRODCAST     0x4000
 488 #define RS_BADCRC       0x2000
 489 #define RS_ODDFRAME     0x1000  /* bug: the LAN91C111 never sets this on receive */
 490 #define RS_TOOLONG      0x0800
 491 #define RS_TOOSHORT     0x0400
 492 #define RS_MULTICAST    0x0001
 493 #define RS_ERRORS       (RS_ALGNERR | RS_BADCRC | RS_TOOLONG | RS_TOOSHORT)
 494
 495
 496 /* PHY Types */
 497 enum {
 498         PHY_LAN83C183 = 1,      /* LAN91C111 Internal PHY */
 499         PHY_LAN83C180
 500 };
 501
 502
 503 /* PHY Register Addresses (LAN91C111 Internal PHY) */
 504
 505 /* PHY Control Register */
 506 #define PHY_CNTL_REG            0x00
 507 #define PHY_CNTL_RST            0x8000  /* 1=PHY Reset */
 508 #define PHY_CNTL_LPBK           0x4000  /* 1=PHY Loopback */
 509 #define PHY_CNTL_SPEED          0x2000  /* 1=100Mbps, 0=10Mpbs */
 510 #define PHY_CNTL_ANEG_EN        0x1000 /* 1=Enable Auto negotiation */
 511 #define PHY_CNTL_PDN            0x0800  /* 1=PHY Power Down mode */
 512 #define PHY_CNTL_MII_DIS        0x0400  /* 1=MII 4 bit interface disabled */
 513 #define PHY_CNTL_ANEG_RST       0x0200 /* 1=Reset Auto negotiate */
 514 #define PHY_CNTL_DPLX           0x0100  /* 1=Full Duplex, 0=Half Duplex */
 515 #define PHY_CNTL_COLTST         0x0080  /* 1= MII Colision Test */
 516
 517 /* PHY Status Register */
 518 #define PHY_STAT_REG            0x01
 519 #define PHY_STAT_CAP_T4         0x8000  /* 1=100Base-T4 capable */
 520 #define PHY_STAT_CAP_TXF        0x4000  /* 1=100Base-X full duplex capable */
 521 #define PHY_STAT_CAP_TXH        0x2000  /* 1=100Base-X half duplex capable */
 522 #define PHY_STAT_CAP_TF         0x1000  /* 1=10Mbps full duplex capable */
 523 #define PHY_STAT_CAP_TH         0x0800  /* 1=10Mbps half duplex capable */
 524 #define PHY_STAT_CAP_SUPR       0x0040  /* 1=recv mgmt frames with not preamble */
 525 #define PHY_STAT_ANEG_ACK       0x0020  /* 1=ANEG has completed */
 526 #define PHY_STAT_REM_FLT        0x0010  /* 1=Remote Fault detected */
 527 #define PHY_STAT_CAP_ANEG       0x0008  /* 1=Auto negotiate capable */
 528 #define PHY_STAT_LINK           0x0004  /* 1=valid link */
 529 #define PHY_STAT_JAB            0x0002  /* 1=10Mbps jabber condition */
 530 #define PHY_STAT_EXREG          0x0001  /* 1=extended registers implemented */
 531
 532 /* PHY Identifier Registers */
 533 #define PHY_ID1_REG             0x02    /* PHY Identifier 1 */
 534 #define PHY_ID2_REG             0x03    /* PHY Identifier 2 */
 535
 536 /* PHY Auto-Negotiation Advertisement Register */
 537 #define PHY_AD_REG              0x04
 538 #define PHY_AD_NP               0x8000  /* 1=PHY requests exchange of Next Page */
 539 #define PHY_AD_ACK              0x4000  /* 1=got link code word from remote */
 540 #define PHY_AD_RF               0x2000  /* 1=advertise remote fault */
 541 #define PHY_AD_T4               0x0200  /* 1=PHY is capable of 100Base-T4 */
 542 #define PHY_AD_TX_FDX           0x0100  /* 1=PHY is capable of 100Base-TX FDPLX */
 543 #define PHY_AD_TX_HDX           0x0080  /* 1=PHY is capable of 100Base-TX HDPLX */
 544 #define PHY_AD_10_FDX           0x0040  /* 1=PHY is capable of 10Base-T FDPLX */
 545 #define PHY_AD_10_HDX           0x0020  /* 1=PHY is capable of 10Base-T HDPLX */
 546 #define PHY_AD_CSMA             0x0001  /* 1=PHY is capable of 802.3 CMSA */
 547
 548 /* PHY Auto-negotiation Remote End Capability Register */
 549 #define PHY_RMT_REG             0x05
 550 /* Uses same bit definitions as PHY_AD_REG */
 551
 552 /* PHY Configuration Register 1 */
 553 #define PHY_CFG1_REG            0x10
 554 #define PHY_CFG1_LNKDIS         0x8000  /* 1=Rx Link Detect Function disabled */
 555 #define PHY_CFG1_XMTDIS         0x4000  /* 1=TP Transmitter Disabled */
 556 #define PHY_CFG1_XMTPDN         0x2000  /* 1=TP Transmitter Powered Down */
 557 #define PHY_CFG1_BYPSCR         0x0400  /* 1=Bypass scrambler/descrambler */
 558 #define PHY_CFG1_UNSCDS         0x0200  /* 1=Unscramble Idle Reception Disable */
 559 #define PHY_CFG1_EQLZR          0x0100  /* 1=Rx Equalizer Disabled */
 560 #define PHY_CFG1_CABLE          0x0080  /* 1=STP(150ohm), 0=UTP(100ohm) */
 561 #define PHY_CFG1_RLVL0          0x0040  /* 1=Rx Squelch level reduced by 4.5db */
 562 #define PHY_CFG1_TLVL_SHIFT     2       /* Transmit Output Level Adjust */
 563 #define PHY_CFG1_TLVL_MASK      0x003C
 564 #define PHY_CFG1_TRF_MASK       0x0003  /* Transmitter Rise/Fall time */
 565
 566
 567 /* PHY Configuration Register 2 */
 568 #define PHY_CFG2_REG            0x11
 569 #define PHY_CFG2_APOLDIS        0x0020  /* 1=Auto Polarity Correction disabled */
 570 #define PHY_CFG2_JABDIS         0x0010  /* 1=Jabber disabled */
 571 #define PHY_CFG2_MREG           0x0008  /* 1=Multiple register access (MII mgt) */
 572 #define PHY_CFG2_INTMDIO        0x0004  /* 1=Interrupt signaled with MDIO pulseo */
 573
 574 /* PHY Status Output (and Interrupt status) Register */
 575 #define PHY_INT_REG             0x12    /* Status Output (Interrupt Status) */
 576 #define PHY_INT_INT             0x8000  /* 1=bits have changed since last read */
 577 #define PHY_INT_LNKFAIL         0x4000  /* 1=Link Not detected */
 578 #define PHY_INT_LOSSSYNC        0x2000  /* 1=Descrambler has lost sync */
 579 #define PHY_INT_CWRD            0x1000  /* 1=Invalid 4B5B code detected on rx */
 580 #define PHY_INT_SSD             0x0800  /* 1=No Start Of Stream detected on rx */
 581 #define PHY_INT_ESD             0x0400  /* 1=No End Of Stream detected on rx */
 582 #define PHY_INT_RPOL            0x0200  /* 1=Reverse Polarity detected */
 583 #define PHY_INT_JAB             0x0100  /* 1=Jabber detected */
 584 #define PHY_INT_SPDDET          0x0080  /* 1=100Base-TX mode, 0=10Base-T mode */
 585 #define PHY_INT_DPLXDET         0x0040  /* 1=Device in Full Duplex */
 586
 587 /* PHY Interrupt/Status Mask Register */
 588 #define PHY_MASK_REG            0x13    /* Interrupt Mask */
 589 /* Uses the same bit definitions as PHY_INT_REG */
 590
 591
 592 /*-------------------------------------------------------------------------
 593  .  I define some macros to make it easier to do somewhat common
 594  . or slightly complicated, repeated tasks.
 595  --------------------------------------------------------------------------*/
 596
 597 /* select a register bank, 0 to 3  */
 598
 599 #define SMC_SELECT_BANK(a,x)  { SMC_outw((a), (x), BANK_SELECT ); }
 600
 601 /* this enables an interrupt in the interrupt mask register */
 602 #define SMC_ENABLE_INT(a,x) {\
 603                 unsigned char mask;\
 604                 SMC_SELECT_BANK((a),2);\
 605                 mask = SMC_inb((a), IM_REG );\
 606                 mask |= (x);\
 607                 SMC_outb( (a), mask, IM_REG ); \
 608 }
 609
 610 /* this disables an interrupt from the interrupt mask register */
 611
 612 #define SMC_DISABLE_INT(a,x) {\
 613                 unsigned char mask;\
 614                 SMC_SELECT_BANK(2);\
 615                 mask = SMC_inb( (a), IM_REG );\
 616                 mask &= ~(x);\
 617                 SMC_outb( (a), mask, IM_REG ); \
 618 }
 619
 620 /*----------------------------------------------------------------------
 621  . Define the interrupts that I want to receive from the card
 622  .
 623  . I want:
 624  .  IM_EPH_INT, for nasty errors
 625  .  IM_RCV_INT, for happy received packets
 626  .  IM_RX_OVRN_INT, because I have to kick the receiver
 627  .  IM_MDINT, for PHY Register 18 Status Changes
 628  --------------------------------------------------------------------------*/
 629 #define SMC_INTERRUPT_MASK   (IM_EPH_INT | IM_RX_OVRN_INT | IM_RCV_INT | \
 630         IM_MDINT)
 631
 632 #endif  /* _SMC_91111_H_ */