drivers/net/s2io.h

   1 /************************************************************************
   2  * s2io.h: A Linux PCI-X Ethernet driver for Neterion 10GbE Server NIC
   3  * Copyright(c) 2002-2007 Neterion Inc.
   4
   5  * This software may be used and distributed according to the terms of
   6  * the GNU General Public License (GPL), incorporated herein by reference.
   7  * Drivers based on or derived from this code fall under the GPL and must
   8  * retain the authorship, copyright and license notice.  This file is not
   9  * a complete program and may only be used when the entire operating
  10  * system is licensed under the GPL.
  11  * See the file COPYING in this distribution for more information.
  12  ************************************************************************/
  13 #ifndef _S2IO_H
  14 #define _S2IO_H
  15
  16 #define TBD 0
  17 #define BIT(loc)                (0x8000000000000000ULL >> (loc))
  18 #define vBIT(val, loc, sz)      (((u64)val) << (64-loc-sz))
  19 #define INV(d)  ((d&0xff)<<24) | (((d>>8)&0xff)<<16) | (((d>>16)&0xff)<<8)| ((d>>24)&0xff)
  20
  21 #ifndef BOOL
  22 #define BOOL    int
  23 #endif
  24
  25 #ifndef TRUE
  26 #define TRUE    1
  27 #define FALSE   0
  28 #endif
  29
  30 #undef SUCCESS
  31 #define SUCCESS 0
  32 #define FAILURE -1
  33 #define S2IO_MINUS_ONE 0xFFFFFFFFFFFFFFFFULL
  34 #define S2IO_MAX_PCI_CONFIG_SPACE_REINIT 100
  35 #define S2IO_BIT_RESET 1
  36 #define S2IO_BIT_SET 2
  37 #define CHECKBIT(value, nbit) (value & (1 << nbit))
  38
  39 /* Maximum time to flicker LED when asked to identify NIC using ethtool */
  40 #define MAX_FLICKER_TIME        60000 /* 60 Secs */
  41
  42 /* Maximum outstanding splits to be configured into xena. */
  43 enum {
  44         XENA_ONE_SPLIT_TRANSACTION = 0,
  45         XENA_TWO_SPLIT_TRANSACTION = 1,
  46         XENA_THREE_SPLIT_TRANSACTION = 2,
  47         XENA_FOUR_SPLIT_TRANSACTION = 3,
  48         XENA_EIGHT_SPLIT_TRANSACTION = 4,
  49         XENA_TWELVE_SPLIT_TRANSACTION = 5,
  50         XENA_SIXTEEN_SPLIT_TRANSACTION = 6,
  51         XENA_THIRTYTWO_SPLIT_TRANSACTION = 7
  52 };
  53 #define XENA_MAX_OUTSTANDING_SPLITS(n) (n << 4)
  54
  55 /*  OS concerned variables and constants */
  56 #define WATCH_DOG_TIMEOUT               15*HZ
  57 #define EFILL                           0x1234
  58 #define ALIGN_SIZE                      127
  59 #define PCIX_COMMAND_REGISTER           0x62
  60
  61 /*
  62  * Debug related variables.
  63  */
  64 /* different debug levels. */
  65 #define ERR_DBG         0
  66 #define INIT_DBG        1
  67 #define INFO_DBG        2
  68 #define TX_DBG          3
  69 #define INTR_DBG        4
  70
  71 /* Global variable that defines the present debug level of the driver. */
  72 static int debug_level = ERR_DBG;
  73
  74 /* DEBUG message print. */
  75 #define DBG_PRINT(dbg_level, args...)  if(!(debug_level<dbg_level)) printk(args)
  76
  77 /* Protocol assist features of the NIC */
  78 #define L3_CKSUM_OK 0xFFFF
  79 #define L4_CKSUM_OK 0xFFFF
  80 #define S2IO_JUMBO_SIZE 9600
  81
  82 /* Driver statistics maintained by driver */
  83 struct swStat {
  84         unsigned long long single_ecc_errs;
  85         unsigned long long double_ecc_errs;
  86         unsigned long long parity_err_cnt;
  87         unsigned long long serious_err_cnt;
  88         unsigned long long soft_reset_cnt;
  89         unsigned long long fifo_full_cnt;
  90         unsigned long long ring_full_cnt;
  91         /* LRO statistics */
  92         unsigned long long clubbed_frms_cnt;
  93         unsigned long long sending_both;
  94         unsigned long long outof_sequence_pkts;
  95         unsigned long long flush_max_pkts;
  96         unsigned long long sum_avg_pkts_aggregated;
  97         unsigned long long num_aggregations;
  98         /* Other statistics */
  99         unsigned long long mem_alloc_fail_cnt;
 100         unsigned long long watchdog_timer_cnt;
 101 };
 102
 103 /* Xpak releated alarm and warnings */
 104 struct xpakStat {
 105         u64 alarm_transceiver_temp_high;
 106         u64 alarm_transceiver_temp_low;
 107         u64 alarm_laser_bias_current_high;
 108         u64 alarm_laser_bias_current_low;
 109         u64 alarm_laser_output_power_high;
 110         u64 alarm_laser_output_power_low;
 111         u64 warn_transceiver_temp_high;
 112         u64 warn_transceiver_temp_low;
 113         u64 warn_laser_bias_current_high;
 114         u64 warn_laser_bias_current_low;
 115         u64 warn_laser_output_power_high;
 116         u64 warn_laser_output_power_low;
 117         u64 xpak_regs_stat;
 118         u32 xpak_timer_count;
 119 };
 120
 121
 122 /* The statistics block of Xena */
 123 struct stat_block {
 124 /* Tx MAC statistics counters. */
 125         __le32 tmac_data_octets;
 126         __le32 tmac_frms;
 127         __le64 tmac_drop_frms;
 128         __le32 tmac_bcst_frms;
 129         __le32 tmac_mcst_frms;
 130         __le64 tmac_pause_ctrl_frms;
 131         __le32 tmac_ucst_frms;
 132         __le32 tmac_ttl_octets;
 133         __le32 tmac_any_err_frms;
 134         __le32 tmac_nucst_frms;
 135         __le64 tmac_ttl_less_fb_octets;
 136         __le64 tmac_vld_ip_octets;
 137         __le32 tmac_drop_ip;
 138         __le32 tmac_vld_ip;
 139         __le32 tmac_rst_tcp;
 140         __le32 tmac_icmp;
 141         __le64 tmac_tcp;
 142         __le32 reserved_0;
 143         __le32 tmac_udp;
 144
 145 /* Rx MAC Statistics counters. */
 146         __le32 rmac_data_octets;
 147         __le32 rmac_vld_frms;
 148         __le64 rmac_fcs_err_frms;
 149         __le64 rmac_drop_frms;
 150         __le32 rmac_vld_bcst_frms;
 151         __le32 rmac_vld_mcst_frms;
 152         __le32 rmac_out_rng_len_err_frms;
 153         __le32 rmac_in_rng_len_err_frms;
 154         __le64 rmac_long_frms;
 155         __le64 rmac_pause_ctrl_frms;
 156         __le64 rmac_unsup_ctrl_frms;
 157         __le32 rmac_accepted_ucst_frms;
 158         __le32 rmac_ttl_octets;
 159         __le32 rmac_discarded_frms;
 160         __le32 rmac_accepted_nucst_frms;
 161         __le32 reserved_1;
 162         __le32 rmac_drop_events;
 163         __le64 rmac_ttl_less_fb_octets;
 164         __le64 rmac_ttl_frms;
 165         __le64 reserved_2;
 166         __le32 rmac_usized_frms;
 167         __le32 reserved_3;
 168         __le32 rmac_frag_frms;
 169         __le32 rmac_osized_frms;
 170         __le32 reserved_4;
 171         __le32 rmac_jabber_frms;
 172         __le64 rmac_ttl_64_frms;
 173         __le64 rmac_ttl_65_127_frms;
 174         __le64 reserved_5;
 175         __le64 rmac_ttl_128_255_frms;
 176         __le64 rmac_ttl_256_511_frms;
 177         __le64 reserved_6;
 178         __le64 rmac_ttl_512_1023_frms;
 179         __le64 rmac_ttl_1024_1518_frms;
 180         __le32 rmac_ip;
 181         __le32 reserved_7;
 182         __le64 rmac_ip_octets;
 183         __le32 rmac_drop_ip;
 184         __le32 rmac_hdr_err_ip;
 185         __le32 reserved_8;
 186         __le32 rmac_icmp;
 187         __le64 rmac_tcp;
 188         __le32 rmac_err_drp_udp;
 189         __le32 rmac_udp;
 190         __le64 rmac_xgmii_err_sym;
 191         __le64 rmac_frms_q0;
 192         __le64 rmac_frms_q1;
 193         __le64 rmac_frms_q2;
 194         __le64 rmac_frms_q3;
 195         __le64 rmac_frms_q4;
 196         __le64 rmac_frms_q5;
 197         __le64 rmac_frms_q6;
 198         __le64 rmac_frms_q7;
 199         __le16 rmac_full_q3;
 200         __le16 rmac_full_q2;
 201         __le16 rmac_full_q1;
 202         __le16 rmac_full_q0;
 203         __le16 rmac_full_q7;
 204         __le16 rmac_full_q6;
 205         __le16 rmac_full_q5;
 206         __le16 rmac_full_q4;
 207         __le32 reserved_9;
 208         __le32 rmac_pause_cnt;
 209         __le64 rmac_xgmii_data_err_cnt;
 210         __le64 rmac_xgmii_ctrl_err_cnt;
 211         __le32 rmac_err_tcp;
 212         __le32 rmac_accepted_ip;
 213
 214 /* PCI/PCI-X Read transaction statistics. */
 215         __le32 new_rd_req_cnt;
 216         __le32 rd_req_cnt;
 217         __le32 rd_rtry_cnt;
 218         __le32 new_rd_req_rtry_cnt;
 219
 220 /* PCI/PCI-X Write/Read transaction statistics. */
 221         __le32 wr_req_cnt;
 222         __le32 wr_rtry_rd_ack_cnt;
 223         __le32 new_wr_req_rtry_cnt;
 224         __le32 new_wr_req_cnt;
 225         __le32 wr_disc_cnt;
 226         __le32 wr_rtry_cnt;
 227
 228 /*      PCI/PCI-X Write / DMA Transaction statistics. */
 229         __le32 txp_wr_cnt;
 230         __le32 rd_rtry_wr_ack_cnt;
 231         __le32 txd_wr_cnt;
 232         __le32 txd_rd_cnt;
 233         __le32 rxd_wr_cnt;
 234         __le32 rxd_rd_cnt;
 235         __le32 rxf_wr_cnt;
 236         __le32 txf_rd_cnt;
 237
 238 /* Tx MAC statistics overflow counters. */
 239         __le32 tmac_data_octets_oflow;
 240         __le32 tmac_frms_oflow;
 241         __le32 tmac_bcst_frms_oflow;
 242         __le32 tmac_mcst_frms_oflow;
 243         __le32 tmac_ucst_frms_oflow;
 244         __le32 tmac_ttl_octets_oflow;
 245         __le32 tmac_any_err_frms_oflow;
 246         __le32 tmac_nucst_frms_oflow;
 247         __le64 tmac_vlan_frms;
 248         __le32 tmac_drop_ip_oflow;
 249         __le32 tmac_vld_ip_oflow;
 250         __le32 tmac_rst_tcp_oflow;
 251         __le32 tmac_icmp_oflow;
 252         __le32 tpa_unknown_protocol;
 253         __le32 tmac_udp_oflow;
 254         __le32 reserved_10;
 255         __le32 tpa_parse_failure;
 256
 257 /* Rx MAC Statistics overflow counters. */
 258         __le32 rmac_data_octets_oflow;
 259         __le32 rmac_vld_frms_oflow;
 260         __le32 rmac_vld_bcst_frms_oflow;
 261         __le32 rmac_vld_mcst_frms_oflow;
 262         __le32 rmac_accepted_ucst_frms_oflow;
 263         __le32 rmac_ttl_octets_oflow;
 264         __le32 rmac_discarded_frms_oflow;
 265         __le32 rmac_accepted_nucst_frms_oflow;
 266         __le32 rmac_usized_frms_oflow;
 267         __le32 rmac_drop_events_oflow;
 268         __le32 rmac_frag_frms_oflow;
 269         __le32 rmac_osized_frms_oflow;
 270         __le32 rmac_ip_oflow;
 271         __le32 rmac_jabber_frms_oflow;
 272         __le32 rmac_icmp_oflow;
 273         __le32 rmac_drop_ip_oflow;
 274         __le32 rmac_err_drp_udp_oflow;
 275         __le32 rmac_udp_oflow;
 276         __le32 reserved_11;
 277         __le32 rmac_pause_cnt_oflow;
 278         __le64 rmac_ttl_1519_4095_frms;
 279         __le64 rmac_ttl_4096_8191_frms;
 280         __le64 rmac_ttl_8192_max_frms;
 281         __le64 rmac_ttl_gt_max_frms;
 282         __le64 rmac_osized_alt_frms;
 283         __le64 rmac_jabber_alt_frms;
 284         __le64 rmac_gt_max_alt_frms;
 285         __le64 rmac_vlan_frms;
 286         __le32 rmac_len_discard;
 287         __le32 rmac_fcs_discard;
 288         __le32 rmac_pf_discard;
 289         __le32 rmac_da_discard;
 290         __le32 rmac_red_discard;
 291         __le32 rmac_rts_discard;
 292         __le32 reserved_12;
 293         __le32 rmac_ingm_full_discard;
 294         __le32 reserved_13;
 295         __le32 rmac_accepted_ip_oflow;
 296         __le32 reserved_14;
 297         __le32 link_fault_cnt;
 298         u8  buffer[20];
 299         struct swStat sw_stat;
 300         struct xpakStat xpak_stat;
 301 };
 302
 303 /* Default value for 'vlan_strip_tag' configuration parameter */
 304 #define NO_STRIP_IN_PROMISC 2
 305
 306 /*
 307  * Structures representing different init time configuration
 308  * parameters of the NIC.
 309  */
 310
 311 #define MAX_TX_FIFOS 8
 312 #define MAX_RX_RINGS 8
 313
 314 #define MAX_RX_DESC_1  (MAX_RX_RINGS * MAX_RX_BLOCKS_PER_RING * 127 )
 315 #define MAX_RX_DESC_2  (MAX_RX_RINGS * MAX_RX_BLOCKS_PER_RING * 85 )
 316 #define MAX_RX_DESC_3  (MAX_RX_RINGS * MAX_RX_BLOCKS_PER_RING * 85 )
 317 #define MAX_TX_DESC    (MAX_AVAILABLE_TXDS)
 318
 319 /* FIFO mappings for all possible number of fifos configured */
 320 static int fifo_map[][MAX_TX_FIFOS] = {
 321         {0, 0, 0, 0, 0, 0, 0, 0},
 322         {0, 0, 0, 0, 1, 1, 1, 1},
 323         {0, 0, 0, 1, 1, 1, 2, 2},
 324         {0, 0, 1, 1, 2, 2, 3, 3},
 325         {0, 0, 1, 1, 2, 2, 3, 4},
 326         {0, 0, 1, 1, 2, 3, 4, 5},
 327         {0, 0, 1, 2, 3, 4, 5, 6},
 328         {0, 1, 2, 3, 4, 5, 6, 7},
 329 };
 330
 331 /* Maintains Per FIFO related information. */
 332 struct tx_fifo_config {
 333 #define MAX_AVAILABLE_TXDS      8192
 334         u32 fifo_len;           /* specifies len of FIFO upto 8192, ie no of TxDLs */
 335 /* Priority definition */
 336 #define TX_FIFO_PRI_0               0   /*Highest */
 337 #define TX_FIFO_PRI_1               1
 338 #define TX_FIFO_PRI_2               2
 339 #define TX_FIFO_PRI_3               3
 340 #define TX_FIFO_PRI_4               4
 341 #define TX_FIFO_PRI_5               5
 342 #define TX_FIFO_PRI_6               6
 343 #define TX_FIFO_PRI_7               7   /*lowest */
 344         u8 fifo_priority;       /* specifies pointer level for FIFO */
 345         /* user should not set twos fifos with same pri */
 346         u8 f_no_snoop;
 347 #define NO_SNOOP_TXD                0x01
 348 #define NO_SNOOP_TXD_BUFFER          0x02
 349 };
 350
 351
 352 /* Maintains per Ring related information */
 353 struct rx_ring_config {
 354         u32 num_rxd;            /*No of RxDs per Rx Ring */
 355 #define RX_RING_PRI_0               0   /* highest */
 356 #define RX_RING_PRI_1               1
 357 #define RX_RING_PRI_2               2
 358 #define RX_RING_PRI_3               3
 359 #define RX_RING_PRI_4               4
 360 #define RX_RING_PRI_5               5
 361 #define RX_RING_PRI_6               6
 362 #define RX_RING_PRI_7               7   /* lowest */
 363
 364         u8 ring_priority;       /*Specifies service priority of ring */
 365         /* OSM should not set any two rings with same priority */
 366         u8 ring_org;            /*Organization of ring */
 367 #define RING_ORG_BUFF1          0x01
 368 #define RX_RING_ORG_BUFF3       0x03
 369 #define RX_RING_ORG_BUFF5       0x05
 370
 371         u8 f_no_snoop;
 372 #define NO_SNOOP_RXD                0x01
 373 #define NO_SNOOP_RXD_BUFFER         0x02
 374 };
 375
 376 /* This structure provides contains values of the tunable parameters
 377  * of the H/W
 378  */
 379 struct config_param {
 380 /* Tx Side */
 381         u32 tx_fifo_num;        /*Number of Tx FIFOs */
 382
 383         u8 fifo_mapping[MAX_TX_FIFOS];
 384         struct tx_fifo_config tx_cfg[MAX_TX_FIFOS];     /*Per-Tx FIFO config */
 385         u32 max_txds;           /*Max no. of Tx buffer descriptor per TxDL */
 386         u64 tx_intr_type;
 387         /* Specifies if Tx Intr is UTILZ or PER_LIST type. */
 388
 389 /* Rx Side */
 390         u32 rx_ring_num;        /*Number of receive rings */
 391 #define MAX_RX_BLOCKS_PER_RING  150
 392
 393         struct rx_ring_config rx_cfg[MAX_RX_RINGS];     /*Per-Rx Ring config */
 394         u8 bimodal;             /*Flag for setting bimodal interrupts*/
 395
 396 #define HEADER_ETHERNET_II_802_3_SIZE 14
 397 #define HEADER_802_2_SIZE              3
 398 #define HEADER_SNAP_SIZE               5
 399 #define HEADER_VLAN_SIZE               4
 400
 401 #define MIN_MTU                       46
 402 #define MAX_PYLD                    1500
 403 #define MAX_MTU                     (MAX_PYLD+18)
 404 #define MAX_MTU_VLAN                (MAX_PYLD+22)
 405 #define MAX_PYLD_JUMBO              9600
 406 #define MAX_MTU_JUMBO               (MAX_PYLD_JUMBO+18)
 407 #define MAX_MTU_JUMBO_VLAN          (MAX_PYLD_JUMBO+22)
 408         u16 bus_speed;
 409 };
 410
 411 /* Structure representing MAC Addrs */
 412 struct mac_addr {
 413         u8 mac_addr[ETH_ALEN];
 414 };
 415
 416 /* Structure that represent every FIFO element in the BAR1
 417  * Address location.
 418  */
 419 struct TxFIFO_element {
 420         u64 TxDL_Pointer;
 421
 422         u64 List_Control;
 423 #define TX_FIFO_LAST_TXD_NUM( val)     vBIT(val,0,8)
 424 #define TX_FIFO_FIRST_LIST             BIT(14)
 425 #define TX_FIFO_LAST_LIST              BIT(15)
 426 #define TX_FIFO_FIRSTNLAST_LIST        vBIT(3,14,2)
 427 #define TX_FIFO_SPECIAL_FUNC           BIT(23)
 428 #define TX_FIFO_DS_NO_SNOOP            BIT(31)
 429 #define TX_FIFO_BUFF_NO_SNOOP          BIT(30)
 430 };
 431
 432 /* Tx descriptor structure */
 433 struct TxD {
 434         u64 Control_1;
 435 /* bit mask */
 436 #define TXD_LIST_OWN_XENA       BIT(7)
 437 #define TXD_T_CODE              (BIT(12)|BIT(13)|BIT(14)|BIT(15))
 438 #define TXD_T_CODE_OK(val)      (|(val & TXD_T_CODE))
 439 #define GET_TXD_T_CODE(val)     ((val & TXD_T_CODE)<<12)
 440 #define TXD_GATHER_CODE         (BIT(22) | BIT(23))
 441 #define TXD_GATHER_CODE_FIRST   BIT(22)
 442 #define TXD_GATHER_CODE_LAST    BIT(23)
 443 #define TXD_TCP_LSO_EN          BIT(30)
 444 #define TXD_UDP_COF_EN          BIT(31)
 445 #define TXD_UFO_EN              BIT(31) | BIT(30)
 446 #define TXD_TCP_LSO_MSS(val)    vBIT(val,34,14)
 447 #define TXD_UFO_MSS(val)        vBIT(val,34,14)
 448 #define TXD_BUFFER0_SIZE(val)   vBIT(val,48,16)
 449
 450         u64 Control_2;
 451 #define TXD_TX_CKO_CONTROL      (BIT(5)|BIT(6)|BIT(7))
 452 #define TXD_TX_CKO_IPV4_EN      BIT(5)
 453 #define TXD_TX_CKO_TCP_EN       BIT(6)
 454 #define TXD_TX_CKO_UDP_EN       BIT(7)
 455 #define TXD_VLAN_ENABLE         BIT(15)
 456 #define TXD_VLAN_TAG(val)       vBIT(val,16,16)
 457 #define TXD_INT_NUMBER(val)     vBIT(val,34,6)
 458 #define TXD_INT_TYPE_PER_LIST   BIT(47)
 459 #define TXD_INT_TYPE_UTILZ      BIT(46)
 460 #define TXD_SET_MARKER         vBIT(0x6,0,4)
 461
 462         u64 Buffer_Pointer;
 463         u64 Host_Control;       /* reserved for host */
 464 };
 465
 466 /* Structure to hold the phy and virt addr of every TxDL. */
 467 struct list_info_hold {
 468         dma_addr_t list_phy_addr;
 469         void *list_virt_addr;
 470 };
 471
 472 /* Rx descriptor structure for 1 buffer mode */
 473 struct RxD_t {
 474         u64 Host_Control;       /* reserved for host */
 475         u64 Control_1;
 476 #define RXD_OWN_XENA            BIT(7)
 477 #define RXD_T_CODE              (BIT(12)|BIT(13)|BIT(14)|BIT(15))
 478 #define RXD_FRAME_PROTO         vBIT(0xFFFF,24,8)
 479 #define RXD_FRAME_PROTO_IPV4    BIT(27)
 480 #define RXD_FRAME_PROTO_IPV6    BIT(28)
 481 #define RXD_FRAME_IP_FRAG       BIT(29)
 482 #define RXD_FRAME_PROTO_TCP     BIT(30)
 483 #define RXD_FRAME_PROTO_UDP     BIT(31)
 484 #define TCP_OR_UDP_FRAME        (RXD_FRAME_PROTO_TCP | RXD_FRAME_PROTO_UDP)
 485 #define RXD_GET_L3_CKSUM(val)   ((u16)(val>> 16) & 0xFFFF)
 486 #define RXD_GET_L4_CKSUM(val)   ((u16)(val) & 0xFFFF)
 487
 488         u64 Control_2;
 489 #define THE_RXD_MARK            0x3
 490 #define SET_RXD_MARKER          vBIT(THE_RXD_MARK, 0, 2)
 491 #define GET_RXD_MARKER(ctrl)    ((ctrl & SET_RXD_MARKER) >> 62)
 492
 493 #define MASK_VLAN_TAG           vBIT(0xFFFF,48,16)
 494 #define SET_VLAN_TAG(val)       vBIT(val,48,16)
 495 #define SET_NUM_TAG(val)       vBIT(val,16,32)
 496
 497
 498 };
 499 /* Rx descriptor structure for 1 buffer mode */
 500 struct RxD1 {
 501         struct RxD_t h;
 502
 503 #define MASK_BUFFER0_SIZE_1       vBIT(0x3FFF,2,14)
 504 #define SET_BUFFER0_SIZE_1(val)   vBIT(val,2,14)
 505 #define RXD_GET_BUFFER0_SIZE_1(_Control_2) \
 506         (u16)((_Control_2 & MASK_BUFFER0_SIZE_1) >> 48)
 507         u64 Buffer0_ptr;
 508 };
 509 /* Rx descriptor structure for 3 or 2 buffer mode */
 510
 511 struct RxD3 {
 512         struct RxD_t h;
 513
 514 #define MASK_BUFFER0_SIZE_3       vBIT(0xFF,2,14)
 515 #define MASK_BUFFER1_SIZE_3       vBIT(0xFFFF,16,16)
 516 #define MASK_BUFFER2_SIZE_3       vBIT(0xFFFF,32,16)
 517 #define SET_BUFFER0_SIZE_3(val)   vBIT(val,8,8)
 518 #define SET_BUFFER1_SIZE_3(val)   vBIT(val,16,16)
 519 #define SET_BUFFER2_SIZE_3(val)   vBIT(val,32,16)
 520 #define RXD_GET_BUFFER0_SIZE_3(Control_2) \
 521         (u8)((Control_2 & MASK_BUFFER0_SIZE_3) >> 48)
 522 #define RXD_GET_BUFFER1_SIZE_3(Control_2) \
 523         (u16)((Control_2 & MASK_BUFFER1_SIZE_3) >> 32)
 524 #define RXD_GET_BUFFER2_SIZE_3(Control_2) \
 525         (u16)((Control_2 & MASK_BUFFER2_SIZE_3) >> 16)
 526 #define BUF0_LEN        40
 527 #define BUF1_LEN        1
 528
 529         u64 Buffer0_ptr;
 530         u64 Buffer1_ptr;
 531         u64 Buffer2_ptr;
 532 };
 533
 534
 535 /* Structure that represents the Rx descriptor block which contains
 536  * 128 Rx descriptors.
 537  */
 538 struct RxD_block {
 539 #define MAX_RXDS_PER_BLOCK_1            127
 540         struct RxD1 rxd[MAX_RXDS_PER_BLOCK_1];
 541
 542         u64 reserved_0;
 543 #define END_OF_BLOCK    0xFEFFFFFFFFFFFFFFULL
 544         u64 reserved_1;         /* 0xFEFFFFFFFFFFFFFF to mark last
 545                                  * Rxd in this blk */
 546         u64 reserved_2_pNext_RxD_block; /* Logical ptr to next */
 547         u64 pNext_RxD_Blk_physical;     /* Buff0_ptr.In a 32 bit arch
 548                                          * the upper 32 bits should
 549                                          * be 0 */
 550 };
 551
 552 #define SIZE_OF_BLOCK   4096
 553
 554 #define RXD_MODE_1      0 /* One Buffer mode */
 555 #define RXD_MODE_3A     1 /* Three Buffer mode */
 556 #define RXD_MODE_3B     2 /* Two Buffer mode */
 557
 558 /* Structure to hold virtual addresses of Buf0 and Buf1 in
 559  * 2buf mode. */
 560 struct buffAdd {
 561         void *ba_0_org;
 562         void *ba_1_org;
 563         void *ba_0;
 564         void *ba_1;
 565 };
 566
 567 /* Structure which stores all the MAC control parameters */
 568
 569 /* This structure stores the offset of the RxD in the ring
 570  * from which the Rx Interrupt processor can start picking
 571  * up the RxDs for processing.
 572  */
 573 struct rx_curr_get_info {
 574         u32 block_index;
 575         u32 offset;
 576         u32 ring_len;
 577 };
 578
 579 struct rx_curr_put_info {
 580         u32 block_index;
 581         u32 offset;
 582         u32 ring_len;
 583 };
 584
 585 /* This structure stores the offset of the TxDl in the FIFO
 586  * from which the Tx Interrupt processor can start picking
 587  * up the TxDLs for send complete interrupt processing.
 588  */
 589 struct tx_curr_get_info {
 590         u32 offset;
 591         u32 fifo_len;
 592 };
 593
 594 struct tx_curr_put_info {
 595         u32 offset;
 596         u32 fifo_len;
 597 };
 598
 599 struct rxd_info {
 600         void *virt_addr;
 601         dma_addr_t dma_addr;
 602 };
 603
 604 /* Structure that holds the Phy and virt addresses of the Blocks */
 605 struct rx_block_info {
 606         void *block_virt_addr;
 607         dma_addr_t block_dma_addr;
 608         struct rxd_info *rxds;
 609 };
 610
 611 /* Ring specific structure */
 612 struct ring_info {
 613         /* The ring number */
 614         int ring_no;
 615
 616         /*
 617          *  Place holders for the virtual and physical addresses of
 618          *  all the Rx Blocks
 619          */
 620         struct rx_block_info rx_blocks[MAX_RX_BLOCKS_PER_RING];
 621         int block_count;
 622         int pkt_cnt;
 623
 624         /*
 625          * Put pointer info which indictes which RxD has to be replenished
 626          * with a new buffer.
 627          */
 628         struct rx_curr_put_info rx_curr_put_info;
 629
 630         /*
 631          * Get pointer info which indictes which is the last RxD that was
 632          * processed by the driver.
 633          */
 634         struct rx_curr_get_info rx_curr_get_info;
 635
 636         /* Index to the absolute position of the put pointer of Rx ring */
 637         int put_pos;
 638
 639         /* Buffer Address store. */
 640         struct buffAdd **ba;
 641         struct s2io_nic *nic;
 642 };
 643
 644 /* Fifo specific structure */
 645 struct fifo_info {
 646         /* FIFO number */
 647         int fifo_no;
 648
 649         /* Maximum TxDs per TxDL */
 650         int max_txds;
 651
 652         /* Place holder of all the TX List's Phy and Virt addresses. */
 653         struct list_info_hold *list_info;
 654
 655         /*
 656          * Current offset within the tx FIFO where driver would write
 657          * new Tx frame
 658          */
 659         struct tx_curr_put_info tx_curr_put_info;
 660
 661         /*
 662          * Current offset within tx FIFO from where the driver would start freeing
 663          * the buffers
 664          */
 665         struct tx_curr_get_info tx_curr_get_info;
 666
 667         struct s2io_nic *nic;
 668 };
 669
 670 /* Information related to the Tx and Rx FIFOs and Rings of Xena
 671  * is maintained in this structure.
 672  */
 673 struct mac_info {
 674 /* tx side stuff */
 675         /* logical pointer of start of each Tx FIFO */
 676         struct TxFIFO_element __iomem *tx_FIFO_start[MAX_TX_FIFOS];
 677
 678         /* Fifo specific structure */
 679         struct fifo_info fifos[MAX_TX_FIFOS];
 680
 681         /* Save virtual address of TxD page with zero DMA addr(if any) */
 682         void *zerodma_virt_addr;
 683
 684 /* rx side stuff */
 685         /* Ring specific structure */
 686         struct ring_info rings[MAX_RX_RINGS];
 687
 688         u16 rmac_pause_time;
 689         u16 mc_pause_threshold_q0q3;
 690         u16 mc_pause_threshold_q4q7;
 691
 692         void *stats_mem;        /* orignal pointer to allocated mem */
 693         dma_addr_t stats_mem_phy;       /* Physical address of the stat block */
 694         u32 stats_mem_sz;
 695         struct stat_block *stats_info;  /* Logical address of the stat block */
 696 };
 697
 698 /* structure representing the user defined MAC addresses */
 699 struct usr_addr {
 700         char addr[ETH_ALEN];
 701         int usage_cnt;
 702 };
 703
 704 /* Default Tunable parameters of the NIC. */
 705 #define DEFAULT_FIFO_0_LEN 4096
 706 #define DEFAULT_FIFO_1_7_LEN 512
 707 #define SMALL_BLK_CNT   30
 708 #define LARGE_BLK_CNT   100
 709
 710 /*
 711  * Structure to keep track of the MSI-X vectors and the corresponding
 712  * argument registered against each vector
 713  */
 714 #define MAX_REQUESTED_MSI_X     17
 715 struct s2io_msix_entry
 716 {
 717         u16 vector;
 718         u16 entry;
 719         void *arg;
 720
 721         u8 type;
 722 #define MSIX_FIFO_TYPE  1
 723 #define MSIX_RING_TYPE  2
 724
 725         u8 in_use;
 726 #define MSIX_REGISTERED_SUCCESS 0xAA
 727 };
 728
 729 struct msix_info_st {
 730         u64 addr;
 731         u64 data;
 732 };
 733
 734 /* Data structure to represent a LRO session */
 735 struct lro {
 736         struct sk_buff  *parent;
 737         struct sk_buff  *last_frag;
 738         u8              *l2h;
 739         struct iphdr    *iph;
 740         struct tcphdr   *tcph;
 741         u32             tcp_next_seq;
 742         __be32          tcp_ack;
 743         int             total_len;
 744         int             frags_len;
 745         int             sg_num;
 746         int             in_use;
 747         __be16          window;
 748         u32             cur_tsval;
 749         u32             cur_tsecr;
 750         u8              saw_ts;
 751 };
 752
 753 /* Structure representing one instance of the NIC */
 754 struct s2io_nic {
 755         int rxd_mode;
 756         /*
 757          * Count of packets to be processed in a given iteration, it will be indicated
 758          * by the quota field of the device structure when NAPI is enabled.
 759          */
 760         int pkts_to_process;
 761         struct net_device *dev;
 762         struct mac_info mac_control;
 763         struct config_param config;
 764         struct pci_dev *pdev;
 765         void __iomem *bar0;
 766         void __iomem *bar1;
 767 #define MAX_MAC_SUPPORTED   16
 768 #define MAX_SUPPORTED_MULTICASTS MAX_MAC_SUPPORTED
 769
 770         struct mac_addr def_mac_addr[MAX_MAC_SUPPORTED];
 771
 772         struct net_device_stats stats;
 773         int high_dma_flag;
 774         int device_close_flag;
 775         int device_enabled_once;
 776
 777         char name[60];
 778         struct tasklet_struct task;
 779         volatile unsigned long tasklet_status;
 780
 781         /* Timer that handles I/O errors/exceptions */
 782         struct timer_list alarm_timer;
 783
 784         /* Space to back up the PCI config space */
 785         u32 config_space[256 / sizeof(u32)];
 786
 787         atomic_t rx_bufs_left[MAX_RX_RINGS];
 788
 789         spinlock_t tx_lock;
 790         spinlock_t put_lock;
 791
 792 #define PROMISC     1
 793 #define ALL_MULTI   2
 794
 795 #define MAX_ADDRS_SUPPORTED 64
 796         u16 usr_addr_count;
 797         u16 mc_addr_count;
 798         struct usr_addr usr_addrs[MAX_ADDRS_SUPPORTED];
 799
 800         u16 m_cast_flg;
 801         u16 all_multi_pos;
 802         u16 promisc_flg;
 803
 804         /*  Id timer, used to blink NIC to physically identify NIC. */
 805         struct timer_list id_timer;
 806
 807         /*  Restart timer, used to restart NIC if the device is stuck and
 808          *  a schedule task that will set the correct Link state once the
 809          *  NIC's PHY has stabilized after a state change.
 810          */
 811         struct work_struct rst_timer_task;
 812         struct work_struct set_link_task;
 813
 814         /* Flag that can be used to turn on or turn off the Rx checksum
 815          * offload feature.
 816          */
 817         int rx_csum;
 818
 819         /*  after blink, the adapter must be restored with original
 820          *  values.
 821          */
 822         u64 adapt_ctrl_org;
 823
 824         /* Last known link state. */
 825         u16 last_link_state;
 826 #define LINK_DOWN       1
 827 #define LINK_UP         2
 828
 829         int task_flag;
 830 #define CARD_DOWN 1
 831 #define CARD_UP 2
 832         atomic_t card_state;
 833         volatile unsigned long link_state;
 834         struct vlan_group *vlgrp;
 835 #define MSIX_FLG                0xA5
 836         struct msix_entry *entries;
 837         struct s2io_msix_entry *s2io_entries;
 838         char desc[MAX_REQUESTED_MSI_X][25];
 839
 840         int avail_msix_vectors; /* No. of MSI-X vectors granted by system */
 841
 842         struct msix_info_st msix_info[0x3f];
 843
 844 #define XFRAME_I_DEVICE         1
 845 #define XFRAME_II_DEVICE        2
 846         u8 device_type;
 847
 848 #define MAX_LRO_SESSIONS        32
 849         struct lro lro0_n[MAX_LRO_SESSIONS];
 850         unsigned long   clubbed_frms_cnt;
 851         unsigned long   sending_both;
 852         u8              lro;
 853         u16             lro_max_aggr_per_sess;
 854
 855 #define INTA    0
 856 #define MSI     1
 857 #define MSI_X   2
 858         u8 intr_type;
 859
 860         spinlock_t      rx_lock;
 861         atomic_t        isr_cnt;
 862         u64 *ufo_in_band_v;
 863 #define VPD_STRING_LEN 80
 864         u8  product_name[VPD_STRING_LEN];
 865         u8  serial_num[VPD_STRING_LEN];
 866 };
 867
 868 #define RESET_ERROR 1;
 869 #define CMD_ERROR   2;
 870
 871 /*  OS related system calls */
 872 #ifndef readq
 873 static inline u64 readq(void __iomem *addr)
 874 {
 875         u64 ret = 0;
 876         ret = readl(addr + 4);
 877         ret <<= 32;
 878         ret |= readl(addr);
 879
 880         return ret;
 881 }
 882 #endif
 883
 884 #ifndef writeq
 885 static inline void writeq(u64 val, void __iomem *addr)
 886 {
 887         writel((u32) (val), addr);
 888         writel((u32) (val >> 32), (addr + 4));
 889 }
 890 #endif
 891
 892 /*
 893  * Some registers have to be written in a particular order to
 894  * expect correct hardware operation. The macro SPECIAL_REG_WRITE
 895  * is used to perform such ordered writes. Defines UF (Upper First)
 896  * and LF (Lower First) will be used to specify the required write order.
 897  */
 898 #define UF      1
 899 #define LF      2
 900 static inline void SPECIAL_REG_WRITE(u64 val, void __iomem *addr, int order)
 901 {
 902         u32 ret;
 903
 904         if (order == LF) {
 905                 writel((u32) (val), addr);
 906                 ret = readl(addr);
 907                 writel((u32) (val >> 32), (addr + 4));
 908                 ret = readl(addr + 4);
 909         } else {
 910                 writel((u32) (val >> 32), (addr + 4));
 911                 ret = readl(addr + 4);
 912                 writel((u32) (val), addr);
 913                 ret = readl(addr);
 914         }
 915 }
 916
 917 /*  Interrupt related values of Xena */
 918
 919 #define ENABLE_INTRS    1
 920 #define DISABLE_INTRS   2
 921
 922 /*  Highest level interrupt blocks */
 923 #define TX_PIC_INTR     (0x0001<<0)
 924 #define TX_DMA_INTR     (0x0001<<1)
 925 #define TX_MAC_INTR     (0x0001<<2)
 926 #define TX_XGXS_INTR    (0x0001<<3)
 927 #define TX_TRAFFIC_INTR (0x0001<<4)
 928 #define RX_PIC_INTR     (0x0001<<5)
 929 #define RX_DMA_INTR     (0x0001<<6)
 930 #define RX_MAC_INTR     (0x0001<<7)
 931 #define RX_XGXS_INTR    (0x0001<<8)
 932 #define RX_TRAFFIC_INTR (0x0001<<9)
 933 #define MC_INTR         (0x0001<<10)
 934 #define ENA_ALL_INTRS    (   TX_PIC_INTR     | \
 935                             TX_DMA_INTR     | \
 936                             TX_MAC_INTR     | \
 937                             TX_XGXS_INTR    | \
 938                             TX_TRAFFIC_INTR | \
 939                             RX_PIC_INTR     | \
 940                             RX_DMA_INTR     | \
 941                             RX_MAC_INTR     | \
 942                             RX_XGXS_INTR    | \
 943                             RX_TRAFFIC_INTR | \
 944                             MC_INTR )
 945
 946 /*  Interrupt masks for the general interrupt mask register */
 947 #define DISABLE_ALL_INTRS   0xFFFFFFFFFFFFFFFFULL
 948
 949 #define TXPIC_INT_M         BIT(0)
 950 #define TXDMA_INT_M         BIT(1)
 951 #define TXMAC_INT_M         BIT(2)
 952 #define TXXGXS_INT_M        BIT(3)
 953 #define TXTRAFFIC_INT_M     BIT(8)
 954 #define PIC_RX_INT_M        BIT(32)
 955 #define RXDMA_INT_M         BIT(33)
 956 #define RXMAC_INT_M         BIT(34)
 957 #define MC_INT_M            BIT(35)
 958 #define RXXGXS_INT_M        BIT(36)
 959 #define RXTRAFFIC_INT_M     BIT(40)
 960
 961 /*  PIC level Interrupts TODO*/
 962
 963 /*  DMA level Inressupts */
 964 #define TXDMA_PFC_INT_M     BIT(0)
 965 #define TXDMA_PCC_INT_M     BIT(2)
 966
 967 /*  PFC block interrupts */
 968 #define PFC_MISC_ERR_1      BIT(0)      /* Interrupt to indicate FIFO full */
 969
 970 /* PCC block interrupts. */
 971 #define PCC_FB_ECC_ERR     vBIT(0xff, 16, 8)    /* Interrupt to indicate
 972                                                    PCC_FB_ECC Error. */
 973
 974 #define RXD_GET_VLAN_TAG(Control_2) (u16)(Control_2 & MASK_VLAN_TAG)
 975 /*
 976  * Prototype declaration.
 977  */
 978 static int __devinit s2io_init_nic(struct pci_dev *pdev,
 979                                    const struct pci_device_id *pre);
 980 static void __devexit s2io_rem_nic(struct pci_dev *pdev);
 981 static int init_shared_mem(struct s2io_nic *sp);
 982 static void free_shared_mem(struct s2io_nic *sp);
 983 static int init_nic(struct s2io_nic *nic);
 984 static void rx_intr_handler(struct ring_info *ring_data);
 985 static void tx_intr_handler(struct fifo_info *fifo_data);
 986 static void alarm_intr_handler(struct s2io_nic *sp);
 987
 988 static int s2io_starter(void);
 989 static void s2io_closer(void);
 990 static void s2io_tx_watchdog(struct net_device *dev);
 991 static void s2io_tasklet(unsigned long dev_addr);
 992 static void s2io_set_multicast(struct net_device *dev);
 993 static int rx_osm_handler(struct ring_info *ring_data, struct RxD_t * rxdp);
 994 static void s2io_link(struct s2io_nic * sp, int link);
 995 static void s2io_reset(struct s2io_nic * sp);
 996 static int s2io_poll(struct net_device *dev, int *budget);
 997 static void s2io_init_pci(struct s2io_nic * sp);
 998 static int s2io_set_mac_addr(struct net_device *dev, u8 * addr);
 999 static void s2io_alarm_handle(unsigned long data);
1000 static int s2io_enable_msi(struct s2io_nic *nic);
1001 static irqreturn_t s2io_msi_handle(int irq, void *dev_id);
1002 static irqreturn_t
1003 s2io_msix_ring_handle(int irq, void *dev_id);
1004 static irqreturn_t
1005 s2io_msix_fifo_handle(int irq, void *dev_id);
1006 static irqreturn_t s2io_isr(int irq, void *dev_id);
1007 static int verify_xena_quiescence(struct s2io_nic *sp);
1008 static const struct ethtool_ops netdev_ethtool_ops;
1009 static void s2io_set_link(struct work_struct *work);
1010 static int s2io_set_swapper(struct s2io_nic * sp);
1011 static void s2io_card_down(struct s2io_nic *nic);
1012 static int s2io_card_up(struct s2io_nic *nic);
1013 static int get_xena_rev_id(struct pci_dev *pdev);
1014 static int wait_for_cmd_complete(void __iomem *addr, u64 busy_bit,
1015                                         int bit_state);
1016 static int s2io_add_isr(struct s2io_nic * sp);
1017 static void s2io_rem_isr(struct s2io_nic * sp);
1018
1019 static void restore_xmsi_data(struct s2io_nic *nic);
1020
1021 static int
1022 s2io_club_tcp_session(u8 *buffer, u8 **tcp, u32 *tcp_len, struct lro **lro,
1023                       struct RxD_t *rxdp, struct s2io_nic *sp);
1024 static void clear_lro_session(struct lro *lro);
1025 static void queue_rx_frame(struct sk_buff *skb);
1026 static void update_L3L4_header(struct s2io_nic *sp, struct lro *lro);
1027 static void lro_append_pkt(struct s2io_nic *sp, struct lro *lro,
1028                            struct sk_buff *skb, u32 tcp_len);
1029 static int rts_ds_steer(struct s2io_nic *nic, u8 ds_codepoint, u8 ring);
1030
1031 #define s2io_tcp_mss(skb) skb_shinfo(skb)->gso_size
1032 #define s2io_udp_mss(skb) skb_shinfo(skb)->gso_size
1033 #define s2io_offload_type(skb) skb_shinfo(skb)->gso_type
1034
1035 #define S2IO_PARM_INT(X, def_val) \
1036         static unsigned int X = def_val;\
1037                 module_param(X , uint, 0);
1038
1039 #endif                          /* _S2IO_H */