drivers/net/phy/adin.c

   1 // SPDX-License-Identifier: GPL-2.0+
   2 /**
   3  *  Driver for Analog Devices Industrial Ethernet PHYs
   4  *
   5  * Copyright 2019 Analog Devices Inc.
   6  */
   7 #include <linux/kernel.h>
   8 #include <linux/bitfield.h>
   9 #include <linux/delay.h>
  10 #include <linux/errno.h>
  11 #include <linux/init.h>
  12 #include <linux/module.h>
  13 #include <linux/mii.h>
  14 #include <linux/phy.h>
  15 #include <linux/property.h>
  16
  17 #define PHY_ID_ADIN1200                         0x0283bc20
  18 #define PHY_ID_ADIN1300                         0x0283bc30
  19
  20 #define ADIN1300_MII_EXT_REG_PTR                0x0010
  21 #define ADIN1300_MII_EXT_REG_DATA               0x0011
  22
  23 #define ADIN1300_PHY_CTRL1                      0x0012
  24 #define   ADIN1300_AUTO_MDI_EN                  BIT(10)
  25 #define   ADIN1300_MAN_MDIX_EN                  BIT(9)
  26
  27 #define ADIN1300_RX_ERR_CNT                     0x0014
  28
  29 #define ADIN1300_PHY_CTRL2                      0x0016
  30 #define   ADIN1300_DOWNSPEED_AN_100_EN          BIT(11)
  31 #define   ADIN1300_DOWNSPEED_AN_10_EN           BIT(10)
  32 #define   ADIN1300_GROUP_MDIO_EN                BIT(6)
  33 #define   ADIN1300_DOWNSPEEDS_EN        \
  34         (ADIN1300_DOWNSPEED_AN_100_EN | ADIN1300_DOWNSPEED_AN_10_EN)
  35
  36 #define ADIN1300_PHY_CTRL3                      0x0017
  37 #define   ADIN1300_LINKING_EN                   BIT(13)
  38 #define   ADIN1300_DOWNSPEED_RETRIES_MSK        GENMASK(12, 10)
  39
  40 #define ADIN1300_INT_MASK_REG                   0x0018
  41 #define   ADIN1300_INT_MDIO_SYNC_EN             BIT(9)
  42 #define   ADIN1300_INT_ANEG_STAT_CHNG_EN        BIT(8)
  43 #define   ADIN1300_INT_ANEG_PAGE_RX_EN          BIT(6)
  44 #define   ADIN1300_INT_IDLE_ERR_CNT_EN          BIT(5)
  45 #define   ADIN1300_INT_MAC_FIFO_OU_EN           BIT(4)
  46 #define   ADIN1300_INT_RX_STAT_CHNG_EN          BIT(3)
  47 #define   ADIN1300_INT_LINK_STAT_CHNG_EN        BIT(2)
  48 #define   ADIN1300_INT_SPEED_CHNG_EN            BIT(1)
  49 #define   ADIN1300_INT_HW_IRQ_EN                BIT(0)
  50 #define ADIN1300_INT_MASK_EN    \
  51         (ADIN1300_INT_LINK_STAT_CHNG_EN | ADIN1300_INT_HW_IRQ_EN)
  52 #define ADIN1300_INT_STATUS_REG                 0x0019
  53
  54 #define ADIN1300_PHY_STATUS1                    0x001a
  55 #define   ADIN1300_PAIR_01_SWAP                 BIT(11)
  56
  57 /* EEE register addresses, accessible via Clause 22 access using
  58  * ADIN1300_MII_EXT_REG_PTR & ADIN1300_MII_EXT_REG_DATA.
  59  * The bit-fields are the same as specified by IEEE for EEE.
  60  */
  61 #define ADIN1300_EEE_CAP_REG                    0x8000
  62 #define ADIN1300_EEE_ADV_REG                    0x8001
  63 #define ADIN1300_EEE_LPABLE_REG                 0x8002
  64 #define ADIN1300_CLOCK_STOP_REG                 0x9400
  65 #define ADIN1300_LPI_WAKE_ERR_CNT_REG           0xa000
  66
  67 #define ADIN1300_GE_SOFT_RESET_REG              0xff0c
  68 #define   ADIN1300_GE_SOFT_RESET                BIT(0)
  69
  70 #define ADIN1300_GE_RGMII_CFG_REG               0xff23
  71 #define   ADIN1300_GE_RGMII_RX_MSK              GENMASK(8, 6)
  72 #define   ADIN1300_GE_RGMII_RX_SEL(x)           \
  73                 FIELD_PREP(ADIN1300_GE_RGMII_RX_MSK, x)
  74 #define   ADIN1300_GE_RGMII_GTX_MSK             GENMASK(5, 3)
  75 #define   ADIN1300_GE_RGMII_GTX_SEL(x)          \
  76                 FIELD_PREP(ADIN1300_GE_RGMII_GTX_MSK, x)
  77 #define   ADIN1300_GE_RGMII_RXID_EN             BIT(2)
  78 #define   ADIN1300_GE_RGMII_TXID_EN             BIT(1)
  79 #define   ADIN1300_GE_RGMII_EN                  BIT(0)
  80
  81 /* RGMII internal delay settings for rx and tx for ADIN1300 */
  82 #define ADIN1300_RGMII_1_60_NS                  0x0001
  83 #define ADIN1300_RGMII_1_80_NS                  0x0002
  84 #define ADIN1300_RGMII_2_00_NS                  0x0000
  85 #define ADIN1300_RGMII_2_20_NS                  0x0006
  86 #define ADIN1300_RGMII_2_40_NS                  0x0007
  87
  88 #define ADIN1300_GE_RMII_CFG_REG                0xff24
  89 #define   ADIN1300_GE_RMII_FIFO_DEPTH_MSK       GENMASK(6, 4)
  90 #define   ADIN1300_GE_RMII_FIFO_DEPTH_SEL(x)    \
  91                 FIELD_PREP(ADIN1300_GE_RMII_FIFO_DEPTH_MSK, x)
  92 #define   ADIN1300_GE_RMII_EN                   BIT(0)
  93
  94 /* RMII fifo depth values */
  95 #define ADIN1300_RMII_4_BITS                    0x0000
  96 #define ADIN1300_RMII_8_BITS                    0x0001
  97 #define ADIN1300_RMII_12_BITS                   0x0002
  98 #define ADIN1300_RMII_16_BITS                   0x0003
  99 #define ADIN1300_RMII_20_BITS                   0x0004
 100 #define ADIN1300_RMII_24_BITS                   0x0005
 101
 102 /**
 103  * struct adin_cfg_reg_map - map a config value to aregister value
 104  * @cfg         value in device configuration
 105  * @reg         value in the register
 106  */
 107 struct adin_cfg_reg_map {
 108         int cfg;
 109         int reg;
 110 };
 111
 112 static const struct adin_cfg_reg_map adin_rgmii_delays[] = {
 113         { 1600, ADIN1300_RGMII_1_60_NS },
 114         { 1800, ADIN1300_RGMII_1_80_NS },
 115         { 2000, ADIN1300_RGMII_2_00_NS },
 116         { 2200, ADIN1300_RGMII_2_20_NS },
 117         { 2400, ADIN1300_RGMII_2_40_NS },
 118         { },
 119 };
 120
 121 static const struct adin_cfg_reg_map adin_rmii_fifo_depths[] = {
 122         { 4,  ADIN1300_RMII_4_BITS },
 123         { 8,  ADIN1300_RMII_8_BITS },
 124         { 12, ADIN1300_RMII_12_BITS },
 125         { 16, ADIN1300_RMII_16_BITS },
 126         { 20, ADIN1300_RMII_20_BITS },
 127         { 24, ADIN1300_RMII_24_BITS },
 128         { },
 129 };
 130
 131 /**
 132  * struct adin_clause45_mmd_map - map to convert Clause 45 regs to Clause 22
 133  * @devad               device address used in Clause 45 access
 134  * @cl45_regnum         register address defined by Clause 45
 135  * @adin_regnum         equivalent register address accessible via Clause 22
 136  */
 137 struct adin_clause45_mmd_map {
 138         int devad;
 139         u16 cl45_regnum;
 140         u16 adin_regnum;
 141 };
 142
 143 static struct adin_clause45_mmd_map adin_clause45_mmd_map[] = {
 144         { MDIO_MMD_PCS, MDIO_PCS_EEE_ABLE,      ADIN1300_EEE_CAP_REG },
 145         { MDIO_MMD_AN,  MDIO_AN_EEE_LPABLE,     ADIN1300_EEE_LPABLE_REG },
 146         { MDIO_MMD_AN,  MDIO_AN_EEE_ADV,        ADIN1300_EEE_ADV_REG },
 147         { MDIO_MMD_PCS, MDIO_CTRL1,             ADIN1300_CLOCK_STOP_REG },
 148         { MDIO_MMD_PCS, MDIO_PCS_EEE_WK_ERR,    ADIN1300_LPI_WAKE_ERR_CNT_REG },
 149 };
 150
 151 struct adin_hw_stat {
 152         const char *string;
 153         u16 reg1;
 154         u16 reg2;
 155 };
 156
 157 static struct adin_hw_stat adin_hw_stats[] = {
 158         { "total_frames_checked_count",         0x940A, 0x940B }, /* hi + lo */
 159         { "length_error_frames_count",          0x940C },
 160         { "alignment_error_frames_count",       0x940D },
 161         { "symbol_error_count",                 0x940E },
 162         { "oversized_frames_count",             0x940F },
 163         { "undersized_frames_count",            0x9410 },
 164         { "odd_nibble_frames_count",            0x9411 },
 165         { "odd_preamble_packet_count",          0x9412 },
 166         { "dribble_bits_frames_count",          0x9413 },
 167         { "false_carrier_events_count",         0x9414 },
 168 };
 169
 170 /**
 171  * struct adin_priv - ADIN PHY driver private data
 172  * stats                statistic counters for the PHY
 173  */
 174 struct adin_priv {
 175         u64                     stats[ARRAY_SIZE(adin_hw_stats)];
 176 };
 177
 178 static int adin_lookup_reg_value(const struct adin_cfg_reg_map *tbl, int cfg)
 179 {
 180         size_t i;
 181
 182         for (i = 0; tbl[i].cfg; i++) {
 183                 if (tbl[i].cfg == cfg)
 184                         return tbl[i].reg;
 185         }
 186
 187         return -EINVAL;
 188 }
 189
 190 static u32 adin_get_reg_value(struct phy_device *phydev,
 191                               const char *prop_name,
 192                               const struct adin_cfg_reg_map *tbl,
 193                               u32 dflt)
 194 {
 195         struct device *dev = &phydev->mdio.dev;
 196         u32 val;
 197         int rc;
 198
 199         if (device_property_read_u32(dev, prop_name, &val))
 200                 return dflt;
 201
 202         rc = adin_lookup_reg_value(tbl, val);
 203         if (rc < 0) {
 204                 phydev_warn(phydev,
 205                             "Unsupported value %u for %s using default (%u)\n",
 206                             val, prop_name, dflt);
 207                 return dflt;
 208         }
 209
 210         return rc;
 211 }
 212
 213 static int adin_config_rgmii_mode(struct phy_device *phydev)
 214 {
 215         u32 val;
 216         int reg;
 217
 218         if (!phy_interface_is_rgmii(phydev))
 219                 return phy_clear_bits_mmd(phydev, MDIO_MMD_VEND1,
 220                                           ADIN1300_GE_RGMII_CFG_REG,
 221                                           ADIN1300_GE_RGMII_EN);
 222
 223         reg = phy_read_mmd(phydev, MDIO_MMD_VEND1, ADIN1300_GE_RGMII_CFG_REG);
 224         if (reg < 0)
 225                 return reg;
 226
 227         reg |= ADIN1300_GE_RGMII_EN;
 228
 229         if (phydev->interface == PHY_INTERFACE_MODE_RGMII_ID ||
 230             phydev->interface == PHY_INTERFACE_MODE_RGMII_RXID) {
 231                 reg |= ADIN1300_GE_RGMII_RXID_EN;
 232
 233                 val = adin_get_reg_value(phydev, "adi,rx-internal-delay-ps",
 234                                          adin_rgmii_delays,
 235                                          ADIN1300_RGMII_2_00_NS);
 236                 reg &= ~ADIN1300_GE_RGMII_RX_MSK;
 237                 reg |= ADIN1300_GE_RGMII_RX_SEL(val);
 238         } else {
 239                 reg &= ~ADIN1300_GE_RGMII_RXID_EN;
 240         }
 241
 242         if (phydev->interface == PHY_INTERFACE_MODE_RGMII_ID ||
 243             phydev->interface == PHY_INTERFACE_MODE_RGMII_TXID) {
 244                 reg |= ADIN1300_GE_RGMII_TXID_EN;
 245
 246                 val = adin_get_reg_value(phydev, "adi,tx-internal-delay-ps",
 247                                          adin_rgmii_delays,
 248                                          ADIN1300_RGMII_2_00_NS);
 249                 reg &= ~ADIN1300_GE_RGMII_GTX_MSK;
 250                 reg |= ADIN1300_GE_RGMII_GTX_SEL(val);
 251         } else {
 252                 reg &= ~ADIN1300_GE_RGMII_TXID_EN;
 253         }
 254
 255         return phy_write_mmd(phydev, MDIO_MMD_VEND1,
 256                              ADIN1300_GE_RGMII_CFG_REG, reg);
 257 }
 258
 259 static int adin_config_rmii_mode(struct phy_device *phydev)
 260 {
 261         u32 val;
 262         int reg;
 263
 264         if (phydev->interface != PHY_INTERFACE_MODE_RMII)
 265                 return phy_clear_bits_mmd(phydev, MDIO_MMD_VEND1,
 266                                           ADIN1300_GE_RMII_CFG_REG,
 267                                           ADIN1300_GE_RMII_EN);
 268
 269         reg = phy_read_mmd(phydev, MDIO_MMD_VEND1, ADIN1300_GE_RMII_CFG_REG);
 270         if (reg < 0)
 271                 return reg;
 272
 273         reg |= ADIN1300_GE_RMII_EN;
 274
 275         val = adin_get_reg_value(phydev, "adi,fifo-depth-bits",
 276                                  adin_rmii_fifo_depths,
 277                                  ADIN1300_RMII_8_BITS);
 278
 279         reg &= ~ADIN1300_GE_RMII_FIFO_DEPTH_MSK;
 280         reg |= ADIN1300_GE_RMII_FIFO_DEPTH_SEL(val);
 281
 282         return phy_write_mmd(phydev, MDIO_MMD_VEND1,
 283                              ADIN1300_GE_RMII_CFG_REG, reg);
 284 }
 285
 286 static int adin_get_downshift(struct phy_device *phydev, u8 *data)
 287 {
 288         int val, cnt, enable;
 289
 290         val = phy_read(phydev, ADIN1300_PHY_CTRL2);
 291         if (val < 0)
 292                 return val;
 293
 294         cnt = phy_read(phydev, ADIN1300_PHY_CTRL3);
 295         if (cnt < 0)
 296                 return cnt;
 297
 298         enable = FIELD_GET(ADIN1300_DOWNSPEEDS_EN, val);
 299         cnt = FIELD_GET(ADIN1300_DOWNSPEED_RETRIES_MSK, cnt);
 300
 301         *data = (enable && cnt) ? cnt : DOWNSHIFT_DEV_DISABLE;
 302
 303         return 0;
 304 }
 305
 306 static int adin_set_downshift(struct phy_device *phydev, u8 cnt)
 307 {
 308         u16 val;
 309         int rc;
 310
 311         if (cnt == DOWNSHIFT_DEV_DISABLE)
 312                 return phy_clear_bits(phydev, ADIN1300_PHY_CTRL2,
 313                                       ADIN1300_DOWNSPEEDS_EN);
 314
 315         if (cnt > 7)
 316                 return -E2BIG;
 317
 318         val = FIELD_PREP(ADIN1300_DOWNSPEED_RETRIES_MSK, cnt);
 319         val |= ADIN1300_LINKING_EN;
 320
 321         rc = phy_modify(phydev, ADIN1300_PHY_CTRL3,
 322                         ADIN1300_LINKING_EN | ADIN1300_DOWNSPEED_RETRIES_MSK,
 323                         val);
 324         if (rc < 0)
 325                 return rc;
 326
 327         return phy_set_bits(phydev, ADIN1300_PHY_CTRL2,
 328                             ADIN1300_DOWNSPEEDS_EN);
 329 }
 330
 331 static int adin_get_tunable(struct phy_device *phydev,
 332                             struct ethtool_tunable *tuna, void *data)
 333 {
 334         switch (tuna->id) {
 335         case ETHTOOL_PHY_DOWNSHIFT:
 336                 return adin_get_downshift(phydev, data);
 337         default:
 338                 return -EOPNOTSUPP;
 339         }
 340 }
 341
 342 static int adin_set_tunable(struct phy_device *phydev,
 343                             struct ethtool_tunable *tuna, const void *data)
 344 {
 345         switch (tuna->id) {
 346         case ETHTOOL_PHY_DOWNSHIFT:
 347                 return adin_set_downshift(phydev, *(const u8 *)data);
 348         default:
 349                 return -EOPNOTSUPP;
 350         }
 351 }
 352
 353 static int adin_config_init(struct phy_device *phydev)
 354 {
 355         int rc;
 356
 357         phydev->mdix_ctrl = ETH_TP_MDI_AUTO;
 358
 359         rc = genphy_config_init(phydev);
 360         if (rc < 0)
 361                 return rc;
 362
 363         rc = adin_config_rgmii_mode(phydev);
 364         if (rc < 0)
 365                 return rc;
 366
 367         rc = adin_config_rmii_mode(phydev);
 368         if (rc < 0)
 369                 return rc;
 370
 371         rc = adin_set_downshift(phydev, 4);
 372         if (rc < 0)
 373                 return rc;
 374
 375         phydev_dbg(phydev, "PHY is using mode '%s'\n",
 376                    phy_modes(phydev->interface));
 377
 378         return 0;
 379 }
 380
 381 static int adin_phy_ack_intr(struct phy_device *phydev)
 382 {
 383         /* Clear pending interrupts */
 384         int rc = phy_read(phydev, ADIN1300_INT_STATUS_REG);
 385
 386         return rc < 0 ? rc : 0;
 387 }
 388
 389 static int adin_phy_config_intr(struct phy_device *phydev)
 390 {
 391         if (phydev->interrupts == PHY_INTERRUPT_ENABLED)
 392                 return phy_set_bits(phydev, ADIN1300_INT_MASK_REG,
 393                                     ADIN1300_INT_MASK_EN);
 394
 395         return phy_clear_bits(phydev, ADIN1300_INT_MASK_REG,
 396                               ADIN1300_INT_MASK_EN);
 397 }
 398
 399 static int adin_cl45_to_adin_reg(struct phy_device *phydev, int devad,
 400                                  u16 cl45_regnum)
 401 {
 402         struct adin_clause45_mmd_map *m;
 403         int i;
 404
 405         if (devad == MDIO_MMD_VEND1)
 406                 return cl45_regnum;
 407
 408         for (i = 0; i < ARRAY_SIZE(adin_clause45_mmd_map); i++) {
 409                 m = &adin_clause45_mmd_map[i];
 410                 if (m->devad == devad && m->cl45_regnum == cl45_regnum)
 411                         return m->adin_regnum;
 412         }
 413
 414         phydev_err(phydev,
 415                    "No translation available for devad: %d reg: %04x\n",
 416                    devad, cl45_regnum);
 417
 418         return -EINVAL;
 419 }
 420
 421 static int adin_read_mmd(struct phy_device *phydev, int devad, u16 regnum)
 422 {
 423         struct mii_bus *bus = phydev->mdio.bus;
 424         int phy_addr = phydev->mdio.addr;
 425         int adin_regnum;
 426         int err;
 427
 428         adin_regnum = adin_cl45_to_adin_reg(phydev, devad, regnum);
 429         if (adin_regnum < 0)
 430                 return adin_regnum;
 431
 432         err = __mdiobus_write(bus, phy_addr, ADIN1300_MII_EXT_REG_PTR,
 433                               adin_regnum);
 434         if (err)
 435                 return err;
 436
 437         return __mdiobus_read(bus, phy_addr, ADIN1300_MII_EXT_REG_DATA);
 438 }
 439
 440 static int adin_write_mmd(struct phy_device *phydev, int devad, u16 regnum,
 441                           u16 val)
 442 {
 443         struct mii_bus *bus = phydev->mdio.bus;
 444         int phy_addr = phydev->mdio.addr;
 445         int adin_regnum;
 446         int err;
 447
 448         adin_regnum = adin_cl45_to_adin_reg(phydev, devad, regnum);
 449         if (adin_regnum < 0)
 450                 return adin_regnum;
 451
 452         err = __mdiobus_write(bus, phy_addr, ADIN1300_MII_EXT_REG_PTR,
 453                               adin_regnum);
 454         if (err)
 455                 return err;
 456
 457         return __mdiobus_write(bus, phy_addr, ADIN1300_MII_EXT_REG_DATA, val);
 458 }
 459
 460 static int adin_config_mdix(struct phy_device *phydev)
 461 {
 462         bool auto_en, mdix_en;
 463         int reg;
 464
 465         mdix_en = false;
 466         auto_en = false;
 467         switch (phydev->mdix_ctrl) {
 468         case ETH_TP_MDI:
 469                 break;
 470         case ETH_TP_MDI_X:
 471                 mdix_en = true;
 472                 break;
 473         case ETH_TP_MDI_AUTO:
 474                 auto_en = true;
 475                 break;
 476         default:
 477                 return -EINVAL;
 478         }
 479
 480         reg = phy_read(phydev, ADIN1300_PHY_CTRL1);
 481         if (reg < 0)
 482                 return reg;
 483
 484         if (mdix_en)
 485                 reg |= ADIN1300_MAN_MDIX_EN;
 486         else
 487                 reg &= ~ADIN1300_MAN_MDIX_EN;
 488
 489         if (auto_en)
 490                 reg |= ADIN1300_AUTO_MDI_EN;
 491         else
 492                 reg &= ~ADIN1300_AUTO_MDI_EN;
 493
 494         return phy_write(phydev, ADIN1300_PHY_CTRL1, reg);
 495 }
 496
 497 static int adin_config_aneg(struct phy_device *phydev)
 498 {
 499         int ret;
 500
 501         ret = adin_config_mdix(phydev);
 502         if (ret)
 503                 return ret;
 504
 505         return genphy_config_aneg(phydev);
 506 }
 507
 508 static int adin_mdix_update(struct phy_device *phydev)
 509 {
 510         bool auto_en, mdix_en;
 511         bool swapped;
 512         int reg;
 513
 514         reg = phy_read(phydev, ADIN1300_PHY_CTRL1);
 515         if (reg < 0)
 516                 return reg;
 517
 518         auto_en = !!(reg & ADIN1300_AUTO_MDI_EN);
 519         mdix_en = !!(reg & ADIN1300_MAN_MDIX_EN);
 520
 521         /* If MDI/MDIX is forced, just read it from the control reg */
 522         if (!auto_en) {
 523                 if (mdix_en)
 524                         phydev->mdix = ETH_TP_MDI_X;
 525                 else
 526                         phydev->mdix = ETH_TP_MDI;
 527                 return 0;
 528         }
 529
 530         /**
 531          * Otherwise, we need to deduce it from the PHY status2 reg.
 532          * When Auto-MDI is enabled, the ADIN1300_MAN_MDIX_EN bit implies
 533          * a preference for MDIX when it is set.
 534          */
 535         reg = phy_read(phydev, ADIN1300_PHY_STATUS1);
 536         if (reg < 0)
 537                 return reg;
 538
 539         swapped = !!(reg & ADIN1300_PAIR_01_SWAP);
 540
 541         if (mdix_en != swapped)
 542                 phydev->mdix = ETH_TP_MDI_X;
 543         else
 544                 phydev->mdix = ETH_TP_MDI;
 545
 546         return 0;
 547 }
 548
 549 static int adin_read_status(struct phy_device *phydev)
 550 {
 551         int ret;
 552
 553         ret = adin_mdix_update(phydev);
 554         if (ret < 0)
 555                 return ret;
 556
 557         return genphy_read_status(phydev);
 558 }
 559
 560 static int adin_soft_reset(struct phy_device *phydev)
 561 {
 562         int rc;
 563
 564         /* The reset bit is self-clearing, set it and wait */
 565         rc = phy_set_bits_mmd(phydev, MDIO_MMD_VEND1,
 566                               ADIN1300_GE_SOFT_RESET_REG,
 567                               ADIN1300_GE_SOFT_RESET);
 568         if (rc < 0)
 569                 return rc;
 570
 571         msleep(10);
 572
 573         /* If we get a read error something may be wrong */
 574         rc = phy_read_mmd(phydev, MDIO_MMD_VEND1,
 575                           ADIN1300_GE_SOFT_RESET_REG);
 576
 577         return rc < 0 ? rc : 0;
 578 }
 579
 580 static int adin_get_sset_count(struct phy_device *phydev)
 581 {
 582         return ARRAY_SIZE(adin_hw_stats);
 583 }
 584
 585 static void adin_get_strings(struct phy_device *phydev, u8 *data)
 586 {
 587         int i;
 588
 589         for (i = 0; i < ARRAY_SIZE(adin_hw_stats); i++) {
 590                 strlcpy(&data[i * ETH_GSTRING_LEN],
 591                         adin_hw_stats[i].string, ETH_GSTRING_LEN);
 592         }
 593 }
 594
 595 static int adin_read_mmd_stat_regs(struct phy_device *phydev,
 596                                    struct adin_hw_stat *stat,
 597                                    u32 *val)
 598 {
 599         int ret;
 600
 601         ret = phy_read_mmd(phydev, MDIO_MMD_VEND1, stat->reg1);
 602         if (ret < 0)
 603                 return ret;
 604
 605         *val = (ret & 0xffff);
 606
 607         if (stat->reg2 == 0)
 608                 return 0;
 609
 610         ret = phy_read_mmd(phydev, MDIO_MMD_VEND1, stat->reg2);
 611         if (ret < 0)
 612                 return ret;
 613
 614         *val <<= 16;
 615         *val |= (ret & 0xffff);
 616
 617         return 0;
 618 }
 619
 620 static u64 adin_get_stat(struct phy_device *phydev, int i)
 621 {
 622         struct adin_hw_stat *stat = &adin_hw_stats[i];
 623         struct adin_priv *priv = phydev->priv;
 624         u32 val;
 625         int ret;
 626
 627         if (stat->reg1 > 0x1f) {
 628                 ret = adin_read_mmd_stat_regs(phydev, stat, &val);
 629                 if (ret < 0)
 630                         return (u64)(~0);
 631         } else {
 632                 ret = phy_read(phydev, stat->reg1);
 633                 if (ret < 0)
 634                         return (u64)(~0);
 635                 val = (ret & 0xffff);
 636         }
 637
 638         priv->stats[i] += val;
 639
 640         return priv->stats[i];
 641 }
 642
 643 static void adin_get_stats(struct phy_device *phydev,
 644                            struct ethtool_stats *stats, u64 *data)
 645 {
 646         int i, rc;
 647
 648         /* latch copies of all the frame-checker counters */
 649         rc = phy_read(phydev, ADIN1300_RX_ERR_CNT);
 650         if (rc < 0)
 651                 return;
 652
 653         for (i = 0; i < ARRAY_SIZE(adin_hw_stats); i++)
 654                 data[i] = adin_get_stat(phydev, i);
 655 }
 656
 657 static int adin_probe(struct phy_device *phydev)
 658 {
 659         struct device *dev = &phydev->mdio.dev;
 660         struct adin_priv *priv;
 661
 662         priv = devm_kzalloc(dev, sizeof(*priv), GFP_KERNEL);
 663         if (!priv)
 664                 return -ENOMEM;
 665
 666         phydev->priv = priv;
 667
 668         return 0;
 669 }
 670
 671 static struct phy_driver adin_driver[] = {
 672         {
 673                 PHY_ID_MATCH_MODEL(PHY_ID_ADIN1200),
 674                 .name           = "ADIN1200",
 675                 .probe          = adin_probe,
 676                 .config_init    = adin_config_init,
 677                 .soft_reset     = adin_soft_reset,
 678                 .config_aneg    = adin_config_aneg,
 679                 .read_status    = adin_read_status,
 680                 .get_tunable    = adin_get_tunable,
 681                 .set_tunable    = adin_set_tunable,
 682                 .ack_interrupt  = adin_phy_ack_intr,
 683                 .config_intr    = adin_phy_config_intr,
 684                 .get_sset_count = adin_get_sset_count,
 685                 .get_strings    = adin_get_strings,
 686                 .get_stats      = adin_get_stats,
 687                 .resume         = genphy_resume,
 688                 .suspend        = genphy_suspend,
 689                 .read_mmd       = adin_read_mmd,
 690                 .write_mmd      = adin_write_mmd,
 691         },
 692         {
 693                 PHY_ID_MATCH_MODEL(PHY_ID_ADIN1300),
 694                 .name           = "ADIN1300",
 695                 .probe          = adin_probe,
 696                 .config_init    = adin_config_init,
 697                 .soft_reset     = adin_soft_reset,
 698                 .config_aneg    = adin_config_aneg,
 699                 .read_status    = adin_read_status,
 700                 .get_tunable    = adin_get_tunable,
 701                 .set_tunable    = adin_set_tunable,
 702                 .ack_interrupt  = adin_phy_ack_intr,
 703                 .config_intr    = adin_phy_config_intr,
 704                 .get_sset_count = adin_get_sset_count,
 705                 .get_strings    = adin_get_strings,
 706                 .get_stats      = adin_get_stats,
 707                 .resume         = genphy_resume,
 708                 .suspend        = genphy_suspend,
 709                 .read_mmd       = adin_read_mmd,
 710                 .write_mmd      = adin_write_mmd,
 711         },
 712 };
 713
 714 module_phy_driver(adin_driver);
 715
 716 static struct mdio_device_id __maybe_unused adin_tbl[] = {
 717         { PHY_ID_MATCH_MODEL(PHY_ID_ADIN1200) },
 718         { PHY_ID_MATCH_MODEL(PHY_ID_ADIN1300) },
 719         { }
 720 };
 721
 722 MODULE_DEVICE_TABLE(mdio, adin_tbl);
 723 MODULE_DESCRIPTION("Analog Devices Industrial Ethernet PHY driver");
 724 MODULE_LICENSE("GPL");