drivers/net/pcnet.c

   1 // SPDX-License-Identifier: GPL-2.0+
   2 /*
   3  * (C) Copyright 2002 Wolfgang Grandegger, wg@denx.de.
   4  *
   5  * This driver for AMD PCnet network controllers is derived from the
   6  * Linux driver pcnet32.c written 1996-1999 by Thomas Bogendoerfer.
   7  */
   8
   9 #include <common.h>
  10 #include <cpu_func.h>
  11 #include <log.h>
  12 #include <malloc.h>
  13 #include <memalign.h>
  14 #include <net.h>
  15 #include <netdev.h>
  16 #include <asm/cache.h>
  17 #include <asm/io.h>
  18 #include <pci.h>
  19 #include <linux/delay.h>
  20
  21 #define PCNET_DEBUG_LEVEL       0       /* 0=off, 1=init, 2=rx/tx */
  22
  23 #define PCNET_DEBUG1(fmt,args...)       \
  24         debug_cond(PCNET_DEBUG_LEVEL > 0, fmt ,##args)
  25 #define PCNET_DEBUG2(fmt,args...)       \
  26         debug_cond(PCNET_DEBUG_LEVEL > 1, fmt ,##args)
  27
  28 /*
  29  * Set the number of Tx and Rx buffers, using Log_2(# buffers).
  30  * Reasonable default values are 4 Tx buffers, and 16 Rx buffers.
  31  * That translates to 2 (4 == 2^^2) and 4 (16 == 2^^4).
  32  */
  33 #define PCNET_LOG_TX_BUFFERS    0
  34 #define PCNET_LOG_RX_BUFFERS    2
  35
  36 #define TX_RING_SIZE            (1 << (PCNET_LOG_TX_BUFFERS))
  37 #define TX_RING_LEN_BITS        ((PCNET_LOG_TX_BUFFERS) << 12)
  38
  39 #define RX_RING_SIZE            (1 << (PCNET_LOG_RX_BUFFERS))
  40 #define RX_RING_LEN_BITS        ((PCNET_LOG_RX_BUFFERS) << 4)
  41
  42 #define PKT_BUF_SZ              1544
  43
  44 /* The PCNET Rx and Tx ring descriptors. */
  45 struct pcnet_rx_head {
  46         u32 base;
  47         s16 buf_length;
  48         s16 status;
  49         u32 msg_length;
  50         u32 reserved;
  51 };
  52
  53 struct pcnet_tx_head {
  54         u32 base;
  55         s16 length;
  56         s16 status;
  57         u32 misc;
  58         u32 reserved;
  59 };
  60
  61 /* The PCNET 32-Bit initialization block, described in databook. */
  62 struct pcnet_init_block {
  63         u16 mode;
  64         u16 tlen_rlen;
  65         u8 phys_addr[6];
  66         u16 reserved;
  67         u32 filter[2];
  68         /* Receive and transmit ring base, along with extra bits. */
  69         u32 rx_ring;
  70         u32 tx_ring;
  71         u32 reserved2;
  72 };
  73
  74 struct pcnet_uncached_priv {
  75         struct pcnet_rx_head rx_ring[RX_RING_SIZE];
  76         struct pcnet_tx_head tx_ring[TX_RING_SIZE];
  77         struct pcnet_init_block init_block;
  78 } __aligned(ARCH_DMA_MINALIGN);
  79
  80 struct pcnet_priv {
  81         struct pcnet_uncached_priv ucp;
  82         /* Receive Buffer space */
  83         unsigned char rx_buf[RX_RING_SIZE][PKT_BUF_SZ + 4];
  84         struct pcnet_uncached_priv *uc;
  85         int cur_rx;
  86         int cur_tx;
  87 };
  88
  89 static struct pcnet_priv *lp;
  90
  91 /* Offsets from base I/O address for WIO mode */
  92 #define PCNET_RDP               0x10
  93 #define PCNET_RAP               0x12
  94 #define PCNET_RESET             0x14
  95 #define PCNET_BDP               0x16
  96
  97 static u16 pcnet_read_csr(struct eth_device *dev, int index)
  98 {
  99         void __iomem *base = (void __iomem *)dev->iobase;
 100
 101         writew(index, base + PCNET_RAP);
 102         return readw(base + PCNET_RDP);
 103 }
 104
 105 static void pcnet_write_csr(struct eth_device *dev, int index, u16 val)
 106 {
 107         void __iomem *base = (void __iomem *)dev->iobase;
 108
 109         writew(index, base + PCNET_RAP);
 110         writew(val, base + PCNET_RDP);
 111 }
 112
 113 static u16 pcnet_read_bcr(struct eth_device *dev, int index)
 114 {
 115         void __iomem *base = (void __iomem *)dev->iobase;
 116
 117         writew(index, base + PCNET_RAP);
 118         return readw(base + PCNET_BDP);
 119 }
 120
 121 static void pcnet_write_bcr(struct eth_device *dev, int index, u16 val)
 122 {
 123         void __iomem *base = (void __iomem *)dev->iobase;
 124
 125         writew(index, base + PCNET_RAP);
 126         writew(val, base + PCNET_BDP);
 127 }
 128
 129 static void pcnet_reset(struct eth_device *dev)
 130 {
 131         void __iomem *base = (void __iomem *)dev->iobase;
 132
 133         readw(base + PCNET_RESET);
 134 }
 135
 136 static int pcnet_check(struct eth_device *dev)
 137 {
 138         void __iomem *base = (void __iomem *)dev->iobase;
 139
 140         writew(88, base + PCNET_RAP);
 141         return readw(base + PCNET_RAP) == 88;
 142 }
 143
 144 static int pcnet_init (struct eth_device *dev, bd_t * bis);
 145 static int pcnet_send(struct eth_device *dev, void *packet, int length);
 146 static int pcnet_recv (struct eth_device *dev);
 147 static void pcnet_halt (struct eth_device *dev);
 148 static int pcnet_probe (struct eth_device *dev, bd_t * bis, int dev_num);
 149
 150 static inline pci_addr_t pcnet_virt_to_mem(const struct eth_device *dev,
 151                                                 void *addr)
 152 {
 153         pci_dev_t devbusfn = (pci_dev_t)(unsigned long)dev->priv;
 154         void *virt_addr = addr;
 155
 156         return pci_virt_to_mem(devbusfn, virt_addr);
 157 }
 158
 159 static struct pci_device_id supported[] = {
 160         { PCI_DEVICE(PCI_VENDOR_ID_AMD, PCI_DEVICE_ID_AMD_LANCE) },
 161         {}
 162 };
 163
 164
 165 int pcnet_initialize(bd_t *bis)
 166 {
 167         pci_dev_t devbusfn;
 168         struct eth_device *dev;
 169         u16 command, status;
 170         int dev_nr = 0;
 171         u32 bar;
 172
 173         PCNET_DEBUG1("\npcnet_initialize...\n");
 174
 175         for (dev_nr = 0;; dev_nr++) {
 176
 177                 /*
 178                  * Find the PCnet PCI device(s).
 179                  */
 180                 devbusfn = pci_find_devices(supported, dev_nr);
 181                 if (devbusfn < 0)
 182                         break;
 183
 184                 /*
 185                  * Allocate and pre-fill the device structure.
 186                  */
 187                 dev = calloc(1, sizeof(*dev));
 188                 if (!dev) {
 189                         printf("pcnet: Can not allocate memory\n");
 190                         break;
 191                 }
 192
 193                 /*
 194                  * We only maintain one structure because the drivers will
 195                  * never be used concurrently. In 32bit mode the RX and TX
 196                  * ring entries must be aligned on 16-byte boundaries.
 197                  */
 198                 if (!lp) {
 199                         lp = malloc_cache_aligned(sizeof(*lp));
 200                         lp->uc = map_physmem((phys_addr_t)&lp->ucp,
 201                                              sizeof(lp->ucp), MAP_NOCACHE);
 202                         flush_dcache_range((unsigned long)lp,
 203                                            (unsigned long)lp + sizeof(*lp));
 204                 }
 205
 206                 dev->priv = (void *)(unsigned long)devbusfn;
 207                 sprintf(dev->name, "pcnet#%d", dev_nr);
 208
 209                 /*
 210                  * Setup the PCI device.
 211                  */
 212                 pci_read_config_dword(devbusfn, PCI_BASE_ADDRESS_1, &bar);
 213                 dev->iobase = pci_mem_to_phys(devbusfn, bar);
 214                 dev->iobase &= ~0xf;
 215
 216                 PCNET_DEBUG1("%s: devbusfn=0x%x iobase=0x%lx: ",
 217                              dev->name, devbusfn, (unsigned long)dev->iobase);
 218
 219                 command = PCI_COMMAND_MEMORY | PCI_COMMAND_MASTER;
 220                 pci_write_config_word(devbusfn, PCI_COMMAND, command);
 221                 pci_read_config_word(devbusfn, PCI_COMMAND, &status);
 222                 if ((status & command) != command) {
 223                         printf("%s: Couldn't enable IO access or Bus Mastering\n",
 224                                dev->name);
 225                         free(dev);
 226                         continue;
 227                 }
 228
 229                 pci_write_config_byte(devbusfn, PCI_LATENCY_TIMER, 0x40);
 230
 231                 /*
 232                  * Probe the PCnet chip.
 233                  */
 234                 if (pcnet_probe(dev, bis, dev_nr) < 0) {
 235                         free(dev);
 236                         continue;
 237                 }
 238
 239                 /*
 240                  * Setup device structure and register the driver.
 241                  */
 242                 dev->init = pcnet_init;
 243                 dev->halt = pcnet_halt;
 244                 dev->send = pcnet_send;
 245                 dev->recv = pcnet_recv;
 246
 247                 eth_register(dev);
 248         }
 249
 250         udelay(10 * 1000);
 251
 252         return dev_nr;
 253 }
 254
 255 static int pcnet_probe(struct eth_device *dev, bd_t *bis, int dev_nr)
 256 {
 257         int chip_version;
 258         char *chipname;
 259         int i;
 260
 261         /* Reset the PCnet controller */
 262         pcnet_reset(dev);
 263
 264         /* Check if register access is working */
 265         if (pcnet_read_csr(dev, 0) != 4 || !pcnet_check(dev)) {
 266                 printf("%s: CSR register access check failed\n", dev->name);
 267                 return -1;
 268         }
 269
 270         /* Identify the chip */
 271         chip_version =
 272                 pcnet_read_csr(dev, 88) | (pcnet_read_csr(dev, 89) << 16);
 273         if ((chip_version & 0xfff) != 0x003)
 274                 return -1;
 275         chip_version = (chip_version >> 12) & 0xffff;
 276         switch (chip_version) {
 277         case 0x2621:
 278                 chipname = "PCnet/PCI II 79C970A";      /* PCI */
 279                 break;
 280         case 0x2625:
 281                 chipname = "PCnet/FAST III 79C973";     /* PCI */
 282                 break;
 283         case 0x2627:
 284                 chipname = "PCnet/FAST III 79C975";     /* PCI */
 285                 break;
 286         default:
 287                 printf("%s: PCnet version %#x not supported\n",
 288                        dev->name, chip_version);
 289                 return -1;
 290         }
 291
 292         PCNET_DEBUG1("AMD %s\n", chipname);
 293
 294         /*
 295          * In most chips, after a chip reset, the ethernet address is read from
 296          * the station address PROM at the base address and programmed into the
 297          * "Physical Address Registers" CSR12-14.
 298          */
 299         for (i = 0; i < 3; i++) {
 300                 unsigned int val;
 301
 302                 val = pcnet_read_csr(dev, i + 12) & 0x0ffff;
 303                 /* There may be endianness issues here. */
 304                 dev->enetaddr[2 * i] = val & 0x0ff;
 305                 dev->enetaddr[2 * i + 1] = (val >> 8) & 0x0ff;
 306         }
 307
 308         return 0;
 309 }
 310
 311 static int pcnet_init(struct eth_device *dev, bd_t *bis)
 312 {
 313         struct pcnet_uncached_priv *uc;
 314         int i, val;
 315         unsigned long addr;
 316
 317         PCNET_DEBUG1("%s: pcnet_init...\n", dev->name);
 318
 319         /* Switch pcnet to 32bit mode */
 320         pcnet_write_bcr(dev, 20, 2);
 321
 322         /* Set/reset autoselect bit */
 323         val = pcnet_read_bcr(dev, 2) & ~2;
 324         val |= 2;
 325         pcnet_write_bcr(dev, 2, val);
 326
 327         /* Enable auto negotiate, setup, disable fd */
 328         val = pcnet_read_bcr(dev, 32) & ~0x98;
 329         val |= 0x20;
 330         pcnet_write_bcr(dev, 32, val);
 331
 332         /*
 333          * Enable NOUFLO on supported controllers, with the transmit
 334          * start point set to the full packet. This will cause entire
 335          * packets to be buffered by the ethernet controller before
 336          * transmission, eliminating underflows which are common on
 337          * slower devices. Controllers which do not support NOUFLO will
 338          * simply be left with a larger transmit FIFO threshold.
 339          */
 340         val = pcnet_read_bcr(dev, 18);
 341         val |= 1 << 11;
 342         pcnet_write_bcr(dev, 18, val);
 343         val = pcnet_read_csr(dev, 80);
 344         val |= 0x3 << 10;
 345         pcnet_write_csr(dev, 80, val);
 346
 347         uc = lp->uc;
 348
 349         uc->init_block.mode = cpu_to_le16(0x0000);
 350         uc->init_block.filter[0] = 0x00000000;
 351         uc->init_block.filter[1] = 0x00000000;
 352
 353         /*
 354          * Initialize the Rx ring.
 355          */
 356         lp->cur_rx = 0;
 357         for (i = 0; i < RX_RING_SIZE; i++) {
 358                 addr = pcnet_virt_to_mem(dev, lp->rx_buf[i]);
 359                 uc->rx_ring[i].base = cpu_to_le32(addr);
 360                 uc->rx_ring[i].buf_length = cpu_to_le16(-PKT_BUF_SZ);
 361                 uc->rx_ring[i].status = cpu_to_le16(0x8000);
 362                 PCNET_DEBUG1
 363                         ("Rx%d: base=0x%x buf_length=0x%hx status=0x%hx\n", i,
 364                          uc->rx_ring[i].base, uc->rx_ring[i].buf_length,
 365                          uc->rx_ring[i].status);
 366         }
 367
 368         /*
 369          * Initialize the Tx ring. The Tx buffer address is filled in as
 370          * needed, but we do need to clear the upper ownership bit.
 371          */
 372         lp->cur_tx = 0;
 373         for (i = 0; i < TX_RING_SIZE; i++) {
 374                 uc->tx_ring[i].base = 0;
 375                 uc->tx_ring[i].status = 0;
 376         }
 377
 378         /*
 379          * Setup Init Block.
 380          */
 381         PCNET_DEBUG1("Init block at 0x%p: MAC", &lp->uc->init_block);
 382
 383         for (i = 0; i < 6; i++) {
 384                 lp->uc->init_block.phys_addr[i] = dev->enetaddr[i];
 385                 PCNET_DEBUG1(" %02x", lp->uc->init_block.phys_addr[i]);
 386         }
 387
 388         uc->init_block.tlen_rlen = cpu_to_le16(TX_RING_LEN_BITS |
 389                                                RX_RING_LEN_BITS);
 390         addr = pcnet_virt_to_mem(dev, uc->rx_ring);
 391         uc->init_block.rx_ring = cpu_to_le32(addr);
 392         addr = pcnet_virt_to_mem(dev, uc->tx_ring);
 393         uc->init_block.tx_ring = cpu_to_le32(addr);
 394
 395         PCNET_DEBUG1("\ntlen_rlen=0x%x rx_ring=0x%x tx_ring=0x%x\n",
 396                      uc->init_block.tlen_rlen,
 397                      uc->init_block.rx_ring, uc->init_block.tx_ring);
 398
 399         /*
 400          * Tell the controller where the Init Block is located.
 401          */
 402         barrier();
 403         addr = pcnet_virt_to_mem(dev, &lp->uc->init_block);
 404         pcnet_write_csr(dev, 1, addr & 0xffff);
 405         pcnet_write_csr(dev, 2, (addr >> 16) & 0xffff);
 406
 407         pcnet_write_csr(dev, 4, 0x0915);
 408         pcnet_write_csr(dev, 0, 0x0001);        /* start */
 409
 410         /* Wait for Init Done bit */
 411         for (i = 10000; i > 0; i--) {
 412                 if (pcnet_read_csr(dev, 0) & 0x0100)
 413                         break;
 414                 udelay(10);
 415         }
 416         if (i <= 0) {
 417                 printf("%s: TIMEOUT: controller init failed\n", dev->name);
 418                 pcnet_reset(dev);
 419                 return -1;
 420         }
 421
 422         /*
 423          * Finally start network controller operation.
 424          */
 425         pcnet_write_csr(dev, 0, 0x0002);
 426
 427         return 0;
 428 }
 429
 430 static int pcnet_send(struct eth_device *dev, void *packet, int pkt_len)
 431 {
 432         int i, status;
 433         u32 addr;
 434         struct pcnet_tx_head *entry = &lp->uc->tx_ring[lp->cur_tx];
 435
 436         PCNET_DEBUG2("Tx%d: %d bytes from 0x%p ", lp->cur_tx, pkt_len,
 437                      packet);
 438
 439         flush_dcache_range((unsigned long)packet,
 440                            (unsigned long)packet + pkt_len);
 441
 442         /* Wait for completion by testing the OWN bit */
 443         for (i = 1000; i > 0; i--) {
 444                 status = readw(&entry->status);
 445                 if ((status & 0x8000) == 0)
 446                         break;
 447                 udelay(100);
 448                 PCNET_DEBUG2(".");
 449         }
 450         if (i <= 0) {
 451                 printf("%s: TIMEOUT: Tx%d failed (status = 0x%x)\n",
 452                        dev->name, lp->cur_tx, status);
 453                 pkt_len = 0;
 454                 goto failure;
 455         }
 456
 457         /*
 458          * Setup Tx ring. Caution: the write order is important here,
 459          * set the status with the "ownership" bits last.
 460          */
 461         addr = pcnet_virt_to_mem(dev, packet);
 462         writew(-pkt_len, &entry->length);
 463         writel(0, &entry->misc);
 464         writel(addr, &entry->base);
 465         writew(0x8300, &entry->status);
 466
 467         /* Trigger an immediate send poll. */
 468         pcnet_write_csr(dev, 0, 0x0008);
 469
 470       failure:
 471         if (++lp->cur_tx >= TX_RING_SIZE)
 472                 lp->cur_tx = 0;
 473
 474         PCNET_DEBUG2("done\n");
 475         return pkt_len;
 476 }
 477
 478 static int pcnet_recv (struct eth_device *dev)
 479 {
 480         struct pcnet_rx_head *entry;
 481         unsigned char *buf;
 482         int pkt_len = 0;
 483         u16 status, err_status;
 484
 485         while (1) {
 486                 entry = &lp->uc->rx_ring[lp->cur_rx];
 487                 /*
 488                  * If we own the next entry, it's a new packet. Send it up.
 489                  */
 490                 status = readw(&entry->status);
 491                 if ((status & 0x8000) != 0)
 492                         break;
 493                 err_status = status >> 8;
 494
 495                 if (err_status != 0x03) {       /* There was an error. */
 496                         printf("%s: Rx%d", dev->name, lp->cur_rx);
 497                         PCNET_DEBUG1(" (status=0x%x)", err_status);
 498                         if (err_status & 0x20)
 499                                 printf(" Frame");
 500                         if (err_status & 0x10)
 501                                 printf(" Overflow");
 502                         if (err_status & 0x08)
 503                                 printf(" CRC");
 504                         if (err_status & 0x04)
 505                                 printf(" Fifo");
 506                         printf(" Error\n");
 507                         status &= 0x03ff;
 508
 509                 } else {
 510                         pkt_len = (readl(&entry->msg_length) & 0xfff) - 4;
 511                         if (pkt_len < 60) {
 512                                 printf("%s: Rx%d: invalid packet length %d\n",
 513                                        dev->name, lp->cur_rx, pkt_len);
 514                         } else {
 515                                 buf = lp->rx_buf[lp->cur_rx];
 516                                 invalidate_dcache_range((unsigned long)buf,
 517                                         (unsigned long)buf + pkt_len);
 518                                 net_process_received_packet(buf, pkt_len);
 519                                 PCNET_DEBUG2("Rx%d: %d bytes from 0x%p\n",
 520                                              lp->cur_rx, pkt_len, buf);
 521                         }
 522                 }
 523
 524                 status |= 0x8000;
 525                 writew(status, &entry->status);
 526
 527                 if (++lp->cur_rx >= RX_RING_SIZE)
 528                         lp->cur_rx = 0;
 529         }
 530         return pkt_len;
 531 }
 532
 533 static void pcnet_halt(struct eth_device *dev)
 534 {
 535         int i;
 536
 537         PCNET_DEBUG1("%s: pcnet_halt...\n", dev->name);
 538
 539         /* Reset the PCnet controller */
 540         pcnet_reset(dev);
 541
 542         /* Wait for Stop bit */
 543         for (i = 1000; i > 0; i--) {
 544                 if (pcnet_read_csr(dev, 0) & 0x4)
 545                         break;
 546                 udelay(10);
 547         }
 548         if (i <= 0)
 549                 printf("%s: TIMEOUT: controller reset failed\n", dev->name);
 550 }