drivers/net/pcnet.c

   1 // SPDX-License-Identifier: GPL-2.0+
   2 /*
   3  * (C) Copyright 2002 Wolfgang Grandegger, wg@denx.de.
   4  *
   5  * This driver for AMD PCnet network controllers is derived from the
   6  * Linux driver pcnet32.c written 1996-1999 by Thomas Bogendoerfer.
   7  */
   8
   9 #include <common.h>
  10 #include <cpu_func.h>
  11 #include <log.h>
  12 #include <malloc.h>
  13 #include <memalign.h>
  14 #include <net.h>
  15 #include <netdev.h>
  16 #include <asm/cache.h>
  17 #include <asm/io.h>
  18 #include <pci.h>
  19 #include <linux/delay.h>
  20
  21 #define PCNET_DEBUG_LEVEL       0       /* 0=off, 1=init, 2=rx/tx */
  22
  23 #define PCNET_DEBUG1(fmt,args...)       \
  24         debug_cond(PCNET_DEBUG_LEVEL > 0, fmt ,##args)
  25 #define PCNET_DEBUG2(fmt,args...)       \
  26         debug_cond(PCNET_DEBUG_LEVEL > 1, fmt ,##args)
  27
  28 /*
  29  * Set the number of Tx and Rx buffers, using Log_2(# buffers).
  30  * Reasonable default values are 4 Tx buffers, and 16 Rx buffers.
  31  * That translates to 2 (4 == 2^^2) and 4 (16 == 2^^4).
  32  */
  33 #define PCNET_LOG_TX_BUFFERS    0
  34 #define PCNET_LOG_RX_BUFFERS    2
  35
  36 #define TX_RING_SIZE            (1 << (PCNET_LOG_TX_BUFFERS))
  37 #define TX_RING_LEN_BITS        ((PCNET_LOG_TX_BUFFERS) << 12)
  38
  39 #define RX_RING_SIZE            (1 << (PCNET_LOG_RX_BUFFERS))
  40 #define RX_RING_LEN_BITS        ((PCNET_LOG_RX_BUFFERS) << 4)
  41
  42 #define PKT_BUF_SZ              1544
  43
  44 /* The PCNET Rx and Tx ring descriptors. */
  45 struct pcnet_rx_head {
  46         u32 base;
  47         s16 buf_length;
  48         s16 status;
  49         u32 msg_length;
  50         u32 reserved;
  51 };
  52
  53 struct pcnet_tx_head {
  54         u32 base;
  55         s16 length;
  56         s16 status;
  57         u32 misc;
  58         u32 reserved;
  59 };
  60
  61 /* The PCNET 32-Bit initialization block, described in databook. */
  62 struct pcnet_init_block {
  63         u16 mode;
  64         u16 tlen_rlen;
  65         u8 phys_addr[6];
  66         u16 reserved;
  67         u32 filter[2];
  68         /* Receive and transmit ring base, along with extra bits. */
  69         u32 rx_ring;
  70         u32 tx_ring;
  71         u32 reserved2;
  72 };
  73
  74 struct pcnet_uncached_priv {
  75         struct pcnet_rx_head rx_ring[RX_RING_SIZE];
  76         struct pcnet_tx_head tx_ring[TX_RING_SIZE];
  77         struct pcnet_init_block init_block;
  78 } __aligned(ARCH_DMA_MINALIGN);
  79
  80 struct pcnet_priv {
  81         struct pcnet_uncached_priv ucp;
  82         /* Receive Buffer space */
  83         unsigned char rx_buf[RX_RING_SIZE][PKT_BUF_SZ + 4];
  84         struct pcnet_uncached_priv *uc;
  85         pci_dev_t dev;
  86         int cur_rx;
  87         int cur_tx;
  88 };
  89
  90 static struct pcnet_priv *lp;
  91
  92 /* Offsets from base I/O address for WIO mode */
  93 #define PCNET_RDP               0x10
  94 #define PCNET_RAP               0x12
  95 #define PCNET_RESET             0x14
  96 #define PCNET_BDP               0x16
  97
  98 static u16 pcnet_read_csr(struct eth_device *dev, int index)
  99 {
 100         void __iomem *base = (void __iomem *)dev->iobase;
 101
 102         writew(index, base + PCNET_RAP);
 103         return readw(base + PCNET_RDP);
 104 }
 105
 106 static void pcnet_write_csr(struct eth_device *dev, int index, u16 val)
 107 {
 108         void __iomem *base = (void __iomem *)dev->iobase;
 109
 110         writew(index, base + PCNET_RAP);
 111         writew(val, base + PCNET_RDP);
 112 }
 113
 114 static u16 pcnet_read_bcr(struct eth_device *dev, int index)
 115 {
 116         void __iomem *base = (void __iomem *)dev->iobase;
 117
 118         writew(index, base + PCNET_RAP);
 119         return readw(base + PCNET_BDP);
 120 }
 121
 122 static void pcnet_write_bcr(struct eth_device *dev, int index, u16 val)
 123 {
 124         void __iomem *base = (void __iomem *)dev->iobase;
 125
 126         writew(index, base + PCNET_RAP);
 127         writew(val, base + PCNET_BDP);
 128 }
 129
 130 static void pcnet_reset(struct eth_device *dev)
 131 {
 132         void __iomem *base = (void __iomem *)dev->iobase;
 133
 134         readw(base + PCNET_RESET);
 135 }
 136
 137 static int pcnet_check(struct eth_device *dev)
 138 {
 139         void __iomem *base = (void __iomem *)dev->iobase;
 140
 141         writew(88, base + PCNET_RAP);
 142         return readw(base + PCNET_RAP) == 88;
 143 }
 144
 145 static inline pci_addr_t pcnet_virt_to_mem(struct pcnet_priv *lp, void *addr)
 146 {
 147         void *virt_addr = addr;
 148
 149         return pci_virt_to_mem(lp->dev, virt_addr);
 150 }
 151
 152 static struct pci_device_id supported[] = {
 153         { PCI_DEVICE(PCI_VENDOR_ID_AMD, PCI_DEVICE_ID_AMD_LANCE) },
 154         {}
 155 };
 156
 157 static int pcnet_probe(struct eth_device *dev, bd_t *bis, int dev_nr)
 158 {
 159         int chip_version;
 160         char *chipname;
 161         int i;
 162
 163         /* Reset the PCnet controller */
 164         pcnet_reset(dev);
 165
 166         /* Check if register access is working */
 167         if (pcnet_read_csr(dev, 0) != 4 || !pcnet_check(dev)) {
 168                 printf("%s: CSR register access check failed\n", dev->name);
 169                 return -1;
 170         }
 171
 172         /* Identify the chip */
 173         chip_version =
 174                 pcnet_read_csr(dev, 88) | (pcnet_read_csr(dev, 89) << 16);
 175         if ((chip_version & 0xfff) != 0x003)
 176                 return -1;
 177         chip_version = (chip_version >> 12) & 0xffff;
 178         switch (chip_version) {
 179         case 0x2621:
 180                 chipname = "PCnet/PCI II 79C970A";      /* PCI */
 181                 break;
 182         case 0x2625:
 183                 chipname = "PCnet/FAST III 79C973";     /* PCI */
 184                 break;
 185         case 0x2627:
 186                 chipname = "PCnet/FAST III 79C975";     /* PCI */
 187                 break;
 188         default:
 189                 printf("%s: PCnet version %#x not supported\n",
 190                        dev->name, chip_version);
 191                 return -1;
 192         }
 193
 194         PCNET_DEBUG1("AMD %s\n", chipname);
 195
 196         /*
 197          * In most chips, after a chip reset, the ethernet address is read from
 198          * the station address PROM at the base address and programmed into the
 199          * "Physical Address Registers" CSR12-14.
 200          */
 201         for (i = 0; i < 3; i++) {
 202                 unsigned int val;
 203
 204                 val = pcnet_read_csr(dev, i + 12) & 0x0ffff;
 205                 /* There may be endianness issues here. */
 206                 dev->enetaddr[2 * i] = val & 0x0ff;
 207                 dev->enetaddr[2 * i + 1] = (val >> 8) & 0x0ff;
 208         }
 209
 210         return 0;
 211 }
 212
 213 static int pcnet_init(struct eth_device *dev, bd_t *bis)
 214 {
 215         struct pcnet_uncached_priv *uc;
 216         int i, val;
 217         unsigned long addr;
 218
 219         PCNET_DEBUG1("%s: pcnet_init...\n", dev->name);
 220
 221         /* Switch pcnet to 32bit mode */
 222         pcnet_write_bcr(dev, 20, 2);
 223
 224         /* Set/reset autoselect bit */
 225         val = pcnet_read_bcr(dev, 2) & ~2;
 226         val |= 2;
 227         pcnet_write_bcr(dev, 2, val);
 228
 229         /* Enable auto negotiate, setup, disable fd */
 230         val = pcnet_read_bcr(dev, 32) & ~0x98;
 231         val |= 0x20;
 232         pcnet_write_bcr(dev, 32, val);
 233
 234         /*
 235          * Enable NOUFLO on supported controllers, with the transmit
 236          * start point set to the full packet. This will cause entire
 237          * packets to be buffered by the ethernet controller before
 238          * transmission, eliminating underflows which are common on
 239          * slower devices. Controllers which do not support NOUFLO will
 240          * simply be left with a larger transmit FIFO threshold.
 241          */
 242         val = pcnet_read_bcr(dev, 18);
 243         val |= 1 << 11;
 244         pcnet_write_bcr(dev, 18, val);
 245         val = pcnet_read_csr(dev, 80);
 246         val |= 0x3 << 10;
 247         pcnet_write_csr(dev, 80, val);
 248
 249         uc = lp->uc;
 250
 251         uc->init_block.mode = cpu_to_le16(0x0000);
 252         uc->init_block.filter[0] = 0x00000000;
 253         uc->init_block.filter[1] = 0x00000000;
 254
 255         /*
 256          * Initialize the Rx ring.
 257          */
 258         lp->cur_rx = 0;
 259         for (i = 0; i < RX_RING_SIZE; i++) {
 260                 addr = pcnet_virt_to_mem(lp, lp->rx_buf[i]);
 261                 uc->rx_ring[i].base = cpu_to_le32(addr);
 262                 uc->rx_ring[i].buf_length = cpu_to_le16(-PKT_BUF_SZ);
 263                 uc->rx_ring[i].status = cpu_to_le16(0x8000);
 264                 PCNET_DEBUG1
 265                         ("Rx%d: base=0x%x buf_length=0x%hx status=0x%hx\n", i,
 266                          uc->rx_ring[i].base, uc->rx_ring[i].buf_length,
 267                          uc->rx_ring[i].status);
 268         }
 269
 270         /*
 271          * Initialize the Tx ring. The Tx buffer address is filled in as
 272          * needed, but we do need to clear the upper ownership bit.
 273          */
 274         lp->cur_tx = 0;
 275         for (i = 0; i < TX_RING_SIZE; i++) {
 276                 uc->tx_ring[i].base = 0;
 277                 uc->tx_ring[i].status = 0;
 278         }
 279
 280         /*
 281          * Setup Init Block.
 282          */
 283         PCNET_DEBUG1("Init block at 0x%p: MAC", &lp->uc->init_block);
 284
 285         for (i = 0; i < 6; i++) {
 286                 lp->uc->init_block.phys_addr[i] = dev->enetaddr[i];
 287                 PCNET_DEBUG1(" %02x", lp->uc->init_block.phys_addr[i]);
 288         }
 289
 290         uc->init_block.tlen_rlen = cpu_to_le16(TX_RING_LEN_BITS |
 291                                                RX_RING_LEN_BITS);
 292         addr = pcnet_virt_to_mem(lp, uc->rx_ring);
 293         uc->init_block.rx_ring = cpu_to_le32(addr);
 294         addr = pcnet_virt_to_mem(lp, uc->tx_ring);
 295         uc->init_block.tx_ring = cpu_to_le32(addr);
 296
 297         PCNET_DEBUG1("\ntlen_rlen=0x%x rx_ring=0x%x tx_ring=0x%x\n",
 298                      uc->init_block.tlen_rlen,
 299                      uc->init_block.rx_ring, uc->init_block.tx_ring);
 300
 301         /*
 302          * Tell the controller where the Init Block is located.
 303          */
 304         barrier();
 305         addr = pcnet_virt_to_mem(lp, &lp->uc->init_block);
 306         pcnet_write_csr(dev, 1, addr & 0xffff);
 307         pcnet_write_csr(dev, 2, (addr >> 16) & 0xffff);
 308
 309         pcnet_write_csr(dev, 4, 0x0915);
 310         pcnet_write_csr(dev, 0, 0x0001);        /* start */
 311
 312         /* Wait for Init Done bit */
 313         for (i = 10000; i > 0; i--) {
 314                 if (pcnet_read_csr(dev, 0) & 0x0100)
 315                         break;
 316                 udelay(10);
 317         }
 318         if (i <= 0) {
 319                 printf("%s: TIMEOUT: controller init failed\n", dev->name);
 320                 pcnet_reset(dev);
 321                 return -1;
 322         }
 323
 324         /*
 325          * Finally start network controller operation.
 326          */
 327         pcnet_write_csr(dev, 0, 0x0002);
 328
 329         return 0;
 330 }
 331
 332 static int pcnet_send(struct eth_device *dev, void *packet, int pkt_len)
 333 {
 334         int i, status;
 335         u32 addr;
 336         struct pcnet_tx_head *entry = &lp->uc->tx_ring[lp->cur_tx];
 337
 338         PCNET_DEBUG2("Tx%d: %d bytes from 0x%p ", lp->cur_tx, pkt_len,
 339                      packet);
 340
 341         flush_dcache_range((unsigned long)packet,
 342                            (unsigned long)packet + pkt_len);
 343
 344         /* Wait for completion by testing the OWN bit */
 345         for (i = 1000; i > 0; i--) {
 346                 status = readw(&entry->status);
 347                 if ((status & 0x8000) == 0)
 348                         break;
 349                 udelay(100);
 350                 PCNET_DEBUG2(".");
 351         }
 352         if (i <= 0) {
 353                 printf("%s: TIMEOUT: Tx%d failed (status = 0x%x)\n",
 354                        dev->name, lp->cur_tx, status);
 355                 pkt_len = 0;
 356                 goto failure;
 357         }
 358
 359         /*
 360          * Setup Tx ring. Caution: the write order is important here,
 361          * set the status with the "ownership" bits last.
 362          */
 363         addr = pcnet_virt_to_mem(lp, packet);
 364         writew(-pkt_len, &entry->length);
 365         writel(0, &entry->misc);
 366         writel(addr, &entry->base);
 367         writew(0x8300, &entry->status);
 368
 369         /* Trigger an immediate send poll. */
 370         pcnet_write_csr(dev, 0, 0x0008);
 371
 372       failure:
 373         if (++lp->cur_tx >= TX_RING_SIZE)
 374                 lp->cur_tx = 0;
 375
 376         PCNET_DEBUG2("done\n");
 377         return pkt_len;
 378 }
 379
 380 static int pcnet_recv (struct eth_device *dev)
 381 {
 382         struct pcnet_rx_head *entry;
 383         unsigned char *buf;
 384         int pkt_len = 0;
 385         u16 status, err_status;
 386
 387         while (1) {
 388                 entry = &lp->uc->rx_ring[lp->cur_rx];
 389                 /*
 390                  * If we own the next entry, it's a new packet. Send it up.
 391                  */
 392                 status = readw(&entry->status);
 393                 if ((status & 0x8000) != 0)
 394                         break;
 395                 err_status = status >> 8;
 396
 397                 if (err_status != 0x03) {       /* There was an error. */
 398                         printf("%s: Rx%d", dev->name, lp->cur_rx);
 399                         PCNET_DEBUG1(" (status=0x%x)", err_status);
 400                         if (err_status & 0x20)
 401                                 printf(" Frame");
 402                         if (err_status & 0x10)
 403                                 printf(" Overflow");
 404                         if (err_status & 0x08)
 405                                 printf(" CRC");
 406                         if (err_status & 0x04)
 407                                 printf(" Fifo");
 408                         printf(" Error\n");
 409                         status &= 0x03ff;
 410
 411                 } else {
 412                         pkt_len = (readl(&entry->msg_length) & 0xfff) - 4;
 413                         if (pkt_len < 60) {
 414                                 printf("%s: Rx%d: invalid packet length %d\n",
 415                                        dev->name, lp->cur_rx, pkt_len);
 416                         } else {
 417                                 buf = lp->rx_buf[lp->cur_rx];
 418                                 invalidate_dcache_range((unsigned long)buf,
 419                                         (unsigned long)buf + pkt_len);
 420                                 net_process_received_packet(buf, pkt_len);
 421                                 PCNET_DEBUG2("Rx%d: %d bytes from 0x%p\n",
 422                                              lp->cur_rx, pkt_len, buf);
 423                         }
 424                 }
 425
 426                 status |= 0x8000;
 427                 writew(status, &entry->status);
 428
 429                 if (++lp->cur_rx >= RX_RING_SIZE)
 430                         lp->cur_rx = 0;
 431         }
 432         return pkt_len;
 433 }
 434
 435 static void pcnet_halt(struct eth_device *dev)
 436 {
 437         int i;
 438
 439         PCNET_DEBUG1("%s: pcnet_halt...\n", dev->name);
 440
 441         /* Reset the PCnet controller */
 442         pcnet_reset(dev);
 443
 444         /* Wait for Stop bit */
 445         for (i = 1000; i > 0; i--) {
 446                 if (pcnet_read_csr(dev, 0) & 0x4)
 447                         break;
 448                 udelay(10);
 449         }
 450         if (i <= 0)
 451                 printf("%s: TIMEOUT: controller reset failed\n", dev->name);
 452 }
 453
 454 int pcnet_initialize(bd_t *bis)
 455 {
 456         pci_dev_t devbusfn;
 457         struct eth_device *dev;
 458         u16 command, status;
 459         int dev_nr = 0;
 460         u32 bar;
 461
 462         PCNET_DEBUG1("\npcnet_initialize...\n");
 463
 464         for (dev_nr = 0; ; dev_nr++) {
 465                 /*
 466                  * Find the PCnet PCI device(s).
 467                  */
 468                 devbusfn = pci_find_devices(supported, dev_nr);
 469                 if (devbusfn < 0)
 470                         break;
 471
 472                 /*
 473                  * Allocate and pre-fill the device structure.
 474                  */
 475                 dev = calloc(1, sizeof(*dev));
 476                 if (!dev) {
 477                         printf("pcnet: Can not allocate memory\n");
 478                         break;
 479                 }
 480
 481                 /*
 482                  * We only maintain one structure because the drivers will
 483                  * never be used concurrently. In 32bit mode the RX and TX
 484                  * ring entries must be aligned on 16-byte boundaries.
 485                  */
 486                 if (!lp) {
 487                         lp = malloc_cache_aligned(sizeof(*lp));
 488                         lp->uc = map_physmem((phys_addr_t)&lp->ucp,
 489                                              sizeof(lp->ucp), MAP_NOCACHE);
 490                         flush_dcache_range((unsigned long)lp,
 491                                            (unsigned long)lp + sizeof(*lp));
 492                 }
 493
 494                 lp->dev = devbusfn;
 495                 sprintf(dev->name, "pcnet#%d", dev_nr);
 496
 497                 /*
 498                  * Setup the PCI device.
 499                  */
 500                 pci_read_config_dword(devbusfn, PCI_BASE_ADDRESS_1, &bar);
 501                 dev->iobase = pci_mem_to_phys(devbusfn, bar);
 502                 dev->iobase &= ~0xf;
 503
 504                 PCNET_DEBUG1("%s: devbusfn=0x%x iobase=0x%lx: ",
 505                              dev->name, devbusfn, (unsigned long)dev->iobase);
 506
 507                 command = PCI_COMMAND_MEMORY | PCI_COMMAND_MASTER;
 508                 pci_write_config_word(devbusfn, PCI_COMMAND, command);
 509                 pci_read_config_word(devbusfn, PCI_COMMAND, &status);
 510                 if ((status & command) != command) {
 511                         printf("%s: Couldn't enable IO access or Bus Mastering\n",
 512                                dev->name);
 513                         free(dev);
 514                         continue;
 515                 }
 516
 517                 pci_write_config_byte(devbusfn, PCI_LATENCY_TIMER, 0x40);
 518
 519                 /*
 520                  * Probe the PCnet chip.
 521                  */
 522                 if (pcnet_probe(dev, bis, dev_nr) < 0) {
 523                         free(dev);
 524                         continue;
 525                 }
 526
 527                 /*
 528                  * Setup device structure and register the driver.
 529                  */
 530                 dev->init = pcnet_init;
 531                 dev->halt = pcnet_halt;
 532                 dev->send = pcnet_send;
 533                 dev->recv = pcnet_recv;
 534
 535                 eth_register(dev);
 536         }
 537
 538         udelay(10 * 1000);
 539
 540         return dev_nr;
 541 }