drivers/net/pcnet.c

   1 // SPDX-License-Identifier: GPL-2.0+
   2 /*
   3  * (C) Copyright 2002 Wolfgang Grandegger, wg@denx.de.
   4  *
   5  * This driver for AMD PCnet network controllers is derived from the
   6  * Linux driver pcnet32.c written 1996-1999 by Thomas Bogendoerfer.
   7  */
   8
   9 #include <common.h>
  10 #include <cpu_func.h>
  11 #include <log.h>
  12 #include <malloc.h>
  13 #include <memalign.h>
  14 #include <net.h>
  15 #include <netdev.h>
  16 #include <asm/cache.h>
  17 #include <asm/io.h>
  18 #include <pci.h>
  19 #include <linux/delay.h>
  20
  21 #define PCNET_DEBUG_LEVEL       0       /* 0=off, 1=init, 2=rx/tx */
  22
  23 #define PCNET_DEBUG1(fmt,args...)       \
  24         debug_cond(PCNET_DEBUG_LEVEL > 0, fmt ,##args)
  25 #define PCNET_DEBUG2(fmt,args...)       \
  26         debug_cond(PCNET_DEBUG_LEVEL > 1, fmt ,##args)
  27
  28 /*
  29  * Set the number of Tx and Rx buffers, using Log_2(# buffers).
  30  * Reasonable default values are 4 Tx buffers, and 16 Rx buffers.
  31  * That translates to 2 (4 == 2^^2) and 4 (16 == 2^^4).
  32  */
  33 #define PCNET_LOG_TX_BUFFERS    0
  34 #define PCNET_LOG_RX_BUFFERS    2
  35
  36 #define TX_RING_SIZE            (1 << (PCNET_LOG_TX_BUFFERS))
  37 #define TX_RING_LEN_BITS        ((PCNET_LOG_TX_BUFFERS) << 12)
  38
  39 #define RX_RING_SIZE            (1 << (PCNET_LOG_RX_BUFFERS))
  40 #define RX_RING_LEN_BITS        ((PCNET_LOG_RX_BUFFERS) << 4)
  41
  42 #define PKT_BUF_SZ              1544
  43
  44 /* The PCNET Rx and Tx ring descriptors. */
  45 struct pcnet_rx_head {
  46         u32 base;
  47         s16 buf_length;
  48         s16 status;
  49         u32 msg_length;
  50         u32 reserved;
  51 };
  52
  53 struct pcnet_tx_head {
  54         u32 base;
  55         s16 length;
  56         s16 status;
  57         u32 misc;
  58         u32 reserved;
  59 };
  60
  61 /* The PCNET 32-Bit initialization block, described in databook. */
  62 struct pcnet_init_block {
  63         u16 mode;
  64         u16 tlen_rlen;
  65         u8 phys_addr[6];
  66         u16 reserved;
  67         u32 filter[2];
  68         /* Receive and transmit ring base, along with extra bits. */
  69         u32 rx_ring;
  70         u32 tx_ring;
  71         u32 reserved2;
  72 };
  73
  74 struct pcnet_uncached_priv {
  75         struct pcnet_rx_head rx_ring[RX_RING_SIZE];
  76         struct pcnet_tx_head tx_ring[TX_RING_SIZE];
  77         struct pcnet_init_block init_block;
  78 } __aligned(ARCH_DMA_MINALIGN);
  79
  80 struct pcnet_priv {
  81         struct pcnet_uncached_priv ucp;
  82         /* Receive Buffer space */
  83         unsigned char rx_buf[RX_RING_SIZE][PKT_BUF_SZ + 4];
  84         struct pcnet_uncached_priv *uc;
  85         int cur_rx;
  86         int cur_tx;
  87 };
  88
  89 static struct pcnet_priv *lp;
  90
  91 /* Offsets from base I/O address for WIO mode */
  92 #define PCNET_RDP               0x10
  93 #define PCNET_RAP               0x12
  94 #define PCNET_RESET             0x14
  95 #define PCNET_BDP               0x16
  96
  97 static u16 pcnet_read_csr(struct eth_device *dev, int index)
  98 {
  99         void __iomem *base = (void __iomem *)dev->iobase;
 100
 101         writew(index, base + PCNET_RAP);
 102         return readw(base + PCNET_RDP);
 103 }
 104
 105 static void pcnet_write_csr(struct eth_device *dev, int index, u16 val)
 106 {
 107         void __iomem *base = (void __iomem *)dev->iobase;
 108
 109         writew(index, base + PCNET_RAP);
 110         writew(val, base + PCNET_RDP);
 111 }
 112
 113 static u16 pcnet_read_bcr(struct eth_device *dev, int index)
 114 {
 115         void __iomem *base = (void __iomem *)dev->iobase;
 116
 117         writew(index, base + PCNET_RAP);
 118         return readw(base + PCNET_BDP);
 119 }
 120
 121 static void pcnet_write_bcr(struct eth_device *dev, int index, u16 val)
 122 {
 123         void __iomem *base = (void __iomem *)dev->iobase;
 124
 125         writew(index, base + PCNET_RAP);
 126         writew(val, base + PCNET_BDP);
 127 }
 128
 129 static void pcnet_reset(struct eth_device *dev)
 130 {
 131         void __iomem *base = (void __iomem *)dev->iobase;
 132
 133         readw(base + PCNET_RESET);
 134 }
 135
 136 static int pcnet_check(struct eth_device *dev)
 137 {
 138         void __iomem *base = (void __iomem *)dev->iobase;
 139
 140         writew(88, base + PCNET_RAP);
 141         return readw(base + PCNET_RAP) == 88;
 142 }
 143
 144 static int pcnet_init (struct eth_device *dev, bd_t * bis);
 145 static int pcnet_send(struct eth_device *dev, void *packet, int length);
 146 static int pcnet_recv (struct eth_device *dev);
 147 static void pcnet_halt (struct eth_device *dev);
 148 static int pcnet_probe (struct eth_device *dev, bd_t * bis, int dev_num);
 149
 150 static inline pci_addr_t pcnet_virt_to_mem(const struct eth_device *dev,
 151                                                 void *addr)
 152 {
 153         pci_dev_t devbusfn = (pci_dev_t)(unsigned long)dev->priv;
 154         void *virt_addr = addr;
 155
 156         return pci_virt_to_mem(devbusfn, virt_addr);
 157 }
 158
 159 static struct pci_device_id supported[] = {
 160         { PCI_DEVICE(PCI_VENDOR_ID_AMD, PCI_DEVICE_ID_AMD_LANCE) },
 161         {}
 162 };
 163
 164 static int pcnet_probe(struct eth_device *dev, bd_t *bis, int dev_nr)
 165 {
 166         int chip_version;
 167         char *chipname;
 168         int i;
 169
 170         /* Reset the PCnet controller */
 171         pcnet_reset(dev);
 172
 173         /* Check if register access is working */
 174         if (pcnet_read_csr(dev, 0) != 4 || !pcnet_check(dev)) {
 175                 printf("%s: CSR register access check failed\n", dev->name);
 176                 return -1;
 177         }
 178
 179         /* Identify the chip */
 180         chip_version =
 181                 pcnet_read_csr(dev, 88) | (pcnet_read_csr(dev, 89) << 16);
 182         if ((chip_version & 0xfff) != 0x003)
 183                 return -1;
 184         chip_version = (chip_version >> 12) & 0xffff;
 185         switch (chip_version) {
 186         case 0x2621:
 187                 chipname = "PCnet/PCI II 79C970A";      /* PCI */
 188                 break;
 189         case 0x2625:
 190                 chipname = "PCnet/FAST III 79C973";     /* PCI */
 191                 break;
 192         case 0x2627:
 193                 chipname = "PCnet/FAST III 79C975";     /* PCI */
 194                 break;
 195         default:
 196                 printf("%s: PCnet version %#x not supported\n",
 197                        dev->name, chip_version);
 198                 return -1;
 199         }
 200
 201         PCNET_DEBUG1("AMD %s\n", chipname);
 202
 203         /*
 204          * In most chips, after a chip reset, the ethernet address is read from
 205          * the station address PROM at the base address and programmed into the
 206          * "Physical Address Registers" CSR12-14.
 207          */
 208         for (i = 0; i < 3; i++) {
 209                 unsigned int val;
 210
 211                 val = pcnet_read_csr(dev, i + 12) & 0x0ffff;
 212                 /* There may be endianness issues here. */
 213                 dev->enetaddr[2 * i] = val & 0x0ff;
 214                 dev->enetaddr[2 * i + 1] = (val >> 8) & 0x0ff;
 215         }
 216
 217         return 0;
 218 }
 219
 220 static int pcnet_init(struct eth_device *dev, bd_t *bis)
 221 {
 222         struct pcnet_uncached_priv *uc;
 223         int i, val;
 224         unsigned long addr;
 225
 226         PCNET_DEBUG1("%s: pcnet_init...\n", dev->name);
 227
 228         /* Switch pcnet to 32bit mode */
 229         pcnet_write_bcr(dev, 20, 2);
 230
 231         /* Set/reset autoselect bit */
 232         val = pcnet_read_bcr(dev, 2) & ~2;
 233         val |= 2;
 234         pcnet_write_bcr(dev, 2, val);
 235
 236         /* Enable auto negotiate, setup, disable fd */
 237         val = pcnet_read_bcr(dev, 32) & ~0x98;
 238         val |= 0x20;
 239         pcnet_write_bcr(dev, 32, val);
 240
 241         /*
 242          * Enable NOUFLO on supported controllers, with the transmit
 243          * start point set to the full packet. This will cause entire
 244          * packets to be buffered by the ethernet controller before
 245          * transmission, eliminating underflows which are common on
 246          * slower devices. Controllers which do not support NOUFLO will
 247          * simply be left with a larger transmit FIFO threshold.
 248          */
 249         val = pcnet_read_bcr(dev, 18);
 250         val |= 1 << 11;
 251         pcnet_write_bcr(dev, 18, val);
 252         val = pcnet_read_csr(dev, 80);
 253         val |= 0x3 << 10;
 254         pcnet_write_csr(dev, 80, val);
 255
 256         uc = lp->uc;
 257
 258         uc->init_block.mode = cpu_to_le16(0x0000);
 259         uc->init_block.filter[0] = 0x00000000;
 260         uc->init_block.filter[1] = 0x00000000;
 261
 262         /*
 263          * Initialize the Rx ring.
 264          */
 265         lp->cur_rx = 0;
 266         for (i = 0; i < RX_RING_SIZE; i++) {
 267                 addr = pcnet_virt_to_mem(dev, lp->rx_buf[i]);
 268                 uc->rx_ring[i].base = cpu_to_le32(addr);
 269                 uc->rx_ring[i].buf_length = cpu_to_le16(-PKT_BUF_SZ);
 270                 uc->rx_ring[i].status = cpu_to_le16(0x8000);
 271                 PCNET_DEBUG1
 272                         ("Rx%d: base=0x%x buf_length=0x%hx status=0x%hx\n", i,
 273                          uc->rx_ring[i].base, uc->rx_ring[i].buf_length,
 274                          uc->rx_ring[i].status);
 275         }
 276
 277         /*
 278          * Initialize the Tx ring. The Tx buffer address is filled in as
 279          * needed, but we do need to clear the upper ownership bit.
 280          */
 281         lp->cur_tx = 0;
 282         for (i = 0; i < TX_RING_SIZE; i++) {
 283                 uc->tx_ring[i].base = 0;
 284                 uc->tx_ring[i].status = 0;
 285         }
 286
 287         /*
 288          * Setup Init Block.
 289          */
 290         PCNET_DEBUG1("Init block at 0x%p: MAC", &lp->uc->init_block);
 291
 292         for (i = 0; i < 6; i++) {
 293                 lp->uc->init_block.phys_addr[i] = dev->enetaddr[i];
 294                 PCNET_DEBUG1(" %02x", lp->uc->init_block.phys_addr[i]);
 295         }
 296
 297         uc->init_block.tlen_rlen = cpu_to_le16(TX_RING_LEN_BITS |
 298                                                RX_RING_LEN_BITS);
 299         addr = pcnet_virt_to_mem(dev, uc->rx_ring);
 300         uc->init_block.rx_ring = cpu_to_le32(addr);
 301         addr = pcnet_virt_to_mem(dev, uc->tx_ring);
 302         uc->init_block.tx_ring = cpu_to_le32(addr);
 303
 304         PCNET_DEBUG1("\ntlen_rlen=0x%x rx_ring=0x%x tx_ring=0x%x\n",
 305                      uc->init_block.tlen_rlen,
 306                      uc->init_block.rx_ring, uc->init_block.tx_ring);
 307
 308         /*
 309          * Tell the controller where the Init Block is located.
 310          */
 311         barrier();
 312         addr = pcnet_virt_to_mem(dev, &lp->uc->init_block);
 313         pcnet_write_csr(dev, 1, addr & 0xffff);
 314         pcnet_write_csr(dev, 2, (addr >> 16) & 0xffff);
 315
 316         pcnet_write_csr(dev, 4, 0x0915);
 317         pcnet_write_csr(dev, 0, 0x0001);        /* start */
 318
 319         /* Wait for Init Done bit */
 320         for (i = 10000; i > 0; i--) {
 321                 if (pcnet_read_csr(dev, 0) & 0x0100)
 322                         break;
 323                 udelay(10);
 324         }
 325         if (i <= 0) {
 326                 printf("%s: TIMEOUT: controller init failed\n", dev->name);
 327                 pcnet_reset(dev);
 328                 return -1;
 329         }
 330
 331         /*
 332          * Finally start network controller operation.
 333          */
 334         pcnet_write_csr(dev, 0, 0x0002);
 335
 336         return 0;
 337 }
 338
 339 static int pcnet_send(struct eth_device *dev, void *packet, int pkt_len)
 340 {
 341         int i, status;
 342         u32 addr;
 343         struct pcnet_tx_head *entry = &lp->uc->tx_ring[lp->cur_tx];
 344
 345         PCNET_DEBUG2("Tx%d: %d bytes from 0x%p ", lp->cur_tx, pkt_len,
 346                      packet);
 347
 348         flush_dcache_range((unsigned long)packet,
 349                            (unsigned long)packet + pkt_len);
 350
 351         /* Wait for completion by testing the OWN bit */
 352         for (i = 1000; i > 0; i--) {
 353                 status = readw(&entry->status);
 354                 if ((status & 0x8000) == 0)
 355                         break;
 356                 udelay(100);
 357                 PCNET_DEBUG2(".");
 358         }
 359         if (i <= 0) {
 360                 printf("%s: TIMEOUT: Tx%d failed (status = 0x%x)\n",
 361                        dev->name, lp->cur_tx, status);
 362                 pkt_len = 0;
 363                 goto failure;
 364         }
 365
 366         /*
 367          * Setup Tx ring. Caution: the write order is important here,
 368          * set the status with the "ownership" bits last.
 369          */
 370         addr = pcnet_virt_to_mem(dev, packet);
 371         writew(-pkt_len, &entry->length);
 372         writel(0, &entry->misc);
 373         writel(addr, &entry->base);
 374         writew(0x8300, &entry->status);
 375
 376         /* Trigger an immediate send poll. */
 377         pcnet_write_csr(dev, 0, 0x0008);
 378
 379       failure:
 380         if (++lp->cur_tx >= TX_RING_SIZE)
 381                 lp->cur_tx = 0;
 382
 383         PCNET_DEBUG2("done\n");
 384         return pkt_len;
 385 }
 386
 387 static int pcnet_recv (struct eth_device *dev)
 388 {
 389         struct pcnet_rx_head *entry;
 390         unsigned char *buf;
 391         int pkt_len = 0;
 392         u16 status, err_status;
 393
 394         while (1) {
 395                 entry = &lp->uc->rx_ring[lp->cur_rx];
 396                 /*
 397                  * If we own the next entry, it's a new packet. Send it up.
 398                  */
 399                 status = readw(&entry->status);
 400                 if ((status & 0x8000) != 0)
 401                         break;
 402                 err_status = status >> 8;
 403
 404                 if (err_status != 0x03) {       /* There was an error. */
 405                         printf("%s: Rx%d", dev->name, lp->cur_rx);
 406                         PCNET_DEBUG1(" (status=0x%x)", err_status);
 407                         if (err_status & 0x20)
 408                                 printf(" Frame");
 409                         if (err_status & 0x10)
 410                                 printf(" Overflow");
 411                         if (err_status & 0x08)
 412                                 printf(" CRC");
 413                         if (err_status & 0x04)
 414                                 printf(" Fifo");
 415                         printf(" Error\n");
 416                         status &= 0x03ff;
 417
 418                 } else {
 419                         pkt_len = (readl(&entry->msg_length) & 0xfff) - 4;
 420                         if (pkt_len < 60) {
 421                                 printf("%s: Rx%d: invalid packet length %d\n",
 422                                        dev->name, lp->cur_rx, pkt_len);
 423                         } else {
 424                                 buf = lp->rx_buf[lp->cur_rx];
 425                                 invalidate_dcache_range((unsigned long)buf,
 426                                         (unsigned long)buf + pkt_len);
 427                                 net_process_received_packet(buf, pkt_len);
 428                                 PCNET_DEBUG2("Rx%d: %d bytes from 0x%p\n",
 429                                              lp->cur_rx, pkt_len, buf);
 430                         }
 431                 }
 432
 433                 status |= 0x8000;
 434                 writew(status, &entry->status);
 435
 436                 if (++lp->cur_rx >= RX_RING_SIZE)
 437                         lp->cur_rx = 0;
 438         }
 439         return pkt_len;
 440 }
 441
 442 static void pcnet_halt(struct eth_device *dev)
 443 {
 444         int i;
 445
 446         PCNET_DEBUG1("%s: pcnet_halt...\n", dev->name);
 447
 448         /* Reset the PCnet controller */
 449         pcnet_reset(dev);
 450
 451         /* Wait for Stop bit */
 452         for (i = 1000; i > 0; i--) {
 453                 if (pcnet_read_csr(dev, 0) & 0x4)
 454                         break;
 455                 udelay(10);
 456         }
 457         if (i <= 0)
 458                 printf("%s: TIMEOUT: controller reset failed\n", dev->name);
 459 }
 460
 461 int pcnet_initialize(bd_t *bis)
 462 {
 463         pci_dev_t devbusfn;
 464         struct eth_device *dev;
 465         u16 command, status;
 466         int dev_nr = 0;
 467         u32 bar;
 468
 469         PCNET_DEBUG1("\npcnet_initialize...\n");
 470
 471         for (dev_nr = 0; ; dev_nr++) {
 472                 /*
 473                  * Find the PCnet PCI device(s).
 474                  */
 475                 devbusfn = pci_find_devices(supported, dev_nr);
 476                 if (devbusfn < 0)
 477                         break;
 478
 479                 /*
 480                  * Allocate and pre-fill the device structure.
 481                  */
 482                 dev = calloc(1, sizeof(*dev));
 483                 if (!dev) {
 484                         printf("pcnet: Can not allocate memory\n");
 485                         break;
 486                 }
 487
 488                 /*
 489                  * We only maintain one structure because the drivers will
 490                  * never be used concurrently. In 32bit mode the RX and TX
 491                  * ring entries must be aligned on 16-byte boundaries.
 492                  */
 493                 if (!lp) {
 494                         lp = malloc_cache_aligned(sizeof(*lp));
 495                         lp->uc = map_physmem((phys_addr_t)&lp->ucp,
 496                                              sizeof(lp->ucp), MAP_NOCACHE);
 497                         flush_dcache_range((unsigned long)lp,
 498                                            (unsigned long)lp + sizeof(*lp));
 499                 }
 500
 501                 dev->priv = (void *)(unsigned long)devbusfn;
 502                 sprintf(dev->name, "pcnet#%d", dev_nr);
 503
 504                 /*
 505                  * Setup the PCI device.
 506                  */
 507                 pci_read_config_dword(devbusfn, PCI_BASE_ADDRESS_1, &bar);
 508                 dev->iobase = pci_mem_to_phys(devbusfn, bar);
 509                 dev->iobase &= ~0xf;
 510
 511                 PCNET_DEBUG1("%s: devbusfn=0x%x iobase=0x%lx: ",
 512                              dev->name, devbusfn, (unsigned long)dev->iobase);
 513
 514                 command = PCI_COMMAND_MEMORY | PCI_COMMAND_MASTER;
 515                 pci_write_config_word(devbusfn, PCI_COMMAND, command);
 516                 pci_read_config_word(devbusfn, PCI_COMMAND, &status);
 517                 if ((status & command) != command) {
 518                         printf("%s: Couldn't enable IO access or Bus Mastering\n",
 519                                dev->name);
 520                         free(dev);
 521                         continue;
 522                 }
 523
 524                 pci_write_config_byte(devbusfn, PCI_LATENCY_TIMER, 0x40);
 525
 526                 /*
 527                  * Probe the PCnet chip.
 528                  */
 529                 if (pcnet_probe(dev, bis, dev_nr) < 0) {
 530                         free(dev);
 531                         continue;
 532                 }
 533
 534                 /*
 535                  * Setup device structure and register the driver.
 536                  */
 537                 dev->init = pcnet_init;
 538                 dev->halt = pcnet_halt;
 539                 dev->send = pcnet_send;
 540                 dev->recv = pcnet_recv;
 541
 542                 eth_register(dev);
 543         }
 544
 545         udelay(10 * 1000);
 546
 547         return dev_nr;
 548 }