drivers/net/mvpp2.c

   1 /*
   2  * Driver for Marvell PPv2 network controller for Armada 375 SoC.
   3  *
   4  * Copyright (C) 2014 Marvell
   5  *
   6  * Marcin Wojtas <mw@semihalf.com>
   7  *
   8  * U-Boot version:
   9  * Copyright (C) 2016-2017 Stefan Roese <sr@denx.de>
  10  *
  11  * This file is licensed under the terms of the GNU General Public
  12  * License version 2. This program is licensed "as is" without any
  13  * warranty of any kind, whether express or implied.
  14  */
  15
  16 #include <common.h>
  17 #include <dm.h>
  18 #include <dm/device-internal.h>
  19 #include <dm/lists.h>
  20 #include <net.h>
  21 #include <netdev.h>
  22 #include <config.h>
  23 #include <malloc.h>
  24 #include <asm/io.h>
  25 #include <linux/errno.h>
  26 #include <phy.h>
  27 #include <miiphy.h>
  28 #include <watchdog.h>
  29 #include <asm/arch/cpu.h>
  30 #include <asm/arch/soc.h>
  31 #include <linux/compat.h>
  32 #include <linux/mbus.h>
  33
  34 DECLARE_GLOBAL_DATA_PTR;
  35
  36 /* Some linux -> U-Boot compatibility stuff */
  37 #define netdev_err(dev, fmt, args...)           \
  38         printf(fmt, ##args)
  39 #define netdev_warn(dev, fmt, args...)          \
  40         printf(fmt, ##args)
  41 #define netdev_info(dev, fmt, args...)          \
  42         printf(fmt, ##args)
  43 #define netdev_dbg(dev, fmt, args...)           \
  44         printf(fmt, ##args)
  45
  46 #define ETH_ALEN        6               /* Octets in one ethernet addr  */
  47
  48 #define __verify_pcpu_ptr(ptr)                                          \
  49 do {                                                                    \
  50         const void __percpu *__vpp_verify = (typeof((ptr) + 0))NULL;    \
  51         (void)__vpp_verify;                                             \
  52 } while (0)
  53
  54 #define VERIFY_PERCPU_PTR(__p)                                          \
  55 ({                                                                      \
  56         __verify_pcpu_ptr(__p);                                         \
  57         (typeof(*(__p)) __kernel __force *)(__p);                       \
  58 })
  59
  60 #define per_cpu_ptr(ptr, cpu)   ({ (void)(cpu); VERIFY_PERCPU_PTR(ptr); })
  61 #define smp_processor_id()      0
  62 #define num_present_cpus()      1
  63 #define for_each_present_cpu(cpu)                       \
  64         for ((cpu) = 0; (cpu) < 1; (cpu)++)
  65
  66 #define NET_SKB_PAD     max(32, MVPP2_CPU_D_CACHE_LINE_SIZE)
  67
  68 #define CONFIG_NR_CPUS          1
  69 #define ETH_HLEN                ETHER_HDR_SIZE  /* Total octets in header */
  70
  71 /* 2(HW hdr) 14(MAC hdr) 4(CRC) 32(extra for cache prefetch) */
  72 #define WRAP                    (2 + ETH_HLEN + 4 + 32)
  73 #define MTU                     1500
  74 #define RX_BUFFER_SIZE          (ALIGN(MTU + WRAP, ARCH_DMA_MINALIGN))
  75
  76 #define MVPP2_SMI_TIMEOUT                       10000
  77
  78 /* RX Fifo Registers */
  79 #define MVPP2_RX_DATA_FIFO_SIZE_REG(port)       (0x00 + 4 * (port))
  80 #define MVPP2_RX_ATTR_FIFO_SIZE_REG(port)       (0x20 + 4 * (port))
  81 #define MVPP2_RX_MIN_PKT_SIZE_REG               0x60
  82 #define MVPP2_RX_FIFO_INIT_REG                  0x64
  83
  84 /* RX DMA Top Registers */
  85 #define MVPP2_RX_CTRL_REG(port)                 (0x140 + 4 * (port))
  86 #define     MVPP2_RX_LOW_LATENCY_PKT_SIZE(s)    (((s) & 0xfff) << 16)
  87 #define     MVPP2_RX_USE_PSEUDO_FOR_CSUM_MASK   BIT(31)
  88 #define MVPP2_POOL_BUF_SIZE_REG(pool)           (0x180 + 4 * (pool))
  89 #define     MVPP2_POOL_BUF_SIZE_OFFSET          5
  90 #define MVPP2_RXQ_CONFIG_REG(rxq)               (0x800 + 4 * (rxq))
  91 #define     MVPP2_SNOOP_PKT_SIZE_MASK           0x1ff
  92 #define     MVPP2_SNOOP_BUF_HDR_MASK            BIT(9)
  93 #define     MVPP2_RXQ_POOL_SHORT_OFFS           20
  94 #define     MVPP21_RXQ_POOL_SHORT_MASK          0x700000
  95 #define     MVPP22_RXQ_POOL_SHORT_MASK          0xf00000
  96 #define     MVPP2_RXQ_POOL_LONG_OFFS            24
  97 #define     MVPP21_RXQ_POOL_LONG_MASK           0x7000000
  98 #define     MVPP22_RXQ_POOL_LONG_MASK           0xf000000
  99 #define     MVPP2_RXQ_PACKET_OFFSET_OFFS        28
 100 #define     MVPP2_RXQ_PACKET_OFFSET_MASK        0x70000000
 101 #define     MVPP2_RXQ_DISABLE_MASK              BIT(31)
 102
 103 /* Parser Registers */
 104 #define MVPP2_PRS_INIT_LOOKUP_REG               0x1000
 105 #define     MVPP2_PRS_PORT_LU_MAX               0xf
 106 #define     MVPP2_PRS_PORT_LU_MASK(port)        (0xff << ((port) * 4))
 107 #define     MVPP2_PRS_PORT_LU_VAL(port, val)    ((val) << ((port) * 4))
 108 #define MVPP2_PRS_INIT_OFFS_REG(port)           (0x1004 + ((port) & 4))
 109 #define     MVPP2_PRS_INIT_OFF_MASK(port)       (0x3f << (((port) % 4) * 8))
 110 #define     MVPP2_PRS_INIT_OFF_VAL(port, val)   ((val) << (((port) % 4) * 8))
 111 #define MVPP2_PRS_MAX_LOOP_REG(port)            (0x100c + ((port) & 4))
 112 #define     MVPP2_PRS_MAX_LOOP_MASK(port)       (0xff << (((port) % 4) * 8))
 113 #define     MVPP2_PRS_MAX_LOOP_VAL(port, val)   ((val) << (((port) % 4) * 8))
 114 #define MVPP2_PRS_TCAM_IDX_REG                  0x1100
 115 #define MVPP2_PRS_TCAM_DATA_REG(idx)            (0x1104 + (idx) * 4)
 116 #define     MVPP2_PRS_TCAM_INV_MASK             BIT(31)
 117 #define MVPP2_PRS_SRAM_IDX_REG                  0x1200
 118 #define MVPP2_PRS_SRAM_DATA_REG(idx)            (0x1204 + (idx) * 4)
 119 #define MVPP2_PRS_TCAM_CTRL_REG                 0x1230
 120 #define     MVPP2_PRS_TCAM_EN_MASK              BIT(0)
 121
 122 /* Classifier Registers */
 123 #define MVPP2_CLS_MODE_REG                      0x1800
 124 #define     MVPP2_CLS_MODE_ACTIVE_MASK          BIT(0)
 125 #define MVPP2_CLS_PORT_WAY_REG                  0x1810
 126 #define     MVPP2_CLS_PORT_WAY_MASK(port)       (1 << (port))
 127 #define MVPP2_CLS_LKP_INDEX_REG                 0x1814
 128 #define     MVPP2_CLS_LKP_INDEX_WAY_OFFS        6
 129 #define MVPP2_CLS_LKP_TBL_REG                   0x1818
 130 #define     MVPP2_CLS_LKP_TBL_RXQ_MASK          0xff
 131 #define     MVPP2_CLS_LKP_TBL_LOOKUP_EN_MASK    BIT(25)
 132 #define MVPP2_CLS_FLOW_INDEX_REG                0x1820
 133 #define MVPP2_CLS_FLOW_TBL0_REG                 0x1824
 134 #define MVPP2_CLS_FLOW_TBL1_REG                 0x1828
 135 #define MVPP2_CLS_FLOW_TBL2_REG                 0x182c
 136 #define MVPP2_CLS_OVERSIZE_RXQ_LOW_REG(port)    (0x1980 + ((port) * 4))
 137 #define     MVPP2_CLS_OVERSIZE_RXQ_LOW_BITS     3
 138 #define     MVPP2_CLS_OVERSIZE_RXQ_LOW_MASK     0x7
 139 #define MVPP2_CLS_SWFWD_P2HQ_REG(port)          (0x19b0 + ((port) * 4))
 140 #define MVPP2_CLS_SWFWD_PCTRL_REG               0x19d0
 141 #define     MVPP2_CLS_SWFWD_PCTRL_MASK(port)    (1 << (port))
 142
 143 /* Descriptor Manager Top Registers */
 144 #define MVPP2_RXQ_NUM_REG                       0x2040
 145 #define MVPP2_RXQ_DESC_ADDR_REG                 0x2044
 146 #define     MVPP22_DESC_ADDR_OFFS               8
 147 #define MVPP2_RXQ_DESC_SIZE_REG                 0x2048
 148 #define     MVPP2_RXQ_DESC_SIZE_MASK            0x3ff0
 149 #define MVPP2_RXQ_STATUS_UPDATE_REG(rxq)        (0x3000 + 4 * (rxq))
 150 #define     MVPP2_RXQ_NUM_PROCESSED_OFFSET      0
 151 #define     MVPP2_RXQ_NUM_NEW_OFFSET            16
 152 #define MVPP2_RXQ_STATUS_REG(rxq)               (0x3400 + 4 * (rxq))
 153 #define     MVPP2_RXQ_OCCUPIED_MASK             0x3fff
 154 #define     MVPP2_RXQ_NON_OCCUPIED_OFFSET       16
 155 #define     MVPP2_RXQ_NON_OCCUPIED_MASK         0x3fff0000
 156 #define MVPP2_RXQ_THRESH_REG                    0x204c
 157 #define     MVPP2_OCCUPIED_THRESH_OFFSET        0
 158 #define     MVPP2_OCCUPIED_THRESH_MASK          0x3fff
 159 #define MVPP2_RXQ_INDEX_REG                     0x2050
 160 #define MVPP2_TXQ_NUM_REG                       0x2080
 161 #define MVPP2_TXQ_DESC_ADDR_REG                 0x2084
 162 #define MVPP2_TXQ_DESC_SIZE_REG                 0x2088
 163 #define     MVPP2_TXQ_DESC_SIZE_MASK            0x3ff0
 164 #define MVPP2_AGGR_TXQ_UPDATE_REG               0x2090
 165 #define MVPP2_TXQ_THRESH_REG                    0x2094
 166 #define     MVPP2_TRANSMITTED_THRESH_OFFSET     16
 167 #define     MVPP2_TRANSMITTED_THRESH_MASK       0x3fff0000
 168 #define MVPP2_TXQ_INDEX_REG                     0x2098
 169 #define MVPP2_TXQ_PREF_BUF_REG                  0x209c
 170 #define     MVPP2_PREF_BUF_PTR(desc)            ((desc) & 0xfff)
 171 #define     MVPP2_PREF_BUF_SIZE_4               (BIT(12) | BIT(13))
 172 #define     MVPP2_PREF_BUF_SIZE_16              (BIT(12) | BIT(14))
 173 #define     MVPP2_PREF_BUF_THRESH(val)          ((val) << 17)
 174 #define     MVPP2_TXQ_DRAIN_EN_MASK             BIT(31)
 175 #define MVPP2_TXQ_PENDING_REG                   0x20a0
 176 #define     MVPP2_TXQ_PENDING_MASK              0x3fff
 177 #define MVPP2_TXQ_INT_STATUS_REG                0x20a4
 178 #define MVPP2_TXQ_SENT_REG(txq)                 (0x3c00 + 4 * (txq))
 179 #define     MVPP2_TRANSMITTED_COUNT_OFFSET      16
 180 #define     MVPP2_TRANSMITTED_COUNT_MASK        0x3fff0000
 181 #define MVPP2_TXQ_RSVD_REQ_REG                  0x20b0
 182 #define     MVPP2_TXQ_RSVD_REQ_Q_OFFSET         16
 183 #define MVPP2_TXQ_RSVD_RSLT_REG                 0x20b4
 184 #define     MVPP2_TXQ_RSVD_RSLT_MASK            0x3fff
 185 #define MVPP2_TXQ_RSVD_CLR_REG                  0x20b8
 186 #define     MVPP2_TXQ_RSVD_CLR_OFFSET           16
 187 #define MVPP2_AGGR_TXQ_DESC_ADDR_REG(cpu)       (0x2100 + 4 * (cpu))
 188 #define     MVPP22_AGGR_TXQ_DESC_ADDR_OFFS      8
 189 #define MVPP2_AGGR_TXQ_DESC_SIZE_REG(cpu)       (0x2140 + 4 * (cpu))
 190 #define     MVPP2_AGGR_TXQ_DESC_SIZE_MASK       0x3ff0
 191 #define MVPP2_AGGR_TXQ_STATUS_REG(cpu)          (0x2180 + 4 * (cpu))
 192 #define     MVPP2_AGGR_TXQ_PENDING_MASK         0x3fff
 193 #define MVPP2_AGGR_TXQ_INDEX_REG(cpu)           (0x21c0 + 4 * (cpu))
 194
 195 /* MBUS bridge registers */
 196 #define MVPP2_WIN_BASE(w)                       (0x4000 + ((w) << 2))
 197 #define MVPP2_WIN_SIZE(w)                       (0x4020 + ((w) << 2))
 198 #define MVPP2_WIN_REMAP(w)                      (0x4040 + ((w) << 2))
 199 #define MVPP2_BASE_ADDR_ENABLE                  0x4060
 200
 201 /* AXI Bridge Registers */
 202 #define MVPP22_AXI_BM_WR_ATTR_REG               0x4100
 203 #define MVPP22_AXI_BM_RD_ATTR_REG               0x4104
 204 #define MVPP22_AXI_AGGRQ_DESCR_RD_ATTR_REG      0x4110
 205 #define MVPP22_AXI_TXQ_DESCR_WR_ATTR_REG        0x4114
 206 #define MVPP22_AXI_TXQ_DESCR_RD_ATTR_REG        0x4118
 207 #define MVPP22_AXI_RXQ_DESCR_WR_ATTR_REG        0x411c
 208 #define MVPP22_AXI_RX_DATA_WR_ATTR_REG          0x4120
 209 #define MVPP22_AXI_TX_DATA_RD_ATTR_REG          0x4130
 210 #define MVPP22_AXI_RD_NORMAL_CODE_REG           0x4150
 211 #define MVPP22_AXI_RD_SNOOP_CODE_REG            0x4154
 212 #define MVPP22_AXI_WR_NORMAL_CODE_REG           0x4160
 213 #define MVPP22_AXI_WR_SNOOP_CODE_REG            0x4164
 214
 215 /* Values for AXI Bridge registers */
 216 #define MVPP22_AXI_ATTR_CACHE_OFFS              0
 217 #define MVPP22_AXI_ATTR_DOMAIN_OFFS             12
 218
 219 #define MVPP22_AXI_CODE_CACHE_OFFS              0
 220 #define MVPP22_AXI_CODE_DOMAIN_OFFS             4
 221
 222 #define MVPP22_AXI_CODE_CACHE_NON_CACHE         0x3
 223 #define MVPP22_AXI_CODE_CACHE_WR_CACHE          0x7
 224 #define MVPP22_AXI_CODE_CACHE_RD_CACHE          0xb
 225
 226 #define MVPP22_AXI_CODE_DOMAIN_OUTER_DOM        2
 227 #define MVPP22_AXI_CODE_DOMAIN_SYSTEM           3
 228
 229 /* Interrupt Cause and Mask registers */
 230 #define MVPP2_ISR_RX_THRESHOLD_REG(rxq)         (0x5200 + 4 * (rxq))
 231 #define MVPP21_ISR_RXQ_GROUP_REG(rxq)           (0x5400 + 4 * (rxq))
 232
 233 #define MVPP22_ISR_RXQ_GROUP_INDEX_REG          0x5400
 234 #define MVPP22_ISR_RXQ_GROUP_INDEX_SUBGROUP_MASK 0xf
 235 #define MVPP22_ISR_RXQ_GROUP_INDEX_GROUP_MASK   0x380
 236 #define MVPP22_ISR_RXQ_GROUP_INDEX_GROUP_OFFSET 7
 237
 238 #define MVPP22_ISR_RXQ_GROUP_INDEX_SUBGROUP_MASK 0xf
 239 #define MVPP22_ISR_RXQ_GROUP_INDEX_GROUP_MASK   0x380
 240
 241 #define MVPP22_ISR_RXQ_SUB_GROUP_CONFIG_REG     0x5404
 242 #define MVPP22_ISR_RXQ_SUB_GROUP_STARTQ_MASK    0x1f
 243 #define MVPP22_ISR_RXQ_SUB_GROUP_SIZE_MASK      0xf00
 244 #define MVPP22_ISR_RXQ_SUB_GROUP_SIZE_OFFSET    8
 245
 246 #define MVPP2_ISR_ENABLE_REG(port)              (0x5420 + 4 * (port))
 247 #define     MVPP2_ISR_ENABLE_INTERRUPT(mask)    ((mask) & 0xffff)
 248 #define     MVPP2_ISR_DISABLE_INTERRUPT(mask)   (((mask) << 16) & 0xffff0000)
 249 #define MVPP2_ISR_RX_TX_CAUSE_REG(port)         (0x5480 + 4 * (port))
 250 #define     MVPP2_CAUSE_RXQ_OCCUP_DESC_ALL_MASK 0xffff
 251 #define     MVPP2_CAUSE_TXQ_OCCUP_DESC_ALL_MASK 0xff0000
 252 #define     MVPP2_CAUSE_RX_FIFO_OVERRUN_MASK    BIT(24)
 253 #define     MVPP2_CAUSE_FCS_ERR_MASK            BIT(25)
 254 #define     MVPP2_CAUSE_TX_FIFO_UNDERRUN_MASK   BIT(26)
 255 #define     MVPP2_CAUSE_TX_EXCEPTION_SUM_MASK   BIT(29)
 256 #define     MVPP2_CAUSE_RX_EXCEPTION_SUM_MASK   BIT(30)
 257 #define     MVPP2_CAUSE_MISC_SUM_MASK           BIT(31)
 258 #define MVPP2_ISR_RX_TX_MASK_REG(port)          (0x54a0 + 4 * (port))
 259 #define MVPP2_ISR_PON_RX_TX_MASK_REG            0x54bc
 260 #define     MVPP2_PON_CAUSE_RXQ_OCCUP_DESC_ALL_MASK     0xffff
 261 #define     MVPP2_PON_CAUSE_TXP_OCCUP_DESC_ALL_MASK     0x3fc00000
 262 #define     MVPP2_PON_CAUSE_MISC_SUM_MASK               BIT(31)
 263 #define MVPP2_ISR_MISC_CAUSE_REG                0x55b0
 264
 265 /* Buffer Manager registers */
 266 #define MVPP2_BM_POOL_BASE_REG(pool)            (0x6000 + ((pool) * 4))
 267 #define     MVPP2_BM_POOL_BASE_ADDR_MASK        0xfffff80
 268 #define MVPP2_BM_POOL_SIZE_REG(pool)            (0x6040 + ((pool) * 4))
 269 #define     MVPP2_BM_POOL_SIZE_MASK             0xfff0
 270 #define MVPP2_BM_POOL_READ_PTR_REG(pool)        (0x6080 + ((pool) * 4))
 271 #define     MVPP2_BM_POOL_GET_READ_PTR_MASK     0xfff0
 272 #define MVPP2_BM_POOL_PTRS_NUM_REG(pool)        (0x60c0 + ((pool) * 4))
 273 #define     MVPP2_BM_POOL_PTRS_NUM_MASK         0xfff0
 274 #define MVPP2_BM_BPPI_READ_PTR_REG(pool)        (0x6100 + ((pool) * 4))
 275 #define MVPP2_BM_BPPI_PTRS_NUM_REG(pool)        (0x6140 + ((pool) * 4))
 276 #define     MVPP2_BM_BPPI_PTR_NUM_MASK          0x7ff
 277 #define     MVPP2_BM_BPPI_PREFETCH_FULL_MASK    BIT(16)
 278 #define MVPP2_BM_POOL_CTRL_REG(pool)            (0x6200 + ((pool) * 4))
 279 #define     MVPP2_BM_START_MASK                 BIT(0)
 280 #define     MVPP2_BM_STOP_MASK                  BIT(1)
 281 #define     MVPP2_BM_STATE_MASK                 BIT(4)
 282 #define     MVPP2_BM_LOW_THRESH_OFFS            8
 283 #define     MVPP2_BM_LOW_THRESH_MASK            0x7f00
 284 #define     MVPP2_BM_LOW_THRESH_VALUE(val)      ((val) << \
 285                                                 MVPP2_BM_LOW_THRESH_OFFS)
 286 #define     MVPP2_BM_HIGH_THRESH_OFFS           16
 287 #define     MVPP2_BM_HIGH_THRESH_MASK           0x7f0000
 288 #define     MVPP2_BM_HIGH_THRESH_VALUE(val)     ((val) << \
 289                                                 MVPP2_BM_HIGH_THRESH_OFFS)
 290 #define MVPP2_BM_INTR_CAUSE_REG(pool)           (0x6240 + ((pool) * 4))
 291 #define     MVPP2_BM_RELEASED_DELAY_MASK        BIT(0)
 292 #define     MVPP2_BM_ALLOC_FAILED_MASK          BIT(1)
 293 #define     MVPP2_BM_BPPE_EMPTY_MASK            BIT(2)
 294 #define     MVPP2_BM_BPPE_FULL_MASK             BIT(3)
 295 #define     MVPP2_BM_AVAILABLE_BP_LOW_MASK      BIT(4)
 296 #define MVPP2_BM_INTR_MASK_REG(pool)            (0x6280 + ((pool) * 4))
 297 #define MVPP2_BM_PHY_ALLOC_REG(pool)            (0x6400 + ((pool) * 4))
 298 #define     MVPP2_BM_PHY_ALLOC_GRNTD_MASK       BIT(0)
 299 #define MVPP2_BM_VIRT_ALLOC_REG                 0x6440
 300 #define MVPP2_BM_ADDR_HIGH_ALLOC                0x6444
 301 #define     MVPP2_BM_ADDR_HIGH_PHYS_MASK        0xff
 302 #define     MVPP2_BM_ADDR_HIGH_VIRT_MASK        0xff00
 303 #define     MVPP2_BM_ADDR_HIGH_VIRT_SHIFT       8
 304 #define MVPP2_BM_PHY_RLS_REG(pool)              (0x6480 + ((pool) * 4))
 305 #define     MVPP2_BM_PHY_RLS_MC_BUFF_MASK       BIT(0)
 306 #define     MVPP2_BM_PHY_RLS_PRIO_EN_MASK       BIT(1)
 307 #define     MVPP2_BM_PHY_RLS_GRNTD_MASK         BIT(2)
 308 #define MVPP2_BM_VIRT_RLS_REG                   0x64c0
 309 #define MVPP21_BM_MC_RLS_REG                    0x64c4
 310 #define     MVPP2_BM_MC_ID_MASK                 0xfff
 311 #define     MVPP2_BM_FORCE_RELEASE_MASK         BIT(12)
 312 #define MVPP22_BM_ADDR_HIGH_RLS_REG             0x64c4
 313 #define     MVPP22_BM_ADDR_HIGH_PHYS_RLS_MASK   0xff
 314 #define     MVPP22_BM_ADDR_HIGH_VIRT_RLS_MASK   0xff00
 315 #define     MVPP22_BM_ADDR_HIGH_VIRT_RLS_SHIFT  8
 316 #define MVPP22_BM_MC_RLS_REG                    0x64d4
 317
 318 /* TX Scheduler registers */
 319 #define MVPP2_TXP_SCHED_PORT_INDEX_REG          0x8000
 320 #define MVPP2_TXP_SCHED_Q_CMD_REG               0x8004
 321 #define     MVPP2_TXP_SCHED_ENQ_MASK            0xff
 322 #define     MVPP2_TXP_SCHED_DISQ_OFFSET         8
 323 #define MVPP2_TXP_SCHED_CMD_1_REG               0x8010
 324 #define MVPP2_TXP_SCHED_PERIOD_REG              0x8018
 325 #define MVPP2_TXP_SCHED_MTU_REG                 0x801c
 326 #define     MVPP2_TXP_MTU_MAX                   0x7FFFF
 327 #define MVPP2_TXP_SCHED_REFILL_REG              0x8020
 328 #define     MVPP2_TXP_REFILL_TOKENS_ALL_MASK    0x7ffff
 329 #define     MVPP2_TXP_REFILL_PERIOD_ALL_MASK    0x3ff00000
 330 #define     MVPP2_TXP_REFILL_PERIOD_MASK(v)     ((v) << 20)
 331 #define MVPP2_TXP_SCHED_TOKEN_SIZE_REG          0x8024
 332 #define     MVPP2_TXP_TOKEN_SIZE_MAX            0xffffffff
 333 #define MVPP2_TXQ_SCHED_REFILL_REG(q)           (0x8040 + ((q) << 2))
 334 #define     MVPP2_TXQ_REFILL_TOKENS_ALL_MASK    0x7ffff
 335 #define     MVPP2_TXQ_REFILL_PERIOD_ALL_MASK    0x3ff00000
 336 #define     MVPP2_TXQ_REFILL_PERIOD_MASK(v)     ((v) << 20)
 337 #define MVPP2_TXQ_SCHED_TOKEN_SIZE_REG(q)       (0x8060 + ((q) << 2))
 338 #define     MVPP2_TXQ_TOKEN_SIZE_MAX            0x7fffffff
 339 #define MVPP2_TXQ_SCHED_TOKEN_CNTR_REG(q)       (0x8080 + ((q) << 2))
 340 #define     MVPP2_TXQ_TOKEN_CNTR_MAX            0xffffffff
 341
 342 /* TX general registers */
 343 #define MVPP2_TX_SNOOP_REG                      0x8800
 344 #define MVPP2_TX_PORT_FLUSH_REG                 0x8810
 345 #define     MVPP2_TX_PORT_FLUSH_MASK(port)      (1 << (port))
 346
 347 /* LMS registers */
 348 #define MVPP2_SRC_ADDR_MIDDLE                   0x24
 349 #define MVPP2_SRC_ADDR_HIGH                     0x28
 350 #define MVPP2_PHY_AN_CFG0_REG                   0x34
 351 #define     MVPP2_PHY_AN_STOP_SMI0_MASK         BIT(7)
 352 #define MVPP2_MNG_EXTENDED_GLOBAL_CTRL_REG      0x305c
 353 #define     MVPP2_EXT_GLOBAL_CTRL_DEFAULT       0x27
 354
 355 /* Per-port registers */
 356 #define MVPP2_GMAC_CTRL_0_REG                   0x0
 357 #define      MVPP2_GMAC_PORT_EN_MASK            BIT(0)
 358 #define      MVPP2_GMAC_PORT_TYPE_MASK          BIT(1)
 359 #define      MVPP2_GMAC_MAX_RX_SIZE_OFFS        2
 360 #define      MVPP2_GMAC_MAX_RX_SIZE_MASK        0x7ffc
 361 #define      MVPP2_GMAC_MIB_CNTR_EN_MASK        BIT(15)
 362 #define MVPP2_GMAC_CTRL_1_REG                   0x4
 363 #define      MVPP2_GMAC_PERIODIC_XON_EN_MASK    BIT(1)
 364 #define      MVPP2_GMAC_GMII_LB_EN_MASK         BIT(5)
 365 #define      MVPP2_GMAC_PCS_LB_EN_BIT           6
 366 #define      MVPP2_GMAC_PCS_LB_EN_MASK          BIT(6)
 367 #define      MVPP2_GMAC_SA_LOW_OFFS             7
 368 #define MVPP2_GMAC_CTRL_2_REG                   0x8
 369 #define      MVPP2_GMAC_INBAND_AN_MASK          BIT(0)
 370 #define      MVPP2_GMAC_SGMII_MODE_MASK         BIT(0)
 371 #define      MVPP2_GMAC_PCS_ENABLE_MASK         BIT(3)
 372 #define      MVPP2_GMAC_PORT_RGMII_MASK         BIT(4)
 373 #define      MVPP2_GMAC_PORT_DIS_PADING_MASK    BIT(5)
 374 #define      MVPP2_GMAC_PORT_RESET_MASK         BIT(6)
 375 #define      MVPP2_GMAC_CLK_125_BYPS_EN_MASK    BIT(9)
 376 #define MVPP2_GMAC_AUTONEG_CONFIG               0xc
 377 #define      MVPP2_GMAC_FORCE_LINK_DOWN         BIT(0)
 378 #define      MVPP2_GMAC_FORCE_LINK_PASS         BIT(1)
 379 #define      MVPP2_GMAC_EN_PCS_AN               BIT(2)
 380 #define      MVPP2_GMAC_AN_BYPASS_EN            BIT(3)
 381 #define      MVPP2_GMAC_CONFIG_MII_SPEED        BIT(5)
 382 #define      MVPP2_GMAC_CONFIG_GMII_SPEED       BIT(6)
 383 #define      MVPP2_GMAC_AN_SPEED_EN             BIT(7)
 384 #define      MVPP2_GMAC_FC_ADV_EN               BIT(9)
 385 #define      MVPP2_GMAC_EN_FC_AN                BIT(11)
 386 #define      MVPP2_GMAC_CONFIG_FULL_DUPLEX      BIT(12)
 387 #define      MVPP2_GMAC_AN_DUPLEX_EN            BIT(13)
 388 #define      MVPP2_GMAC_CHOOSE_SAMPLE_TX_CONFIG BIT(15)
 389 #define MVPP2_GMAC_PORT_FIFO_CFG_1_REG          0x1c
 390 #define      MVPP2_GMAC_TX_FIFO_MIN_TH_OFFS     6
 391 #define      MVPP2_GMAC_TX_FIFO_MIN_TH_ALL_MASK 0x1fc0
 392 #define      MVPP2_GMAC_TX_FIFO_MIN_TH_MASK(v)  (((v) << 6) & \
 393                                         MVPP2_GMAC_TX_FIFO_MIN_TH_ALL_MASK)
 394 #define MVPP2_GMAC_CTRL_4_REG                   0x90
 395 #define      MVPP2_GMAC_CTRL4_EXT_PIN_GMII_SEL_MASK     BIT(0)
 396 #define      MVPP2_GMAC_CTRL4_DP_CLK_SEL_MASK   BIT(5)
 397 #define      MVPP2_GMAC_CTRL4_SYNC_BYPASS_MASK  BIT(6)
 398 #define      MVPP2_GMAC_CTRL4_QSGMII_BYPASS_ACTIVE_MASK BIT(7)
 399
 400 /*
 401  * Per-port XGMAC registers. PPv2.2 only, only for GOP port 0,
 402  * relative to port->base.
 403  */
 404
 405 /* Port Mac Control0 */
 406 #define MVPP22_XLG_CTRL0_REG                    0x100
 407 #define      MVPP22_XLG_PORT_EN                 BIT(0)
 408 #define      MVPP22_XLG_MAC_RESETN              BIT(1)
 409 #define      MVPP22_XLG_RX_FC_EN                BIT(7)
 410 #define      MVPP22_XLG_MIBCNT_DIS              BIT(13)
 411 /* Port Mac Control1 */
 412 #define MVPP22_XLG_CTRL1_REG                    0x104
 413 #define      MVPP22_XLG_MAX_RX_SIZE_OFFS        0
 414 #define      MVPP22_XLG_MAX_RX_SIZE_MASK        0x1fff
 415 /* Port Interrupt Mask */
 416 #define MVPP22_XLG_INTERRUPT_MASK_REG           0x118
 417 #define      MVPP22_XLG_INTERRUPT_LINK_CHANGE   BIT(1)
 418 /* Port Mac Control3 */
 419 #define MVPP22_XLG_CTRL3_REG                    0x11c
 420 #define      MVPP22_XLG_CTRL3_MACMODESELECT_MASK        (7 << 13)
 421 #define      MVPP22_XLG_CTRL3_MACMODESELECT_GMAC        (0 << 13)
 422 #define      MVPP22_XLG_CTRL3_MACMODESELECT_10GMAC      (1 << 13)
 423 /* Port Mac Control4 */
 424 #define MVPP22_XLG_CTRL4_REG                    0x184
 425 #define      MVPP22_XLG_FORWARD_802_3X_FC_EN    BIT(5)
 426 #define      MVPP22_XLG_FORWARD_PFC_EN          BIT(6)
 427 #define      MVPP22_XLG_MODE_DMA_1G             BIT(12)
 428 #define      MVPP22_XLG_EN_IDLE_CHECK_FOR_LINK  BIT(14)
 429
 430 /* XPCS registers */
 431
 432 /* Global Configuration 0 */
 433 #define MVPP22_XPCS_GLOBAL_CFG_0_REG            0x0
 434 #define      MVPP22_XPCS_PCSRESET               BIT(0)
 435 #define      MVPP22_XPCS_PCSMODE_OFFS           3
 436 #define      MVPP22_XPCS_PCSMODE_MASK           (0x3 << \
 437                                                  MVPP22_XPCS_PCSMODE_OFFS)
 438 #define      MVPP22_XPCS_LANEACTIVE_OFFS        5
 439 #define      MVPP22_XPCS_LANEACTIVE_MASK        (0x3 << \
 440                                                  MVPP22_XPCS_LANEACTIVE_OFFS)
 441
 442 /* MPCS registers */
 443
 444 #define PCS40G_COMMON_CONTROL                   0x14
 445 #define      FORWARD_ERROR_CORRECTION_MASK      BIT(1)
 446
 447 #define PCS_CLOCK_RESET                         0x14c
 448 #define      TX_SD_CLK_RESET_MASK               BIT(0)
 449 #define      RX_SD_CLK_RESET_MASK               BIT(1)
 450 #define      MAC_CLK_RESET_MASK                 BIT(2)
 451 #define      CLK_DIVISION_RATIO_OFFS            4
 452 #define      CLK_DIVISION_RATIO_MASK            (0x7 << CLK_DIVISION_RATIO_OFFS)
 453 #define      CLK_DIV_PHASE_SET_MASK             BIT(11)
 454
 455 /* System Soft Reset 1 */
 456 #define GOP_SOFT_RESET_1_REG                    0x108
 457 #define     NETC_GOP_SOFT_RESET_OFFS            6
 458 #define     NETC_GOP_SOFT_RESET_MASK            (0x1 << \
 459                                                  NETC_GOP_SOFT_RESET_OFFS)
 460
 461 /* Ports Control 0 */
 462 #define NETCOMP_PORTS_CONTROL_0_REG             0x110
 463 #define     NETC_BUS_WIDTH_SELECT_OFFS          1
 464 #define     NETC_BUS_WIDTH_SELECT_MASK          (0x1 << \
 465                                                  NETC_BUS_WIDTH_SELECT_OFFS)
 466 #define     NETC_GIG_RX_DATA_SAMPLE_OFFS        29
 467 #define     NETC_GIG_RX_DATA_SAMPLE_MASK        (0x1 << \
 468                                                  NETC_GIG_RX_DATA_SAMPLE_OFFS)
 469 #define     NETC_CLK_DIV_PHASE_OFFS             31
 470 #define     NETC_CLK_DIV_PHASE_MASK             (0x1 << NETC_CLK_DIV_PHASE_OFFS)
 471 /* Ports Control 1 */
 472 #define NETCOMP_PORTS_CONTROL_1_REG             0x114
 473 #define     NETC_PORTS_ACTIVE_OFFSET(p)         (0 + p)
 474 #define     NETC_PORTS_ACTIVE_MASK(p)           (0x1 << \
 475                                                  NETC_PORTS_ACTIVE_OFFSET(p))
 476 #define     NETC_PORT_GIG_RF_RESET_OFFS(p)      (28 + p)
 477 #define     NETC_PORT_GIG_RF_RESET_MASK(p)      (0x1 << \
 478                                                  NETC_PORT_GIG_RF_RESET_OFFS(p))
 479 #define NETCOMP_CONTROL_0_REG                   0x120
 480 #define     NETC_GBE_PORT0_SGMII_MODE_OFFS      0
 481 #define     NETC_GBE_PORT0_SGMII_MODE_MASK      (0x1 << \
 482                                                  NETC_GBE_PORT0_SGMII_MODE_OFFS)
 483 #define     NETC_GBE_PORT1_SGMII_MODE_OFFS      1
 484 #define     NETC_GBE_PORT1_SGMII_MODE_MASK      (0x1 << \
 485                                                  NETC_GBE_PORT1_SGMII_MODE_OFFS)
 486 #define     NETC_GBE_PORT1_MII_MODE_OFFS        2
 487 #define     NETC_GBE_PORT1_MII_MODE_MASK        (0x1 << \
 488                                                  NETC_GBE_PORT1_MII_MODE_OFFS)
 489
 490 #define MVPP22_SMI_MISC_CFG_REG                 (MVPP22_SMI + 0x04)
 491 #define      MVPP22_SMI_POLLING_EN              BIT(10)
 492
 493 #define MVPP22_SMI_PHY_ADDR_REG(port)           (MVPP22_SMI + 0x04 + \
 494                                                  (0x4 * (port)))
 495
 496 #define MVPP2_CAUSE_TXQ_SENT_DESC_ALL_MASK      0xff
 497
 498 /* Descriptor ring Macros */
 499 #define MVPP2_QUEUE_NEXT_DESC(q, index) \
 500         (((index) < (q)->last_desc) ? ((index) + 1) : 0)
 501
 502 /* SMI: 0xc0054 -> offset 0x54 to lms_base */
 503 #define MVPP21_SMI                              0x0054
 504 /* PP2.2: SMI: 0x12a200 -> offset 0x1200 to iface_base */
 505 #define MVPP22_SMI                              0x1200
 506 #define     MVPP2_PHY_REG_MASK                  0x1f
 507 /* SMI register fields */
 508 #define     MVPP2_SMI_DATA_OFFS                 0       /* Data */
 509 #define     MVPP2_SMI_DATA_MASK                 (0xffff << MVPP2_SMI_DATA_OFFS)
 510 #define     MVPP2_SMI_DEV_ADDR_OFFS             16      /* PHY device address */
 511 #define     MVPP2_SMI_REG_ADDR_OFFS             21      /* PHY device reg addr*/
 512 #define     MVPP2_SMI_OPCODE_OFFS               26      /* Write/Read opcode */
 513 #define     MVPP2_SMI_OPCODE_READ               (1 << MVPP2_SMI_OPCODE_OFFS)
 514 #define     MVPP2_SMI_READ_VALID                (1 << 27)       /* Read Valid */
 515 #define     MVPP2_SMI_BUSY                      (1 << 28)       /* Busy */
 516
 517 #define     MVPP2_PHY_ADDR_MASK                 0x1f
 518 #define     MVPP2_PHY_REG_MASK                  0x1f
 519
 520 /* Additional PPv2.2 offsets */
 521 #define MVPP22_MPCS                             0x007000
 522 #define MVPP22_XPCS                             0x007400
 523 #define MVPP22_PORT_BASE                        0x007e00
 524 #define MVPP22_PORT_OFFSET                      0x001000
 525 #define MVPP22_RFU1                             0x318000
 526
 527 /* Maximum number of ports */
 528 #define MVPP22_GOP_MAC_NUM                      4
 529
 530 /* Sets the field located at the specified in data */
 531 #define MVPP2_RGMII_TX_FIFO_MIN_TH              0x41
 532 #define MVPP2_SGMII_TX_FIFO_MIN_TH              0x5
 533 #define MVPP2_SGMII2_5_TX_FIFO_MIN_TH           0xb
 534
 535 /* Net Complex */
 536 enum mv_netc_topology {
 537         MV_NETC_GE_MAC2_SGMII           =       BIT(0),
 538         MV_NETC_GE_MAC3_SGMII           =       BIT(1),
 539         MV_NETC_GE_MAC3_RGMII           =       BIT(2),
 540 };
 541
 542 enum mv_netc_phase {
 543         MV_NETC_FIRST_PHASE,
 544         MV_NETC_SECOND_PHASE,
 545 };
 546
 547 enum mv_netc_sgmii_xmi_mode {
 548         MV_NETC_GBE_SGMII,
 549         MV_NETC_GBE_XMII,
 550 };
 551
 552 enum mv_netc_mii_mode {
 553         MV_NETC_GBE_RGMII,
 554         MV_NETC_GBE_MII,
 555 };
 556
 557 enum mv_netc_lanes {
 558         MV_NETC_LANE_23,
 559         MV_NETC_LANE_45,
 560 };
 561
 562 /* Various constants */
 563
 564 /* Coalescing */
 565 #define MVPP2_TXDONE_COAL_PKTS_THRESH   15
 566 #define MVPP2_TXDONE_HRTIMER_PERIOD_NS  1000000UL
 567 #define MVPP2_RX_COAL_PKTS              32
 568 #define MVPP2_RX_COAL_USEC              100
 569
 570 /* The two bytes Marvell header. Either contains a special value used
 571  * by Marvell switches when a specific hardware mode is enabled (not
 572  * supported by this driver) or is filled automatically by zeroes on
 573  * the RX side. Those two bytes being at the front of the Ethernet
 574  * header, they allow to have the IP header aligned on a 4 bytes
 575  * boundary automatically: the hardware skips those two bytes on its
 576  * own.
 577  */
 578 #define MVPP2_MH_SIZE                   2
 579 #define MVPP2_ETH_TYPE_LEN              2
 580 #define MVPP2_PPPOE_HDR_SIZE            8
 581 #define MVPP2_VLAN_TAG_LEN              4
 582
 583 /* Lbtd 802.3 type */
 584 #define MVPP2_IP_LBDT_TYPE              0xfffa
 585
 586 #define MVPP2_CPU_D_CACHE_LINE_SIZE     32
 587 #define MVPP2_TX_CSUM_MAX_SIZE          9800
 588
 589 /* Timeout constants */
 590 #define MVPP2_TX_DISABLE_TIMEOUT_MSEC   1000
 591 #define MVPP2_TX_PENDING_TIMEOUT_MSEC   1000
 592
 593 #define MVPP2_TX_MTU_MAX                0x7ffff
 594
 595 /* Maximum number of T-CONTs of PON port */
 596 #define MVPP2_MAX_TCONT                 16
 597
 598 /* Maximum number of supported ports */
 599 #define MVPP2_MAX_PORTS                 4
 600
 601 /* Maximum number of TXQs used by single port */
 602 #define MVPP2_MAX_TXQ                   8
 603
 604 /* Default number of TXQs in use */
 605 #define MVPP2_DEFAULT_TXQ               1
 606
 607 /* Dfault number of RXQs in use */
 608 #define MVPP2_DEFAULT_RXQ               1
 609 #define CONFIG_MV_ETH_RXQ               8       /* increment by 8 */
 610
 611 /* Max number of Rx descriptors */
 612 #define MVPP2_MAX_RXD                   16
 613
 614 /* Max number of Tx descriptors */
 615 #define MVPP2_MAX_TXD                   16
 616
 617 /* Amount of Tx descriptors that can be reserved at once by CPU */
 618 #define MVPP2_CPU_DESC_CHUNK            64
 619
 620 /* Max number of Tx descriptors in each aggregated queue */
 621 #define MVPP2_AGGR_TXQ_SIZE             256
 622
 623 /* Descriptor aligned size */
 624 #define MVPP2_DESC_ALIGNED_SIZE         32
 625
 626 /* Descriptor alignment mask */
 627 #define MVPP2_TX_DESC_ALIGN             (MVPP2_DESC_ALIGNED_SIZE - 1)
 628
 629 /* RX FIFO constants */
 630 #define MVPP21_RX_FIFO_PORT_DATA_SIZE           0x2000
 631 #define MVPP21_RX_FIFO_PORT_ATTR_SIZE           0x80
 632 #define MVPP22_RX_FIFO_10GB_PORT_DATA_SIZE      0x8000
 633 #define MVPP22_RX_FIFO_2_5GB_PORT_DATA_SIZE     0x2000
 634 #define MVPP22_RX_FIFO_1GB_PORT_DATA_SIZE       0x1000
 635 #define MVPP22_RX_FIFO_10GB_PORT_ATTR_SIZE      0x200
 636 #define MVPP22_RX_FIFO_2_5GB_PORT_ATTR_SIZE     0x80
 637 #define MVPP22_RX_FIFO_1GB_PORT_ATTR_SIZE       0x40
 638 #define MVPP2_RX_FIFO_PORT_MIN_PKT              0x80
 639
 640 /* TX general registers */
 641 #define MVPP22_TX_FIFO_SIZE_REG(eth_tx_port)    (0x8860 + ((eth_tx_port) << 2))
 642 #define MVPP22_TX_FIFO_SIZE_MASK                0xf
 643
 644 /* TX FIFO constants */
 645 #define MVPP2_TX_FIFO_DATA_SIZE_10KB            0xa
 646 #define MVPP2_TX_FIFO_DATA_SIZE_3KB             0x3
 647
 648 /* RX buffer constants */
 649 #define MVPP2_SKB_SHINFO_SIZE \
 650         0
 651
 652 #define MVPP2_RX_PKT_SIZE(mtu) \
 653         ALIGN((mtu) + MVPP2_MH_SIZE + MVPP2_VLAN_TAG_LEN + \
 654               ETH_HLEN + ETH_FCS_LEN, MVPP2_CPU_D_CACHE_LINE_SIZE)
 655
 656 #define MVPP2_RX_BUF_SIZE(pkt_size)     ((pkt_size) + NET_SKB_PAD)
 657 #define MVPP2_RX_TOTAL_SIZE(buf_size)   ((buf_size) + MVPP2_SKB_SHINFO_SIZE)
 658 #define MVPP2_RX_MAX_PKT_SIZE(total_size) \
 659         ((total_size) - NET_SKB_PAD - MVPP2_SKB_SHINFO_SIZE)
 660
 661 #define MVPP2_BIT_TO_BYTE(bit)          ((bit) / 8)
 662
 663 /* IPv6 max L3 address size */
 664 #define MVPP2_MAX_L3_ADDR_SIZE          16
 665
 666 /* Port flags */
 667 #define MVPP2_F_LOOPBACK                BIT(0)
 668
 669 /* Marvell tag types */
 670 enum mvpp2_tag_type {
 671         MVPP2_TAG_TYPE_NONE = 0,
 672         MVPP2_TAG_TYPE_MH   = 1,
 673         MVPP2_TAG_TYPE_DSA  = 2,
 674         MVPP2_TAG_TYPE_EDSA = 3,
 675         MVPP2_TAG_TYPE_VLAN = 4,
 676         MVPP2_TAG_TYPE_LAST = 5
 677 };
 678
 679 /* Parser constants */
 680 #define MVPP2_PRS_TCAM_SRAM_SIZE        256
 681 #define MVPP2_PRS_TCAM_WORDS            6
 682 #define MVPP2_PRS_SRAM_WORDS            4
 683 #define MVPP2_PRS_FLOW_ID_SIZE          64
 684 #define MVPP2_PRS_FLOW_ID_MASK          0x3f
 685 #define MVPP2_PRS_TCAM_ENTRY_INVALID    1
 686 #define MVPP2_PRS_TCAM_DSA_TAGGED_BIT   BIT(5)
 687 #define MVPP2_PRS_IPV4_HEAD             0x40
 688 #define MVPP2_PRS_IPV4_HEAD_MASK        0xf0
 689 #define MVPP2_PRS_IPV4_MC               0xe0
 690 #define MVPP2_PRS_IPV4_MC_MASK          0xf0
 691 #define MVPP2_PRS_IPV4_BC_MASK          0xff
 692 #define MVPP2_PRS_IPV4_IHL              0x5
 693 #define MVPP2_PRS_IPV4_IHL_MASK         0xf
 694 #define MVPP2_PRS_IPV6_MC               0xff
 695 #define MVPP2_PRS_IPV6_MC_MASK          0xff
 696 #define MVPP2_PRS_IPV6_HOP_MASK         0xff
 697 #define MVPP2_PRS_TCAM_PROTO_MASK       0xff
 698 #define MVPP2_PRS_TCAM_PROTO_MASK_L     0x3f
 699 #define MVPP2_PRS_DBL_VLANS_MAX         100
 700
 701 /* Tcam structure:
 702  * - lookup ID - 4 bits
 703  * - port ID - 1 byte
 704  * - additional information - 1 byte
 705  * - header data - 8 bytes
 706  * The fields are represented by MVPP2_PRS_TCAM_DATA_REG(5)->(0).
 707  */
 708 #define MVPP2_PRS_AI_BITS                       8
 709 #define MVPP2_PRS_PORT_MASK                     0xff
 710 #define MVPP2_PRS_LU_MASK                       0xf
 711 #define MVPP2_PRS_TCAM_DATA_BYTE(offs)          \
 712                                     (((offs) - ((offs) % 2)) * 2 + ((offs) % 2))
 713 #define MVPP2_PRS_TCAM_DATA_BYTE_EN(offs)       \
 714                                               (((offs) * 2) - ((offs) % 2)  + 2)
 715 #define MVPP2_PRS_TCAM_AI_BYTE                  16
 716 #define MVPP2_PRS_TCAM_PORT_BYTE                17
 717 #define MVPP2_PRS_TCAM_LU_BYTE                  20
 718 #define MVPP2_PRS_TCAM_EN_OFFS(offs)            ((offs) + 2)
 719 #define MVPP2_PRS_TCAM_INV_WORD                 5
 720 /* Tcam entries ID */
 721 #define MVPP2_PE_DROP_ALL               0
 722 #define MVPP2_PE_FIRST_FREE_TID         1
 723 #define MVPP2_PE_LAST_FREE_TID          (MVPP2_PRS_TCAM_SRAM_SIZE - 31)
 724 #define MVPP2_PE_IP6_EXT_PROTO_UN       (MVPP2_PRS_TCAM_SRAM_SIZE - 30)
 725 #define MVPP2_PE_MAC_MC_IP6             (MVPP2_PRS_TCAM_SRAM_SIZE - 29)
 726 #define MVPP2_PE_IP6_ADDR_UN            (MVPP2_PRS_TCAM_SRAM_SIZE - 28)
 727 #define MVPP2_PE_IP4_ADDR_UN            (MVPP2_PRS_TCAM_SRAM_SIZE - 27)
 728 #define MVPP2_PE_LAST_DEFAULT_FLOW      (MVPP2_PRS_TCAM_SRAM_SIZE - 26)
 729 #define MVPP2_PE_FIRST_DEFAULT_FLOW     (MVPP2_PRS_TCAM_SRAM_SIZE - 19)
 730 #define MVPP2_PE_EDSA_TAGGED            (MVPP2_PRS_TCAM_SRAM_SIZE - 18)
 731 #define MVPP2_PE_EDSA_UNTAGGED          (MVPP2_PRS_TCAM_SRAM_SIZE - 17)
 732 #define MVPP2_PE_DSA_TAGGED             (MVPP2_PRS_TCAM_SRAM_SIZE - 16)
 733 #define MVPP2_PE_DSA_UNTAGGED           (MVPP2_PRS_TCAM_SRAM_SIZE - 15)
 734 #define MVPP2_PE_ETYPE_EDSA_TAGGED      (MVPP2_PRS_TCAM_SRAM_SIZE - 14)
 735 #define MVPP2_PE_ETYPE_EDSA_UNTAGGED    (MVPP2_PRS_TCAM_SRAM_SIZE - 13)
 736 #define MVPP2_PE_ETYPE_DSA_TAGGED       (MVPP2_PRS_TCAM_SRAM_SIZE - 12)
 737 #define MVPP2_PE_ETYPE_DSA_UNTAGGED     (MVPP2_PRS_TCAM_SRAM_SIZE - 11)
 738 #define MVPP2_PE_MH_DEFAULT             (MVPP2_PRS_TCAM_SRAM_SIZE - 10)
 739 #define MVPP2_PE_DSA_DEFAULT            (MVPP2_PRS_TCAM_SRAM_SIZE - 9)
 740 #define MVPP2_PE_IP6_PROTO_UN           (MVPP2_PRS_TCAM_SRAM_SIZE - 8)
 741 #define MVPP2_PE_IP4_PROTO_UN           (MVPP2_PRS_TCAM_SRAM_SIZE - 7)
 742 #define MVPP2_PE_ETH_TYPE_UN            (MVPP2_PRS_TCAM_SRAM_SIZE - 6)
 743 #define MVPP2_PE_VLAN_DBL               (MVPP2_PRS_TCAM_SRAM_SIZE - 5)
 744 #define MVPP2_PE_VLAN_NONE              (MVPP2_PRS_TCAM_SRAM_SIZE - 4)
 745 #define MVPP2_PE_MAC_MC_ALL             (MVPP2_PRS_TCAM_SRAM_SIZE - 3)
 746 #define MVPP2_PE_MAC_PROMISCUOUS        (MVPP2_PRS_TCAM_SRAM_SIZE - 2)
 747 #define MVPP2_PE_MAC_NON_PROMISCUOUS    (MVPP2_PRS_TCAM_SRAM_SIZE - 1)
 748
 749 /* Sram structure
 750  * The fields are represented by MVPP2_PRS_TCAM_DATA_REG(3)->(0).
 751  */
 752 #define MVPP2_PRS_SRAM_RI_OFFS                  0
 753 #define MVPP2_PRS_SRAM_RI_WORD                  0
 754 #define MVPP2_PRS_SRAM_RI_CTRL_OFFS             32
 755 #define MVPP2_PRS_SRAM_RI_CTRL_WORD             1
 756 #define MVPP2_PRS_SRAM_RI_CTRL_BITS             32
 757 #define MVPP2_PRS_SRAM_SHIFT_OFFS               64
 758 #define MVPP2_PRS_SRAM_SHIFT_SIGN_BIT           72
 759 #define MVPP2_PRS_SRAM_UDF_OFFS                 73
 760 #define MVPP2_PRS_SRAM_UDF_BITS                 8
 761 #define MVPP2_PRS_SRAM_UDF_MASK                 0xff
 762 #define MVPP2_PRS_SRAM_UDF_SIGN_BIT             81
 763 #define MVPP2_PRS_SRAM_UDF_TYPE_OFFS            82
 764 #define MVPP2_PRS_SRAM_UDF_TYPE_MASK            0x7
 765 #define MVPP2_PRS_SRAM_UDF_TYPE_L3              1
 766 #define MVPP2_PRS_SRAM_UDF_TYPE_L4              4
 767 #define MVPP2_PRS_SRAM_OP_SEL_SHIFT_OFFS        85
 768 #define MVPP2_PRS_SRAM_OP_SEL_SHIFT_MASK        0x3
 769 #define MVPP2_PRS_SRAM_OP_SEL_SHIFT_ADD         1
 770 #define MVPP2_PRS_SRAM_OP_SEL_SHIFT_IP4_ADD     2
 771 #define MVPP2_PRS_SRAM_OP_SEL_SHIFT_IP6_ADD     3
 772 #define MVPP2_PRS_SRAM_OP_SEL_UDF_OFFS          87
 773 #define MVPP2_PRS_SRAM_OP_SEL_UDF_BITS          2
 774 #define MVPP2_PRS_SRAM_OP_SEL_UDF_MASK          0x3
 775 #define MVPP2_PRS_SRAM_OP_SEL_UDF_ADD           0
 776 #define MVPP2_PRS_SRAM_OP_SEL_UDF_IP4_ADD       2
 777 #define MVPP2_PRS_SRAM_OP_SEL_UDF_IP6_ADD       3
 778 #define MVPP2_PRS_SRAM_OP_SEL_BASE_OFFS         89
 779 #define MVPP2_PRS_SRAM_AI_OFFS                  90
 780 #define MVPP2_PRS_SRAM_AI_CTRL_OFFS             98
 781 #define MVPP2_PRS_SRAM_AI_CTRL_BITS             8
 782 #define MVPP2_PRS_SRAM_AI_MASK                  0xff
 783 #define MVPP2_PRS_SRAM_NEXT_LU_OFFS             106
 784 #define MVPP2_PRS_SRAM_NEXT_LU_MASK             0xf
 785 #define MVPP2_PRS_SRAM_LU_DONE_BIT              110
 786 #define MVPP2_PRS_SRAM_LU_GEN_BIT               111
 787
 788 /* Sram result info bits assignment */
 789 #define MVPP2_PRS_RI_MAC_ME_MASK                0x1
 790 #define MVPP2_PRS_RI_DSA_MASK                   0x2
 791 #define MVPP2_PRS_RI_VLAN_MASK                  (BIT(2) | BIT(3))
 792 #define MVPP2_PRS_RI_VLAN_NONE                  0x0
 793 #define MVPP2_PRS_RI_VLAN_SINGLE                BIT(2)
 794 #define MVPP2_PRS_RI_VLAN_DOUBLE                BIT(3)
 795 #define MVPP2_PRS_RI_VLAN_TRIPLE                (BIT(2) | BIT(3))
 796 #define MVPP2_PRS_RI_CPU_CODE_MASK              0x70
 797 #define MVPP2_PRS_RI_CPU_CODE_RX_SPEC           BIT(4)
 798 #define MVPP2_PRS_RI_L2_CAST_MASK               (BIT(9) | BIT(10))
 799 #define MVPP2_PRS_RI_L2_UCAST                   0x0
 800 #define MVPP2_PRS_RI_L2_MCAST                   BIT(9)
 801 #define MVPP2_PRS_RI_L2_BCAST                   BIT(10)
 802 #define MVPP2_PRS_RI_PPPOE_MASK                 0x800
 803 #define MVPP2_PRS_RI_L3_PROTO_MASK              (BIT(12) | BIT(13) | BIT(14))
 804 #define MVPP2_PRS_RI_L3_UN                      0x0
 805 #define MVPP2_PRS_RI_L3_IP4                     BIT(12)
 806 #define MVPP2_PRS_RI_L3_IP4_OPT                 BIT(13)
 807 #define MVPP2_PRS_RI_L3_IP4_OTHER               (BIT(12) | BIT(13))
 808 #define MVPP2_PRS_RI_L3_IP6                     BIT(14)
 809 #define MVPP2_PRS_RI_L3_IP6_EXT                 (BIT(12) | BIT(14))
 810 #define MVPP2_PRS_RI_L3_ARP                     (BIT(13) | BIT(14))
 811 #define MVPP2_PRS_RI_L3_ADDR_MASK               (BIT(15) | BIT(16))
 812 #define MVPP2_PRS_RI_L3_UCAST                   0x0
 813 #define MVPP2_PRS_RI_L3_MCAST                   BIT(15)
 814 #define MVPP2_PRS_RI_L3_BCAST                   (BIT(15) | BIT(16))
 815 #define MVPP2_PRS_RI_IP_FRAG_MASK               0x20000
 816 #define MVPP2_PRS_RI_UDF3_MASK                  0x300000
 817 #define MVPP2_PRS_RI_UDF3_RX_SPECIAL            BIT(21)
 818 #define MVPP2_PRS_RI_L4_PROTO_MASK              0x1c00000
 819 #define MVPP2_PRS_RI_L4_TCP                     BIT(22)
 820 #define MVPP2_PRS_RI_L4_UDP                     BIT(23)
 821 #define MVPP2_PRS_RI_L4_OTHER                   (BIT(22) | BIT(23))
 822 #define MVPP2_PRS_RI_UDF7_MASK                  0x60000000
 823 #define MVPP2_PRS_RI_UDF7_IP6_LITE              BIT(29)
 824 #define MVPP2_PRS_RI_DROP_MASK                  0x80000000
 825
 826 /* Sram additional info bits assignment */
 827 #define MVPP2_PRS_IPV4_DIP_AI_BIT               BIT(0)
 828 #define MVPP2_PRS_IPV6_NO_EXT_AI_BIT            BIT(0)
 829 #define MVPP2_PRS_IPV6_EXT_AI_BIT               BIT(1)
 830 #define MVPP2_PRS_IPV6_EXT_AH_AI_BIT            BIT(2)
 831 #define MVPP2_PRS_IPV6_EXT_AH_LEN_AI_BIT        BIT(3)
 832 #define MVPP2_PRS_IPV6_EXT_AH_L4_AI_BIT         BIT(4)
 833 #define MVPP2_PRS_SINGLE_VLAN_AI                0
 834 #define MVPP2_PRS_DBL_VLAN_AI_BIT               BIT(7)
 835
 836 /* DSA/EDSA type */
 837 #define MVPP2_PRS_TAGGED                true
 838 #define MVPP2_PRS_UNTAGGED              false
 839 #define MVPP2_PRS_EDSA                  true
 840 #define MVPP2_PRS_DSA                   false
 841
 842 /* MAC entries, shadow udf */
 843 enum mvpp2_prs_udf {
 844         MVPP2_PRS_UDF_MAC_DEF,
 845         MVPP2_PRS_UDF_MAC_RANGE,
 846         MVPP2_PRS_UDF_L2_DEF,
 847         MVPP2_PRS_UDF_L2_DEF_COPY,
 848         MVPP2_PRS_UDF_L2_USER,
 849 };
 850
 851 /* Lookup ID */
 852 enum mvpp2_prs_lookup {
 853         MVPP2_PRS_LU_MH,
 854         MVPP2_PRS_LU_MAC,
 855         MVPP2_PRS_LU_DSA,
 856         MVPP2_PRS_LU_VLAN,
 857         MVPP2_PRS_LU_L2,
 858         MVPP2_PRS_LU_PPPOE,
 859         MVPP2_PRS_LU_IP4,
 860         MVPP2_PRS_LU_IP6,
 861         MVPP2_PRS_LU_FLOWS,
 862         MVPP2_PRS_LU_LAST,
 863 };
 864
 865 /* L3 cast enum */
 866 enum mvpp2_prs_l3_cast {
 867         MVPP2_PRS_L3_UNI_CAST,
 868         MVPP2_PRS_L3_MULTI_CAST,
 869         MVPP2_PRS_L3_BROAD_CAST
 870 };
 871
 872 /* Classifier constants */
 873 #define MVPP2_CLS_FLOWS_TBL_SIZE        512
 874 #define MVPP2_CLS_FLOWS_TBL_DATA_WORDS  3
 875 #define MVPP2_CLS_LKP_TBL_SIZE          64
 876
 877 /* BM constants */
 878 #define MVPP2_BM_POOLS_NUM              1
 879 #define MVPP2_BM_LONG_BUF_NUM           16
 880 #define MVPP2_BM_SHORT_BUF_NUM          16
 881 #define MVPP2_BM_POOL_SIZE_MAX          (16*1024 - MVPP2_BM_POOL_PTR_ALIGN/4)
 882 #define MVPP2_BM_POOL_PTR_ALIGN         128
 883 #define MVPP2_BM_SWF_LONG_POOL(port)    0
 884
 885 /* BM cookie (32 bits) definition */
 886 #define MVPP2_BM_COOKIE_POOL_OFFS       8
 887 #define MVPP2_BM_COOKIE_CPU_OFFS        24
 888
 889 /* BM short pool packet size
 890  * These value assure that for SWF the total number
 891  * of bytes allocated for each buffer will be 512
 892  */
 893 #define MVPP2_BM_SHORT_PKT_SIZE         MVPP2_RX_MAX_PKT_SIZE(512)
 894
 895 enum mvpp2_bm_type {
 896         MVPP2_BM_FREE,
 897         MVPP2_BM_SWF_LONG,
 898         MVPP2_BM_SWF_SHORT
 899 };
 900
 901 /* Definitions */
 902
 903 /* Shared Packet Processor resources */
 904 struct mvpp2 {
 905         /* Shared registers' base addresses */
 906         void __iomem *base;
 907         void __iomem *lms_base;
 908         void __iomem *iface_base;
 909         void __iomem *mdio_base;
 910
 911         void __iomem *mpcs_base;
 912         void __iomem *xpcs_base;
 913         void __iomem *rfu1_base;
 914
 915         u32 netc_config;
 916
 917         /* List of pointers to port structures */
 918         struct mvpp2_port **port_list;
 919
 920         /* Aggregated TXQs */
 921         struct mvpp2_tx_queue *aggr_txqs;
 922
 923         /* BM pools */
 924         struct mvpp2_bm_pool *bm_pools;
 925
 926         /* PRS shadow table */
 927         struct mvpp2_prs_shadow *prs_shadow;
 928         /* PRS auxiliary table for double vlan entries control */
 929         bool *prs_double_vlans;
 930
 931         /* Tclk value */
 932         u32 tclk;
 933
 934         /* HW version */
 935         enum { MVPP21, MVPP22 } hw_version;
 936
 937         /* Maximum number of RXQs per port */
 938         unsigned int max_port_rxqs;
 939
 940         struct mii_dev *bus;
 941
 942         int probe_done;
 943 };
 944
 945 struct mvpp2_pcpu_stats {
 946         u64     rx_packets;
 947         u64     rx_bytes;
 948         u64     tx_packets;
 949         u64     tx_bytes;
 950 };
 951
 952 struct mvpp2_port {
 953         u8 id;
 954
 955         /* Index of the port from the "group of ports" complex point
 956          * of view
 957          */
 958         int gop_id;
 959
 960         int irq;
 961
 962         struct mvpp2 *priv;
 963
 964         /* Per-port registers' base address */
 965         void __iomem *base;
 966
 967         struct mvpp2_rx_queue **rxqs;
 968         struct mvpp2_tx_queue **txqs;
 969
 970         int pkt_size;
 971
 972         u32 pending_cause_rx;
 973
 974         /* Per-CPU port control */
 975         struct mvpp2_port_pcpu __percpu *pcpu;
 976
 977         /* Flags */
 978         unsigned long flags;
 979
 980         u16 tx_ring_size;
 981         u16 rx_ring_size;
 982         struct mvpp2_pcpu_stats __percpu *stats;
 983
 984         struct phy_device *phy_dev;
 985         phy_interface_t phy_interface;
 986         int phy_node;
 987         int phyaddr;
 988         int init;
 989         unsigned int link;
 990         unsigned int duplex;
 991         unsigned int speed;
 992
 993         unsigned int phy_speed;         /* SGMII 1Gbps vs 2.5Gbps */
 994
 995         struct mvpp2_bm_pool *pool_long;
 996         struct mvpp2_bm_pool *pool_short;
 997
 998         /* Index of first port's physical RXQ */
 999         u8 first_rxq;
1000
1001         u8 dev_addr[ETH_ALEN];
1002 };
1003
1004 /* The mvpp2_tx_desc and mvpp2_rx_desc structures describe the
1005  * layout of the transmit and reception DMA descriptors, and their
1006  * layout is therefore defined by the hardware design
1007  */
1008
1009 #define MVPP2_TXD_L3_OFF_SHIFT          0
1010 #define MVPP2_TXD_IP_HLEN_SHIFT         8
1011 #define MVPP2_TXD_L4_CSUM_FRAG          BIT(13)
1012 #define MVPP2_TXD_L4_CSUM_NOT           BIT(14)
1013 #define MVPP2_TXD_IP_CSUM_DISABLE       BIT(15)
1014 #define MVPP2_TXD_PADDING_DISABLE       BIT(23)
1015 #define MVPP2_TXD_L4_UDP                BIT(24)
1016 #define MVPP2_TXD_L3_IP6                BIT(26)
1017 #define MVPP2_TXD_L_DESC                BIT(28)
1018 #define MVPP2_TXD_F_DESC                BIT(29)
1019
1020 #define MVPP2_RXD_ERR_SUMMARY           BIT(15)
1021 #define MVPP2_RXD_ERR_CODE_MASK         (BIT(13) | BIT(14))
1022 #define MVPP2_RXD_ERR_CRC               0x0
1023 #define MVPP2_RXD_ERR_OVERRUN           BIT(13)
1024 #define MVPP2_RXD_ERR_RESOURCE          (BIT(13) | BIT(14))
1025 #define MVPP2_RXD_BM_POOL_ID_OFFS       16
1026 #define MVPP2_RXD_BM_POOL_ID_MASK       (BIT(16) | BIT(17) | BIT(18))
1027 #define MVPP2_RXD_HWF_SYNC              BIT(21)
1028 #define MVPP2_RXD_L4_CSUM_OK            BIT(22)
1029 #define MVPP2_RXD_IP4_HEADER_ERR        BIT(24)
1030 #define MVPP2_RXD_L4_TCP                BIT(25)
1031 #define MVPP2_RXD_L4_UDP                BIT(26)
1032 #define MVPP2_RXD_L3_IP4                BIT(28)
1033 #define MVPP2_RXD_L3_IP6                BIT(30)
1034 #define MVPP2_RXD_BUF_HDR               BIT(31)
1035
1036 /* HW TX descriptor for PPv2.1 */
1037 struct mvpp21_tx_desc {
1038         u32 command;            /* Options used by HW for packet transmitting.*/
1039         u8  packet_offset;      /* the offset from the buffer beginning */
1040         u8  phys_txq;           /* destination queue ID                 */
1041         u16 data_size;          /* data size of transmitted packet in bytes */
1042         u32 buf_dma_addr;       /* physical addr of transmitted buffer  */
1043         u32 buf_cookie;         /* cookie for access to TX buffer in tx path */
1044         u32 reserved1[3];       /* hw_cmd (for future use, BM, PON, PNC) */
1045         u32 reserved2;          /* reserved (for future use)            */
1046 };
1047
1048 /* HW RX descriptor for PPv2.1 */
1049 struct mvpp21_rx_desc {
1050         u32 status;             /* info about received packet           */
1051         u16 reserved1;          /* parser_info (for future use, PnC)    */
1052         u16 data_size;          /* size of received packet in bytes     */
1053         u32 buf_dma_addr;       /* physical address of the buffer       */
1054         u32 buf_cookie;         /* cookie for access to RX buffer in rx path */
1055         u16 reserved2;          /* gem_port_id (for future use, PON)    */
1056         u16 reserved3;          /* csum_l4 (for future use, PnC)        */
1057         u8  reserved4;          /* bm_qset (for future use, BM)         */
1058         u8  reserved5;
1059         u16 reserved6;          /* classify_info (for future use, PnC)  */
1060         u32 reserved7;          /* flow_id (for future use, PnC) */
1061         u32 reserved8;
1062 };
1063
1064 /* HW TX descriptor for PPv2.2 */
1065 struct mvpp22_tx_desc {
1066         u32 command;
1067         u8  packet_offset;
1068         u8  phys_txq;
1069         u16 data_size;
1070         u64 reserved1;
1071         u64 buf_dma_addr_ptp;
1072         u64 buf_cookie_misc;
1073 };
1074
1075 /* HW RX descriptor for PPv2.2 */
1076 struct mvpp22_rx_desc {
1077         u32 status;
1078         u16 reserved1;
1079         u16 data_size;
1080         u32 reserved2;
1081         u32 reserved3;
1082         u64 buf_dma_addr_key_hash;
1083         u64 buf_cookie_misc;
1084 };
1085
1086 /* Opaque type used by the driver to manipulate the HW TX and RX
1087  * descriptors
1088  */
1089 struct mvpp2_tx_desc {
1090         union {
1091                 struct mvpp21_tx_desc pp21;
1092                 struct mvpp22_tx_desc pp22;
1093         };
1094 };
1095
1096 struct mvpp2_rx_desc {
1097         union {
1098                 struct mvpp21_rx_desc pp21;
1099                 struct mvpp22_rx_desc pp22;
1100         };
1101 };
1102
1103 /* Per-CPU Tx queue control */
1104 struct mvpp2_txq_pcpu {
1105         int cpu;
1106
1107         /* Number of Tx DMA descriptors in the descriptor ring */
1108         int size;
1109
1110         /* Number of currently used Tx DMA descriptor in the
1111          * descriptor ring
1112          */
1113         int count;
1114
1115         /* Number of Tx DMA descriptors reserved for each CPU */
1116         int reserved_num;
1117
1118         /* Index of last TX DMA descriptor that was inserted */
1119         int txq_put_index;
1120
1121         /* Index of the TX DMA descriptor to be cleaned up */
1122         int txq_get_index;
1123 };
1124
1125 struct mvpp2_tx_queue {
1126         /* Physical number of this Tx queue */
1127         u8 id;
1128
1129         /* Logical number of this Tx queue */
1130         u8 log_id;
1131
1132         /* Number of Tx DMA descriptors in the descriptor ring */
1133         int size;
1134
1135         /* Number of currently used Tx DMA descriptor in the descriptor ring */
1136         int count;
1137
1138         /* Per-CPU control of physical Tx queues */
1139         struct mvpp2_txq_pcpu __percpu *pcpu;
1140
1141         u32 done_pkts_coal;
1142
1143         /* Virtual address of thex Tx DMA descriptors array */
1144         struct mvpp2_tx_desc *descs;
1145
1146         /* DMA address of the Tx DMA descriptors array */
1147         dma_addr_t descs_dma;
1148
1149         /* Index of the last Tx DMA descriptor */
1150         int last_desc;
1151
1152         /* Index of the next Tx DMA descriptor to process */
1153         int next_desc_to_proc;
1154 };
1155
1156 struct mvpp2_rx_queue {
1157         /* RX queue number, in the range 0-31 for physical RXQs */
1158         u8 id;
1159
1160         /* Num of rx descriptors in the rx descriptor ring */
1161         int size;
1162
1163         u32 pkts_coal;
1164         u32 time_coal;
1165
1166         /* Virtual address of the RX DMA descriptors array */
1167         struct mvpp2_rx_desc *descs;
1168
1169         /* DMA address of the RX DMA descriptors array */
1170         dma_addr_t descs_dma;
1171
1172         /* Index of the last RX DMA descriptor */
1173         int last_desc;
1174
1175         /* Index of the next RX DMA descriptor to process */
1176         int next_desc_to_proc;
1177
1178         /* ID of port to which physical RXQ is mapped */
1179         int port;
1180
1181         /* Port's logic RXQ number to which physical RXQ is mapped */
1182         int logic_rxq;
1183 };
1184
1185 union mvpp2_prs_tcam_entry {
1186         u32 word[MVPP2_PRS_TCAM_WORDS];
1187         u8  byte[MVPP2_PRS_TCAM_WORDS * 4];
1188 };
1189
1190 union mvpp2_prs_sram_entry {
1191         u32 word[MVPP2_PRS_SRAM_WORDS];
1192         u8  byte[MVPP2_PRS_SRAM_WORDS * 4];
1193 };
1194
1195 struct mvpp2_prs_entry {
1196         u32 index;
1197         union mvpp2_prs_tcam_entry tcam;
1198         union mvpp2_prs_sram_entry sram;
1199 };
1200
1201 struct mvpp2_prs_shadow {
1202         bool valid;
1203         bool finish;
1204
1205         /* Lookup ID */
1206         int lu;
1207
1208         /* User defined offset */
1209         int udf;
1210
1211         /* Result info */
1212         u32 ri;
1213         u32 ri_mask;
1214 };
1215
1216 struct mvpp2_cls_flow_entry {
1217         u32 index;
1218         u32 data[MVPP2_CLS_FLOWS_TBL_DATA_WORDS];
1219 };
1220
1221 struct mvpp2_cls_lookup_entry {
1222         u32 lkpid;
1223         u32 way;
1224         u32 data;
1225 };
1226
1227 struct mvpp2_bm_pool {
1228         /* Pool number in the range 0-7 */
1229         int id;
1230         enum mvpp2_bm_type type;
1231
1232         /* Buffer Pointers Pool External (BPPE) size */
1233         int size;
1234         /* Number of buffers for this pool */
1235         int buf_num;
1236         /* Pool buffer size */
1237         int buf_size;
1238         /* Packet size */
1239         int pkt_size;
1240
1241         /* BPPE virtual base address */
1242         unsigned long *virt_addr;
1243         /* BPPE DMA base address */
1244         dma_addr_t dma_addr;
1245
1246         /* Ports using BM pool */
1247         u32 port_map;
1248
1249         /* Occupied buffers indicator */
1250         int in_use_thresh;
1251 };
1252
1253 /* Static declaractions */
1254
1255 /* Number of RXQs used by single port */
1256 static int rxq_number = MVPP2_DEFAULT_RXQ;
1257 /* Number of TXQs used by single port */
1258 static int txq_number = MVPP2_DEFAULT_TXQ;
1259
1260 static int base_id;
1261
1262 #define MVPP2_DRIVER_NAME "mvpp2"
1263 #define MVPP2_DRIVER_VERSION "1.0"
1264
1265 /*
1266  * U-Boot internal data, mostly uncached buffers for descriptors and data
1267  */
1268 struct buffer_location {
1269         struct mvpp2_tx_desc *aggr_tx_descs;
1270         struct mvpp2_tx_desc *tx_descs;
1271         struct mvpp2_rx_desc *rx_descs;
1272         unsigned long *bm_pool[MVPP2_BM_POOLS_NUM];
1273         unsigned long *rx_buffer[MVPP2_BM_LONG_BUF_NUM];
1274         int first_rxq;
1275 };
1276
1277 /*
1278  * All 4 interfaces use the same global buffer, since only one interface
1279  * can be enabled at once
1280  */
1281 static struct buffer_location buffer_loc;
1282
1283 /*
1284  * Page table entries are set to 1MB, or multiples of 1MB
1285  * (not < 1MB). driver uses less bd's so use 1MB bdspace.
1286  */
1287 #define BD_SPACE        (1 << 20)
1288
1289 /* Utility/helper methods */
1290
1291 static void mvpp2_write(struct mvpp2 *priv, u32 offset, u32 data)
1292 {
1293         writel(data, priv->base + offset);
1294 }
1295
1296 static u32 mvpp2_read(struct mvpp2 *priv, u32 offset)
1297 {
1298         return readl(priv->base + offset);
1299 }
1300
1301 static void mvpp2_txdesc_dma_addr_set(struct mvpp2_port *port,
1302                                       struct mvpp2_tx_desc *tx_desc,
1303                                       dma_addr_t dma_addr)
1304 {
1305         if (port->priv->hw_version == MVPP21) {
1306                 tx_desc->pp21.buf_dma_addr = dma_addr;
1307         } else {
1308                 u64 val = (u64)dma_addr;
1309
1310                 tx_desc->pp22.buf_dma_addr_ptp &= ~GENMASK_ULL(40, 0);
1311                 tx_desc->pp22.buf_dma_addr_ptp |= val;
1312         }
1313 }
1314
1315 static void mvpp2_txdesc_size_set(struct mvpp2_port *port,
1316                                   struct mvpp2_tx_desc *tx_desc,
1317                                   size_t size)
1318 {
1319         if (port->priv->hw_version == MVPP21)
1320                 tx_desc->pp21.data_size = size;
1321         else
1322                 tx_desc->pp22.data_size = size;
1323 }
1324
1325 static void mvpp2_txdesc_txq_set(struct mvpp2_port *port,
1326                                  struct mvpp2_tx_desc *tx_desc,
1327                                  unsigned int txq)
1328 {
1329         if (port->priv->hw_version == MVPP21)
1330                 tx_desc->pp21.phys_txq = txq;
1331         else
1332                 tx_desc->pp22.phys_txq = txq;
1333 }
1334
1335 static void mvpp2_txdesc_cmd_set(struct mvpp2_port *port,
1336                                  struct mvpp2_tx_desc *tx_desc,
1337                                  unsigned int command)
1338 {
1339         if (port->priv->hw_version == MVPP21)
1340                 tx_desc->pp21.command = command;
1341         else
1342                 tx_desc->pp22.command = command;
1343 }
1344
1345 static void mvpp2_txdesc_offset_set(struct mvpp2_port *port,
1346                                     struct mvpp2_tx_desc *tx_desc,
1347                                     unsigned int offset)
1348 {
1349         if (port->priv->hw_version == MVPP21)
1350                 tx_desc->pp21.packet_offset = offset;
1351         else
1352                 tx_desc->pp22.packet_offset = offset;
1353 }
1354
1355 static dma_addr_t mvpp2_rxdesc_dma_addr_get(struct mvpp2_port *port,
1356                                             struct mvpp2_rx_desc *rx_desc)
1357 {
1358         if (port->priv->hw_version == MVPP21)
1359                 return rx_desc->pp21.buf_dma_addr;
1360         else
1361                 return rx_desc->pp22.buf_dma_addr_key_hash & GENMASK_ULL(40, 0);
1362 }
1363
1364 static unsigned long mvpp2_rxdesc_cookie_get(struct mvpp2_port *port,
1365                                              struct mvpp2_rx_desc *rx_desc)
1366 {
1367         if (port->priv->hw_version == MVPP21)
1368                 return rx_desc->pp21.buf_cookie;
1369         else
1370                 return rx_desc->pp22.buf_cookie_misc & GENMASK_ULL(40, 0);
1371 }
1372
1373 static size_t mvpp2_rxdesc_size_get(struct mvpp2_port *port,
1374                                     struct mvpp2_rx_desc *rx_desc)
1375 {
1376         if (port->priv->hw_version == MVPP21)
1377                 return rx_desc->pp21.data_size;
1378         else
1379                 return rx_desc->pp22.data_size;
1380 }
1381
1382 static u32 mvpp2_rxdesc_status_get(struct mvpp2_port *port,
1383                                    struct mvpp2_rx_desc *rx_desc)
1384 {
1385         if (port->priv->hw_version == MVPP21)
1386                 return rx_desc->pp21.status;
1387         else
1388                 return rx_desc->pp22.status;
1389 }
1390
1391 static void mvpp2_txq_inc_get(struct mvpp2_txq_pcpu *txq_pcpu)
1392 {
1393         txq_pcpu->txq_get_index++;
1394         if (txq_pcpu->txq_get_index == txq_pcpu->size)
1395                 txq_pcpu->txq_get_index = 0;
1396 }
1397
1398 /* Get number of physical egress port */
1399 static inline int mvpp2_egress_port(struct mvpp2_port *port)
1400 {
1401         return MVPP2_MAX_TCONT + port->id;
1402 }
1403
1404 /* Get number of physical TXQ */
1405 static inline int mvpp2_txq_phys(int port, int txq)
1406 {
1407         return (MVPP2_MAX_TCONT + port) * MVPP2_MAX_TXQ + txq;
1408 }
1409
1410 /* Parser configuration routines */
1411
1412 /* Update parser tcam and sram hw entries */
1413 static int mvpp2_prs_hw_write(struct mvpp2 *priv, struct mvpp2_prs_entry *pe)
1414 {
1415         int i;
1416
1417         if (pe->index > MVPP2_PRS_TCAM_SRAM_SIZE - 1)
1418                 return -EINVAL;
1419
1420         /* Clear entry invalidation bit */
1421         pe->tcam.word[MVPP2_PRS_TCAM_INV_WORD] &= ~MVPP2_PRS_TCAM_INV_MASK;
1422
1423         /* Write tcam index - indirect access */
1424         mvpp2_write(priv, MVPP2_PRS_TCAM_IDX_REG, pe->index);
1425         for (i = 0; i < MVPP2_PRS_TCAM_WORDS; i++)
1426                 mvpp2_write(priv, MVPP2_PRS_TCAM_DATA_REG(i), pe->tcam.word[i]);
1427
1428         /* Write sram index - indirect access */
1429         mvpp2_write(priv, MVPP2_PRS_SRAM_IDX_REG, pe->index);
1430         for (i = 0; i < MVPP2_PRS_SRAM_WORDS; i++)
1431                 mvpp2_write(priv, MVPP2_PRS_SRAM_DATA_REG(i), pe->sram.word[i]);
1432
1433         return 0;
1434 }
1435
1436 /* Read tcam entry from hw */
1437 static int mvpp2_prs_hw_read(struct mvpp2 *priv, struct mvpp2_prs_entry *pe)
1438 {
1439         int i;
1440
1441         if (pe->index > MVPP2_PRS_TCAM_SRAM_SIZE - 1)
1442                 return -EINVAL;
1443
1444         /* Write tcam index - indirect access */
1445         mvpp2_write(priv, MVPP2_PRS_TCAM_IDX_REG, pe->index);
1446
1447         pe->tcam.word[MVPP2_PRS_TCAM_INV_WORD] = mvpp2_read(priv,
1448                               MVPP2_PRS_TCAM_DATA_REG(MVPP2_PRS_TCAM_INV_WORD));
1449         if (pe->tcam.word[MVPP2_PRS_TCAM_INV_WORD] & MVPP2_PRS_TCAM_INV_MASK)
1450                 return MVPP2_PRS_TCAM_ENTRY_INVALID;
1451
1452         for (i = 0; i < MVPP2_PRS_TCAM_WORDS; i++)
1453                 pe->tcam.word[i] = mvpp2_read(priv, MVPP2_PRS_TCAM_DATA_REG(i));
1454
1455         /* Write sram index - indirect access */
1456         mvpp2_write(priv, MVPP2_PRS_SRAM_IDX_REG, pe->index);
1457         for (i = 0; i < MVPP2_PRS_SRAM_WORDS; i++)
1458                 pe->sram.word[i] = mvpp2_read(priv, MVPP2_PRS_SRAM_DATA_REG(i));
1459
1460         return 0;
1461 }
1462
1463 /* Invalidate tcam hw entry */
1464 static void mvpp2_prs_hw_inv(struct mvpp2 *priv, int index)
1465 {
1466         /* Write index - indirect access */
1467         mvpp2_write(priv, MVPP2_PRS_TCAM_IDX_REG, index);
1468         mvpp2_write(priv, MVPP2_PRS_TCAM_DATA_REG(MVPP2_PRS_TCAM_INV_WORD),
1469                     MVPP2_PRS_TCAM_INV_MASK);
1470 }
1471
1472 /* Enable shadow table entry and set its lookup ID */
1473 static void mvpp2_prs_shadow_set(struct mvpp2 *priv, int index, int lu)
1474 {
1475         priv->prs_shadow[index].valid = true;
1476         priv->prs_shadow[index].lu = lu;
1477 }
1478
1479 /* Update ri fields in shadow table entry */
1480 static void mvpp2_prs_shadow_ri_set(struct mvpp2 *priv, int index,
1481                                     unsigned int ri, unsigned int ri_mask)
1482 {
1483         priv->prs_shadow[index].ri_mask = ri_mask;
1484         priv->prs_shadow[index].ri = ri;
1485 }
1486
1487 /* Update lookup field in tcam sw entry */
1488 static void mvpp2_prs_tcam_lu_set(struct mvpp2_prs_entry *pe, unsigned int lu)
1489 {
1490         int enable_off = MVPP2_PRS_TCAM_EN_OFFS(MVPP2_PRS_TCAM_LU_BYTE);
1491
1492         pe->tcam.byte[MVPP2_PRS_TCAM_LU_BYTE] = lu;
1493         pe->tcam.byte[enable_off] = MVPP2_PRS_LU_MASK;
1494 }
1495
1496 /* Update mask for single port in tcam sw entry */
1497 static void mvpp2_prs_tcam_port_set(struct mvpp2_prs_entry *pe,
1498                                     unsigned int port, bool add)
1499 {
1500         int enable_off = MVPP2_PRS_TCAM_EN_OFFS(MVPP2_PRS_TCAM_PORT_BYTE);
1501
1502         if (add)
1503                 pe->tcam.byte[enable_off] &= ~(1 << port);
1504         else
1505                 pe->tcam.byte[enable_off] |= 1 << port;
1506 }
1507
1508 /* Update port map in tcam sw entry */
1509 static void mvpp2_prs_tcam_port_map_set(struct mvpp2_prs_entry *pe,
1510                                         unsigned int ports)
1511 {
1512         unsigned char port_mask = MVPP2_PRS_PORT_MASK;
1513         int enable_off = MVPP2_PRS_TCAM_EN_OFFS(MVPP2_PRS_TCAM_PORT_BYTE);
1514
1515         pe->tcam.byte[MVPP2_PRS_TCAM_PORT_BYTE] = 0;
1516         pe->tcam.byte[enable_off] &= ~port_mask;
1517         pe->tcam.byte[enable_off] |= ~ports & MVPP2_PRS_PORT_MASK;
1518 }
1519
1520 /* Obtain port map from tcam sw entry */
1521 static unsigned int mvpp2_prs_tcam_port_map_get(struct mvpp2_prs_entry *pe)
1522 {
1523         int enable_off = MVPP2_PRS_TCAM_EN_OFFS(MVPP2_PRS_TCAM_PORT_BYTE);
1524
1525         return ~(pe->tcam.byte[enable_off]) & MVPP2_PRS_PORT_MASK;
1526 }
1527
1528 /* Set byte of data and its enable bits in tcam sw entry */
1529 static void mvpp2_prs_tcam_data_byte_set(struct mvpp2_prs_entry *pe,
1530                                          unsigned int offs, unsigned char byte,
1531                                          unsigned char enable)
1532 {
1533         pe->tcam.byte[MVPP2_PRS_TCAM_DATA_BYTE(offs)] = byte;
1534         pe->tcam.byte[MVPP2_PRS_TCAM_DATA_BYTE_EN(offs)] = enable;
1535 }
1536
1537 /* Get byte of data and its enable bits from tcam sw entry */
1538 static void mvpp2_prs_tcam_data_byte_get(struct mvpp2_prs_entry *pe,
1539                                          unsigned int offs, unsigned char *byte,
1540                                          unsigned char *enable)
1541 {
1542         *byte = pe->tcam.byte[MVPP2_PRS_TCAM_DATA_BYTE(offs)];
1543         *enable = pe->tcam.byte[MVPP2_PRS_TCAM_DATA_BYTE_EN(offs)];
1544 }
1545
1546 /* Set ethertype in tcam sw entry */
1547 static void mvpp2_prs_match_etype(struct mvpp2_prs_entry *pe, int offset,
1548                                   unsigned short ethertype)
1549 {
1550         mvpp2_prs_tcam_data_byte_set(pe, offset + 0, ethertype >> 8, 0xff);
1551         mvpp2_prs_tcam_data_byte_set(pe, offset + 1, ethertype & 0xff, 0xff);
1552 }
1553
1554 /* Set bits in sram sw entry */
1555 static void mvpp2_prs_sram_bits_set(struct mvpp2_prs_entry *pe, int bit_num,
1556                                     int val)
1557 {
1558         pe->sram.byte[MVPP2_BIT_TO_BYTE(bit_num)] |= (val << (bit_num % 8));
1559 }
1560
1561 /* Clear bits in sram sw entry */
1562 static void mvpp2_prs_sram_bits_clear(struct mvpp2_prs_entry *pe, int bit_num,
1563                                       int val)
1564 {
1565         pe->sram.byte[MVPP2_BIT_TO_BYTE(bit_num)] &= ~(val << (bit_num % 8));
1566 }
1567
1568 /* Update ri bits in sram sw entry */
1569 static void mvpp2_prs_sram_ri_update(struct mvpp2_prs_entry *pe,
1570                                      unsigned int bits, unsigned int mask)
1571 {
1572         unsigned int i;
1573
1574         for (i = 0; i < MVPP2_PRS_SRAM_RI_CTRL_BITS; i++) {
1575                 int ri_off = MVPP2_PRS_SRAM_RI_OFFS;
1576
1577                 if (!(mask & BIT(i)))
1578                         continue;
1579
1580                 if (bits & BIT(i))
1581                         mvpp2_prs_sram_bits_set(pe, ri_off + i, 1);
1582                 else
1583                         mvpp2_prs_sram_bits_clear(pe, ri_off + i, 1);
1584
1585                 mvpp2_prs_sram_bits_set(pe, MVPP2_PRS_SRAM_RI_CTRL_OFFS + i, 1);
1586         }
1587 }
1588
1589 /* Update ai bits in sram sw entry */
1590 static void mvpp2_prs_sram_ai_update(struct mvpp2_prs_entry *pe,
1591                                      unsigned int bits, unsigned int mask)
1592 {
1593         unsigned int i;
1594         int ai_off = MVPP2_PRS_SRAM_AI_OFFS;
1595
1596         for (i = 0; i < MVPP2_PRS_SRAM_AI_CTRL_BITS; i++) {
1597
1598                 if (!(mask & BIT(i)))
1599                         continue;
1600
1601                 if (bits & BIT(i))
1602                         mvpp2_prs_sram_bits_set(pe, ai_off + i, 1);
1603                 else
1604                         mvpp2_prs_sram_bits_clear(pe, ai_off + i, 1);
1605
1606                 mvpp2_prs_sram_bits_set(pe, MVPP2_PRS_SRAM_AI_CTRL_OFFS + i, 1);
1607         }
1608 }
1609
1610 /* Read ai bits from sram sw entry */
1611 static int mvpp2_prs_sram_ai_get(struct mvpp2_prs_entry *pe)
1612 {
1613         u8 bits;
1614         int ai_off = MVPP2_BIT_TO_BYTE(MVPP2_PRS_SRAM_AI_OFFS);
1615         int ai_en_off = ai_off + 1;
1616         int ai_shift = MVPP2_PRS_SRAM_AI_OFFS % 8;
1617
1618         bits = (pe->sram.byte[ai_off] >> ai_shift) |
1619                (pe->sram.byte[ai_en_off] << (8 - ai_shift));
1620
1621         return bits;
1622 }
1623
1624 /* In sram sw entry set lookup ID field of the tcam key to be used in the next
1625  * lookup interation
1626  */
1627 static void mvpp2_prs_sram_next_lu_set(struct mvpp2_prs_entry *pe,
1628                                        unsigned int lu)
1629 {
1630         int sram_next_off = MVPP2_PRS_SRAM_NEXT_LU_OFFS;
1631
1632         mvpp2_prs_sram_bits_clear(pe, sram_next_off,
1633                                   MVPP2_PRS_SRAM_NEXT_LU_MASK);
1634         mvpp2_prs_sram_bits_set(pe, sram_next_off, lu);
1635 }
1636
1637 /* In the sram sw entry set sign and value of the next lookup offset
1638  * and the offset value generated to the classifier
1639  */
1640 static void mvpp2_prs_sram_shift_set(struct mvpp2_prs_entry *pe, int shift,
1641                                      unsigned int op)
1642 {
1643         /* Set sign */
1644         if (shift < 0) {
1645                 mvpp2_prs_sram_bits_set(pe, MVPP2_PRS_SRAM_SHIFT_SIGN_BIT, 1);
1646                 shift = 0 - shift;
1647         } else {
1648                 mvpp2_prs_sram_bits_clear(pe, MVPP2_PRS_SRAM_SHIFT_SIGN_BIT, 1);
1649         }
1650
1651         /* Set value */
1652         pe->sram.byte[MVPP2_BIT_TO_BYTE(MVPP2_PRS_SRAM_SHIFT_OFFS)] =
1653                                                            (unsigned char)shift;
1654
1655         /* Reset and set operation */
1656         mvpp2_prs_sram_bits_clear(pe, MVPP2_PRS_SRAM_OP_SEL_SHIFT_OFFS,
1657                                   MVPP2_PRS_SRAM_OP_SEL_SHIFT_MASK);
1658         mvpp2_prs_sram_bits_set(pe, MVPP2_PRS_SRAM_OP_SEL_SHIFT_OFFS, op);
1659
1660         /* Set base offset as current */
1661         mvpp2_prs_sram_bits_clear(pe, MVPP2_PRS_SRAM_OP_SEL_BASE_OFFS, 1);
1662 }
1663
1664 /* In the sram sw entry set sign and value of the user defined offset
1665  * generated to the classifier
1666  */
1667 static void mvpp2_prs_sram_offset_set(struct mvpp2_prs_entry *pe,
1668                                       unsigned int type, int offset,
1669                                       unsigned int op)
1670 {
1671         /* Set sign */
1672         if (offset < 0) {
1673                 mvpp2_prs_sram_bits_set(pe, MVPP2_PRS_SRAM_UDF_SIGN_BIT, 1);
1674                 offset = 0 - offset;
1675         } else {
1676                 mvpp2_prs_sram_bits_clear(pe, MVPP2_PRS_SRAM_UDF_SIGN_BIT, 1);
1677         }
1678
1679         /* Set value */
1680         mvpp2_prs_sram_bits_clear(pe, MVPP2_PRS_SRAM_UDF_OFFS,
1681                                   MVPP2_PRS_SRAM_UDF_MASK);
1682         mvpp2_prs_sram_bits_set(pe, MVPP2_PRS_SRAM_UDF_OFFS, offset);
1683         pe->sram.byte[MVPP2_BIT_TO_BYTE(MVPP2_PRS_SRAM_UDF_OFFS +
1684                                         MVPP2_PRS_SRAM_UDF_BITS)] &=
1685               ~(MVPP2_PRS_SRAM_UDF_MASK >> (8 - (MVPP2_PRS_SRAM_UDF_OFFS % 8)));
1686         pe->sram.byte[MVPP2_BIT_TO_BYTE(MVPP2_PRS_SRAM_UDF_OFFS +
1687                                         MVPP2_PRS_SRAM_UDF_BITS)] |=
1688                                 (offset >> (8 - (MVPP2_PRS_SRAM_UDF_OFFS % 8)));
1689
1690         /* Set offset type */
1691         mvpp2_prs_sram_bits_clear(pe, MVPP2_PRS_SRAM_UDF_TYPE_OFFS,
1692                                   MVPP2_PRS_SRAM_UDF_TYPE_MASK);
1693         mvpp2_prs_sram_bits_set(pe, MVPP2_PRS_SRAM_UDF_TYPE_OFFS, type);
1694
1695         /* Set offset operation */
1696         mvpp2_prs_sram_bits_clear(pe, MVPP2_PRS_SRAM_OP_SEL_UDF_OFFS,
1697                                   MVPP2_PRS_SRAM_OP_SEL_UDF_MASK);
1698         mvpp2_prs_sram_bits_set(pe, MVPP2_PRS_SRAM_OP_SEL_UDF_OFFS, op);
1699
1700         pe->sram.byte[MVPP2_BIT_TO_BYTE(MVPP2_PRS_SRAM_OP_SEL_UDF_OFFS +
1701                                         MVPP2_PRS_SRAM_OP_SEL_UDF_BITS)] &=
1702                                              ~(MVPP2_PRS_SRAM_OP_SEL_UDF_MASK >>
1703                                     (8 - (MVPP2_PRS_SRAM_OP_SEL_UDF_OFFS % 8)));
1704
1705         pe->sram.byte[MVPP2_BIT_TO_BYTE(MVPP2_PRS_SRAM_OP_SEL_UDF_OFFS +
1706                                         MVPP2_PRS_SRAM_OP_SEL_UDF_BITS)] |=
1707                              (op >> (8 - (MVPP2_PRS_SRAM_OP_SEL_UDF_OFFS % 8)));
1708
1709         /* Set base offset as current */
1710         mvpp2_prs_sram_bits_clear(pe, MVPP2_PRS_SRAM_OP_SEL_BASE_OFFS, 1);
1711 }
1712
1713 /* Find parser flow entry */
1714 static struct mvpp2_prs_entry *mvpp2_prs_flow_find(struct mvpp2 *priv, int flow)
1715 {
1716         struct mvpp2_prs_entry *pe;
1717         int tid;
1718
1719         pe = kzalloc(sizeof(*pe), GFP_KERNEL);
1720         if (!pe)
1721                 return NULL;
1722         mvpp2_prs_tcam_lu_set(pe, MVPP2_PRS_LU_FLOWS);
1723
1724         /* Go through the all entires with MVPP2_PRS_LU_FLOWS */
1725         for (tid = MVPP2_PRS_TCAM_SRAM_SIZE - 1; tid >= 0; tid--) {
1726                 u8 bits;
1727
1728                 if (!priv->prs_shadow[tid].valid ||
1729                     priv->prs_shadow[tid].lu != MVPP2_PRS_LU_FLOWS)
1730                         continue;
1731
1732                 pe->index = tid;
1733                 mvpp2_prs_hw_read(priv, pe);
1734                 bits = mvpp2_prs_sram_ai_get(pe);
1735
1736                 /* Sram store classification lookup ID in AI bits [5:0] */
1737                 if ((bits & MVPP2_PRS_FLOW_ID_MASK) == flow)
1738                         return pe;
1739         }
1740         kfree(pe);
1741
1742         return NULL;
1743 }
1744
1745 /* Return first free tcam index, seeking from start to end */
1746 static int mvpp2_prs_tcam_first_free(struct mvpp2 *priv, unsigned char start,
1747                                      unsigned char end)
1748 {
1749         int tid;
1750
1751         if (start > end)
1752                 swap(start, end);
1753
1754         if (end >= MVPP2_PRS_TCAM_SRAM_SIZE)
1755                 end = MVPP2_PRS_TCAM_SRAM_SIZE - 1;
1756
1757         for (tid = start; tid <= end; tid++) {
1758                 if (!priv->prs_shadow[tid].valid)
1759                         return tid;
1760         }
1761
1762         return -EINVAL;
1763 }
1764
1765 /* Enable/disable dropping all mac da's */
1766 static void mvpp2_prs_mac_drop_all_set(struct mvpp2 *priv, int port, bool add)
1767 {
1768         struct mvpp2_prs_entry pe;
1769
1770         if (priv->prs_shadow[MVPP2_PE_DROP_ALL].valid) {
1771                 /* Entry exist - update port only */
1772                 pe.index = MVPP2_PE_DROP_ALL;
1773                 mvpp2_prs_hw_read(priv, &pe);
1774         } else {
1775                 /* Entry doesn't exist - create new */
1776                 memset(&pe, 0, sizeof(struct mvpp2_prs_entry));
1777                 mvpp2_prs_tcam_lu_set(&pe, MVPP2_PRS_LU_MAC);
1778                 pe.index = MVPP2_PE_DROP_ALL;
1779
1780                 /* Non-promiscuous mode for all ports - DROP unknown packets */
1781                 mvpp2_prs_sram_ri_update(&pe, MVPP2_PRS_RI_DROP_MASK,
1782                                          MVPP2_PRS_RI_DROP_MASK);
1783
1784                 mvpp2_prs_sram_bits_set(&pe, MVPP2_PRS_SRAM_LU_GEN_BIT, 1);
1785                 mvpp2_prs_sram_next_lu_set(&pe, MVPP2_PRS_LU_FLOWS);
1786
1787                 /* Update shadow table */
1788                 mvpp2_prs_shadow_set(priv, pe.index, MVPP2_PRS_LU_MAC);
1789
1790                 /* Mask all ports */
1791                 mvpp2_prs_tcam_port_map_set(&pe, 0);
1792         }
1793
1794         /* Update port mask */
1795         mvpp2_prs_tcam_port_set(&pe, port, add);
1796
1797         mvpp2_prs_hw_write(priv, &pe);
1798 }
1799
1800 /* Set port to promiscuous mode */
1801 static void mvpp2_prs_mac_promisc_set(struct mvpp2 *priv, int port, bool add)
1802 {
1803         struct mvpp2_prs_entry pe;
1804
1805         /* Promiscuous mode - Accept unknown packets */
1806
1807         if (priv->prs_shadow[MVPP2_PE_MAC_PROMISCUOUS].valid) {
1808                 /* Entry exist - update port only */
1809                 pe.index = MVPP2_PE_MAC_PROMISCUOUS;
1810                 mvpp2_prs_hw_read(priv, &pe);
1811         } else {
1812                 /* Entry doesn't exist - create new */
1813                 memset(&pe, 0, sizeof(struct mvpp2_prs_entry));
1814                 mvpp2_prs_tcam_lu_set(&pe, MVPP2_PRS_LU_MAC);
1815                 pe.index = MVPP2_PE_MAC_PROMISCUOUS;
1816
1817                 /* Continue - set next lookup */
1818                 mvpp2_prs_sram_next_lu_set(&pe, MVPP2_PRS_LU_DSA);
1819
1820                 /* Set result info bits */
1821                 mvpp2_prs_sram_ri_update(&pe, MVPP2_PRS_RI_L2_UCAST,
1822                                          MVPP2_PRS_RI_L2_CAST_MASK);
1823
1824                 /* Shift to ethertype */
1825                 mvpp2_prs_sram_shift_set(&pe, 2 * ETH_ALEN,
1826                                          MVPP2_PRS_SRAM_OP_SEL_SHIFT_ADD);
1827
1828                 /* Mask all ports */
1829                 mvpp2_prs_tcam_port_map_set(&pe, 0);
1830
1831                 /* Update shadow table */
1832                 mvpp2_prs_shadow_set(priv, pe.index, MVPP2_PRS_LU_MAC);
1833         }
1834
1835         /* Update port mask */
1836         mvpp2_prs_tcam_port_set(&pe, port, add);
1837
1838         mvpp2_prs_hw_write(priv, &pe);
1839 }
1840
1841 /* Accept multicast */
1842 static void mvpp2_prs_mac_multi_set(struct mvpp2 *priv, int port, int index,
1843                                     bool add)
1844 {
1845         struct mvpp2_prs_entry pe;
1846         unsigned char da_mc;
1847
1848         /* Ethernet multicast address first byte is
1849          * 0x01 for IPv4 and 0x33 for IPv6
1850          */
1851         da_mc = (index == MVPP2_PE_MAC_MC_ALL) ? 0x01 : 0x33;
1852
1853         if (priv->prs_shadow[index].valid) {
1854                 /* Entry exist - update port only */
1855                 pe.index = index;
1856                 mvpp2_prs_hw_read(priv, &pe);
1857         } else {
1858                 /* Entry doesn't exist - create new */
1859                 memset(&pe, 0, sizeof(struct mvpp2_prs_entry));
1860                 mvpp2_prs_tcam_lu_set(&pe, MVPP2_PRS_LU_MAC);
1861                 pe.index = index;
1862
1863                 /* Continue - set next lookup */
1864                 mvpp2_prs_sram_next_lu_set(&pe, MVPP2_PRS_LU_DSA);
1865
1866                 /* Set result info bits */
1867                 mvpp2_prs_sram_ri_update(&pe, MVPP2_PRS_RI_L2_MCAST,
1868                                          MVPP2_PRS_RI_L2_CAST_MASK);
1869
1870                 /* Update tcam entry data first byte */
1871                 mvpp2_prs_tcam_data_byte_set(&pe, 0, da_mc, 0xff);
1872
1873                 /* Shift to ethertype */
1874                 mvpp2_prs_sram_shift_set(&pe, 2 * ETH_ALEN,
1875                                          MVPP2_PRS_SRAM_OP_SEL_SHIFT_ADD);
1876
1877                 /* Mask all ports */
1878                 mvpp2_prs_tcam_port_map_set(&pe, 0);
1879
1880                 /* Update shadow table */
1881                 mvpp2_prs_shadow_set(priv, pe.index, MVPP2_PRS_LU_MAC);
1882         }
1883
1884         /* Update port mask */
1885         mvpp2_prs_tcam_port_set(&pe, port, add);
1886
1887         mvpp2_prs_hw_write(priv, &pe);
1888 }
1889
1890 /* Parser per-port initialization */
1891 static void mvpp2_prs_hw_port_init(struct mvpp2 *priv, int port, int lu_first,
1892                                    int lu_max, int offset)
1893 {
1894         u32 val;
1895
1896         /* Set lookup ID */
1897         val = mvpp2_read(priv, MVPP2_PRS_INIT_LOOKUP_REG);
1898         val &= ~MVPP2_PRS_PORT_LU_MASK(port);
1899         val |=  MVPP2_PRS_PORT_LU_VAL(port, lu_first);
1900         mvpp2_write(priv, MVPP2_PRS_INIT_LOOKUP_REG, val);
1901
1902         /* Set maximum number of loops for packet received from port */
1903         val = mvpp2_read(priv, MVPP2_PRS_MAX_LOOP_REG(port));
1904         val &= ~MVPP2_PRS_MAX_LOOP_MASK(port);
1905         val |= MVPP2_PRS_MAX_LOOP_VAL(port, lu_max);
1906         mvpp2_write(priv, MVPP2_PRS_MAX_LOOP_REG(port), val);
1907
1908         /* Set initial offset for packet header extraction for the first
1909          * searching loop
1910          */
1911         val = mvpp2_read(priv, MVPP2_PRS_INIT_OFFS_REG(port));
1912         val &= ~MVPP2_PRS_INIT_OFF_MASK(port);
1913         val |= MVPP2_PRS_INIT_OFF_VAL(port, offset);
1914         mvpp2_write(priv, MVPP2_PRS_INIT_OFFS_REG(port), val);
1915 }
1916
1917 /* Default flow entries initialization for all ports */
1918 static void mvpp2_prs_def_flow_init(struct mvpp2 *priv)
1919 {
1920         struct mvpp2_prs_entry pe;
1921         int port;
1922
1923         for (port = 0; port < MVPP2_MAX_PORTS; port++) {
1924                 memset(&pe, 0, sizeof(struct mvpp2_prs_entry));
1925                 mvpp2_prs_tcam_lu_set(&pe, MVPP2_PRS_LU_FLOWS);
1926                 pe.index = MVPP2_PE_FIRST_DEFAULT_FLOW - port;
1927
1928                 /* Mask all ports */
1929                 mvpp2_prs_tcam_port_map_set(&pe, 0);
1930
1931                 /* Set flow ID*/
1932                 mvpp2_prs_sram_ai_update(&pe, port, MVPP2_PRS_FLOW_ID_MASK);
1933                 mvpp2_prs_sram_bits_set(&pe, MVPP2_PRS_SRAM_LU_DONE_BIT, 1);
1934
1935                 /* Update shadow table and hw entry */
1936                 mvpp2_prs_shadow_set(priv, pe.index, MVPP2_PRS_LU_FLOWS);
1937                 mvpp2_prs_hw_write(priv, &pe);
1938         }
1939 }
1940
1941 /* Set default entry for Marvell Header field */
1942 static void mvpp2_prs_mh_init(struct mvpp2 *priv)
1943 {
1944         struct mvpp2_prs_entry pe;
1945
1946         memset(&pe, 0, sizeof(struct mvpp2_prs_entry));
1947
1948         pe.index = MVPP2_PE_MH_DEFAULT;
1949         mvpp2_prs_tcam_lu_set(&pe, MVPP2_PRS_LU_MH);
1950         mvpp2_prs_sram_shift_set(&pe, MVPP2_MH_SIZE,
1951                                  MVPP2_PRS_SRAM_OP_SEL_SHIFT_ADD);
1952         mvpp2_prs_sram_next_lu_set(&pe, MVPP2_PRS_LU_MAC);
1953
1954         /* Unmask all ports */
1955         mvpp2_prs_tcam_port_map_set(&pe, MVPP2_PRS_PORT_MASK);
1956
1957         /* Update shadow table and hw entry */
1958         mvpp2_prs_shadow_set(priv, pe.index, MVPP2_PRS_LU_MH);
1959         mvpp2_prs_hw_write(priv, &pe);
1960 }
1961
1962 /* Set default entires (place holder) for promiscuous, non-promiscuous and
1963  * multicast MAC addresses
1964  */
1965 static void mvpp2_prs_mac_init(struct mvpp2 *priv)
1966 {
1967         struct mvpp2_prs_entry pe;
1968
1969         memset(&pe, 0, sizeof(struct mvpp2_prs_entry));
1970
1971         /* Non-promiscuous mode for all ports - DROP unknown packets */
1972         pe.index = MVPP2_PE_MAC_NON_PROMISCUOUS;
1973         mvpp2_prs_tcam_lu_set(&pe, MVPP2_PRS_LU_MAC);
1974
1975         mvpp2_prs_sram_ri_update(&pe, MVPP2_PRS_RI_DROP_MASK,
1976                                  MVPP2_PRS_RI_DROP_MASK);
1977         mvpp2_prs_sram_bits_set(&pe, MVPP2_PRS_SRAM_LU_GEN_BIT, 1);
1978         mvpp2_prs_sram_next_lu_set(&pe, MVPP2_PRS_LU_FLOWS);
1979
1980         /* Unmask all ports */
1981         mvpp2_prs_tcam_port_map_set(&pe, MVPP2_PRS_PORT_MASK);
1982
1983         /* Update shadow table and hw entry */
1984         mvpp2_prs_shadow_set(priv, pe.index, MVPP2_PRS_LU_MAC);
1985         mvpp2_prs_hw_write(priv, &pe);
1986
1987         /* place holders only - no ports */
1988         mvpp2_prs_mac_drop_all_set(priv, 0, false);
1989         mvpp2_prs_mac_promisc_set(priv, 0, false);
1990         mvpp2_prs_mac_multi_set(priv, MVPP2_PE_MAC_MC_ALL, 0, false);
1991         mvpp2_prs_mac_multi_set(priv, MVPP2_PE_MAC_MC_IP6, 0, false);
1992 }
1993
1994 /* Match basic ethertypes */
1995 static int mvpp2_prs_etype_init(struct mvpp2 *priv)
1996 {
1997         struct mvpp2_prs_entry pe;
1998         int tid;
1999
2000         /* Ethertype: PPPoE */
2001         tid = mvpp2_prs_tcam_first_free(priv, MVPP2_PE_FIRST_FREE_TID,
2002                                         MVPP2_PE_LAST_FREE_TID);
2003         if (tid < 0)
2004                 return tid;
2005
2006         memset(&pe, 0, sizeof(struct mvpp2_prs_entry));
2007         mvpp2_prs_tcam_lu_set(&pe, MVPP2_PRS_LU_L2);
2008         pe.index = tid;
2009
2010         mvpp2_prs_match_etype(&pe, 0, PROT_PPP_SES);
2011
2012         mvpp2_prs_sram_shift_set(&pe, MVPP2_PPPOE_HDR_SIZE,
2013                                  MVPP2_PRS_SRAM_OP_SEL_SHIFT_ADD);
2014         mvpp2_prs_sram_next_lu_set(&pe, MVPP2_PRS_LU_PPPOE);
2015         mvpp2_prs_sram_ri_update(&pe, MVPP2_PRS_RI_PPPOE_MASK,
2016                                  MVPP2_PRS_RI_PPPOE_MASK);
2017
2018         /* Update shadow table and hw entry */
2019         mvpp2_prs_shadow_set(priv, pe.index, MVPP2_PRS_LU_L2);
2020         priv->prs_shadow[pe.index].udf = MVPP2_PRS_UDF_L2_DEF;
2021         priv->prs_shadow[pe.index].finish = false;
2022         mvpp2_prs_shadow_ri_set(priv, pe.index, MVPP2_PRS_RI_PPPOE_MASK,
2023                                 MVPP2_PRS_RI_PPPOE_MASK);
2024         mvpp2_prs_hw_write(priv, &pe);
2025
2026         /* Ethertype: ARP */
2027         tid = mvpp2_prs_tcam_first_free(priv, MVPP2_PE_FIRST_FREE_TID,
2028                                         MVPP2_PE_LAST_FREE_TID);
2029         if (tid < 0)
2030                 return tid;
2031
2032         memset(&pe, 0, sizeof(struct mvpp2_prs_entry));
2033         mvpp2_prs_tcam_lu_set(&pe, MVPP2_PRS_LU_L2);
2034         pe.index = tid;
2035
2036         mvpp2_prs_match_etype(&pe, 0, PROT_ARP);
2037
2038         /* Generate flow in the next iteration*/
2039         mvpp2_prs_sram_next_lu_set(&pe, MVPP2_PRS_LU_FLOWS);
2040         mvpp2_prs_sram_bits_set(&pe, MVPP2_PRS_SRAM_LU_GEN_BIT, 1);
2041         mvpp2_prs_sram_ri_update(&pe, MVPP2_PRS_RI_L3_ARP,
2042                                  MVPP2_PRS_RI_L3_PROTO_MASK);
2043         /* Set L3 offset */
2044         mvpp2_prs_sram_offset_set(&pe, MVPP2_PRS_SRAM_UDF_TYPE_L3,
2045                                   MVPP2_ETH_TYPE_LEN,
2046                                   MVPP2_PRS_SRAM_OP_SEL_UDF_ADD);
2047
2048         /* Update shadow table and hw entry */
2049         mvpp2_prs_shadow_set(priv, pe.index, MVPP2_PRS_LU_L2);
2050         priv->prs_shadow[pe.index].udf = MVPP2_PRS_UDF_L2_DEF;
2051         priv->prs_shadow[pe.index].finish = true;
2052         mvpp2_prs_shadow_ri_set(priv, pe.index, MVPP2_PRS_RI_L3_ARP,
2053                                 MVPP2_PRS_RI_L3_PROTO_MASK);
2054         mvpp2_prs_hw_write(priv, &pe);
2055
2056         /* Ethertype: LBTD */
2057         tid = mvpp2_prs_tcam_first_free(priv, MVPP2_PE_FIRST_FREE_TID,
2058                                         MVPP2_PE_LAST_FREE_TID);
2059         if (tid < 0)
2060                 return tid;
2061
2062         memset(&pe, 0, sizeof(struct mvpp2_prs_entry));
2063         mvpp2_prs_tcam_lu_set(&pe, MVPP2_PRS_LU_L2);
2064         pe.index = tid;
2065
2066         mvpp2_prs_match_etype(&pe, 0, MVPP2_IP_LBDT_TYPE);
2067
2068         /* Generate flow in the next iteration*/
2069         mvpp2_prs_sram_next_lu_set(&pe, MVPP2_PRS_LU_FLOWS);
2070         mvpp2_prs_sram_bits_set(&pe, MVPP2_PRS_SRAM_LU_GEN_BIT, 1);
2071         mvpp2_prs_sram_ri_update(&pe, MVPP2_PRS_RI_CPU_CODE_RX_SPEC |
2072                                  MVPP2_PRS_RI_UDF3_RX_SPECIAL,
2073                                  MVPP2_PRS_RI_CPU_CODE_MASK |
2074                                  MVPP2_PRS_RI_UDF3_MASK);
2075         /* Set L3 offset */
2076         mvpp2_prs_sram_offset_set(&pe, MVPP2_PRS_SRAM_UDF_TYPE_L3,
2077                                   MVPP2_ETH_TYPE_LEN,
2078                                   MVPP2_PRS_SRAM_OP_SEL_UDF_ADD);
2079
2080         /* Update shadow table and hw entry */
2081         mvpp2_prs_shadow_set(priv, pe.index, MVPP2_PRS_LU_L2);
2082         priv->prs_shadow[pe.index].udf = MVPP2_PRS_UDF_L2_DEF;
2083         priv->prs_shadow[pe.index].finish = true;
2084         mvpp2_prs_shadow_ri_set(priv, pe.index, MVPP2_PRS_RI_CPU_CODE_RX_SPEC |
2085                                 MVPP2_PRS_RI_UDF3_RX_SPECIAL,
2086                                 MVPP2_PRS_RI_CPU_CODE_MASK |
2087                                 MVPP2_PRS_RI_UDF3_MASK);
2088         mvpp2_prs_hw_write(priv, &pe);
2089
2090         /* Ethertype: IPv4 without options */
2091         tid = mvpp2_prs_tcam_first_free(priv, MVPP2_PE_FIRST_FREE_TID,
2092                                         MVPP2_PE_LAST_FREE_TID);
2093         if (tid < 0)
2094                 return tid;
2095
2096         memset(&pe, 0, sizeof(struct mvpp2_prs_entry));
2097         mvpp2_prs_tcam_lu_set(&pe, MVPP2_PRS_LU_L2);
2098         pe.index = tid;
2099
2100         mvpp2_prs_match_etype(&pe, 0, PROT_IP);
2101         mvpp2_prs_tcam_data_byte_set(&pe, MVPP2_ETH_TYPE_LEN,
2102                                      MVPP2_PRS_IPV4_HEAD | MVPP2_PRS_IPV4_IHL,
2103                                      MVPP2_PRS_IPV4_HEAD_MASK |
2104                                      MVPP2_PRS_IPV4_IHL_MASK);
2105
2106         mvpp2_prs_sram_next_lu_set(&pe, MVPP2_PRS_LU_IP4);
2107         mvpp2_prs_sram_ri_update(&pe, MVPP2_PRS_RI_L3_IP4,
2108                                  MVPP2_PRS_RI_L3_PROTO_MASK);
2109         /* Skip eth_type + 4 bytes of IP header */
2110         mvpp2_prs_sram_shift_set(&pe, MVPP2_ETH_TYPE_LEN + 4,
2111                                  MVPP2_PRS_SRAM_OP_SEL_SHIFT_ADD);
2112         /* Set L3 offset */
2113         mvpp2_prs_sram_offset_set(&pe, MVPP2_PRS_SRAM_UDF_TYPE_L3,
2114                                   MVPP2_ETH_TYPE_LEN,
2115                                   MVPP2_PRS_SRAM_OP_SEL_UDF_ADD);
2116
2117         /* Update shadow table and hw entry */
2118         mvpp2_prs_shadow_set(priv, pe.index, MVPP2_PRS_LU_L2);
2119         priv->prs_shadow[pe.index].udf = MVPP2_PRS_UDF_L2_DEF;
2120         priv->prs_shadow[pe.index].finish = false;
2121         mvpp2_prs_shadow_ri_set(priv, pe.index, MVPP2_PRS_RI_L3_IP4,
2122                                 MVPP2_PRS_RI_L3_PROTO_MASK);
2123         mvpp2_prs_hw_write(priv, &pe);
2124
2125         /* Ethertype: IPv4 with options */
2126         tid = mvpp2_prs_tcam_first_free(priv, MVPP2_PE_FIRST_FREE_TID,
2127                                         MVPP2_PE_LAST_FREE_TID);
2128         if (tid < 0)
2129                 return tid;
2130
2131         pe.index = tid;
2132
2133         /* Clear tcam data before updating */
2134         pe.tcam.byte[MVPP2_PRS_TCAM_DATA_BYTE(MVPP2_ETH_TYPE_LEN)] = 0x0;
2135         pe.tcam.byte[MVPP2_PRS_TCAM_DATA_BYTE_EN(MVPP2_ETH_TYPE_LEN)] = 0x0;
2136
2137         mvpp2_prs_tcam_data_byte_set(&pe, MVPP2_ETH_TYPE_LEN,
2138                                      MVPP2_PRS_IPV4_HEAD,
2139                                      MVPP2_PRS_IPV4_HEAD_MASK);
2140
2141         /* Clear ri before updating */
2142         pe.sram.word[MVPP2_PRS_SRAM_RI_WORD] = 0x0;
2143         pe.sram.word[MVPP2_PRS_SRAM_RI_CTRL_WORD] = 0x0;
2144         mvpp2_prs_sram_ri_update(&pe, MVPP2_PRS_RI_L3_IP4_OPT,
2145                                  MVPP2_PRS_RI_L3_PROTO_MASK);
2146
2147         /* Update shadow table and hw entry */
2148         mvpp2_prs_shadow_set(priv, pe.index, MVPP2_PRS_LU_L2);
2149         priv->prs_shadow[pe.index].udf = MVPP2_PRS_UDF_L2_DEF;
2150         priv->prs_shadow[pe.index].finish = false;
2151         mvpp2_prs_shadow_ri_set(priv, pe.index, MVPP2_PRS_RI_L3_IP4_OPT,
2152                                 MVPP2_PRS_RI_L3_PROTO_MASK);
2153         mvpp2_prs_hw_write(priv, &pe);
2154
2155         /* Ethertype: IPv6 without options */
2156         tid = mvpp2_prs_tcam_first_free(priv, MVPP2_PE_FIRST_FREE_TID,
2157                                         MVPP2_PE_LAST_FREE_TID);
2158         if (tid < 0)
2159                 return tid;
2160
2161         memset(&pe, 0, sizeof(struct mvpp2_prs_entry));
2162         mvpp2_prs_tcam_lu_set(&pe, MVPP2_PRS_LU_L2);
2163         pe.index = tid;
2164
2165         mvpp2_prs_match_etype(&pe, 0, PROT_IPV6);
2166
2167         /* Skip DIP of IPV6 header */
2168         mvpp2_prs_sram_shift_set(&pe, MVPP2_ETH_TYPE_LEN + 8 +
2169                                  MVPP2_MAX_L3_ADDR_SIZE,
2170                                  MVPP2_PRS_SRAM_OP_SEL_SHIFT_ADD);
2171         mvpp2_prs_sram_next_lu_set(&pe, MVPP2_PRS_LU_IP6);
2172         mvpp2_prs_sram_ri_update(&pe, MVPP2_PRS_RI_L3_IP6,
2173                                  MVPP2_PRS_RI_L3_PROTO_MASK);
2174         /* Set L3 offset */
2175         mvpp2_prs_sram_offset_set(&pe, MVPP2_PRS_SRAM_UDF_TYPE_L3,
2176                                   MVPP2_ETH_TYPE_LEN,
2177                                   MVPP2_PRS_SRAM_OP_SEL_UDF_ADD);
2178
2179         mvpp2_prs_shadow_set(priv, pe.index, MVPP2_PRS_LU_L2);
2180         priv->prs_shadow[pe.index].udf = MVPP2_PRS_UDF_L2_DEF;
2181         priv->prs_shadow[pe.index].finish = false;
2182         mvpp2_prs_shadow_ri_set(priv, pe.index, MVPP2_PRS_RI_L3_IP6,
2183                                 MVPP2_PRS_RI_L3_PROTO_MASK);
2184         mvpp2_prs_hw_write(priv, &pe);
2185
2186         /* Default entry for MVPP2_PRS_LU_L2 - Unknown ethtype */
2187         memset(&pe, 0, sizeof(struct mvpp2_prs_entry));
2188         mvpp2_prs_tcam_lu_set(&pe, MVPP2_PRS_LU_L2);
2189         pe.index = MVPP2_PE_ETH_TYPE_UN;
2190
2191         /* Unmask all ports */
2192         mvpp2_prs_tcam_port_map_set(&pe, MVPP2_PRS_PORT_MASK);
2193
2194         /* Generate flow in the next iteration*/
2195         mvpp2_prs_sram_bits_set(&pe, MVPP2_PRS_SRAM_LU_GEN_BIT, 1);
2196         mvpp2_prs_sram_next_lu_set(&pe, MVPP2_PRS_LU_FLOWS);
2197         mvpp2_prs_sram_ri_update(&pe, MVPP2_PRS_RI_L3_UN,
2198                                  MVPP2_PRS_RI_L3_PROTO_MASK);
2199         /* Set L3 offset even it's unknown L3 */
2200         mvpp2_prs_sram_offset_set(&pe, MVPP2_PRS_SRAM_UDF_TYPE_L3,
2201                                   MVPP2_ETH_TYPE_LEN,
2202                                   MVPP2_PRS_SRAM_OP_SEL_UDF_ADD);
2203
2204         /* Update shadow table and hw entry */
2205         mvpp2_prs_shadow_set(priv, pe.index, MVPP2_PRS_LU_L2);
2206         priv->prs_shadow[pe.index].udf = MVPP2_PRS_UDF_L2_DEF;
2207         priv->prs_shadow[pe.index].finish = true;
2208         mvpp2_prs_shadow_ri_set(priv, pe.index, MVPP2_PRS_RI_L3_UN,
2209                                 MVPP2_PRS_RI_L3_PROTO_MASK);
2210         mvpp2_prs_hw_write(priv, &pe);
2211
2212         return 0;
2213 }
2214
2215 /* Parser default initialization */
2216 static int mvpp2_prs_default_init(struct udevice *dev,
2217                                   struct mvpp2 *priv)
2218 {
2219         int err, index, i;
2220
2221         /* Enable tcam table */
2222         mvpp2_write(priv, MVPP2_PRS_TCAM_CTRL_REG, MVPP2_PRS_TCAM_EN_MASK);
2223
2224         /* Clear all tcam and sram entries */
2225         for (index = 0; index < MVPP2_PRS_TCAM_SRAM_SIZE; index++) {
2226                 mvpp2_write(priv, MVPP2_PRS_TCAM_IDX_REG, index);
2227                 for (i = 0; i < MVPP2_PRS_TCAM_WORDS; i++)
2228                         mvpp2_write(priv, MVPP2_PRS_TCAM_DATA_REG(i), 0);
2229
2230                 mvpp2_write(priv, MVPP2_PRS_SRAM_IDX_REG, index);
2231                 for (i = 0; i < MVPP2_PRS_SRAM_WORDS; i++)
2232                         mvpp2_write(priv, MVPP2_PRS_SRAM_DATA_REG(i), 0);
2233         }
2234
2235         /* Invalidate all tcam entries */
2236         for (index = 0; index < MVPP2_PRS_TCAM_SRAM_SIZE; index++)
2237                 mvpp2_prs_hw_inv(priv, index);
2238
2239         priv->prs_shadow = devm_kcalloc(dev, MVPP2_PRS_TCAM_SRAM_SIZE,
2240                                         sizeof(struct mvpp2_prs_shadow),
2241                                         GFP_KERNEL);
2242         if (!priv->prs_shadow)
2243                 return -ENOMEM;
2244
2245         /* Always start from lookup = 0 */
2246         for (index = 0; index < MVPP2_MAX_PORTS; index++)
2247                 mvpp2_prs_hw_port_init(priv, index, MVPP2_PRS_LU_MH,
2248                                        MVPP2_PRS_PORT_LU_MAX, 0);
2249
2250         mvpp2_prs_def_flow_init(priv);
2251
2252         mvpp2_prs_mh_init(priv);
2253
2254         mvpp2_prs_mac_init(priv);
2255
2256         err = mvpp2_prs_etype_init(priv);
2257         if (err)
2258                 return err;
2259
2260         return 0;
2261 }
2262
2263 /* Compare MAC DA with tcam entry data */
2264 static bool mvpp2_prs_mac_range_equals(struct mvpp2_prs_entry *pe,
2265                                        const u8 *da, unsigned char *mask)
2266 {
2267         unsigned char tcam_byte, tcam_mask;
2268         int index;
2269
2270         for (index = 0; index < ETH_ALEN; index++) {
2271                 mvpp2_prs_tcam_data_byte_get(pe, index, &tcam_byte, &tcam_mask);
2272                 if (tcam_mask != mask[index])
2273                         return false;
2274
2275                 if ((tcam_mask & tcam_byte) != (da[index] & mask[index]))
2276                         return false;
2277         }
2278
2279         return true;
2280 }
2281
2282 /* Find tcam entry with matched pair <MAC DA, port> */
2283 static struct mvpp2_prs_entry *
2284 mvpp2_prs_mac_da_range_find(struct mvpp2 *priv, int pmap, const u8 *da,
2285                             unsigned char *mask, int udf_type)
2286 {
2287         struct mvpp2_prs_entry *pe;
2288         int tid;
2289
2290         pe = kzalloc(sizeof(*pe), GFP_KERNEL);
2291         if (!pe)
2292                 return NULL;
2293         mvpp2_prs_tcam_lu_set(pe, MVPP2_PRS_LU_MAC);
2294
2295         /* Go through the all entires with MVPP2_PRS_LU_MAC */
2296         for (tid = MVPP2_PE_FIRST_FREE_TID;
2297              tid <= MVPP2_PE_LAST_FREE_TID; tid++) {
2298                 unsigned int entry_pmap;
2299
2300                 if (!priv->prs_shadow[tid].valid ||
2301                     (priv->prs_shadow[tid].lu != MVPP2_PRS_LU_MAC) ||
2302                     (priv->prs_shadow[tid].udf != udf_type))
2303                         continue;
2304
2305                 pe->index = tid;
2306                 mvpp2_prs_hw_read(priv, pe);
2307                 entry_pmap = mvpp2_prs_tcam_port_map_get(pe);
2308
2309                 if (mvpp2_prs_mac_range_equals(pe, da, mask) &&
2310                     entry_pmap == pmap)
2311                         return pe;
2312         }
2313         kfree(pe);
2314
2315         return NULL;
2316 }
2317
2318 /* Update parser's mac da entry */
2319 static int mvpp2_prs_mac_da_accept(struct mvpp2 *priv, int port,
2320                                    const u8 *da, bool add)
2321 {
2322         struct mvpp2_prs_entry *pe;
2323         unsigned int pmap, len, ri;
2324         unsigned char mask[ETH_ALEN] = { 0xff, 0xff, 0xff, 0xff, 0xff, 0xff };
2325         int tid;
2326
2327         /* Scan TCAM and see if entry with this <MAC DA, port> already exist */
2328         pe = mvpp2_prs_mac_da_range_find(priv, (1 << port), da, mask,
2329                                          MVPP2_PRS_UDF_MAC_DEF);
2330
2331         /* No such entry */
2332         if (!pe) {
2333                 if (!add)
2334                         return 0;
2335
2336                 /* Create new TCAM entry */
2337                 /* Find first range mac entry*/
2338                 for (tid = MVPP2_PE_FIRST_FREE_TID;
2339                      tid <= MVPP2_PE_LAST_FREE_TID; tid++)
2340                         if (priv->prs_shadow[tid].valid &&
2341                             (priv->prs_shadow[tid].lu == MVPP2_PRS_LU_MAC) &&
2342                             (priv->prs_shadow[tid].udf ==
2343                                                        MVPP2_PRS_UDF_MAC_RANGE))
2344                                 break;
2345
2346                 /* Go through the all entries from first to last */
2347                 tid = mvpp2_prs_tcam_first_free(priv, MVPP2_PE_FIRST_FREE_TID,
2348                                                 tid - 1);
2349                 if (tid < 0)
2350                         return tid;
2351
2352                 pe = kzalloc(sizeof(*pe), GFP_KERNEL);
2353                 if (!pe)
2354                         return -1;
2355                 mvpp2_prs_tcam_lu_set(pe, MVPP2_PRS_LU_MAC);
2356                 pe->index = tid;
2357
2358                 /* Mask all ports */
2359                 mvpp2_prs_tcam_port_map_set(pe, 0);
2360         }
2361
2362         /* Update port mask */
2363         mvpp2_prs_tcam_port_set(pe, port, add);
2364
2365         /* Invalidate the entry if no ports are left enabled */
2366         pmap = mvpp2_prs_tcam_port_map_get(pe);
2367         if (pmap == 0) {
2368                 if (add) {
2369                         kfree(pe);
2370                         return -1;
2371                 }
2372                 mvpp2_prs_hw_inv(priv, pe->index);
2373                 priv->prs_shadow[pe->index].valid = false;
2374                 kfree(pe);
2375                 return 0;
2376         }
2377
2378         /* Continue - set next lookup */
2379         mvpp2_prs_sram_next_lu_set(pe, MVPP2_PRS_LU_DSA);
2380
2381         /* Set match on DA */
2382         len = ETH_ALEN;
2383         while (len--)
2384                 mvpp2_prs_tcam_data_byte_set(pe, len, da[len], 0xff);
2385
2386         /* Set result info bits */
2387         ri = MVPP2_PRS_RI_L2_UCAST | MVPP2_PRS_RI_MAC_ME_MASK;
2388
2389         mvpp2_prs_sram_ri_update(pe, ri, MVPP2_PRS_RI_L2_CAST_MASK |
2390                                  MVPP2_PRS_RI_MAC_ME_MASK);
2391         mvpp2_prs_shadow_ri_set(priv, pe->index, ri, MVPP2_PRS_RI_L2_CAST_MASK |
2392                                 MVPP2_PRS_RI_MAC_ME_MASK);
2393
2394         /* Shift to ethertype */
2395         mvpp2_prs_sram_shift_set(pe, 2 * ETH_ALEN,
2396                                  MVPP2_PRS_SRAM_OP_SEL_SHIFT_ADD);
2397
2398         /* Update shadow table and hw entry */
2399         priv->prs_shadow[pe->index].udf = MVPP2_PRS_UDF_MAC_DEF;
2400         mvpp2_prs_shadow_set(priv, pe->index, MVPP2_PRS_LU_MAC);
2401         mvpp2_prs_hw_write(priv, pe);
2402
2403         kfree(pe);
2404
2405         return 0;
2406 }
2407
2408 static int mvpp2_prs_update_mac_da(struct mvpp2_port *port, const u8 *da)
2409 {
2410         int err;
2411
2412         /* Remove old parser entry */
2413         err = mvpp2_prs_mac_da_accept(port->priv, port->id, port->dev_addr,
2414                                       false);
2415         if (err)
2416                 return err;
2417
2418         /* Add new parser entry */
2419         err = mvpp2_prs_mac_da_accept(port->priv, port->id, da, true);
2420         if (err)
2421                 return err;
2422
2423         /* Set addr in the device */
2424         memcpy(port->dev_addr, da, ETH_ALEN);
2425
2426         return 0;
2427 }
2428
2429 /* Set prs flow for the port */
2430 static int mvpp2_prs_def_flow(struct mvpp2_port *port)
2431 {
2432         struct mvpp2_prs_entry *pe;
2433         int tid;
2434
2435         pe = mvpp2_prs_flow_find(port->priv, port->id);
2436
2437         /* Such entry not exist */
2438         if (!pe) {
2439                 /* Go through the all entires from last to first */
2440                 tid = mvpp2_prs_tcam_first_free(port->priv,
2441                                                 MVPP2_PE_LAST_FREE_TID,
2442                                                MVPP2_PE_FIRST_FREE_TID);
2443                 if (tid < 0)
2444                         return tid;
2445
2446                 pe = kzalloc(sizeof(*pe), GFP_KERNEL);
2447                 if (!pe)
2448                         return -ENOMEM;
2449
2450                 mvpp2_prs_tcam_lu_set(pe, MVPP2_PRS_LU_FLOWS);
2451                 pe->index = tid;
2452
2453                 /* Set flow ID*/
2454                 mvpp2_prs_sram_ai_update(pe, port->id, MVPP2_PRS_FLOW_ID_MASK);
2455                 mvpp2_prs_sram_bits_set(pe, MVPP2_PRS_SRAM_LU_DONE_BIT, 1);
2456
2457                 /* Update shadow table */
2458                 mvpp2_prs_shadow_set(port->priv, pe->index, MVPP2_PRS_LU_FLOWS);
2459         }
2460
2461         mvpp2_prs_tcam_port_map_set(pe, (1 << port->id));
2462         mvpp2_prs_hw_write(port->priv, pe);
2463         kfree(pe);
2464
2465         return 0;
2466 }
2467
2468 /* Classifier configuration routines */
2469
2470 /* Update classification flow table registers */
2471 static void mvpp2_cls_flow_write(struct mvpp2 *priv,
2472                                  struct mvpp2_cls_flow_entry *fe)
2473 {
2474         mvpp2_write(priv, MVPP2_CLS_FLOW_INDEX_REG, fe->index);
2475         mvpp2_write(priv, MVPP2_CLS_FLOW_TBL0_REG,  fe->data[0]);
2476         mvpp2_write(priv, MVPP2_CLS_FLOW_TBL1_REG,  fe->data[1]);
2477         mvpp2_write(priv, MVPP2_CLS_FLOW_TBL2_REG,  fe->data[2]);
2478 }
2479
2480 /* Update classification lookup table register */
2481 static void mvpp2_cls_lookup_write(struct mvpp2 *priv,
2482                                    struct mvpp2_cls_lookup_entry *le)
2483 {
2484         u32 val;
2485
2486         val = (le->way << MVPP2_CLS_LKP_INDEX_WAY_OFFS) | le->lkpid;
2487         mvpp2_write(priv, MVPP2_CLS_LKP_INDEX_REG, val);
2488         mvpp2_write(priv, MVPP2_CLS_LKP_TBL_REG, le->data);
2489 }
2490
2491 /* Classifier default initialization */
2492 static void mvpp2_cls_init(struct mvpp2 *priv)
2493 {
2494         struct mvpp2_cls_lookup_entry le;
2495         struct mvpp2_cls_flow_entry fe;
2496         int index;
2497
2498         /* Enable classifier */
2499         mvpp2_write(priv, MVPP2_CLS_MODE_REG, MVPP2_CLS_MODE_ACTIVE_MASK);
2500
2501         /* Clear classifier flow table */
2502         memset(&fe.data, 0, MVPP2_CLS_FLOWS_TBL_DATA_WORDS);
2503         for (index = 0; index < MVPP2_CLS_FLOWS_TBL_SIZE; index++) {
2504                 fe.index = index;
2505                 mvpp2_cls_flow_write(priv, &fe);
2506         }
2507
2508         /* Clear classifier lookup table */
2509         le.data = 0;
2510         for (index = 0; index < MVPP2_CLS_LKP_TBL_SIZE; index++) {
2511                 le.lkpid = index;
2512                 le.way = 0;
2513                 mvpp2_cls_lookup_write(priv, &le);
2514
2515                 le.way = 1;
2516                 mvpp2_cls_lookup_write(priv, &le);
2517         }
2518 }
2519
2520 static void mvpp2_cls_port_config(struct mvpp2_port *port)
2521 {
2522         struct mvpp2_cls_lookup_entry le;
2523         u32 val;
2524
2525         /* Set way for the port */
2526         val = mvpp2_read(port->priv, MVPP2_CLS_PORT_WAY_REG);
2527         val &= ~MVPP2_CLS_PORT_WAY_MASK(port->id);
2528         mvpp2_write(port->priv, MVPP2_CLS_PORT_WAY_REG, val);
2529
2530         /* Pick the entry to be accessed in lookup ID decoding table
2531          * according to the way and lkpid.
2532          */
2533         le.lkpid = port->id;
2534         le.way = 0;
2535         le.data = 0;
2536
2537         /* Set initial CPU queue for receiving packets */
2538         le.data &= ~MVPP2_CLS_LKP_TBL_RXQ_MASK;
2539         le.data |= port->first_rxq;
2540
2541         /* Disable classification engines */
2542         le.data &= ~MVPP2_CLS_LKP_TBL_LOOKUP_EN_MASK;
2543
2544         /* Update lookup ID table entry */
2545         mvpp2_cls_lookup_write(port->priv, &le);
2546 }
2547
2548 /* Set CPU queue number for oversize packets */
2549 static void mvpp2_cls_oversize_rxq_set(struct mvpp2_port *port)
2550 {
2551         u32 val;
2552
2553         mvpp2_write(port->priv, MVPP2_CLS_OVERSIZE_RXQ_LOW_REG(port->id),
2554                     port->first_rxq & MVPP2_CLS_OVERSIZE_RXQ_LOW_MASK);
2555
2556         mvpp2_write(port->priv, MVPP2_CLS_SWFWD_P2HQ_REG(port->id),
2557                     (port->first_rxq >> MVPP2_CLS_OVERSIZE_RXQ_LOW_BITS));
2558
2559         val = mvpp2_read(port->priv, MVPP2_CLS_SWFWD_PCTRL_REG);
2560         val |= MVPP2_CLS_SWFWD_PCTRL_MASK(port->id);
2561         mvpp2_write(port->priv, MVPP2_CLS_SWFWD_PCTRL_REG, val);
2562 }
2563
2564 /* Buffer Manager configuration routines */
2565
2566 /* Create pool */
2567 static int mvpp2_bm_pool_create(struct udevice *dev,
2568                                 struct mvpp2 *priv,
2569                                 struct mvpp2_bm_pool *bm_pool, int size)
2570 {
2571         u32 val;
2572
2573         /* Number of buffer pointers must be a multiple of 16, as per
2574          * hardware constraints
2575          */
2576         if (!IS_ALIGNED(size, 16))
2577                 return -EINVAL;
2578
2579         bm_pool->virt_addr = buffer_loc.bm_pool[bm_pool->id];
2580         bm_pool->dma_addr = (dma_addr_t)buffer_loc.bm_pool[bm_pool->id];
2581         if (!bm_pool->virt_addr)
2582                 return -ENOMEM;
2583
2584         if (!IS_ALIGNED((unsigned long)bm_pool->virt_addr,
2585                         MVPP2_BM_POOL_PTR_ALIGN)) {
2586                 dev_err(&pdev->dev, "BM pool %d is not %d bytes aligned\n",
2587                         bm_pool->id, MVPP2_BM_POOL_PTR_ALIGN);
2588                 return -ENOMEM;
2589         }
2590
2591         mvpp2_write(priv, MVPP2_BM_POOL_BASE_REG(bm_pool->id),
2592                     lower_32_bits(bm_pool->dma_addr));
2593         mvpp2_write(priv, MVPP2_BM_POOL_SIZE_REG(bm_pool->id), size);
2594
2595         val = mvpp2_read(priv, MVPP2_BM_POOL_CTRL_REG(bm_pool->id));
2596         val |= MVPP2_BM_START_MASK;
2597         mvpp2_write(priv, MVPP2_BM_POOL_CTRL_REG(bm_pool->id), val);
2598
2599         bm_pool->type = MVPP2_BM_FREE;
2600         bm_pool->size = size;
2601         bm_pool->pkt_size = 0;
2602         bm_pool->buf_num = 0;
2603
2604         return 0;
2605 }
2606
2607 /* Set pool buffer size */
2608 static void mvpp2_bm_pool_bufsize_set(struct mvpp2 *priv,
2609                                       struct mvpp2_bm_pool *bm_pool,
2610                                       int buf_size)
2611 {
2612         u32 val;
2613
2614         bm_pool->buf_size = buf_size;
2615
2616         val = ALIGN(buf_size, 1 << MVPP2_POOL_BUF_SIZE_OFFSET);
2617         mvpp2_write(priv, MVPP2_POOL_BUF_SIZE_REG(bm_pool->id), val);
2618 }
2619
2620 /* Free all buffers from the pool */
2621 static void mvpp2_bm_bufs_free(struct udevice *dev, struct mvpp2 *priv,
2622                                struct mvpp2_bm_pool *bm_pool)
2623 {
2624         bm_pool->buf_num = 0;
2625 }
2626
2627 /* Cleanup pool */
2628 static int mvpp2_bm_pool_destroy(struct udevice *dev,
2629                                  struct mvpp2 *priv,
2630                                  struct mvpp2_bm_pool *bm_pool)
2631 {
2632         u32 val;
2633
2634         mvpp2_bm_bufs_free(dev, priv, bm_pool);
2635         if (bm_pool->buf_num) {
2636                 dev_err(dev, "cannot free all buffers in pool %d\n", bm_pool->id);
2637                 return 0;
2638         }
2639
2640         val = mvpp2_read(priv, MVPP2_BM_POOL_CTRL_REG(bm_pool->id));
2641         val |= MVPP2_BM_STOP_MASK;
2642         mvpp2_write(priv, MVPP2_BM_POOL_CTRL_REG(bm_pool->id), val);
2643
2644         return 0;
2645 }
2646
2647 static int mvpp2_bm_pools_init(struct udevice *dev,
2648                                struct mvpp2 *priv)
2649 {
2650         int i, err, size;
2651         struct mvpp2_bm_pool *bm_pool;
2652
2653         /* Create all pools with maximum size */
2654         size = MVPP2_BM_POOL_SIZE_MAX;
2655         for (i = 0; i < MVPP2_BM_POOLS_NUM; i++) {
2656                 bm_pool = &priv->bm_pools[i];
2657                 bm_pool->id = i;
2658                 err = mvpp2_bm_pool_create(dev, priv, bm_pool, size);
2659                 if (err)
2660                         goto err_unroll_pools;
2661                 mvpp2_bm_pool_bufsize_set(priv, bm_pool, 0);
2662         }
2663         return 0;
2664
2665 err_unroll_pools:
2666         dev_err(&pdev->dev, "failed to create BM pool %d, size %d\n", i, size);
2667         for (i = i - 1; i >= 0; i--)
2668                 mvpp2_bm_pool_destroy(dev, priv, &priv->bm_pools[i]);
2669         return err;
2670 }
2671
2672 static int mvpp2_bm_init(struct udevice *dev, struct mvpp2 *priv)
2673 {
2674         int i, err;
2675
2676         for (i = 0; i < MVPP2_BM_POOLS_NUM; i++) {
2677                 /* Mask BM all interrupts */
2678                 mvpp2_write(priv, MVPP2_BM_INTR_MASK_REG(i), 0);
2679                 /* Clear BM cause register */
2680                 mvpp2_write(priv, MVPP2_BM_INTR_CAUSE_REG(i), 0);
2681         }
2682
2683         /* Allocate and initialize BM pools */
2684         priv->bm_pools = devm_kcalloc(dev, MVPP2_BM_POOLS_NUM,
2685                                      sizeof(struct mvpp2_bm_pool), GFP_KERNEL);
2686         if (!priv->bm_pools)
2687                 return -ENOMEM;
2688
2689         err = mvpp2_bm_pools_init(dev, priv);
2690         if (err < 0)
2691                 return err;
2692         return 0;
2693 }
2694
2695 /* Attach long pool to rxq */
2696 static void mvpp2_rxq_long_pool_set(struct mvpp2_port *port,
2697                                     int lrxq, int long_pool)
2698 {
2699         u32 val, mask;
2700         int prxq;
2701
2702         /* Get queue physical ID */
2703         prxq = port->rxqs[lrxq]->id;
2704
2705         if (port->priv->hw_version == MVPP21)
2706                 mask = MVPP21_RXQ_POOL_LONG_MASK;
2707         else
2708                 mask = MVPP22_RXQ_POOL_LONG_MASK;
2709
2710         val = mvpp2_read(port->priv, MVPP2_RXQ_CONFIG_REG(prxq));
2711         val &= ~mask;
2712         val |= (long_pool << MVPP2_RXQ_POOL_LONG_OFFS) & mask;
2713         mvpp2_write(port->priv, MVPP2_RXQ_CONFIG_REG(prxq), val);
2714 }
2715
2716 /* Set pool number in a BM cookie */
2717 static inline u32 mvpp2_bm_cookie_pool_set(u32 cookie, int pool)
2718 {
2719         u32 bm;
2720
2721         bm = cookie & ~(0xFF << MVPP2_BM_COOKIE_POOL_OFFS);
2722         bm |= ((pool & 0xFF) << MVPP2_BM_COOKIE_POOL_OFFS);
2723
2724         return bm;
2725 }
2726
2727 /* Get pool number from a BM cookie */
2728 static inline int mvpp2_bm_cookie_pool_get(unsigned long cookie)
2729 {
2730         return (cookie >> MVPP2_BM_COOKIE_POOL_OFFS) & 0xFF;
2731 }
2732
2733 /* Release buffer to BM */
2734 static inline void mvpp2_bm_pool_put(struct mvpp2_port *port, int pool,
2735                                      dma_addr_t buf_dma_addr,
2736                                      unsigned long buf_phys_addr)
2737 {
2738         if (port->priv->hw_version == MVPP22) {
2739                 u32 val = 0;
2740
2741                 if (sizeof(dma_addr_t) == 8)
2742                         val |= upper_32_bits(buf_dma_addr) &
2743                                 MVPP22_BM_ADDR_HIGH_PHYS_RLS_MASK;
2744
2745                 if (sizeof(phys_addr_t) == 8)
2746                         val |= (upper_32_bits(buf_phys_addr)
2747                                 << MVPP22_BM_ADDR_HIGH_VIRT_RLS_SHIFT) &
2748                                 MVPP22_BM_ADDR_HIGH_VIRT_RLS_MASK;
2749
2750                 mvpp2_write(port->priv, MVPP22_BM_ADDR_HIGH_RLS_REG, val);
2751         }
2752
2753         /* MVPP2_BM_VIRT_RLS_REG is not interpreted by HW, and simply
2754          * returned in the "cookie" field of the RX
2755          * descriptor. Instead of storing the virtual address, we
2756          * store the physical address
2757          */
2758         mvpp2_write(port->priv, MVPP2_BM_VIRT_RLS_REG, buf_phys_addr);
2759         mvpp2_write(port->priv, MVPP2_BM_PHY_RLS_REG(pool), buf_dma_addr);
2760 }
2761
2762 /* Refill BM pool */
2763 static void mvpp2_pool_refill(struct mvpp2_port *port, u32 bm,
2764                               dma_addr_t dma_addr,
2765                               phys_addr_t phys_addr)
2766 {
2767         int pool = mvpp2_bm_cookie_pool_get(bm);
2768
2769         mvpp2_bm_pool_put(port, pool, dma_addr, phys_addr);
2770 }
2771
2772 /* Allocate buffers for the pool */
2773 static int mvpp2_bm_bufs_add(struct mvpp2_port *port,
2774                              struct mvpp2_bm_pool *bm_pool, int buf_num)
2775 {
2776         int i;
2777
2778         if (buf_num < 0 ||
2779             (buf_num + bm_pool->buf_num > bm_pool->size)) {
2780                 netdev_err(port->dev,
2781                            "cannot allocate %d buffers for pool %d\n",
2782                            buf_num, bm_pool->id);
2783                 return 0;
2784         }
2785
2786         for (i = 0; i < buf_num; i++) {
2787                 mvpp2_bm_pool_put(port, bm_pool->id,
2788                                   (dma_addr_t)buffer_loc.rx_buffer[i],
2789                                   (unsigned long)buffer_loc.rx_buffer[i]);
2790
2791         }
2792
2793         /* Update BM driver with number of buffers added to pool */
2794         bm_pool->buf_num += i;
2795         bm_pool->in_use_thresh = bm_pool->buf_num / 4;
2796
2797         return i;
2798 }
2799
2800 /* Notify the driver that BM pool is being used as specific type and return the
2801  * pool pointer on success
2802  */
2803 static struct mvpp2_bm_pool *
2804 mvpp2_bm_pool_use(struct mvpp2_port *port, int pool, enum mvpp2_bm_type type,
2805                   int pkt_size)
2806 {
2807         struct mvpp2_bm_pool *new_pool = &port->priv->bm_pools[pool];
2808         int num;
2809
2810         if (new_pool->type != MVPP2_BM_FREE && new_pool->type != type) {
2811                 netdev_err(port->dev, "mixing pool types is forbidden\n");
2812                 return NULL;
2813         }
2814
2815         if (new_pool->type == MVPP2_BM_FREE)
2816                 new_pool->type = type;
2817
2818         /* Allocate buffers in case BM pool is used as long pool, but packet
2819          * size doesn't match MTU or BM pool hasn't being used yet
2820          */
2821         if (((type == MVPP2_BM_SWF_LONG) && (pkt_size > new_pool->pkt_size)) ||
2822             (new_pool->pkt_size == 0)) {
2823                 int pkts_num;
2824
2825                 /* Set default buffer number or free all the buffers in case
2826                  * the pool is not empty
2827                  */
2828                 pkts_num = new_pool->buf_num;
2829                 if (pkts_num == 0)
2830                         pkts_num = type == MVPP2_BM_SWF_LONG ?
2831                                    MVPP2_BM_LONG_BUF_NUM :
2832                                    MVPP2_BM_SHORT_BUF_NUM;
2833                 else
2834                         mvpp2_bm_bufs_free(NULL,
2835                                            port->priv, new_pool);
2836
2837                 new_pool->pkt_size = pkt_size;
2838
2839                 /* Allocate buffers for this pool */
2840                 num = mvpp2_bm_bufs_add(port, new_pool, pkts_num);
2841                 if (num != pkts_num) {
2842                         dev_err(dev, "pool %d: %d of %d allocated\n",
2843                                 new_pool->id, num, pkts_num);
2844                         return NULL;
2845                 }
2846         }
2847
2848         mvpp2_bm_pool_bufsize_set(port->priv, new_pool,
2849                                   MVPP2_RX_BUF_SIZE(new_pool->pkt_size));
2850
2851         return new_pool;
2852 }
2853
2854 /* Initialize pools for swf */
2855 static int mvpp2_swf_bm_pool_init(struct mvpp2_port *port)
2856 {
2857         int rxq;
2858
2859         if (!port->pool_long) {
2860                 port->pool_long =
2861                        mvpp2_bm_pool_use(port, MVPP2_BM_SWF_LONG_POOL(port->id),
2862                                          MVPP2_BM_SWF_LONG,
2863                                          port->pkt_size);
2864                 if (!port->pool_long)
2865                         return -ENOMEM;
2866
2867                 port->pool_long->port_map |= (1 << port->id);
2868
2869                 for (rxq = 0; rxq < rxq_number; rxq++)
2870                         mvpp2_rxq_long_pool_set(port, rxq, port->pool_long->id);
2871         }
2872
2873         return 0;
2874 }
2875
2876 /* Port configuration routines */
2877
2878 static void mvpp2_port_mii_set(struct mvpp2_port *port)
2879 {
2880         u32 val;
2881
2882         val = readl(port->base + MVPP2_GMAC_CTRL_2_REG);
2883
2884         switch (port->phy_interface) {
2885         case PHY_INTERFACE_MODE_SGMII:
2886                 val |= MVPP2_GMAC_INBAND_AN_MASK;
2887                 break;
2888         case PHY_INTERFACE_MODE_RGMII:
2889                 val |= MVPP2_GMAC_PORT_RGMII_MASK;
2890         default:
2891                 val &= ~MVPP2_GMAC_PCS_ENABLE_MASK;
2892         }
2893
2894         writel(val, port->base + MVPP2_GMAC_CTRL_2_REG);
2895 }
2896
2897 static void mvpp2_port_fc_adv_enable(struct mvpp2_port *port)
2898 {
2899         u32 val;
2900
2901         val = readl(port->base + MVPP2_GMAC_AUTONEG_CONFIG);
2902         val |= MVPP2_GMAC_FC_ADV_EN;
2903         writel(val, port->base + MVPP2_GMAC_AUTONEG_CONFIG);
2904 }
2905
2906 static void mvpp2_port_enable(struct mvpp2_port *port)
2907 {
2908         u32 val;
2909
2910         val = readl(port->base + MVPP2_GMAC_CTRL_0_REG);
2911         val |= MVPP2_GMAC_PORT_EN_MASK;
2912         val |= MVPP2_GMAC_MIB_CNTR_EN_MASK;
2913         writel(val, port->base + MVPP2_GMAC_CTRL_0_REG);
2914 }
2915
2916 static void mvpp2_port_disable(struct mvpp2_port *port)
2917 {
2918         u32 val;
2919
2920         val = readl(port->base + MVPP2_GMAC_CTRL_0_REG);
2921         val &= ~(MVPP2_GMAC_PORT_EN_MASK);
2922         writel(val, port->base + MVPP2_GMAC_CTRL_0_REG);
2923 }
2924
2925 /* Set IEEE 802.3x Flow Control Xon Packet Transmission Mode */
2926 static void mvpp2_port_periodic_xon_disable(struct mvpp2_port *port)
2927 {
2928         u32 val;
2929
2930         val = readl(port->base + MVPP2_GMAC_CTRL_1_REG) &
2931                     ~MVPP2_GMAC_PERIODIC_XON_EN_MASK;
2932         writel(val, port->base + MVPP2_GMAC_CTRL_1_REG);
2933 }
2934
2935 /* Configure loopback port */
2936 static void mvpp2_port_loopback_set(struct mvpp2_port *port)
2937 {
2938         u32 val;
2939
2940         val = readl(port->base + MVPP2_GMAC_CTRL_1_REG);
2941
2942         if (port->speed == 1000)
2943                 val |= MVPP2_GMAC_GMII_LB_EN_MASK;
2944         else
2945                 val &= ~MVPP2_GMAC_GMII_LB_EN_MASK;
2946
2947         if (port->phy_interface == PHY_INTERFACE_MODE_SGMII)
2948                 val |= MVPP2_GMAC_PCS_LB_EN_MASK;
2949         else
2950                 val &= ~MVPP2_GMAC_PCS_LB_EN_MASK;
2951
2952         writel(val, port->base + MVPP2_GMAC_CTRL_1_REG);
2953 }
2954
2955 static void mvpp2_port_reset(struct mvpp2_port *port)
2956 {
2957         u32 val;
2958
2959         val = readl(port->base + MVPP2_GMAC_CTRL_2_REG) &
2960                     ~MVPP2_GMAC_PORT_RESET_MASK;
2961         writel(val, port->base + MVPP2_GMAC_CTRL_2_REG);
2962
2963         while (readl(port->base + MVPP2_GMAC_CTRL_2_REG) &
2964                MVPP2_GMAC_PORT_RESET_MASK)
2965                 continue;
2966 }
2967
2968 /* Change maximum receive size of the port */
2969 static inline void mvpp2_gmac_max_rx_size_set(struct mvpp2_port *port)
2970 {
2971         u32 val;
2972
2973         val = readl(port->base + MVPP2_GMAC_CTRL_0_REG);
2974         val &= ~MVPP2_GMAC_MAX_RX_SIZE_MASK;
2975         val |= (((port->pkt_size - MVPP2_MH_SIZE) / 2) <<
2976                     MVPP2_GMAC_MAX_RX_SIZE_OFFS);
2977         writel(val, port->base + MVPP2_GMAC_CTRL_0_REG);
2978 }
2979
2980 /* PPv2.2 GoP/GMAC config */
2981
2982 /* Set the MAC to reset or exit from reset */
2983 static int gop_gmac_reset(struct mvpp2_port *port, int reset)
2984 {
2985         u32 val;
2986
2987         /* read - modify - write */
2988         val = readl(port->base + MVPP2_GMAC_CTRL_2_REG);
2989         if (reset)
2990                 val |= MVPP2_GMAC_PORT_RESET_MASK;
2991         else
2992                 val &= ~MVPP2_GMAC_PORT_RESET_MASK;
2993         writel(val, port->base + MVPP2_GMAC_CTRL_2_REG);
2994
2995         return 0;
2996 }
2997
2998 /*
2999  * gop_gpcs_mode_cfg
3000  *
3001  * Configure port to working with Gig PCS or don't.
3002  */
3003 static int gop_gpcs_mode_cfg(struct mvpp2_port *port, int en)
3004 {
3005         u32 val;
3006
3007         val = readl(port->base + MVPP2_GMAC_CTRL_2_REG);
3008         if (en)
3009                 val |= MVPP2_GMAC_PCS_ENABLE_MASK;
3010         else
3011                 val &= ~MVPP2_GMAC_PCS_ENABLE_MASK;
3012         /* enable / disable PCS on this port */
3013         writel(val, port->base + MVPP2_GMAC_CTRL_2_REG);
3014
3015         return 0;
3016 }
3017
3018 static int gop_bypass_clk_cfg(struct mvpp2_port *port, int en)
3019 {
3020         u32 val;
3021
3022         val = readl(port->base + MVPP2_GMAC_CTRL_2_REG);
3023         if (en)
3024                 val |= MVPP2_GMAC_CLK_125_BYPS_EN_MASK;
3025         else
3026                 val &= ~MVPP2_GMAC_CLK_125_BYPS_EN_MASK;
3027         /* enable / disable PCS on this port */
3028         writel(val, port->base + MVPP2_GMAC_CTRL_2_REG);
3029
3030         return 0;
3031 }
3032
3033 static void gop_gmac_sgmii2_5_cfg(struct mvpp2_port *port)
3034 {
3035         u32 val, thresh;
3036
3037         /*
3038          * Configure minimal level of the Tx FIFO before the lower part
3039          * starts to read a packet
3040          */
3041         thresh = MVPP2_SGMII2_5_TX_FIFO_MIN_TH;
3042         val = readl(port->base + MVPP2_GMAC_PORT_FIFO_CFG_1_REG);
3043         val &= ~MVPP2_GMAC_TX_FIFO_MIN_TH_ALL_MASK;
3044         val |= MVPP2_GMAC_TX_FIFO_MIN_TH_MASK(thresh);
3045         writel(val, port->base + MVPP2_GMAC_PORT_FIFO_CFG_1_REG);
3046
3047         /* Disable bypass of sync module */
3048         val = readl(port->base + MVPP2_GMAC_CTRL_4_REG);
3049         val |= MVPP2_GMAC_CTRL4_SYNC_BYPASS_MASK;
3050         /* configure DP clock select according to mode */
3051         val |= MVPP2_GMAC_CTRL4_DP_CLK_SEL_MASK;
3052         /* configure QSGMII bypass according to mode */
3053         val |= MVPP2_GMAC_CTRL4_QSGMII_BYPASS_ACTIVE_MASK;
3054         writel(val, port->base + MVPP2_GMAC_CTRL_4_REG);
3055
3056         val = readl(port->base + MVPP2_GMAC_CTRL_2_REG);
3057         val |= MVPP2_GMAC_PORT_DIS_PADING_MASK;
3058         writel(val, port->base + MVPP2_GMAC_CTRL_2_REG);
3059
3060         val = readl(port->base + MVPP2_GMAC_CTRL_0_REG);
3061         /*
3062          * Configure GIG MAC to 1000Base-X mode connected to a fiber
3063          * transceiver
3064          */
3065         val |= MVPP2_GMAC_PORT_TYPE_MASK;
3066         writel(val, port->base + MVPP2_GMAC_CTRL_0_REG);
3067
3068         /* configure AN 0x9268 */
3069         val = MVPP2_GMAC_EN_PCS_AN |
3070                 MVPP2_GMAC_AN_BYPASS_EN |
3071                 MVPP2_GMAC_CONFIG_MII_SPEED  |
3072                 MVPP2_GMAC_CONFIG_GMII_SPEED     |
3073                 MVPP2_GMAC_FC_ADV_EN    |
3074                 MVPP2_GMAC_CONFIG_FULL_DUPLEX |
3075                 MVPP2_GMAC_CHOOSE_SAMPLE_TX_CONFIG;
3076         writel(val, port->base + MVPP2_GMAC_AUTONEG_CONFIG);
3077 }
3078
3079 static void gop_gmac_sgmii_cfg(struct mvpp2_port *port)
3080 {
3081         u32 val, thresh;
3082
3083         /*
3084          * Configure minimal level of the Tx FIFO before the lower part
3085          * starts to read a packet
3086          */
3087         thresh = MVPP2_SGMII_TX_FIFO_MIN_TH;
3088         val = readl(port->base + MVPP2_GMAC_PORT_FIFO_CFG_1_REG);
3089         val &= ~MVPP2_GMAC_TX_FIFO_MIN_TH_ALL_MASK;
3090         val |= MVPP2_GMAC_TX_FIFO_MIN_TH_MASK(thresh);
3091         writel(val, port->base + MVPP2_GMAC_PORT_FIFO_CFG_1_REG);
3092
3093         /* Disable bypass of sync module */
3094         val = readl(port->base + MVPP2_GMAC_CTRL_4_REG);
3095         val |= MVPP2_GMAC_CTRL4_SYNC_BYPASS_MASK;
3096         /* configure DP clock select according to mode */
3097         val &= ~MVPP2_GMAC_CTRL4_DP_CLK_SEL_MASK;
3098         /* configure QSGMII bypass according to mode */
3099         val |= MVPP2_GMAC_CTRL4_QSGMII_BYPASS_ACTIVE_MASK;
3100         writel(val, port->base + MVPP2_GMAC_CTRL_4_REG);
3101
3102         val = readl(port->base + MVPP2_GMAC_CTRL_2_REG);
3103         val |= MVPP2_GMAC_PORT_DIS_PADING_MASK;
3104         writel(val, port->base + MVPP2_GMAC_CTRL_2_REG);
3105
3106         val = readl(port->base + MVPP2_GMAC_CTRL_0_REG);
3107         /* configure GIG MAC to SGMII mode */
3108         val &= ~MVPP2_GMAC_PORT_TYPE_MASK;
3109         writel(val, port->base + MVPP2_GMAC_CTRL_0_REG);
3110
3111         /* configure AN */
3112         val = MVPP2_GMAC_EN_PCS_AN |
3113                 MVPP2_GMAC_AN_BYPASS_EN |
3114                 MVPP2_GMAC_AN_SPEED_EN  |
3115                 MVPP2_GMAC_EN_FC_AN     |
3116                 MVPP2_GMAC_AN_DUPLEX_EN |
3117                 MVPP2_GMAC_CHOOSE_SAMPLE_TX_CONFIG;
3118         writel(val, port->base + MVPP2_GMAC_AUTONEG_CONFIG);
3119 }
3120
3121 static void gop_gmac_rgmii_cfg(struct mvpp2_port *port)
3122 {
3123         u32 val, thresh;
3124
3125         /*
3126          * Configure minimal level of the Tx FIFO before the lower part
3127          * starts to read a packet
3128          */
3129         thresh = MVPP2_RGMII_TX_FIFO_MIN_TH;
3130         val = readl(port->base + MVPP2_GMAC_PORT_FIFO_CFG_1_REG);
3131         val &= ~MVPP2_GMAC_TX_FIFO_MIN_TH_ALL_MASK;
3132         val |= MVPP2_GMAC_TX_FIFO_MIN_TH_MASK(thresh);
3133         writel(val, port->base + MVPP2_GMAC_PORT_FIFO_CFG_1_REG);
3134
3135         /* Disable bypass of sync module */
3136         val = readl(port->base + MVPP2_GMAC_CTRL_4_REG);
3137         val |= MVPP2_GMAC_CTRL4_SYNC_BYPASS_MASK;
3138         /* configure DP clock select according to mode */
3139         val &= ~MVPP2_GMAC_CTRL4_DP_CLK_SEL_MASK;
3140         val |= MVPP2_GMAC_CTRL4_QSGMII_BYPASS_ACTIVE_MASK;
3141         val |= MVPP2_GMAC_CTRL4_EXT_PIN_GMII_SEL_MASK;
3142         writel(val, port->base + MVPP2_GMAC_CTRL_4_REG);
3143
3144         val = readl(port->base + MVPP2_GMAC_CTRL_2_REG);
3145         val &= ~MVPP2_GMAC_PORT_DIS_PADING_MASK;
3146         writel(val, port->base + MVPP2_GMAC_CTRL_2_REG);
3147
3148         val = readl(port->base + MVPP2_GMAC_CTRL_0_REG);
3149         /* configure GIG MAC to SGMII mode */
3150         val &= ~MVPP2_GMAC_PORT_TYPE_MASK;
3151         writel(val, port->base + MVPP2_GMAC_CTRL_0_REG);
3152
3153         /* configure AN 0xb8e8 */
3154         val = MVPP2_GMAC_AN_BYPASS_EN |
3155                 MVPP2_GMAC_AN_SPEED_EN   |
3156                 MVPP2_GMAC_EN_FC_AN      |
3157                 MVPP2_GMAC_AN_DUPLEX_EN  |
3158                 MVPP2_GMAC_CHOOSE_SAMPLE_TX_CONFIG;
3159         writel(val, port->base + MVPP2_GMAC_AUTONEG_CONFIG);
3160 }
3161
3162 /* Set the internal mux's to the required MAC in the GOP */
3163 static int gop_gmac_mode_cfg(struct mvpp2_port *port)
3164 {
3165         u32 val;
3166
3167         /* Set TX FIFO thresholds */
3168         switch (port->phy_interface) {
3169         case PHY_INTERFACE_MODE_SGMII:
3170                 if (port->phy_speed == 2500)
3171                         gop_gmac_sgmii2_5_cfg(port);
3172                 else
3173                         gop_gmac_sgmii_cfg(port);
3174                 break;
3175
3176         case PHY_INTERFACE_MODE_RGMII:
3177         case PHY_INTERFACE_MODE_RGMII_ID:
3178                 gop_gmac_rgmii_cfg(port);
3179                 break;
3180
3181         default:
3182                 return -1;
3183         }
3184
3185         /* Jumbo frame support - 0x1400*2= 0x2800 bytes */
3186         val = readl(port->base + MVPP2_GMAC_CTRL_0_REG);
3187         val &= ~MVPP2_GMAC_MAX_RX_SIZE_MASK;
3188         val |= 0x1400 << MVPP2_GMAC_MAX_RX_SIZE_OFFS;
3189         writel(val, port->base + MVPP2_GMAC_CTRL_0_REG);
3190
3191         /* PeriodicXonEn disable */
3192         val = readl(port->base + MVPP2_GMAC_CTRL_1_REG);
3193         val &= ~MVPP2_GMAC_PERIODIC_XON_EN_MASK;
3194         writel(val, port->base + MVPP2_GMAC_CTRL_1_REG);
3195
3196         return 0;
3197 }
3198
3199 static void gop_xlg_2_gig_mac_cfg(struct mvpp2_port *port)
3200 {
3201         u32 val;
3202
3203         /* relevant only for MAC0 (XLG0 and GMAC0) */
3204         if (port->gop_id > 0)
3205                 return;
3206
3207         /* configure 1Gig MAC mode */
3208         val = readl(port->base + MVPP22_XLG_CTRL3_REG);
3209         val &= ~MVPP22_XLG_CTRL3_MACMODESELECT_MASK;
3210         val |= MVPP22_XLG_CTRL3_MACMODESELECT_GMAC;
3211         writel(val, port->base + MVPP22_XLG_CTRL3_REG);
3212 }
3213
3214 static int gop_gpcs_reset(struct mvpp2_port *port, int reset)
3215 {
3216         u32 val;
3217
3218         val = readl(port->base + MVPP2_GMAC_CTRL_2_REG);
3219         if (reset)
3220                 val &= ~MVPP2_GMAC_SGMII_MODE_MASK;
3221         else
3222                 val |= MVPP2_GMAC_SGMII_MODE_MASK;
3223         writel(val, port->base + MVPP2_GMAC_CTRL_2_REG);
3224
3225         return 0;
3226 }
3227
3228 /* Set the internal mux's to the required PCS in the PI */
3229 static int gop_xpcs_mode(struct mvpp2_port *port, int num_of_lanes)
3230 {
3231         u32 val;
3232         int lane;
3233
3234         switch (num_of_lanes) {
3235         case 1:
3236                 lane = 0;
3237                 break;
3238         case 2:
3239                 lane = 1;
3240                 break;
3241         case 4:
3242                 lane = 2;
3243                 break;
3244         default:
3245                 return -1;
3246         }
3247
3248         /* configure XG MAC mode */
3249         val = readl(port->priv->xpcs_base + MVPP22_XPCS_GLOBAL_CFG_0_REG);
3250         val &= ~MVPP22_XPCS_PCSMODE_OFFS;
3251         val &= ~MVPP22_XPCS_LANEACTIVE_MASK;
3252         val |= (2 * lane) << MVPP22_XPCS_LANEACTIVE_OFFS;
3253         writel(val, port->priv->xpcs_base + MVPP22_XPCS_GLOBAL_CFG_0_REG);
3254
3255         return 0;
3256 }
3257
3258 static int gop_mpcs_mode(struct mvpp2_port *port)
3259 {
3260         u32 val;
3261
3262         /* configure PCS40G COMMON CONTROL */
3263         val = readl(port->priv->mpcs_base + PCS40G_COMMON_CONTROL);
3264         val &= ~FORWARD_ERROR_CORRECTION_MASK;
3265         writel(val, port->priv->mpcs_base + PCS40G_COMMON_CONTROL);
3266
3267         /* configure PCS CLOCK RESET */
3268         val = readl(port->priv->mpcs_base + PCS_CLOCK_RESET);
3269         val &= ~CLK_DIVISION_RATIO_MASK;
3270         val |= 1 << CLK_DIVISION_RATIO_OFFS;
3271         writel(val, port->priv->mpcs_base + PCS_CLOCK_RESET);
3272
3273         val &= ~CLK_DIV_PHASE_SET_MASK;
3274         val |= MAC_CLK_RESET_MASK;
3275         val |= RX_SD_CLK_RESET_MASK;
3276         val |= TX_SD_CLK_RESET_MASK;
3277         writel(val, port->priv->mpcs_base + PCS_CLOCK_RESET);
3278
3279         return 0;
3280 }
3281
3282 /* Set the internal mux's to the required MAC in the GOP */
3283 static int gop_xlg_mac_mode_cfg(struct mvpp2_port *port, int num_of_act_lanes)
3284 {
3285         u32 val;
3286
3287         /* configure 10G MAC mode */
3288         val = readl(port->base + MVPP22_XLG_CTRL0_REG);
3289         val |= MVPP22_XLG_RX_FC_EN;
3290         writel(val, port->base + MVPP22_XLG_CTRL0_REG);
3291
3292         val = readl(port->base + MVPP22_XLG_CTRL3_REG);
3293         val &= ~MVPP22_XLG_CTRL3_MACMODESELECT_MASK;
3294         val |= MVPP22_XLG_CTRL3_MACMODESELECT_10GMAC;
3295         writel(val, port->base + MVPP22_XLG_CTRL3_REG);
3296
3297         /* read - modify - write */
3298         val = readl(port->base + MVPP22_XLG_CTRL4_REG);
3299         val &= ~MVPP22_XLG_MODE_DMA_1G;
3300         val |= MVPP22_XLG_FORWARD_PFC_EN;
3301         val |= MVPP22_XLG_FORWARD_802_3X_FC_EN;
3302         val &= ~MVPP22_XLG_EN_IDLE_CHECK_FOR_LINK;
3303         writel(val, port->base + MVPP22_XLG_CTRL4_REG);
3304
3305         /* Jumbo frame support: 0x1400 * 2 = 0x2800 bytes */
3306         val = readl(port->base + MVPP22_XLG_CTRL1_REG);
3307         val &= ~MVPP22_XLG_MAX_RX_SIZE_MASK;
3308         val |= 0x1400 << MVPP22_XLG_MAX_RX_SIZE_OFFS;
3309         writel(val, port->base + MVPP22_XLG_CTRL1_REG);
3310
3311         /* unmask link change interrupt */
3312         val = readl(port->base + MVPP22_XLG_INTERRUPT_MASK_REG);
3313         val |= MVPP22_XLG_INTERRUPT_LINK_CHANGE;
3314         val |= 1; /* unmask summary bit */
3315         writel(val, port->base + MVPP22_XLG_INTERRUPT_MASK_REG);
3316
3317         return 0;
3318 }
3319
3320 /* Set PCS to reset or exit from reset */
3321 static int gop_xpcs_reset(struct mvpp2_port *port, int reset)
3322 {
3323         u32 val;
3324
3325         /* read - modify - write */
3326         val = readl(port->priv->xpcs_base + MVPP22_XPCS_GLOBAL_CFG_0_REG);
3327         if (reset)
3328                 val &= ~MVPP22_XPCS_PCSRESET;
3329         else
3330                 val |= MVPP22_XPCS_PCSRESET;
3331         writel(val, port->priv->xpcs_base + MVPP22_XPCS_GLOBAL_CFG_0_REG);
3332
3333         return 0;
3334 }
3335
3336 /* Set the MAC to reset or exit from reset */
3337 static int gop_xlg_mac_reset(struct mvpp2_port *port, int reset)
3338 {
3339         u32 val;
3340
3341         /* read - modify - write */
3342         val = readl(port->base + MVPP22_XLG_CTRL0_REG);
3343         if (reset)
3344                 val &= ~MVPP22_XLG_MAC_RESETN;
3345         else
3346                 val |= MVPP22_XLG_MAC_RESETN;
3347         writel(val, port->base + MVPP22_XLG_CTRL0_REG);
3348
3349         return 0;
3350 }
3351
3352 /*
3353  * gop_port_init
3354  *
3355  * Init physical port. Configures the port mode and all it's elements
3356  * accordingly.
3357  * Does not verify that the selected mode/port number is valid at the
3358  * core level.
3359  */
3360 static int gop_port_init(struct mvpp2_port *port)
3361 {
3362         int mac_num = port->gop_id;
3363         int num_of_act_lanes;
3364
3365         if (mac_num >= MVPP22_GOP_MAC_NUM) {
3366                 netdev_err(NULL, "%s: illegal port number %d", __func__,
3367                            mac_num);
3368                 return -1;
3369         }
3370
3371         switch (port->phy_interface) {
3372         case PHY_INTERFACE_MODE_RGMII:
3373         case PHY_INTERFACE_MODE_RGMII_ID:
3374                 gop_gmac_reset(port, 1);
3375
3376                 /* configure PCS */
3377                 gop_gpcs_mode_cfg(port, 0);
3378                 gop_bypass_clk_cfg(port, 1);
3379
3380                 /* configure MAC */
3381                 gop_gmac_mode_cfg(port);
3382                 /* pcs unreset */
3383                 gop_gpcs_reset(port, 0);
3384
3385                 /* mac unreset */
3386                 gop_gmac_reset(port, 0);
3387                 break;
3388
3389         case PHY_INTERFACE_MODE_SGMII:
3390                 /* configure PCS */
3391                 gop_gpcs_mode_cfg(port, 1);
3392
3393                 /* configure MAC */
3394                 gop_gmac_mode_cfg(port);
3395                 /* select proper Mac mode */
3396                 gop_xlg_2_gig_mac_cfg(port);
3397
3398                 /* pcs unreset */
3399                 gop_gpcs_reset(port, 0);
3400                 /* mac unreset */
3401                 gop_gmac_reset(port, 0);
3402                 break;
3403
3404         case PHY_INTERFACE_MODE_SFI:
3405                 num_of_act_lanes = 2;
3406                 mac_num = 0;
3407                 /* configure PCS */
3408                 gop_xpcs_mode(port, num_of_act_lanes);
3409                 gop_mpcs_mode(port);
3410                 /* configure MAC */
3411                 gop_xlg_mac_mode_cfg(port, num_of_act_lanes);
3412
3413                 /* pcs unreset */
3414                 gop_xpcs_reset(port, 0);
3415
3416                 /* mac unreset */
3417                 gop_xlg_mac_reset(port, 0);
3418                 break;
3419
3420         default:
3421                 netdev_err(NULL, "%s: Requested port mode (%d) not supported\n",
3422                            __func__, port->phy_interface);
3423                 return -1;
3424         }
3425
3426         return 0;
3427 }
3428
3429 static void gop_xlg_mac_port_enable(struct mvpp2_port *port, int enable)
3430 {
3431         u32 val;
3432
3433         val = readl(port->base + MVPP22_XLG_CTRL0_REG);
3434         if (enable) {
3435                 /* Enable port and MIB counters update */
3436                 val |= MVPP22_XLG_PORT_EN;
3437                 val &= ~MVPP22_XLG_MIBCNT_DIS;
3438         } else {
3439                 /* Disable port */
3440                 val &= ~MVPP22_XLG_PORT_EN;
3441         }
3442         writel(val, port->base + MVPP22_XLG_CTRL0_REG);
3443 }
3444
3445 static void gop_port_enable(struct mvpp2_port *port, int enable)
3446 {
3447         switch (port->phy_interface) {
3448         case PHY_INTERFACE_MODE_RGMII:
3449         case PHY_INTERFACE_MODE_RGMII_ID:
3450         case PHY_INTERFACE_MODE_SGMII:
3451                 if (enable)
3452                         mvpp2_port_enable(port);
3453                 else
3454                         mvpp2_port_disable(port);
3455                 break;
3456
3457         case PHY_INTERFACE_MODE_SFI:
3458                 gop_xlg_mac_port_enable(port, enable);
3459
3460                 break;
3461         default:
3462                 netdev_err(NULL, "%s: Wrong port mode (%d)\n", __func__,
3463                            port->phy_interface);
3464                 return;
3465         }
3466 }
3467
3468 /* RFU1 functions */
3469 static inline u32 gop_rfu1_read(struct mvpp2 *priv, u32 offset)
3470 {
3471         return readl(priv->rfu1_base + offset);
3472 }
3473
3474 static inline void gop_rfu1_write(struct mvpp2 *priv, u32 offset, u32 data)
3475 {
3476         writel(data, priv->rfu1_base + offset);
3477 }
3478
3479 static u32 mvpp2_netc_cfg_create(int gop_id, phy_interface_t phy_type)
3480 {
3481         u32 val = 0;
3482
3483         if (gop_id == 2) {
3484                 if (phy_type == PHY_INTERFACE_MODE_SGMII)
3485                         val |= MV_NETC_GE_MAC2_SGMII;
3486         }
3487
3488         if (gop_id == 3) {
3489                 if (phy_type == PHY_INTERFACE_MODE_SGMII)
3490                         val |= MV_NETC_GE_MAC3_SGMII;
3491                 else if (phy_type == PHY_INTERFACE_MODE_RGMII ||
3492                          phy_type == PHY_INTERFACE_MODE_RGMII_ID)
3493                         val |= MV_NETC_GE_MAC3_RGMII;
3494         }
3495
3496         return val;
3497 }
3498
3499 static void gop_netc_active_port(struct mvpp2 *priv, int gop_id, u32 val)
3500 {
3501         u32 reg;
3502
3503         reg = gop_rfu1_read(priv, NETCOMP_PORTS_CONTROL_1_REG);
3504         reg &= ~(NETC_PORTS_ACTIVE_MASK(gop_id));
3505
3506         val <<= NETC_PORTS_ACTIVE_OFFSET(gop_id);
3507         val &= NETC_PORTS_ACTIVE_MASK(gop_id);
3508
3509         reg |= val;
3510
3511         gop_rfu1_write(priv, NETCOMP_PORTS_CONTROL_1_REG, reg);
3512 }
3513
3514 static void gop_netc_mii_mode(struct mvpp2 *priv, int gop_id, u32 val)
3515 {
3516         u32 reg;
3517
3518         reg = gop_rfu1_read(priv, NETCOMP_CONTROL_0_REG);
3519         reg &= ~NETC_GBE_PORT1_MII_MODE_MASK;
3520
3521         val <<= NETC_GBE_PORT1_MII_MODE_OFFS;
3522         val &= NETC_GBE_PORT1_MII_MODE_MASK;
3523
3524         reg |= val;
3525
3526         gop_rfu1_write(priv, NETCOMP_CONTROL_0_REG, reg);
3527 }
3528
3529 static void gop_netc_gop_reset(struct mvpp2 *priv, u32 val)
3530 {
3531         u32 reg;
3532
3533         reg = gop_rfu1_read(priv, GOP_SOFT_RESET_1_REG);
3534         reg &= ~NETC_GOP_SOFT_RESET_MASK;
3535
3536         val <<= NETC_GOP_SOFT_RESET_OFFS;
3537         val &= NETC_GOP_SOFT_RESET_MASK;
3538
3539         reg |= val;
3540
3541         gop_rfu1_write(priv, GOP_SOFT_RESET_1_REG, reg);
3542 }
3543
3544 static void gop_netc_gop_clock_logic_set(struct mvpp2 *priv, u32 val)
3545 {
3546         u32 reg;
3547
3548         reg = gop_rfu1_read(priv, NETCOMP_PORTS_CONTROL_0_REG);
3549         reg &= ~NETC_CLK_DIV_PHASE_MASK;
3550
3551         val <<= NETC_CLK_DIV_PHASE_OFFS;
3552         val &= NETC_CLK_DIV_PHASE_MASK;
3553
3554         reg |= val;
3555
3556         gop_rfu1_write(priv, NETCOMP_PORTS_CONTROL_0_REG, reg);
3557 }
3558
3559 static void gop_netc_port_rf_reset(struct mvpp2 *priv, int gop_id, u32 val)
3560 {
3561         u32 reg;
3562
3563         reg = gop_rfu1_read(priv, NETCOMP_PORTS_CONTROL_1_REG);
3564         reg &= ~(NETC_PORT_GIG_RF_RESET_MASK(gop_id));
3565
3566         val <<= NETC_PORT_GIG_RF_RESET_OFFS(gop_id);
3567         val &= NETC_PORT_GIG_RF_RESET_MASK(gop_id);
3568
3569         reg |= val;
3570
3571         gop_rfu1_write(priv, NETCOMP_PORTS_CONTROL_1_REG, reg);
3572 }
3573
3574 static void gop_netc_gbe_sgmii_mode_select(struct mvpp2 *priv, int gop_id,
3575                                            u32 val)
3576 {
3577         u32 reg, mask, offset;
3578
3579         if (gop_id == 2) {
3580                 mask = NETC_GBE_PORT0_SGMII_MODE_MASK;
3581                 offset = NETC_GBE_PORT0_SGMII_MODE_OFFS;
3582         } else {
3583                 mask = NETC_GBE_PORT1_SGMII_MODE_MASK;
3584                 offset = NETC_GBE_PORT1_SGMII_MODE_OFFS;
3585         }
3586         reg = gop_rfu1_read(priv, NETCOMP_CONTROL_0_REG);
3587         reg &= ~mask;
3588
3589         val <<= offset;
3590         val &= mask;
3591
3592         reg |= val;
3593
3594         gop_rfu1_write(priv, NETCOMP_CONTROL_0_REG, reg);
3595 }
3596
3597 static void gop_netc_bus_width_select(struct mvpp2 *priv, u32 val)
3598 {
3599         u32 reg;
3600
3601         reg = gop_rfu1_read(priv, NETCOMP_PORTS_CONTROL_0_REG);
3602         reg &= ~NETC_BUS_WIDTH_SELECT_MASK;
3603
3604         val <<= NETC_BUS_WIDTH_SELECT_OFFS;
3605         val &= NETC_BUS_WIDTH_SELECT_MASK;
3606
3607         reg |= val;
3608
3609         gop_rfu1_write(priv, NETCOMP_PORTS_CONTROL_0_REG, reg);
3610 }
3611
3612 static void gop_netc_sample_stages_timing(struct mvpp2 *priv, u32 val)
3613 {
3614         u32 reg;
3615
3616         reg = gop_rfu1_read(priv, NETCOMP_PORTS_CONTROL_0_REG);
3617         reg &= ~NETC_GIG_RX_DATA_SAMPLE_MASK;
3618
3619         val <<= NETC_GIG_RX_DATA_SAMPLE_OFFS;
3620         val &= NETC_GIG_RX_DATA_SAMPLE_MASK;
3621
3622         reg |= val;
3623
3624         gop_rfu1_write(priv, NETCOMP_PORTS_CONTROL_0_REG, reg);
3625 }
3626
3627 static void gop_netc_mac_to_xgmii(struct mvpp2 *priv, int gop_id,
3628                                   enum mv_netc_phase phase)
3629 {
3630         switch (phase) {
3631         case MV_NETC_FIRST_PHASE:
3632                 /* Set Bus Width to HB mode = 1 */
3633                 gop_netc_bus_width_select(priv, 1);
3634                 /* Select RGMII mode */
3635                 gop_netc_gbe_sgmii_mode_select(priv, gop_id, MV_NETC_GBE_XMII);
3636                 break;
3637
3638         case MV_NETC_SECOND_PHASE:
3639                 /* De-assert the relevant port HB reset */
3640                 gop_netc_port_rf_reset(priv, gop_id, 1);
3641                 break;
3642         }
3643 }
3644
3645 static void gop_netc_mac_to_sgmii(struct mvpp2 *priv, int gop_id,
3646                                   enum mv_netc_phase phase)
3647 {
3648         switch (phase) {
3649         case MV_NETC_FIRST_PHASE:
3650                 /* Set Bus Width to HB mode = 1 */
3651                 gop_netc_bus_width_select(priv, 1);
3652                 /* Select SGMII mode */
3653                 if (gop_id >= 1) {
3654                         gop_netc_gbe_sgmii_mode_select(priv, gop_id,
3655                                                        MV_NETC_GBE_SGMII);
3656                 }
3657
3658                 /* Configure the sample stages */
3659                 gop_netc_sample_stages_timing(priv, 0);
3660                 /* Configure the ComPhy Selector */
3661                 /* gop_netc_com_phy_selector_config(netComplex); */
3662                 break;
3663
3664         case MV_NETC_SECOND_PHASE:
3665                 /* De-assert the relevant port HB reset */
3666                 gop_netc_port_rf_reset(priv, gop_id, 1);
3667                 break;
3668         }
3669 }
3670
3671 static int gop_netc_init(struct mvpp2 *priv, enum mv_netc_phase phase)
3672 {
3673         u32 c = priv->netc_config;
3674
3675         if (c & MV_NETC_GE_MAC2_SGMII)
3676                 gop_netc_mac_to_sgmii(priv, 2, phase);
3677         else
3678                 gop_netc_mac_to_xgmii(priv, 2, phase);
3679
3680         if (c & MV_NETC_GE_MAC3_SGMII) {
3681                 gop_netc_mac_to_sgmii(priv, 3, phase);
3682         } else {
3683                 gop_netc_mac_to_xgmii(priv, 3, phase);
3684                 if (c & MV_NETC_GE_MAC3_RGMII)
3685                         gop_netc_mii_mode(priv, 3, MV_NETC_GBE_RGMII);
3686                 else
3687                         gop_netc_mii_mode(priv, 3, MV_NETC_GBE_MII);
3688         }
3689
3690         /* Activate gop ports 0, 2, 3 */
3691         gop_netc_active_port(priv, 0, 1);
3692         gop_netc_active_port(priv, 2, 1);
3693         gop_netc_active_port(priv, 3, 1);
3694
3695         if (phase == MV_NETC_SECOND_PHASE) {
3696                 /* Enable the GOP internal clock logic */
3697                 gop_netc_gop_clock_logic_set(priv, 1);
3698                 /* De-assert GOP unit reset */
3699                 gop_netc_gop_reset(priv, 1);
3700         }
3701
3702         return 0;
3703 }
3704
3705 /* Set defaults to the MVPP2 port */
3706 static void mvpp2_defaults_set(struct mvpp2_port *port)
3707 {
3708         int tx_port_num, val, queue, ptxq, lrxq;
3709
3710         if (port->priv->hw_version == MVPP21) {
3711                 /* Configure port to loopback if needed */
3712                 if (port->flags & MVPP2_F_LOOPBACK)
3713                         mvpp2_port_loopback_set(port);
3714
3715                 /* Update TX FIFO MIN Threshold */
3716                 val = readl(port->base + MVPP2_GMAC_PORT_FIFO_CFG_1_REG);
3717                 val &= ~MVPP2_GMAC_TX_FIFO_MIN_TH_ALL_MASK;
3718                 /* Min. TX threshold must be less than minimal packet length */
3719                 val |= MVPP2_GMAC_TX_FIFO_MIN_TH_MASK(64 - 4 - 2);
3720                 writel(val, port->base + MVPP2_GMAC_PORT_FIFO_CFG_1_REG);
3721         }
3722
3723         /* Disable Legacy WRR, Disable EJP, Release from reset */
3724         tx_port_num = mvpp2_egress_port(port);
3725         mvpp2_write(port->priv, MVPP2_TXP_SCHED_PORT_INDEX_REG,
3726                     tx_port_num);
3727         mvpp2_write(port->priv, MVPP2_TXP_SCHED_CMD_1_REG, 0);
3728
3729         /* Close bandwidth for all queues */
3730         for (queue = 0; queue < MVPP2_MAX_TXQ; queue++) {
3731                 ptxq = mvpp2_txq_phys(port->id, queue);
3732                 mvpp2_write(port->priv,
3733                             MVPP2_TXQ_SCHED_TOKEN_CNTR_REG(ptxq), 0);
3734         }
3735
3736         /* Set refill period to 1 usec, refill tokens
3737          * and bucket size to maximum
3738          */
3739         mvpp2_write(port->priv, MVPP2_TXP_SCHED_PERIOD_REG, 0xc8);
3740         val = mvpp2_read(port->priv, MVPP2_TXP_SCHED_REFILL_REG);
3741         val &= ~MVPP2_TXP_REFILL_PERIOD_ALL_MASK;
3742         val |= MVPP2_TXP_REFILL_PERIOD_MASK(1);
3743         val |= MVPP2_TXP_REFILL_TOKENS_ALL_MASK;
3744         mvpp2_write(port->priv, MVPP2_TXP_SCHED_REFILL_REG, val);
3745         val = MVPP2_TXP_TOKEN_SIZE_MAX;
3746         mvpp2_write(port->priv, MVPP2_TXP_SCHED_TOKEN_SIZE_REG, val);
3747
3748         /* Set MaximumLowLatencyPacketSize value to 256 */
3749         mvpp2_write(port->priv, MVPP2_RX_CTRL_REG(port->id),
3750                     MVPP2_RX_USE_PSEUDO_FOR_CSUM_MASK |
3751                     MVPP2_RX_LOW_LATENCY_PKT_SIZE(256));
3752
3753         /* Enable Rx cache snoop */
3754         for (lrxq = 0; lrxq < rxq_number; lrxq++) {
3755                 queue = port->rxqs[lrxq]->id;
3756                 val = mvpp2_read(port->priv, MVPP2_RXQ_CONFIG_REG(queue));
3757                 val |= MVPP2_SNOOP_PKT_SIZE_MASK |
3758                            MVPP2_SNOOP_BUF_HDR_MASK;
3759                 mvpp2_write(port->priv, MVPP2_RXQ_CONFIG_REG(queue), val);
3760         }
3761 }
3762
3763 /* Enable/disable receiving packets */
3764 static void mvpp2_ingress_enable(struct mvpp2_port *port)
3765 {
3766         u32 val;
3767         int lrxq, queue;
3768
3769         for (lrxq = 0; lrxq < rxq_number; lrxq++) {
3770                 queue = port->rxqs[lrxq]->id;
3771                 val = mvpp2_read(port->priv, MVPP2_RXQ_CONFIG_REG(queue));
3772                 val &= ~MVPP2_RXQ_DISABLE_MASK;
3773                 mvpp2_write(port->priv, MVPP2_RXQ_CONFIG_REG(queue), val);
3774         }
3775 }
3776
3777 static void mvpp2_ingress_disable(struct mvpp2_port *port)
3778 {
3779         u32 val;
3780         int lrxq, queue;
3781
3782         for (lrxq = 0; lrxq < rxq_number; lrxq++) {
3783                 queue = port->rxqs[lrxq]->id;
3784                 val = mvpp2_read(port->priv, MVPP2_RXQ_CONFIG_REG(queue));
3785                 val |= MVPP2_RXQ_DISABLE_MASK;
3786                 mvpp2_write(port->priv, MVPP2_RXQ_CONFIG_REG(queue), val);
3787         }
3788 }
3789
3790 /* Enable transmit via physical egress queue
3791  * - HW starts take descriptors from DRAM
3792  */
3793 static void mvpp2_egress_enable(struct mvpp2_port *port)
3794 {
3795         u32 qmap;
3796         int queue;
3797         int tx_port_num = mvpp2_egress_port(port);
3798
3799         /* Enable all initialized TXs. */
3800         qmap = 0;
3801         for (queue = 0; queue < txq_number; queue++) {
3802                 struct mvpp2_tx_queue *txq = port->txqs[queue];
3803
3804                 if (txq->descs != NULL)
3805                         qmap |= (1 << queue);
3806         }
3807
3808         mvpp2_write(port->priv, MVPP2_TXP_SCHED_PORT_INDEX_REG, tx_port_num);
3809         mvpp2_write(port->priv, MVPP2_TXP_SCHED_Q_CMD_REG, qmap);
3810 }
3811
3812 /* Disable transmit via physical egress queue
3813  * - HW doesn't take descriptors from DRAM
3814  */
3815 static void mvpp2_egress_disable(struct mvpp2_port *port)
3816 {
3817         u32 reg_data;
3818         int delay;
3819         int tx_port_num = mvpp2_egress_port(port);
3820
3821         /* Issue stop command for active channels only */
3822         mvpp2_write(port->priv, MVPP2_TXP_SCHED_PORT_INDEX_REG, tx_port_num);
3823         reg_data = (mvpp2_read(port->priv, MVPP2_TXP_SCHED_Q_CMD_REG)) &
3824                     MVPP2_TXP_SCHED_ENQ_MASK;
3825         if (reg_data != 0)
3826                 mvpp2_write(port->priv, MVPP2_TXP_SCHED_Q_CMD_REG,
3827                             (reg_data << MVPP2_TXP_SCHED_DISQ_OFFSET));
3828
3829         /* Wait for all Tx activity to terminate. */
3830         delay = 0;
3831         do {
3832                 if (delay >= MVPP2_TX_DISABLE_TIMEOUT_MSEC) {
3833                         netdev_warn(port->dev,
3834                                     "Tx stop timed out, status=0x%08x\n",
3835                                     reg_data);
3836                         break;
3837                 }
3838                 mdelay(1);
3839                 delay++;
3840
3841                 /* Check port TX Command register that all
3842                  * Tx queues are stopped
3843                  */
3844                 reg_data = mvpp2_read(port->priv, MVPP2_TXP_SCHED_Q_CMD_REG);
3845         } while (reg_data & MVPP2_TXP_SCHED_ENQ_MASK);
3846 }
3847
3848 /* Rx descriptors helper methods */
3849
3850 /* Get number of Rx descriptors occupied by received packets */
3851 static inline int
3852 mvpp2_rxq_received(struct mvpp2_port *port, int rxq_id)
3853 {
3854         u32 val = mvpp2_read(port->priv, MVPP2_RXQ_STATUS_REG(rxq_id));
3855
3856         return val & MVPP2_RXQ_OCCUPIED_MASK;
3857 }
3858
3859 /* Update Rx queue status with the number of occupied and available
3860  * Rx descriptor slots.
3861  */
3862 static inline void
3863 mvpp2_rxq_status_update(struct mvpp2_port *port, int rxq_id,
3864                         int used_count, int free_count)
3865 {
3866         /* Decrement the number of used descriptors and increment count
3867          * increment the number of free descriptors.
3868          */
3869         u32 val = used_count | (free_count << MVPP2_RXQ_NUM_NEW_OFFSET);
3870
3871         mvpp2_write(port->priv, MVPP2_RXQ_STATUS_UPDATE_REG(rxq_id), val);
3872 }
3873
3874 /* Get pointer to next RX descriptor to be processed by SW */
3875 static inline struct mvpp2_rx_desc *
3876 mvpp2_rxq_next_desc_get(struct mvpp2_rx_queue *rxq)
3877 {
3878         int rx_desc = rxq->next_desc_to_proc;
3879
3880         rxq->next_desc_to_proc = MVPP2_QUEUE_NEXT_DESC(rxq, rx_desc);
3881         prefetch(rxq->descs + rxq->next_desc_to_proc);
3882         return rxq->descs + rx_desc;
3883 }
3884
3885 /* Set rx queue offset */
3886 static void mvpp2_rxq_offset_set(struct mvpp2_port *port,
3887                                  int prxq, int offset)
3888 {
3889         u32 val;
3890
3891         /* Convert offset from bytes to units of 32 bytes */
3892         offset = offset >> 5;
3893
3894         val = mvpp2_read(port->priv, MVPP2_RXQ_CONFIG_REG(prxq));
3895         val &= ~MVPP2_RXQ_PACKET_OFFSET_MASK;
3896
3897         /* Offset is in */
3898         val |= ((offset << MVPP2_RXQ_PACKET_OFFSET_OFFS) &
3899                     MVPP2_RXQ_PACKET_OFFSET_MASK);
3900
3901         mvpp2_write(port->priv, MVPP2_RXQ_CONFIG_REG(prxq), val);
3902 }
3903
3904 /* Obtain BM cookie information from descriptor */
3905 static u32 mvpp2_bm_cookie_build(struct mvpp2_port *port,
3906                                  struct mvpp2_rx_desc *rx_desc)
3907 {
3908         int cpu = smp_processor_id();
3909         int pool;
3910
3911         pool = (mvpp2_rxdesc_status_get(port, rx_desc) &
3912                 MVPP2_RXD_BM_POOL_ID_MASK) >>
3913                 MVPP2_RXD_BM_POOL_ID_OFFS;
3914
3915         return ((pool & 0xFF) << MVPP2_BM_COOKIE_POOL_OFFS) |
3916                ((cpu & 0xFF) << MVPP2_BM_COOKIE_CPU_OFFS);
3917 }
3918
3919 /* Tx descriptors helper methods */
3920
3921 /* Get number of Tx descriptors waiting to be transmitted by HW */
3922 static int mvpp2_txq_pend_desc_num_get(struct mvpp2_port *port,
3923                                        struct mvpp2_tx_queue *txq)
3924 {
3925         u32 val;
3926
3927         mvpp2_write(port->priv, MVPP2_TXQ_NUM_REG, txq->id);
3928         val = mvpp2_read(port->priv, MVPP2_TXQ_PENDING_REG);
3929
3930         return val & MVPP2_TXQ_PENDING_MASK;
3931 }
3932
3933 /* Get pointer to next Tx descriptor to be processed (send) by HW */
3934 static struct mvpp2_tx_desc *
3935 mvpp2_txq_next_desc_get(struct mvpp2_tx_queue *txq)
3936 {
3937         int tx_desc = txq->next_desc_to_proc;
3938
3939         txq->next_desc_to_proc = MVPP2_QUEUE_NEXT_DESC(txq, tx_desc);
3940         return txq->descs + tx_desc;
3941 }
3942
3943 /* Update HW with number of aggregated Tx descriptors to be sent */
3944 static void mvpp2_aggr_txq_pend_desc_add(struct mvpp2_port *port, int pending)
3945 {
3946         /* aggregated access - relevant TXQ number is written in TX desc */
3947         mvpp2_write(port->priv, MVPP2_AGGR_TXQ_UPDATE_REG, pending);
3948 }
3949
3950 /* Get number of sent descriptors and decrement counter.
3951  * The number of sent descriptors is returned.
3952  * Per-CPU access
3953  */
3954 static inline int mvpp2_txq_sent_desc_proc(struct mvpp2_port *port,
3955                                            struct mvpp2_tx_queue *txq)
3956 {
3957         u32 val;
3958
3959         /* Reading status reg resets transmitted descriptor counter */
3960         val = mvpp2_read(port->priv, MVPP2_TXQ_SENT_REG(txq->id));
3961
3962         return (val & MVPP2_TRANSMITTED_COUNT_MASK) >>
3963                 MVPP2_TRANSMITTED_COUNT_OFFSET;
3964 }
3965
3966 static void mvpp2_txq_sent_counter_clear(void *arg)
3967 {
3968         struct mvpp2_port *port = arg;
3969         int queue;
3970
3971         for (queue = 0; queue < txq_number; queue++) {
3972                 int id = port->txqs[queue]->id;
3973
3974                 mvpp2_read(port->priv, MVPP2_TXQ_SENT_REG(id));
3975         }
3976 }
3977
3978 /* Set max sizes for Tx queues */
3979 static void mvpp2_txp_max_tx_size_set(struct mvpp2_port *port)
3980 {
3981         u32     val, size, mtu;
3982         int     txq, tx_port_num;
3983
3984         mtu = port->pkt_size * 8;
3985         if (mtu > MVPP2_TXP_MTU_MAX)
3986                 mtu = MVPP2_TXP_MTU_MAX;
3987
3988         /* WA for wrong Token bucket update: Set MTU value = 3*real MTU value */
3989         mtu = 3 * mtu;
3990
3991         /* Indirect access to registers */
3992         tx_port_num = mvpp2_egress_port(port);
3993         mvpp2_write(port->priv, MVPP2_TXP_SCHED_PORT_INDEX_REG, tx_port_num);
3994
3995         /* Set MTU */
3996         val = mvpp2_read(port->priv, MVPP2_TXP_SCHED_MTU_REG);
3997         val &= ~MVPP2_TXP_MTU_MAX;
3998         val |= mtu;
3999         mvpp2_write(port->priv, MVPP2_TXP_SCHED_MTU_REG, val);
4000
4001         /* TXP token size and all TXQs token size must be larger that MTU */
4002         val = mvpp2_read(port->priv, MVPP2_TXP_SCHED_TOKEN_SIZE_REG);
4003         size = val & MVPP2_TXP_TOKEN_SIZE_MAX;
4004         if (size < mtu) {
4005                 size = mtu;
4006                 val &= ~MVPP2_TXP_TOKEN_SIZE_MAX;
4007                 val |= size;
4008                 mvpp2_write(port->priv, MVPP2_TXP_SCHED_TOKEN_SIZE_REG, val);
4009         }
4010
4011         for (txq = 0; txq < txq_number; txq++) {
4012                 val = mvpp2_read(port->priv,
4013                                  MVPP2_TXQ_SCHED_TOKEN_SIZE_REG(txq));
4014                 size = val & MVPP2_TXQ_TOKEN_SIZE_MAX;
4015
4016                 if (size < mtu) {
4017                         size = mtu;
4018                         val &= ~MVPP2_TXQ_TOKEN_SIZE_MAX;
4019                         val |= size;
4020                         mvpp2_write(port->priv,
4021                                     MVPP2_TXQ_SCHED_TOKEN_SIZE_REG(txq),
4022                                     val);
4023                 }
4024         }
4025 }
4026
4027 /* Free Tx queue skbuffs */
4028 static void mvpp2_txq_bufs_free(struct mvpp2_port *port,
4029                                 struct mvpp2_tx_queue *txq,
4030                                 struct mvpp2_txq_pcpu *txq_pcpu, int num)
4031 {
4032         int i;
4033
4034         for (i = 0; i < num; i++)
4035                 mvpp2_txq_inc_get(txq_pcpu);
4036 }
4037
4038 static inline struct mvpp2_rx_queue *mvpp2_get_rx_queue(struct mvpp2_port *port,
4039                                                         u32 cause)
4040 {
4041         int queue = fls(cause) - 1;
4042
4043         return port->rxqs[queue];
4044 }
4045
4046 static inline struct mvpp2_tx_queue *mvpp2_get_tx_queue(struct mvpp2_port *port,
4047                                                         u32 cause)
4048 {
4049         int queue = fls(cause) - 1;
4050
4051         return port->txqs[queue];
4052 }
4053
4054 /* Rx/Tx queue initialization/cleanup methods */
4055
4056 /* Allocate and initialize descriptors for aggr TXQ */
4057 static int mvpp2_aggr_txq_init(struct udevice *dev,
4058                                struct mvpp2_tx_queue *aggr_txq,
4059                                int desc_num, int cpu,
4060                                struct mvpp2 *priv)
4061 {
4062         u32 txq_dma;
4063
4064         /* Allocate memory for TX descriptors */
4065         aggr_txq->descs = buffer_loc.aggr_tx_descs;
4066         aggr_txq->descs_dma = (dma_addr_t)buffer_loc.aggr_tx_descs;
4067         if (!aggr_txq->descs)
4068                 return -ENOMEM;
4069
4070         /* Make sure descriptor address is cache line size aligned  */
4071         BUG_ON(aggr_txq->descs !=
4072                PTR_ALIGN(aggr_txq->descs, MVPP2_CPU_D_CACHE_LINE_SIZE));
4073
4074         aggr_txq->last_desc = aggr_txq->size - 1;
4075
4076         /* Aggr TXQ no reset WA */
4077         aggr_txq->next_desc_to_proc = mvpp2_read(priv,
4078                                                  MVPP2_AGGR_TXQ_INDEX_REG(cpu));
4079
4080         /* Set Tx descriptors queue starting address indirect
4081          * access
4082          */
4083         if (priv->hw_version == MVPP21)
4084                 txq_dma = aggr_txq->descs_dma;
4085         else
4086                 txq_dma = aggr_txq->descs_dma >>
4087                         MVPP22_AGGR_TXQ_DESC_ADDR_OFFS;
4088
4089         mvpp2_write(priv, MVPP2_AGGR_TXQ_DESC_ADDR_REG(cpu), txq_dma);
4090         mvpp2_write(priv, MVPP2_AGGR_TXQ_DESC_SIZE_REG(cpu), desc_num);
4091
4092         return 0;
4093 }
4094
4095 /* Create a specified Rx queue */
4096 static int mvpp2_rxq_init(struct mvpp2_port *port,
4097                           struct mvpp2_rx_queue *rxq)
4098
4099 {
4100         u32 rxq_dma;
4101
4102         rxq->size = port->rx_ring_size;
4103
4104         /* Allocate memory for RX descriptors */
4105         rxq->descs = buffer_loc.rx_descs;
4106         rxq->descs_dma = (dma_addr_t)buffer_loc.rx_descs;
4107         if (!rxq->descs)
4108                 return -ENOMEM;
4109
4110         BUG_ON(rxq->descs !=
4111                PTR_ALIGN(rxq->descs, MVPP2_CPU_D_CACHE_LINE_SIZE));
4112
4113         rxq->last_desc = rxq->size - 1;
4114
4115         /* Zero occupied and non-occupied counters - direct access */
4116         mvpp2_write(port->priv, MVPP2_RXQ_STATUS_REG(rxq->id), 0);
4117
4118         /* Set Rx descriptors queue starting address - indirect access */
4119         mvpp2_write(port->priv, MVPP2_RXQ_NUM_REG, rxq->id);
4120         if (port->priv->hw_version == MVPP21)
4121                 rxq_dma = rxq->descs_dma;
4122         else
4123                 rxq_dma = rxq->descs_dma >> MVPP22_DESC_ADDR_OFFS;
4124         mvpp2_write(port->priv, MVPP2_RXQ_DESC_ADDR_REG, rxq_dma);
4125         mvpp2_write(port->priv, MVPP2_RXQ_DESC_SIZE_REG, rxq->size);
4126         mvpp2_write(port->priv, MVPP2_RXQ_INDEX_REG, 0);
4127
4128         /* Set Offset */
4129         mvpp2_rxq_offset_set(port, rxq->id, NET_SKB_PAD);
4130
4131         /* Add number of descriptors ready for receiving packets */
4132         mvpp2_rxq_status_update(port, rxq->id, 0, rxq->size);
4133
4134         return 0;
4135 }
4136
4137 /* Push packets received by the RXQ to BM pool */
4138 static void mvpp2_rxq_drop_pkts(struct mvpp2_port *port,
4139                                 struct mvpp2_rx_queue *rxq)
4140 {
4141         int rx_received, i;
4142
4143         rx_received = mvpp2_rxq_received(port, rxq->id);
4144         if (!rx_received)
4145                 return;
4146
4147         for (i = 0; i < rx_received; i++) {
4148                 struct mvpp2_rx_desc *rx_desc = mvpp2_rxq_next_desc_get(rxq);
4149                 u32 bm = mvpp2_bm_cookie_build(port, rx_desc);
4150
4151                 mvpp2_pool_refill(port, bm,
4152                                   mvpp2_rxdesc_dma_addr_get(port, rx_desc),
4153                                   mvpp2_rxdesc_cookie_get(port, rx_desc));
4154         }
4155         mvpp2_rxq_status_update(port, rxq->id, rx_received, rx_received);
4156 }
4157
4158 /* Cleanup Rx queue */
4159 static void mvpp2_rxq_deinit(struct mvpp2_port *port,
4160                              struct mvpp2_rx_queue *rxq)
4161 {
4162         mvpp2_rxq_drop_pkts(port, rxq);
4163
4164         rxq->descs             = NULL;
4165         rxq->last_desc         = 0;
4166         rxq->next_desc_to_proc = 0;
4167         rxq->descs_dma         = 0;
4168
4169         /* Clear Rx descriptors queue starting address and size;
4170          * free descriptor number
4171          */
4172         mvpp2_write(port->priv, MVPP2_RXQ_STATUS_REG(rxq->id), 0);
4173         mvpp2_write(port->priv, MVPP2_RXQ_NUM_REG, rxq->id);
4174         mvpp2_write(port->priv, MVPP2_RXQ_DESC_ADDR_REG, 0);
4175         mvpp2_write(port->priv, MVPP2_RXQ_DESC_SIZE_REG, 0);
4176 }
4177
4178 /* Create and initialize a Tx queue */
4179 static int mvpp2_txq_init(struct mvpp2_port *port,
4180                           struct mvpp2_tx_queue *txq)
4181 {
4182         u32 val;
4183         int cpu, desc, desc_per_txq, tx_port_num;
4184         struct mvpp2_txq_pcpu *txq_pcpu;
4185
4186         txq->size = port->tx_ring_size;
4187
4188         /* Allocate memory for Tx descriptors */
4189         txq->descs = buffer_loc.tx_descs;
4190         txq->descs_dma = (dma_addr_t)buffer_loc.tx_descs;
4191         if (!txq->descs)
4192                 return -ENOMEM;
4193
4194         /* Make sure descriptor address is cache line size aligned  */
4195         BUG_ON(txq->descs !=
4196                PTR_ALIGN(txq->descs, MVPP2_CPU_D_CACHE_LINE_SIZE));
4197
4198         txq->last_desc = txq->size - 1;
4199
4200         /* Set Tx descriptors queue starting address - indirect access */
4201         mvpp2_write(port->priv, MVPP2_TXQ_NUM_REG, txq->id);
4202         mvpp2_write(port->priv, MVPP2_TXQ_DESC_ADDR_REG, txq->descs_dma);
4203         mvpp2_write(port->priv, MVPP2_TXQ_DESC_SIZE_REG, txq->size &
4204                                              MVPP2_TXQ_DESC_SIZE_MASK);
4205         mvpp2_write(port->priv, MVPP2_TXQ_INDEX_REG, 0);
4206         mvpp2_write(port->priv, MVPP2_TXQ_RSVD_CLR_REG,
4207                     txq->id << MVPP2_TXQ_RSVD_CLR_OFFSET);
4208         val = mvpp2_read(port->priv, MVPP2_TXQ_PENDING_REG);
4209         val &= ~MVPP2_TXQ_PENDING_MASK;
4210         mvpp2_write(port->priv, MVPP2_TXQ_PENDING_REG, val);
4211
4212         /* Calculate base address in prefetch buffer. We reserve 16 descriptors
4213          * for each existing TXQ.
4214          * TCONTS for PON port must be continuous from 0 to MVPP2_MAX_TCONT
4215          * GBE ports assumed to be continious from 0 to MVPP2_MAX_PORTS
4216          */
4217         desc_per_txq = 16;
4218         desc = (port->id * MVPP2_MAX_TXQ * desc_per_txq) +
4219                (txq->log_id * desc_per_txq);
4220
4221         mvpp2_write(port->priv, MVPP2_TXQ_PREF_BUF_REG,
4222                     MVPP2_PREF_BUF_PTR(desc) | MVPP2_PREF_BUF_SIZE_16 |
4223                     MVPP2_PREF_BUF_THRESH(desc_per_txq / 2));
4224
4225         /* WRR / EJP configuration - indirect access */
4226         tx_port_num = mvpp2_egress_port(port);
4227         mvpp2_write(port->priv, MVPP2_TXP_SCHED_PORT_INDEX_REG, tx_port_num);
4228
4229         val = mvpp2_read(port->priv, MVPP2_TXQ_SCHED_REFILL_REG(txq->log_id));
4230         val &= ~MVPP2_TXQ_REFILL_PERIOD_ALL_MASK;
4231         val |= MVPP2_TXQ_REFILL_PERIOD_MASK(1);
4232         val |= MVPP2_TXQ_REFILL_TOKENS_ALL_MASK;
4233         mvpp2_write(port->priv, MVPP2_TXQ_SCHED_REFILL_REG(txq->log_id), val);
4234
4235         val = MVPP2_TXQ_TOKEN_SIZE_MAX;
4236         mvpp2_write(port->priv, MVPP2_TXQ_SCHED_TOKEN_SIZE_REG(txq->log_id),
4237                     val);
4238
4239         for_each_present_cpu(cpu) {
4240                 txq_pcpu = per_cpu_ptr(txq->pcpu, cpu);
4241                 txq_pcpu->size = txq->size;
4242         }
4243
4244         return 0;
4245 }
4246
4247 /* Free allocated TXQ resources */
4248 static void mvpp2_txq_deinit(struct mvpp2_port *port,
4249                              struct mvpp2_tx_queue *txq)
4250 {
4251         txq->descs             = NULL;
4252         txq->last_desc         = 0;
4253         txq->next_desc_to_proc = 0;
4254         txq->descs_dma         = 0;
4255
4256         /* Set minimum bandwidth for disabled TXQs */
4257         mvpp2_write(port->priv, MVPP2_TXQ_SCHED_TOKEN_CNTR_REG(txq->id), 0);
4258
4259         /* Set Tx descriptors queue starting address and size */
4260         mvpp2_write(port->priv, MVPP2_TXQ_NUM_REG, txq->id);
4261         mvpp2_write(port->priv, MVPP2_TXQ_DESC_ADDR_REG, 0);
4262         mvpp2_write(port->priv, MVPP2_TXQ_DESC_SIZE_REG, 0);
4263 }
4264
4265 /* Cleanup Tx ports */
4266 static void mvpp2_txq_clean(struct mvpp2_port *port, struct mvpp2_tx_queue *txq)
4267 {
4268         struct mvpp2_txq_pcpu *txq_pcpu;
4269         int delay, pending, cpu;
4270         u32 val;
4271
4272         mvpp2_write(port->priv, MVPP2_TXQ_NUM_REG, txq->id);
4273         val = mvpp2_read(port->priv, MVPP2_TXQ_PREF_BUF_REG);
4274         val |= MVPP2_TXQ_DRAIN_EN_MASK;
4275         mvpp2_write(port->priv, MVPP2_TXQ_PREF_BUF_REG, val);
4276
4277         /* The napi queue has been stopped so wait for all packets
4278          * to be transmitted.
4279          */
4280         delay = 0;
4281         do {
4282                 if (delay >= MVPP2_TX_PENDING_TIMEOUT_MSEC) {
4283                         netdev_warn(port->dev,
4284                                     "port %d: cleaning queue %d timed out\n",
4285                                     port->id, txq->log_id);
4286                         break;
4287                 }
4288                 mdelay(1);
4289                 delay++;
4290
4291                 pending = mvpp2_txq_pend_desc_num_get(port, txq);
4292         } while (pending);
4293
4294         val &= ~MVPP2_TXQ_DRAIN_EN_MASK;
4295         mvpp2_write(port->priv, MVPP2_TXQ_PREF_BUF_REG, val);
4296
4297         for_each_present_cpu(cpu) {
4298                 txq_pcpu = per_cpu_ptr(txq->pcpu, cpu);
4299
4300                 /* Release all packets */
4301                 mvpp2_txq_bufs_free(port, txq, txq_pcpu, txq_pcpu->count);
4302
4303                 /* Reset queue */
4304                 txq_pcpu->count = 0;
4305                 txq_pcpu->txq_put_index = 0;
4306                 txq_pcpu->txq_get_index = 0;
4307         }
4308 }
4309
4310 /* Cleanup all Tx queues */
4311 static void mvpp2_cleanup_txqs(struct mvpp2_port *port)
4312 {
4313         struct mvpp2_tx_queue *txq;
4314         int queue;
4315         u32 val;
4316
4317         val = mvpp2_read(port->priv, MVPP2_TX_PORT_FLUSH_REG);
4318
4319         /* Reset Tx ports and delete Tx queues */
4320         val |= MVPP2_TX_PORT_FLUSH_MASK(port->id);
4321         mvpp2_write(port->priv, MVPP2_TX_PORT_FLUSH_REG, val);
4322
4323         for (queue = 0; queue < txq_number; queue++) {
4324                 txq = port->txqs[queue];
4325                 mvpp2_txq_clean(port, txq);
4326                 mvpp2_txq_deinit(port, txq);
4327         }
4328
4329         mvpp2_txq_sent_counter_clear(port);
4330
4331         val &= ~MVPP2_TX_PORT_FLUSH_MASK(port->id);
4332         mvpp2_write(port->priv, MVPP2_TX_PORT_FLUSH_REG, val);
4333 }
4334
4335 /* Cleanup all Rx queues */
4336 static void mvpp2_cleanup_rxqs(struct mvpp2_port *port)
4337 {
4338         int queue;
4339
4340         for (queue = 0; queue < rxq_number; queue++)
4341                 mvpp2_rxq_deinit(port, port->rxqs[queue]);
4342 }
4343
4344 /* Init all Rx queues for port */
4345 static int mvpp2_setup_rxqs(struct mvpp2_port *port)
4346 {
4347         int queue, err;
4348
4349         for (queue = 0; queue < rxq_number; queue++) {
4350                 err = mvpp2_rxq_init(port, port->rxqs[queue]);
4351                 if (err)
4352                         goto err_cleanup;
4353         }
4354         return 0;
4355
4356 err_cleanup:
4357         mvpp2_cleanup_rxqs(port);
4358         return err;
4359 }
4360
4361 /* Init all tx queues for port */
4362 static int mvpp2_setup_txqs(struct mvpp2_port *port)
4363 {
4364         struct mvpp2_tx_queue *txq;
4365         int queue, err;
4366
4367         for (queue = 0; queue < txq_number; queue++) {
4368                 txq = port->txqs[queue];
4369                 err = mvpp2_txq_init(port, txq);
4370                 if (err)
4371                         goto err_cleanup;
4372         }
4373
4374         mvpp2_txq_sent_counter_clear(port);
4375         return 0;
4376
4377 err_cleanup:
4378         mvpp2_cleanup_txqs(port);
4379         return err;
4380 }
4381
4382 /* Adjust link */
4383 static void mvpp2_link_event(struct mvpp2_port *port)
4384 {
4385         struct phy_device *phydev = port->phy_dev;
4386         int status_change = 0;
4387         u32 val;
4388
4389         if (phydev->link) {
4390                 if ((port->speed != phydev->speed) ||
4391                     (port->duplex != phydev->duplex)) {
4392                         u32 val;
4393
4394                         val = readl(port->base + MVPP2_GMAC_AUTONEG_CONFIG);
4395                         val &= ~(MVPP2_GMAC_CONFIG_MII_SPEED |
4396                                  MVPP2_GMAC_CONFIG_GMII_SPEED |
4397                                  MVPP2_GMAC_CONFIG_FULL_DUPLEX |
4398                                  MVPP2_GMAC_AN_SPEED_EN |
4399                                  MVPP2_GMAC_AN_DUPLEX_EN);
4400
4401                         if (phydev->duplex)
4402                                 val |= MVPP2_GMAC_CONFIG_FULL_DUPLEX;
4403
4404                         if (phydev->speed == SPEED_1000)
4405                                 val |= MVPP2_GMAC_CONFIG_GMII_SPEED;
4406                         else if (phydev->speed == SPEED_100)
4407                                 val |= MVPP2_GMAC_CONFIG_MII_SPEED;
4408
4409                         writel(val, port->base + MVPP2_GMAC_AUTONEG_CONFIG);
4410
4411                         port->duplex = phydev->duplex;
4412                         port->speed  = phydev->speed;
4413                 }
4414         }
4415
4416         if (phydev->link != port->link) {
4417                 if (!phydev->link) {
4418                         port->duplex = -1;
4419                         port->speed = 0;
4420                 }
4421
4422                 port->link = phydev->link;
4423                 status_change = 1;
4424         }
4425
4426         if (status_change) {
4427                 if (phydev->link) {
4428                         val = readl(port->base + MVPP2_GMAC_AUTONEG_CONFIG);
4429                         val |= (MVPP2_GMAC_FORCE_LINK_PASS |
4430                                 MVPP2_GMAC_FORCE_LINK_DOWN);
4431                         writel(val, port->base + MVPP2_GMAC_AUTONEG_CONFIG);
4432                         mvpp2_egress_enable(port);
4433                         mvpp2_ingress_enable(port);
4434                 } else {
4435                         mvpp2_ingress_disable(port);
4436                         mvpp2_egress_disable(port);
4437                 }
4438         }
4439 }
4440
4441 /* Main RX/TX processing routines */
4442
4443 /* Display more error info */
4444 static void mvpp2_rx_error(struct mvpp2_port *port,
4445                            struct mvpp2_rx_desc *rx_desc)
4446 {
4447         u32 status = mvpp2_rxdesc_status_get(port, rx_desc);
4448         size_t sz = mvpp2_rxdesc_size_get(port, rx_desc);
4449
4450         switch (status & MVPP2_RXD_ERR_CODE_MASK) {
4451         case MVPP2_RXD_ERR_CRC:
4452                 netdev_err(port->dev, "bad rx status %08x (crc error), size=%zu\n",
4453                            status, sz);
4454                 break;
4455         case MVPP2_RXD_ERR_OVERRUN:
4456                 netdev_err(port->dev, "bad rx status %08x (overrun error), size=%zu\n",
4457                            status, sz);
4458                 break;
4459         case MVPP2_RXD_ERR_RESOURCE:
4460                 netdev_err(port->dev, "bad rx status %08x (resource error), size=%zu\n",
4461                            status, sz);
4462                 break;
4463         }
4464 }
4465
4466 /* Reuse skb if possible, or allocate a new skb and add it to BM pool */
4467 static int mvpp2_rx_refill(struct mvpp2_port *port,
4468                            struct mvpp2_bm_pool *bm_pool,
4469                            u32 bm, dma_addr_t dma_addr)
4470 {
4471         mvpp2_pool_refill(port, bm, dma_addr, (unsigned long)dma_addr);
4472         return 0;
4473 }
4474
4475 /* Set hw internals when starting port */
4476 static void mvpp2_start_dev(struct mvpp2_port *port)
4477 {
4478         mvpp2_gmac_max_rx_size_set(port);
4479         mvpp2_txp_max_tx_size_set(port);
4480
4481         if (port->priv->hw_version == MVPP21)
4482                 mvpp2_port_enable(port);
4483         else
4484                 gop_port_enable(port, 1);
4485 }
4486
4487 /* Set hw internals when stopping port */
4488 static void mvpp2_stop_dev(struct mvpp2_port *port)
4489 {
4490         /* Stop new packets from arriving to RXQs */
4491         mvpp2_ingress_disable(port);
4492
4493         mvpp2_egress_disable(port);
4494
4495         if (port->priv->hw_version == MVPP21)
4496                 mvpp2_port_disable(port);
4497         else
4498                 gop_port_enable(port, 0);
4499 }
4500
4501 static int mvpp2_phy_connect(struct udevice *dev, struct mvpp2_port *port)
4502 {
4503         struct phy_device *phy_dev;
4504
4505         if (!port->init || port->link == 0) {
4506                 phy_dev = phy_connect(port->priv->bus, port->phyaddr, dev,
4507                                       port->phy_interface);
4508                 port->phy_dev = phy_dev;
4509                 if (!phy_dev) {
4510                         netdev_err(port->dev, "cannot connect to phy\n");
4511                         return -ENODEV;
4512                 }
4513                 phy_dev->supported &= PHY_GBIT_FEATURES;
4514                 phy_dev->advertising = phy_dev->supported;
4515
4516                 port->phy_dev = phy_dev;
4517                 port->link    = 0;
4518                 port->duplex  = 0;
4519                 port->speed   = 0;
4520
4521                 phy_config(phy_dev);
4522                 phy_startup(phy_dev);
4523                 if (!phy_dev->link) {
4524                         printf("%s: No link\n", phy_dev->dev->name);
4525                         return -1;
4526                 }
4527
4528                 port->init = 1;
4529         } else {
4530                 mvpp2_egress_enable(port);
4531                 mvpp2_ingress_enable(port);
4532         }
4533
4534         return 0;
4535 }
4536
4537 static int mvpp2_open(struct udevice *dev, struct mvpp2_port *port)
4538 {
4539         unsigned char mac_bcast[ETH_ALEN] = {
4540                         0xff, 0xff, 0xff, 0xff, 0xff, 0xff };
4541         int err;
4542
4543         err = mvpp2_prs_mac_da_accept(port->priv, port->id, mac_bcast, true);
4544         if (err) {
4545                 netdev_err(dev, "mvpp2_prs_mac_da_accept BC failed\n");
4546                 return err;
4547         }
4548         err = mvpp2_prs_mac_da_accept(port->priv, port->id,
4549                                       port->dev_addr, true);
4550         if (err) {
4551                 netdev_err(dev, "mvpp2_prs_mac_da_accept MC failed\n");
4552                 return err;
4553         }
4554         err = mvpp2_prs_def_flow(port);
4555         if (err) {
4556                 netdev_err(dev, "mvpp2_prs_def_flow failed\n");
4557                 return err;
4558         }
4559
4560         /* Allocate the Rx/Tx queues */
4561         err = mvpp2_setup_rxqs(port);
4562         if (err) {
4563                 netdev_err(port->dev, "cannot allocate Rx queues\n");
4564                 return err;
4565         }
4566
4567         err = mvpp2_setup_txqs(port);
4568         if (err) {
4569                 netdev_err(port->dev, "cannot allocate Tx queues\n");
4570                 return err;
4571         }
4572
4573         err = mvpp2_phy_connect(dev, port);
4574         if (err < 0)
4575                 return err;
4576
4577         mvpp2_link_event(port);
4578
4579         mvpp2_start_dev(port);
4580
4581         return 0;
4582 }
4583
4584 /* No Device ops here in U-Boot */
4585
4586 /* Driver initialization */
4587
4588 static void mvpp2_port_power_up(struct mvpp2_port *port)
4589 {
4590         struct mvpp2 *priv = port->priv;
4591
4592         /* On PPv2.2 the GoP / interface configuration has already been done */
4593         if (priv->hw_version == MVPP21)
4594                 mvpp2_port_mii_set(port);
4595         mvpp2_port_periodic_xon_disable(port);
4596         if (priv->hw_version == MVPP21)
4597                 mvpp2_port_fc_adv_enable(port);
4598         mvpp2_port_reset(port);
4599 }
4600
4601 /* Initialize port HW */
4602 static int mvpp2_port_init(struct udevice *dev, struct mvpp2_port *port)
4603 {
4604         struct mvpp2 *priv = port->priv;
4605         struct mvpp2_txq_pcpu *txq_pcpu;
4606         int queue, cpu, err;
4607
4608         if (port->first_rxq + rxq_number >
4609             MVPP2_MAX_PORTS * priv->max_port_rxqs)
4610                 return -EINVAL;
4611
4612         /* Disable port */
4613         mvpp2_egress_disable(port);
4614         if (priv->hw_version == MVPP21)
4615                 mvpp2_port_disable(port);
4616         else
4617                 gop_port_enable(port, 0);
4618
4619         port->txqs = devm_kcalloc(dev, txq_number, sizeof(*port->txqs),
4620                                   GFP_KERNEL);
4621         if (!port->txqs)
4622                 return -ENOMEM;
4623
4624         /* Associate physical Tx queues to this port and initialize.
4625          * The mapping is predefined.
4626          */
4627         for (queue = 0; queue < txq_number; queue++) {
4628                 int queue_phy_id = mvpp2_txq_phys(port->id, queue);
4629                 struct mvpp2_tx_queue *txq;
4630
4631                 txq = devm_kzalloc(dev, sizeof(*txq), GFP_KERNEL);
4632                 if (!txq)
4633                         return -ENOMEM;
4634
4635                 txq->pcpu = devm_kzalloc(dev, sizeof(struct mvpp2_txq_pcpu),
4636                                          GFP_KERNEL);
4637                 if (!txq->pcpu)
4638                         return -ENOMEM;
4639
4640                 txq->id = queue_phy_id;
4641                 txq->log_id = queue;
4642                 txq->done_pkts_coal = MVPP2_TXDONE_COAL_PKTS_THRESH;
4643                 for_each_present_cpu(cpu) {
4644                         txq_pcpu = per_cpu_ptr(txq->pcpu, cpu);
4645                         txq_pcpu->cpu = cpu;
4646                 }
4647
4648                 port->txqs[queue] = txq;
4649         }
4650
4651         port->rxqs = devm_kcalloc(dev, rxq_number, sizeof(*port->rxqs),
4652                                   GFP_KERNEL);
4653         if (!port->rxqs)
4654                 return -ENOMEM;
4655
4656         /* Allocate and initialize Rx queue for this port */
4657         for (queue = 0; queue < rxq_number; queue++) {
4658                 struct mvpp2_rx_queue *rxq;
4659
4660                 /* Map physical Rx queue to port's logical Rx queue */
4661                 rxq = devm_kzalloc(dev, sizeof(*rxq), GFP_KERNEL);
4662                 if (!rxq)
4663                         return -ENOMEM;
4664                 /* Map this Rx queue to a physical queue */
4665                 rxq->id = port->first_rxq + queue;
4666                 rxq->port = port->id;
4667                 rxq->logic_rxq = queue;
4668
4669                 port->rxqs[queue] = rxq;
4670         }
4671
4672         /* Configure Rx queue group interrupt for this port */
4673         if (priv->hw_version == MVPP21) {
4674                 mvpp2_write(priv, MVPP21_ISR_RXQ_GROUP_REG(port->id),
4675                             CONFIG_MV_ETH_RXQ);
4676         } else {
4677                 u32 val;
4678
4679                 val = (port->id << MVPP22_ISR_RXQ_GROUP_INDEX_GROUP_OFFSET);
4680                 mvpp2_write(priv, MVPP22_ISR_RXQ_GROUP_INDEX_REG, val);
4681
4682                 val = (CONFIG_MV_ETH_RXQ <<
4683                        MVPP22_ISR_RXQ_SUB_GROUP_SIZE_OFFSET);
4684                 mvpp2_write(priv, MVPP22_ISR_RXQ_SUB_GROUP_CONFIG_REG, val);
4685         }
4686
4687         /* Create Rx descriptor rings */
4688         for (queue = 0; queue < rxq_number; queue++) {
4689                 struct mvpp2_rx_queue *rxq = port->rxqs[queue];
4690
4691                 rxq->size = port->rx_ring_size;
4692                 rxq->pkts_coal = MVPP2_RX_COAL_PKTS;
4693                 rxq->time_coal = MVPP2_RX_COAL_USEC;
4694         }
4695
4696         mvpp2_ingress_disable(port);
4697
4698         /* Port default configuration */
4699         mvpp2_defaults_set(port);
4700
4701         /* Port's classifier configuration */
4702         mvpp2_cls_oversize_rxq_set(port);
4703         mvpp2_cls_port_config(port);
4704
4705         /* Provide an initial Rx packet size */
4706         port->pkt_size = MVPP2_RX_PKT_SIZE(PKTSIZE_ALIGN);
4707
4708         /* Initialize pools for swf */
4709         err = mvpp2_swf_bm_pool_init(port);
4710         if (err)
4711                 return err;
4712
4713         return 0;
4714 }
4715
4716 static int phy_info_parse(struct udevice *dev, struct mvpp2_port *port)
4717 {
4718         int port_node = dev_of_offset(dev);
4719         const char *phy_mode_str;
4720         int phy_node;
4721         u32 id;
4722         u32 phyaddr;
4723         int phy_mode = -1;
4724
4725         phy_node = fdtdec_lookup_phandle(gd->fdt_blob, port_node, "phy");
4726         if (phy_node < 0) {
4727                 dev_err(&pdev->dev, "missing phy\n");
4728                 return -ENODEV;
4729         }
4730
4731         phy_mode_str = fdt_getprop(gd->fdt_blob, port_node, "phy-mode", NULL);
4732         if (phy_mode_str)
4733                 phy_mode = phy_get_interface_by_name(phy_mode_str);
4734         if (phy_mode == -1) {
4735                 dev_err(&pdev->dev, "incorrect phy mode\n");
4736                 return -EINVAL;
4737         }
4738
4739         id = fdtdec_get_int(gd->fdt_blob, port_node, "port-id", -1);
4740         if (id == -1) {
4741                 dev_err(&pdev->dev, "missing port-id value\n");
4742                 return -EINVAL;
4743         }
4744
4745         /*
4746          * ToDo:
4747          * Not sure if this DT property "phy-speed" will get accepted, so
4748          * this might change later
4749          */
4750         /* Get phy-speed for SGMII 2.5Gbps vs 1Gbps setup */
4751         port->phy_speed = fdtdec_get_int(gd->fdt_blob, port_node,
4752                                          "phy-speed", 1000);
4753
4754         phyaddr = fdtdec_get_int(gd->fdt_blob, phy_node, "reg", 0);
4755
4756         port->id = id;
4757         if (port->priv->hw_version == MVPP21)
4758                 port->first_rxq = port->id * rxq_number;
4759         else
4760                 port->first_rxq = port->id * port->priv->max_port_rxqs;
4761         port->phy_node = phy_node;
4762         port->phy_interface = phy_mode;
4763         port->phyaddr = phyaddr;
4764
4765         return 0;
4766 }
4767
4768 /* Ports initialization */
4769 static int mvpp2_port_probe(struct udevice *dev,
4770                             struct mvpp2_port *port,
4771                             int port_node,
4772                             struct mvpp2 *priv)
4773 {
4774         int err;
4775
4776         port->tx_ring_size = MVPP2_MAX_TXD;
4777         port->rx_ring_size = MVPP2_MAX_RXD;
4778
4779         err = mvpp2_port_init(dev, port);
4780         if (err < 0) {
4781                 dev_err(&pdev->dev, "failed to init port %d\n", port->id);
4782                 return err;
4783         }
4784         mvpp2_port_power_up(port);
4785
4786         priv->port_list[port->id] = port;
4787         return 0;
4788 }
4789
4790 /* Initialize decoding windows */
4791 static void mvpp2_conf_mbus_windows(const struct mbus_dram_target_info *dram,
4792                                     struct mvpp2 *priv)
4793 {
4794         u32 win_enable;
4795         int i;
4796
4797         for (i = 0; i < 6; i++) {
4798                 mvpp2_write(priv, MVPP2_WIN_BASE(i), 0);
4799                 mvpp2_write(priv, MVPP2_WIN_SIZE(i), 0);
4800
4801                 if (i < 4)
4802                         mvpp2_write(priv, MVPP2_WIN_REMAP(i), 0);
4803         }
4804
4805         win_enable = 0;
4806
4807         for (i = 0; i < dram->num_cs; i++) {
4808                 const struct mbus_dram_window *cs = dram->cs + i;
4809
4810                 mvpp2_write(priv, MVPP2_WIN_BASE(i),
4811                             (cs->base & 0xffff0000) | (cs->mbus_attr << 8) |
4812                             dram->mbus_dram_target_id);
4813
4814                 mvpp2_write(priv, MVPP2_WIN_SIZE(i),
4815                             (cs->size - 1) & 0xffff0000);
4816
4817                 win_enable |= (1 << i);
4818         }
4819
4820         mvpp2_write(priv, MVPP2_BASE_ADDR_ENABLE, win_enable);
4821 }
4822
4823 /* Initialize Rx FIFO's */
4824 static void mvpp2_rx_fifo_init(struct mvpp2 *priv)
4825 {
4826         int port;
4827
4828         for (port = 0; port < MVPP2_MAX_PORTS; port++) {
4829                 if (priv->hw_version == MVPP22) {
4830                         if (port == 0) {
4831                                 mvpp2_write(priv,
4832                                             MVPP2_RX_DATA_FIFO_SIZE_REG(port),
4833                                             MVPP22_RX_FIFO_10GB_PORT_DATA_SIZE);
4834                                 mvpp2_write(priv,
4835                                             MVPP2_RX_ATTR_FIFO_SIZE_REG(port),
4836                                             MVPP22_RX_FIFO_10GB_PORT_ATTR_SIZE);
4837                         } else if (port == 1) {
4838                                 mvpp2_write(priv,
4839                                             MVPP2_RX_DATA_FIFO_SIZE_REG(port),
4840                                             MVPP22_RX_FIFO_2_5GB_PORT_DATA_SIZE);
4841                                 mvpp2_write(priv,
4842                                             MVPP2_RX_ATTR_FIFO_SIZE_REG(port),
4843                                             MVPP22_RX_FIFO_2_5GB_PORT_ATTR_SIZE);
4844                         } else {
4845                                 mvpp2_write(priv,
4846                                             MVPP2_RX_DATA_FIFO_SIZE_REG(port),
4847                                             MVPP22_RX_FIFO_1GB_PORT_DATA_SIZE);
4848                                 mvpp2_write(priv,
4849                                             MVPP2_RX_ATTR_FIFO_SIZE_REG(port),
4850                                             MVPP22_RX_FIFO_1GB_PORT_ATTR_SIZE);
4851                         }
4852                 } else {
4853                         mvpp2_write(priv, MVPP2_RX_DATA_FIFO_SIZE_REG(port),
4854                                     MVPP21_RX_FIFO_PORT_DATA_SIZE);
4855                         mvpp2_write(priv, MVPP2_RX_ATTR_FIFO_SIZE_REG(port),
4856                                     MVPP21_RX_FIFO_PORT_ATTR_SIZE);
4857                 }
4858         }
4859
4860         mvpp2_write(priv, MVPP2_RX_MIN_PKT_SIZE_REG,
4861                     MVPP2_RX_FIFO_PORT_MIN_PKT);
4862         mvpp2_write(priv, MVPP2_RX_FIFO_INIT_REG, 0x1);
4863 }
4864
4865 /* Initialize Tx FIFO's */
4866 static void mvpp2_tx_fifo_init(struct mvpp2 *priv)
4867 {
4868         int port, val;
4869
4870         for (port = 0; port < MVPP2_MAX_PORTS; port++) {
4871                 /* Port 0 supports 10KB TX FIFO */
4872                 if (port == 0) {
4873                         val = MVPP2_TX_FIFO_DATA_SIZE_10KB &
4874                                 MVPP22_TX_FIFO_SIZE_MASK;
4875                 } else {
4876                         val = MVPP2_TX_FIFO_DATA_SIZE_3KB &
4877                                 MVPP22_TX_FIFO_SIZE_MASK;
4878                 }
4879                 mvpp2_write(priv, MVPP22_TX_FIFO_SIZE_REG(port), val);
4880         }
4881 }
4882
4883 static void mvpp2_axi_init(struct mvpp2 *priv)
4884 {
4885         u32 val, rdval, wrval;
4886
4887         mvpp2_write(priv, MVPP22_BM_ADDR_HIGH_RLS_REG, 0x0);
4888
4889         /* AXI Bridge Configuration */
4890
4891         rdval = MVPP22_AXI_CODE_CACHE_RD_CACHE
4892                 << MVPP22_AXI_ATTR_CACHE_OFFS;
4893         rdval |= MVPP22_AXI_CODE_DOMAIN_OUTER_DOM
4894                 << MVPP22_AXI_ATTR_DOMAIN_OFFS;
4895
4896         wrval = MVPP22_AXI_CODE_CACHE_WR_CACHE
4897                 << MVPP22_AXI_ATTR_CACHE_OFFS;
4898         wrval |= MVPP22_AXI_CODE_DOMAIN_OUTER_DOM
4899                 << MVPP22_AXI_ATTR_DOMAIN_OFFS;
4900
4901         /* BM */
4902         mvpp2_write(priv, MVPP22_AXI_BM_WR_ATTR_REG, wrval);
4903         mvpp2_write(priv, MVPP22_AXI_BM_RD_ATTR_REG, rdval);
4904
4905         /* Descriptors */
4906         mvpp2_write(priv, MVPP22_AXI_AGGRQ_DESCR_RD_ATTR_REG, rdval);
4907         mvpp2_write(priv, MVPP22_AXI_TXQ_DESCR_WR_ATTR_REG, wrval);
4908         mvpp2_write(priv, MVPP22_AXI_TXQ_DESCR_RD_ATTR_REG, rdval);
4909         mvpp2_write(priv, MVPP22_AXI_RXQ_DESCR_WR_ATTR_REG, wrval);
4910
4911         /* Buffer Data */
4912         mvpp2_write(priv, MVPP22_AXI_TX_DATA_RD_ATTR_REG, rdval);
4913         mvpp2_write(priv, MVPP22_AXI_RX_DATA_WR_ATTR_REG, wrval);
4914
4915         val = MVPP22_AXI_CODE_CACHE_NON_CACHE
4916                 << MVPP22_AXI_CODE_CACHE_OFFS;
4917         val |= MVPP22_AXI_CODE_DOMAIN_SYSTEM
4918                 << MVPP22_AXI_CODE_DOMAIN_OFFS;
4919         mvpp2_write(priv, MVPP22_AXI_RD_NORMAL_CODE_REG, val);
4920         mvpp2_write(priv, MVPP22_AXI_WR_NORMAL_CODE_REG, val);
4921
4922         val = MVPP22_AXI_CODE_CACHE_RD_CACHE
4923                 << MVPP22_AXI_CODE_CACHE_OFFS;
4924         val |= MVPP22_AXI_CODE_DOMAIN_OUTER_DOM
4925                 << MVPP22_AXI_CODE_DOMAIN_OFFS;
4926
4927         mvpp2_write(priv, MVPP22_AXI_RD_SNOOP_CODE_REG, val);
4928
4929         val = MVPP22_AXI_CODE_CACHE_WR_CACHE
4930                 << MVPP22_AXI_CODE_CACHE_OFFS;
4931         val |= MVPP22_AXI_CODE_DOMAIN_OUTER_DOM
4932                 << MVPP22_AXI_CODE_DOMAIN_OFFS;
4933
4934         mvpp2_write(priv, MVPP22_AXI_WR_SNOOP_CODE_REG, val);
4935 }
4936
4937 /* Initialize network controller common part HW */
4938 static int mvpp2_init(struct udevice *dev, struct mvpp2 *priv)
4939 {
4940         const struct mbus_dram_target_info *dram_target_info;
4941         int err, i;
4942         u32 val;
4943
4944         /* Checks for hardware constraints (U-Boot uses only one rxq) */
4945         if ((rxq_number > priv->max_port_rxqs) ||
4946             (txq_number > MVPP2_MAX_TXQ)) {
4947                 dev_err(&pdev->dev, "invalid queue size parameter\n");
4948                 return -EINVAL;
4949         }
4950
4951         /* MBUS windows configuration */
4952         dram_target_info = mvebu_mbus_dram_info();
4953         if (dram_target_info)
4954                 mvpp2_conf_mbus_windows(dram_target_info, priv);
4955
4956         if (priv->hw_version == MVPP22)
4957                 mvpp2_axi_init(priv);
4958
4959         /* Disable HW PHY polling */
4960         if (priv->hw_version == MVPP21) {
4961                 val = readl(priv->lms_base + MVPP2_PHY_AN_CFG0_REG);
4962                 val |= MVPP2_PHY_AN_STOP_SMI0_MASK;
4963                 writel(val, priv->lms_base + MVPP2_PHY_AN_CFG0_REG);
4964         } else {
4965                 val = readl(priv->iface_base + MVPP22_SMI_MISC_CFG_REG);
4966                 val &= ~MVPP22_SMI_POLLING_EN;
4967                 writel(val, priv->iface_base + MVPP22_SMI_MISC_CFG_REG);
4968         }
4969
4970         /* Allocate and initialize aggregated TXQs */
4971         priv->aggr_txqs = devm_kcalloc(dev, num_present_cpus(),
4972                                        sizeof(struct mvpp2_tx_queue),
4973                                        GFP_KERNEL);
4974         if (!priv->aggr_txqs)
4975                 return -ENOMEM;
4976
4977         for_each_present_cpu(i) {
4978                 priv->aggr_txqs[i].id = i;
4979                 priv->aggr_txqs[i].size = MVPP2_AGGR_TXQ_SIZE;
4980                 err = mvpp2_aggr_txq_init(dev, &priv->aggr_txqs[i],
4981                                           MVPP2_AGGR_TXQ_SIZE, i, priv);
4982                 if (err < 0)
4983                         return err;
4984         }
4985
4986         /* Rx Fifo Init */
4987         mvpp2_rx_fifo_init(priv);
4988
4989         /* Tx Fifo Init */
4990         if (priv->hw_version == MVPP22)
4991                 mvpp2_tx_fifo_init(priv);
4992
4993         /* Reset Rx queue group interrupt configuration */
4994         for (i = 0; i < MVPP2_MAX_PORTS; i++) {
4995                 if (priv->hw_version == MVPP21) {
4996                         mvpp2_write(priv, MVPP21_ISR_RXQ_GROUP_REG(i),
4997                                     CONFIG_MV_ETH_RXQ);
4998                         continue;
4999                 } else {
5000                         u32 val;
5001
5002                         val = (i << MVPP22_ISR_RXQ_GROUP_INDEX_GROUP_OFFSET);
5003                         mvpp2_write(priv, MVPP22_ISR_RXQ_GROUP_INDEX_REG, val);
5004
5005                         val = (CONFIG_MV_ETH_RXQ <<
5006                                MVPP22_ISR_RXQ_SUB_GROUP_SIZE_OFFSET);
5007                         mvpp2_write(priv,
5008                                     MVPP22_ISR_RXQ_SUB_GROUP_CONFIG_REG, val);
5009                 }
5010         }
5011
5012         if (priv->hw_version == MVPP21)
5013                 writel(MVPP2_EXT_GLOBAL_CTRL_DEFAULT,
5014                        priv->lms_base + MVPP2_MNG_EXTENDED_GLOBAL_CTRL_REG);
5015
5016         /* Allow cache snoop when transmiting packets */
5017         mvpp2_write(priv, MVPP2_TX_SNOOP_REG, 0x1);
5018
5019         /* Buffer Manager initialization */
5020         err = mvpp2_bm_init(dev, priv);
5021         if (err < 0)
5022                 return err;
5023
5024         /* Parser default initialization */
5025         err = mvpp2_prs_default_init(dev, priv);
5026         if (err < 0)
5027                 return err;
5028
5029         /* Classifier default initialization */
5030         mvpp2_cls_init(priv);
5031
5032         return 0;
5033 }
5034
5035 /* SMI / MDIO functions */
5036
5037 static int smi_wait_ready(struct mvpp2 *priv)
5038 {
5039         u32 timeout = MVPP2_SMI_TIMEOUT;
5040         u32 smi_reg;
5041
5042         /* wait till the SMI is not busy */
5043         do {
5044                 /* read smi register */
5045                 smi_reg = readl(priv->mdio_base);
5046                 if (timeout-- == 0) {
5047                         printf("Error: SMI busy timeout\n");
5048                         return -EFAULT;
5049                 }
5050         } while (smi_reg & MVPP2_SMI_BUSY);
5051
5052         return 0;
5053 }
5054
5055 /*
5056  * mpp2_mdio_read - miiphy_read callback function.
5057  *
5058  * Returns 16bit phy register value, or 0xffff on error
5059  */
5060 static int mpp2_mdio_read(struct mii_dev *bus, int addr, int devad, int reg)
5061 {
5062         struct mvpp2 *priv = bus->priv;
5063         u32 smi_reg;
5064         u32 timeout;
5065
5066         /* check parameters */
5067         if (addr > MVPP2_PHY_ADDR_MASK) {
5068                 printf("Error: Invalid PHY address %d\n", addr);
5069                 return -EFAULT;
5070         }
5071
5072         if (reg > MVPP2_PHY_REG_MASK) {
5073                 printf("Err: Invalid register offset %d\n", reg);
5074                 return -EFAULT;
5075         }
5076
5077         /* wait till the SMI is not busy */
5078         if (smi_wait_ready(priv) < 0)
5079                 return -EFAULT;
5080
5081         /* fill the phy address and regiser offset and read opcode */
5082         smi_reg = (addr << MVPP2_SMI_DEV_ADDR_OFFS)
5083                 | (reg << MVPP2_SMI_REG_ADDR_OFFS)
5084                 | MVPP2_SMI_OPCODE_READ;
5085
5086         /* write the smi register */
5087         writel(smi_reg, priv->mdio_base);
5088
5089         /* wait till read value is ready */
5090         timeout = MVPP2_SMI_TIMEOUT;
5091
5092         do {
5093                 /* read smi register */
5094                 smi_reg = readl(priv->mdio_base);
5095                 if (timeout-- == 0) {
5096                         printf("Err: SMI read ready timeout\n");
5097                         return -EFAULT;
5098                 }
5099         } while (!(smi_reg & MVPP2_SMI_READ_VALID));
5100
5101         /* Wait for the data to update in the SMI register */
5102         for (timeout = 0; timeout < MVPP2_SMI_TIMEOUT; timeout++)
5103                 ;
5104
5105         return readl(priv->mdio_base) & MVPP2_SMI_DATA_MASK;
5106 }
5107
5108 /*
5109  * mpp2_mdio_write - miiphy_write callback function.
5110  *
5111  * Returns 0 if write succeed, -EINVAL on bad parameters
5112  * -ETIME on timeout
5113  */
5114 static int mpp2_mdio_write(struct mii_dev *bus, int addr, int devad, int reg,
5115                            u16 value)
5116 {
5117         struct mvpp2 *priv = bus->priv;
5118         u32 smi_reg;
5119
5120         /* check parameters */
5121         if (addr > MVPP2_PHY_ADDR_MASK) {
5122                 printf("Error: Invalid PHY address %d\n", addr);
5123                 return -EFAULT;
5124         }
5125
5126         if (reg > MVPP2_PHY_REG_MASK) {
5127                 printf("Err: Invalid register offset %d\n", reg);
5128                 return -EFAULT;
5129         }
5130
5131         /* wait till the SMI is not busy */
5132         if (smi_wait_ready(priv) < 0)
5133                 return -EFAULT;
5134
5135         /* fill the phy addr and reg offset and write opcode and data */
5136         smi_reg = value << MVPP2_SMI_DATA_OFFS;
5137         smi_reg |= (addr << MVPP2_SMI_DEV_ADDR_OFFS)
5138                 | (reg << MVPP2_SMI_REG_ADDR_OFFS);
5139         smi_reg &= ~MVPP2_SMI_OPCODE_READ;
5140
5141         /* write the smi register */
5142         writel(smi_reg, priv->mdio_base);
5143
5144         return 0;
5145 }
5146
5147 static int mvpp2_recv(struct udevice *dev, int flags, uchar **packetp)
5148 {
5149         struct mvpp2_port *port = dev_get_priv(dev);
5150         struct mvpp2_rx_desc *rx_desc;
5151         struct mvpp2_bm_pool *bm_pool;
5152         dma_addr_t dma_addr;
5153         u32 bm, rx_status;
5154         int pool, rx_bytes, err;
5155         int rx_received;
5156         struct mvpp2_rx_queue *rxq;
5157         u32 cause_rx_tx, cause_rx, cause_misc;
5158         u8 *data;
5159
5160         cause_rx_tx = mvpp2_read(port->priv,
5161                                  MVPP2_ISR_RX_TX_CAUSE_REG(port->id));
5162         cause_rx_tx &= ~MVPP2_CAUSE_TXQ_OCCUP_DESC_ALL_MASK;
5163         cause_misc = cause_rx_tx & MVPP2_CAUSE_MISC_SUM_MASK;
5164         if (!cause_rx_tx && !cause_misc)
5165                 return 0;
5166
5167         cause_rx = cause_rx_tx & MVPP2_CAUSE_RXQ_OCCUP_DESC_ALL_MASK;
5168
5169         /* Process RX packets */
5170         cause_rx |= port->pending_cause_rx;
5171         rxq = mvpp2_get_rx_queue(port, cause_rx);
5172
5173         /* Get number of received packets and clamp the to-do */
5174         rx_received = mvpp2_rxq_received(port, rxq->id);
5175
5176         /* Return if no packets are received */
5177         if (!rx_received)
5178                 return 0;
5179
5180         rx_desc = mvpp2_rxq_next_desc_get(rxq);
5181         rx_status = mvpp2_rxdesc_status_get(port, rx_desc);
5182         rx_bytes = mvpp2_rxdesc_size_get(port, rx_desc);
5183         rx_bytes -= MVPP2_MH_SIZE;
5184         dma_addr = mvpp2_rxdesc_dma_addr_get(port, rx_desc);
5185
5186         bm = mvpp2_bm_cookie_build(port, rx_desc);
5187         pool = mvpp2_bm_cookie_pool_get(bm);
5188         bm_pool = &port->priv->bm_pools[pool];
5189
5190         /* In case of an error, release the requested buffer pointer
5191          * to the Buffer Manager. This request process is controlled
5192          * by the hardware, and the information about the buffer is
5193          * comprised by the RX descriptor.
5194          */
5195         if (rx_status & MVPP2_RXD_ERR_SUMMARY) {
5196                 mvpp2_rx_error(port, rx_desc);
5197                 /* Return the buffer to the pool */
5198                 mvpp2_pool_refill(port, bm, dma_addr, dma_addr);
5199                 return 0;
5200         }
5201
5202         err = mvpp2_rx_refill(port, bm_pool, bm, dma_addr);
5203         if (err) {
5204                 netdev_err(port->dev, "failed to refill BM pools\n");
5205                 return 0;
5206         }
5207
5208         /* Update Rx queue management counters */
5209         mb();
5210         mvpp2_rxq_status_update(port, rxq->id, 1, 1);
5211
5212         /* give packet to stack - skip on first n bytes */
5213         data = (u8 *)dma_addr + 2 + 32;
5214
5215         if (rx_bytes <= 0)
5216                 return 0;
5217
5218         /*
5219          * No cache invalidation needed here, since the rx_buffer's are
5220          * located in a uncached memory region
5221          */
5222         *packetp = data;
5223
5224         return rx_bytes;
5225 }
5226
5227 /* Drain Txq */
5228 static void mvpp2_txq_drain(struct mvpp2_port *port, struct mvpp2_tx_queue *txq,
5229                             int enable)
5230 {
5231         u32 val;
5232
5233         mvpp2_write(port->priv, MVPP2_TXQ_NUM_REG, txq->id);
5234         val = mvpp2_read(port->priv, MVPP2_TXQ_PREF_BUF_REG);
5235         if (enable)
5236                 val |= MVPP2_TXQ_DRAIN_EN_MASK;
5237         else
5238                 val &= ~MVPP2_TXQ_DRAIN_EN_MASK;
5239         mvpp2_write(port->priv, MVPP2_TXQ_PREF_BUF_REG, val);
5240 }
5241
5242 static int mvpp2_send(struct udevice *dev, void *packet, int length)
5243 {
5244         struct mvpp2_port *port = dev_get_priv(dev);
5245         struct mvpp2_tx_queue *txq, *aggr_txq;
5246         struct mvpp2_tx_desc *tx_desc;
5247         int tx_done;
5248         int timeout;
5249
5250         txq = port->txqs[0];
5251         aggr_txq = &port->priv->aggr_txqs[smp_processor_id()];
5252
5253         /* Get a descriptor for the first part of the packet */
5254         tx_desc = mvpp2_txq_next_desc_get(aggr_txq);
5255         mvpp2_txdesc_txq_set(port, tx_desc, txq->id);
5256         mvpp2_txdesc_size_set(port, tx_desc, length);
5257         mvpp2_txdesc_offset_set(port, tx_desc,
5258                                 (dma_addr_t)packet & MVPP2_TX_DESC_ALIGN);
5259         mvpp2_txdesc_dma_addr_set(port, tx_desc,
5260                                   (dma_addr_t)packet & ~MVPP2_TX_DESC_ALIGN);
5261         /* First and Last descriptor */
5262         mvpp2_txdesc_cmd_set(port, tx_desc,
5263                              MVPP2_TXD_L4_CSUM_NOT | MVPP2_TXD_IP_CSUM_DISABLE
5264                              | MVPP2_TXD_F_DESC | MVPP2_TXD_L_DESC);
5265
5266         /* Flush tx data */
5267         flush_dcache_range((unsigned long)packet,
5268                            (unsigned long)packet + ALIGN(length, PKTALIGN));
5269
5270         /* Enable transmit */
5271         mb();
5272         mvpp2_aggr_txq_pend_desc_add(port, 1);
5273
5274         mvpp2_write(port->priv, MVPP2_TXQ_NUM_REG, txq->id);
5275
5276         timeout = 0;
5277         do {
5278                 if (timeout++ > 10000) {
5279                         printf("timeout: packet not sent from aggregated to phys TXQ\n");
5280                         return 0;
5281                 }
5282                 tx_done = mvpp2_txq_pend_desc_num_get(port, txq);
5283         } while (tx_done);
5284
5285         /* Enable TXQ drain */
5286         mvpp2_txq_drain(port, txq, 1);
5287
5288         timeout = 0;
5289         do {
5290                 if (timeout++ > 10000) {
5291                         printf("timeout: packet not sent\n");
5292                         return 0;
5293                 }
5294                 tx_done = mvpp2_txq_sent_desc_proc(port, txq);
5295         } while (!tx_done);
5296
5297         /* Disable TXQ drain */
5298         mvpp2_txq_drain(port, txq, 0);
5299
5300         return 0;
5301 }
5302
5303 static int mvpp2_start(struct udevice *dev)
5304 {
5305         struct eth_pdata *pdata = dev_get_platdata(dev);
5306         struct mvpp2_port *port = dev_get_priv(dev);
5307
5308         /* Load current MAC address */
5309         memcpy(port->dev_addr, pdata->enetaddr, ETH_ALEN);
5310
5311         /* Reconfigure parser accept the original MAC address */
5312         mvpp2_prs_update_mac_da(port, port->dev_addr);
5313
5314         mvpp2_port_power_up(port);
5315
5316         mvpp2_open(dev, port);
5317
5318         return 0;
5319 }
5320
5321 static void mvpp2_stop(struct udevice *dev)
5322 {
5323         struct mvpp2_port *port = dev_get_priv(dev);
5324
5325         mvpp2_stop_dev(port);
5326         mvpp2_cleanup_rxqs(port);
5327         mvpp2_cleanup_txqs(port);
5328 }
5329
5330 static int mvpp2_base_probe(struct udevice *dev)
5331 {
5332         struct mvpp2 *priv = dev_get_priv(dev);
5333         struct mii_dev *bus;
5334         void *bd_space;
5335         u32 size = 0;
5336         int i;
5337
5338         /* Save hw-version */
5339         priv->hw_version = dev_get_driver_data(dev);
5340
5341         /*
5342          * U-Boot special buffer handling:
5343          *
5344          * Allocate buffer area for descs and rx_buffers. This is only
5345          * done once for all interfaces. As only one interface can
5346          * be active. Make this area DMA-safe by disabling the D-cache
5347          */
5348
5349         /* Align buffer area for descs and rx_buffers to 1MiB */
5350         bd_space = memalign(1 << MMU_SECTION_SHIFT, BD_SPACE);
5351         mmu_set_region_dcache_behaviour((unsigned long)bd_space,
5352                                         BD_SPACE, DCACHE_OFF);
5353
5354         buffer_loc.aggr_tx_descs = (struct mvpp2_tx_desc *)bd_space;
5355         size += MVPP2_AGGR_TXQ_SIZE * MVPP2_DESC_ALIGNED_SIZE;
5356
5357         buffer_loc.tx_descs =
5358                 (struct mvpp2_tx_desc *)((unsigned long)bd_space + size);
5359         size += MVPP2_MAX_TXD * MVPP2_DESC_ALIGNED_SIZE;
5360
5361         buffer_loc.rx_descs =
5362                 (struct mvpp2_rx_desc *)((unsigned long)bd_space + size);
5363         size += MVPP2_MAX_RXD * MVPP2_DESC_ALIGNED_SIZE;
5364
5365         for (i = 0; i < MVPP2_BM_POOLS_NUM; i++) {
5366                 buffer_loc.bm_pool[i] =
5367                         (unsigned long *)((unsigned long)bd_space + size);
5368                 if (priv->hw_version == MVPP21)
5369                         size += MVPP2_BM_POOL_SIZE_MAX * 2 * sizeof(u32);
5370                 else
5371                         size += MVPP2_BM_POOL_SIZE_MAX * 2 * sizeof(u64);
5372         }
5373
5374         for (i = 0; i < MVPP2_BM_LONG_BUF_NUM; i++) {
5375                 buffer_loc.rx_buffer[i] =
5376                         (unsigned long *)((unsigned long)bd_space + size);
5377                 size += RX_BUFFER_SIZE;
5378         }
5379
5380         /* Clear the complete area so that all descriptors are cleared */
5381         memset(bd_space, 0, size);
5382
5383         /* Save base addresses for later use */
5384         priv->base = (void *)dev_get_addr_index(dev, 0);
5385         if (IS_ERR(priv->base))
5386                 return PTR_ERR(priv->base);
5387
5388         if (priv->hw_version == MVPP21) {
5389                 priv->lms_base = (void *)dev_get_addr_index(dev, 1);
5390                 if (IS_ERR(priv->lms_base))
5391                         return PTR_ERR(priv->lms_base);
5392
5393                 priv->mdio_base = priv->lms_base + MVPP21_SMI;
5394         } else {
5395                 priv->iface_base = (void *)dev_get_addr_index(dev, 1);
5396                 if (IS_ERR(priv->iface_base))
5397                         return PTR_ERR(priv->iface_base);
5398
5399                 priv->mdio_base = priv->iface_base + MVPP22_SMI;
5400
5401                 /* Store common base addresses for all ports */
5402                 priv->mpcs_base = priv->iface_base + MVPP22_MPCS;
5403                 priv->xpcs_base = priv->iface_base + MVPP22_XPCS;
5404                 priv->rfu1_base = priv->iface_base + MVPP22_RFU1;
5405         }
5406
5407         if (priv->hw_version == MVPP21)
5408                 priv->max_port_rxqs = 8;
5409         else
5410                 priv->max_port_rxqs = 32;
5411
5412         /* Finally create and register the MDIO bus driver */
5413         bus = mdio_alloc();
5414         if (!bus) {
5415                 printf("Failed to allocate MDIO bus\n");
5416                 return -ENOMEM;
5417         }
5418
5419         bus->read = mpp2_mdio_read;
5420         bus->write = mpp2_mdio_write;
5421         snprintf(bus->name, sizeof(bus->name), dev->name);
5422         bus->priv = (void *)priv;
5423         priv->bus = bus;
5424
5425         return mdio_register(bus);
5426 }
5427
5428 static int mvpp2_probe(struct udevice *dev)
5429 {
5430         struct mvpp2_port *port = dev_get_priv(dev);
5431         struct mvpp2 *priv = dev_get_priv(dev->parent);
5432         int err;
5433
5434         /* Only call the probe function for the parent once */
5435         if (!priv->probe_done) {
5436                 err = mvpp2_base_probe(dev->parent);
5437                 priv->probe_done = 1;
5438         }
5439
5440         port->priv = dev_get_priv(dev->parent);
5441
5442         err = phy_info_parse(dev, port);
5443         if (err)
5444                 return err;
5445
5446         /*
5447          * We need the port specific io base addresses at this stage, since
5448          * gop_port_init() accesses these registers
5449          */
5450         if (priv->hw_version == MVPP21) {
5451                 int priv_common_regs_num = 2;
5452
5453                 port->base = (void __iomem *)dev_get_addr_index(
5454                         dev->parent, priv_common_regs_num + port->id);
5455                 if (IS_ERR(port->base))
5456                         return PTR_ERR(port->base);
5457         } else {
5458                 port->gop_id = fdtdec_get_int(gd->fdt_blob, dev_of_offset(dev),
5459                                               "gop-port-id", -1);
5460                 if (port->id == -1) {
5461                         dev_err(&pdev->dev, "missing gop-port-id value\n");
5462                         return -EINVAL;
5463                 }
5464
5465                 port->base = priv->iface_base + MVPP22_PORT_BASE +
5466                         port->gop_id * MVPP22_PORT_OFFSET;
5467
5468                 /* GoP Init */
5469                 gop_port_init(port);
5470         }
5471
5472         /* Initialize network controller */
5473         err = mvpp2_init(dev, priv);
5474         if (err < 0) {
5475                 dev_err(&pdev->dev, "failed to initialize controller\n");
5476                 return err;
5477         }
5478
5479         err = mvpp2_port_probe(dev, port, dev_of_offset(dev), priv);
5480         if (err)
5481                 return err;
5482
5483         if (priv->hw_version == MVPP22) {
5484                 priv->netc_config |= mvpp2_netc_cfg_create(port->gop_id,
5485                                                            port->phy_interface);
5486
5487                 /* Netcomplex configurations for all ports */
5488                 gop_netc_init(priv, MV_NETC_FIRST_PHASE);
5489                 gop_netc_init(priv, MV_NETC_SECOND_PHASE);
5490         }
5491
5492         return 0;
5493 }
5494
5495 static const struct eth_ops mvpp2_ops = {
5496         .start          = mvpp2_start,
5497         .send           = mvpp2_send,
5498         .recv           = mvpp2_recv,
5499         .stop           = mvpp2_stop,
5500 };
5501
5502 static struct driver mvpp2_driver = {
5503         .name   = "mvpp2",
5504         .id     = UCLASS_ETH,
5505         .probe  = mvpp2_probe,
5506         .ops    = &mvpp2_ops,
5507         .priv_auto_alloc_size = sizeof(struct mvpp2_port),
5508         .platdata_auto_alloc_size = sizeof(struct eth_pdata),
5509 };
5510
5511 /*
5512  * Use a MISC device to bind the n instances (child nodes) of the
5513  * network base controller in UCLASS_ETH.
5514  */
5515 static int mvpp2_base_bind(struct udevice *parent)
5516 {
5517         const void *blob = gd->fdt_blob;
5518         int node = dev_of_offset(parent);
5519         struct uclass_driver *drv;
5520         struct udevice *dev;
5521         struct eth_pdata *plat;
5522         char *name;
5523         int subnode;
5524         u32 id;
5525         int base_id_add;
5526
5527         /* Lookup eth driver */
5528         drv = lists_uclass_lookup(UCLASS_ETH);
5529         if (!drv) {
5530                 puts("Cannot find eth driver\n");
5531                 return -ENOENT;
5532         }
5533
5534         base_id_add = base_id;
5535
5536         fdt_for_each_subnode(subnode, blob, node) {
5537                 /* Increment base_id for all subnodes, also the disabled ones */
5538                 base_id++;
5539
5540                 /* Skip disabled ports */
5541                 if (!fdtdec_get_is_enabled(blob, subnode))
5542                         continue;
5543
5544                 plat = calloc(1, sizeof(*plat));
5545                 if (!plat)
5546                         return -ENOMEM;
5547
5548                 id = fdtdec_get_int(blob, subnode, "port-id", -1);
5549                 id += base_id_add;
5550
5551                 name = calloc(1, 16);
5552                 sprintf(name, "mvpp2-%d", id);
5553
5554                 /* Create child device UCLASS_ETH and bind it */
5555                 device_bind(parent, &mvpp2_driver, name, plat, subnode, &dev);
5556                 dev_set_of_offset(dev, subnode);
5557         }
5558
5559         return 0;
5560 }
5561
5562 static const struct udevice_id mvpp2_ids[] = {
5563         {
5564                 .compatible = "marvell,armada-375-pp2",
5565                 .data = MVPP21,
5566         },
5567         {
5568                 .compatible = "marvell,armada-7k-pp22",
5569                 .data = MVPP22,
5570         },
5571         { }
5572 };
5573
5574 U_BOOT_DRIVER(mvpp2_base) = {
5575         .name   = "mvpp2_base",
5576         .id     = UCLASS_MISC,
5577         .of_match = mvpp2_ids,
5578         .bind   = mvpp2_base_bind,
5579         .priv_auto_alloc_size = sizeof(struct mvpp2),
5580 };