drivers/net/mscc_eswitch/ocelot_switch.c

   1 // SPDX-License-Identifier: (GPL-2.0+ OR MIT)
   2 /*
   3  * Copyright (c) 2018 Microsemi Corporation
   4  */
   5
   6 #include <common.h>
   7 #include <config.h>
   8 #include <dm.h>
   9 #include <dm/of_access.h>
  10 #include <dm/of_addr.h>
  11 #include <fdt_support.h>
  12 #include <linux/io.h>
  13 #include <linux/ioport.h>
  14 #include <miiphy.h>
  15 #include <net.h>
  16 #include <wait_bit.h>
  17
  18 #include "mscc_miim.h"
  19 #include "mscc_xfer.h"
  20 #include "mscc_mac_table.h"
  21
  22 #define PHY_CFG                         0x0
  23 #define PHY_CFG_ENA                             0xF
  24 #define PHY_CFG_COMMON_RST                      BIT(4)
  25 #define PHY_CFG_RST                             (0xF << 5)
  26 #define PHY_STAT                        0x4
  27 #define PHY_STAT_SUPERVISOR_COMPLETE            BIT(0)
  28
  29 #define ANA_PORT_VLAN_CFG(x)            (0x7000 + 0x100 * (x))
  30 #define         ANA_PORT_VLAN_CFG_AWARE_ENA     BIT(20)
  31 #define         ANA_PORT_VLAN_CFG_POP_CNT(x)    ((x) << 18)
  32 #define ANA_PORT_PORT_CFG(x)            (0x7070 + 0x100 * (x))
  33 #define         ANA_PORT_PORT_CFG_RECV_ENA      BIT(6)
  34 #define ANA_PGID(x)                     (0x8c00 + 4 * (x))
  35
  36 #define SYS_FRM_AGING                   0x574
  37 #define         SYS_FRM_AGING_ENA               BIT(20)
  38
  39 #define SYS_SYSTEM_RST_CFG              0x508
  40 #define         SYS_SYSTEM_RST_MEM_INIT         BIT(0)
  41 #define         SYS_SYSTEM_RST_MEM_ENA          BIT(1)
  42 #define         SYS_SYSTEM_RST_CORE_ENA         BIT(2)
  43 #define SYS_PORT_MODE(x)                (0x514 + 0x4 * (x))
  44 #define         SYS_PORT_MODE_INCL_INJ_HDR(x)   ((x) << 3)
  45 #define         SYS_PORT_MODE_INCL_INJ_HDR_M    GENMASK(4, 3)
  46 #define         SYS_PORT_MODE_INCL_XTR_HDR(x)   ((x) << 1)
  47 #define         SYS_PORT_MODE_INCL_XTR_HDR_M    GENMASK(2, 1)
  48 #define SYS_PAUSE_CFG(x)                (0x608 + 0x4 * (x))
  49 #define         SYS_PAUSE_CFG_PAUSE_ENA         BIT(0)
  50
  51 #define QSYS_SWITCH_PORT_MODE(x)        (0x11234 + 0x4 * (x))
  52 #define         QSYS_SWITCH_PORT_MODE_PORT_ENA  BIT(14)
  53 #define QSYS_QMAP                       0x112d8
  54 #define QSYS_EGR_NO_SHARING             0x1129c
  55
  56 /* Port registers */
  57 #define DEV_CLOCK_CFG                   0x0
  58 #define DEV_CLOCK_CFG_LINK_SPEED_1000           1
  59 #define DEV_MAC_ENA_CFG                 0x1c
  60 #define         DEV_MAC_ENA_CFG_RX_ENA          BIT(4)
  61 #define         DEV_MAC_ENA_CFG_TX_ENA          BIT(0)
  62
  63 #define DEV_MAC_IFG_CFG                 0x30
  64 #define         DEV_MAC_IFG_CFG_TX_IFG(x)       ((x) << 8)
  65 #define         DEV_MAC_IFG_CFG_RX_IFG2(x)      ((x) << 4)
  66 #define         DEV_MAC_IFG_CFG_RX_IFG1(x)      (x)
  67
  68 #define PCS1G_CFG                       0x48
  69 #define         PCS1G_MODE_CFG_SGMII_MODE_ENA   BIT(0)
  70 #define PCS1G_MODE_CFG                  0x4c
  71 #define         PCS1G_MODE_CFG_UNIDIR_MODE_ENA  BIT(4)
  72 #define         PCS1G_MODE_CFG_SGMII_MODE_ENA   BIT(0)
  73 #define PCS1G_SD_CFG                    0x50
  74 #define PCS1G_ANEG_CFG                  0x54
  75 #define         PCS1G_ANEG_CFG_ADV_ABILITY(x)   ((x) << 16)
  76
  77 #define QS_XTR_GRP_CFG(x)               (4 * (x))
  78 #define QS_XTR_GRP_CFG_MODE(x)                  ((x) << 2)
  79 #define         QS_XTR_GRP_CFG_STATUS_WORD_POS  BIT(1)
  80 #define         QS_XTR_GRP_CFG_BYTE_SWAP        BIT(0)
  81 #define QS_INJ_GRP_CFG(x)               (0x24 + (x) * 4)
  82 #define         QS_INJ_GRP_CFG_MODE(x)          ((x) << 2)
  83 #define         QS_INJ_GRP_CFG_BYTE_SWAP        BIT(0)
  84
  85 #define IFH_INJ_BYPASS          BIT(31)
  86 #define IFH_TAG_TYPE_C          0
  87 #define MAC_VID                 1
  88 #define CPU_PORT                11
  89 #define INTERNAL_PORT_MSK       0xF
  90 #define IFH_LEN                 4
  91 #define ETH_ALEN                6
  92 #define PGID_BROADCAST          13
  93 #define PGID_UNICAST            14
  94 #define PGID_SRC                80
  95
  96 enum ocelot_target {
  97         ANA,
  98         QS,
  99         QSYS,
 100         REW,
 101         SYS,
 102         HSIO,
 103         PORT0,
 104         PORT1,
 105         PORT2,
 106         PORT3,
 107         TARGET_MAX,
 108 };
 109
 110 #define MAX_PORT (PORT3 - PORT0)
 111
 112 enum ocelot_mdio_target {
 113         MIIM,
 114         PHY,
 115         TARGET_MDIO_MAX,
 116 };
 117
 118 enum ocelot_phy_id {
 119         INTERNAL,
 120         EXTERNAL,
 121         NUM_PHY,
 122 };
 123
 124 struct ocelot_private {
 125         void __iomem *regs[TARGET_MAX];
 126
 127         struct mii_dev *bus[NUM_PHY];
 128         struct phy_device *phydev;
 129         int phy_mode;
 130         int max_speed;
 131
 132         int rx_pos;
 133         int rx_siz;
 134         int rx_off;
 135         int tx_num;
 136
 137         u8 tx_adj_packetbuf[PKTSIZE_ALIGN + PKTALIGN];
 138         void *tx_adj_buf;
 139 };
 140
 141 static const unsigned long ocelot_regs_qs[] = {
 142         [MSCC_QS_XTR_RD] = 0x8,
 143         [MSCC_QS_XTR_FLUSH] = 0x18,
 144         [MSCC_QS_XTR_DATA_PRESENT] = 0x1c,
 145         [MSCC_QS_INJ_WR] = 0x2c,
 146         [MSCC_QS_INJ_CTRL] = 0x34,
 147 };
 148
 149 static const unsigned long ocelot_regs_ana_table[] = {
 150         [MSCC_ANA_TABLES_MACHDATA] = 0x8b34,
 151         [MSCC_ANA_TABLES_MACLDATA] = 0x8b38,
 152         [MSCC_ANA_TABLES_MACACCESS] = 0x8b3c,
 153 };
 154
 155 struct mscc_miim_dev miim[NUM_PHY];
 156
 157 static int mscc_miim_reset(struct mii_dev *bus)
 158 {
 159         struct mscc_miim_dev *miim = (struct mscc_miim_dev *)bus->priv;
 160
 161         if (miim->phy_regs) {
 162                 writel(0, miim->phy_regs + PHY_CFG);
 163                 writel(PHY_CFG_RST | PHY_CFG_COMMON_RST
 164                        | PHY_CFG_ENA, miim->phy_regs + PHY_CFG);
 165                 mdelay(500);
 166         }
 167
 168         return 0;
 169 }
 170
 171 /* For now only setup the internal mdio bus */
 172 static struct mii_dev *ocelot_mdiobus_init(struct udevice *dev)
 173 {
 174         unsigned long phy_size[TARGET_MAX];
 175         phys_addr_t phy_base[TARGET_MAX];
 176         struct ofnode_phandle_args phandle;
 177         ofnode eth_node, node, mdio_node;
 178         struct resource res;
 179         struct mii_dev *bus;
 180         fdt32_t faddr;
 181         int i;
 182
 183         bus = mdio_alloc();
 184
 185         if (!bus)
 186                 return NULL;
 187
 188         /* gathered only the first mdio bus */
 189         eth_node = dev_read_first_subnode(dev);
 190         node = ofnode_first_subnode(eth_node);
 191         ofnode_parse_phandle_with_args(node, "phy-handle", NULL, 0, 0,
 192                                        &phandle);
 193         mdio_node = ofnode_get_parent(phandle.node);
 194
 195         for (i = 0; i < TARGET_MDIO_MAX; i++) {
 196                 if (ofnode_read_resource(mdio_node, i, &res)) {
 197                         pr_err("%s: get OF resource failed\n", __func__);
 198                         return NULL;
 199                 }
 200                 faddr = cpu_to_fdt32(res.start);
 201                 phy_base[i] = ofnode_translate_address(mdio_node, &faddr);
 202                 phy_size[i] = res.end - res.start;
 203         }
 204
 205         strcpy(bus->name, "miim-internal");
 206         miim[INTERNAL].phy_regs = ioremap(phy_base[PHY], phy_size[PHY]);
 207         miim[INTERNAL].regs = ioremap(phy_base[MIIM], phy_size[MIIM]);
 208         bus->priv = &miim[INTERNAL];
 209         bus->reset = mscc_miim_reset;
 210         bus->read = mscc_miim_read;
 211         bus->write = mscc_miim_write;
 212
 213         if (mdio_register(bus))
 214                 return NULL;
 215         else
 216                 return bus;
 217 }
 218
 219 __weak void mscc_switch_reset(void)
 220 {
 221 }
 222
 223 static void ocelot_stop(struct udevice *dev)
 224 {
 225         struct ocelot_private *priv = dev_get_priv(dev);
 226         int i;
 227
 228         mscc_switch_reset();
 229         for (i = 0; i < NUM_PHY; i++)
 230                 if (priv->bus[i])
 231                         mscc_miim_reset(priv->bus[i]);
 232 }
 233
 234 static void ocelot_cpu_capture_setup(struct ocelot_private *priv)
 235 {
 236         int i;
 237
 238         /* map the 8 CPU extraction queues to CPU port 11 */
 239         writel(0, priv->regs[QSYS] + QSYS_QMAP);
 240
 241         for (i = 0; i <= 1; i++) {
 242                 /*
 243                  * Do byte-swap and expect status after last data word
 244                  * Extraction: Mode: manual extraction) | Byte_swap
 245                  */
 246                 writel(QS_XTR_GRP_CFG_MODE(1) | QS_XTR_GRP_CFG_BYTE_SWAP,
 247                        priv->regs[QS] + QS_XTR_GRP_CFG(i));
 248                 /*
 249                  * Injection: Mode: manual extraction | Byte_swap
 250                  */
 251                 writel(QS_INJ_GRP_CFG_MODE(1) | QS_INJ_GRP_CFG_BYTE_SWAP,
 252                        priv->regs[QS] + QS_INJ_GRP_CFG(i));
 253         }
 254
 255         for (i = 0; i <= 1; i++)
 256                 /* Enable IFH insertion/parsing on CPU ports */
 257                 writel(SYS_PORT_MODE_INCL_INJ_HDR(1) |
 258                        SYS_PORT_MODE_INCL_XTR_HDR(1),
 259                        priv->regs[SYS] + SYS_PORT_MODE(CPU_PORT + i));
 260         /*
 261          * Setup the CPU port as VLAN aware to support switching frames
 262          * based on tags
 263          */
 264         writel(ANA_PORT_VLAN_CFG_AWARE_ENA | ANA_PORT_VLAN_CFG_POP_CNT(1) |
 265                MAC_VID, priv->regs[ANA] + ANA_PORT_VLAN_CFG(CPU_PORT));
 266
 267         /* Disable learning (only RECV_ENA must be set) */
 268         writel(ANA_PORT_PORT_CFG_RECV_ENA,
 269                priv->regs[ANA] + ANA_PORT_PORT_CFG(CPU_PORT));
 270
 271         /* Enable switching to/from cpu port */
 272         setbits_le32(priv->regs[QSYS] + QSYS_SWITCH_PORT_MODE(CPU_PORT),
 273                      QSYS_SWITCH_PORT_MODE_PORT_ENA);
 274
 275         /* No pause on CPU port - not needed (off by default) */
 276         clrbits_le32(priv->regs[SYS] + SYS_PAUSE_CFG(CPU_PORT),
 277                      SYS_PAUSE_CFG_PAUSE_ENA);
 278
 279         setbits_le32(priv->regs[QSYS] + QSYS_EGR_NO_SHARING, BIT(CPU_PORT));
 280 }
 281
 282 static void ocelot_port_init(struct ocelot_private *priv, int port)
 283 {
 284         void __iomem *regs = priv->regs[port];
 285
 286         /* Enable PCS */
 287         writel(PCS1G_MODE_CFG_SGMII_MODE_ENA, regs + PCS1G_CFG);
 288
 289         /* Disable Signal Detect */
 290         writel(0, regs + PCS1G_SD_CFG);
 291
 292         /* Enable MAC RX and TX */
 293         writel(DEV_MAC_ENA_CFG_RX_ENA | DEV_MAC_ENA_CFG_TX_ENA,
 294                regs + DEV_MAC_ENA_CFG);
 295
 296         /* Clear sgmii_mode_ena */
 297         writel(0, regs + PCS1G_MODE_CFG);
 298
 299         /*
 300          * Clear sw_resolve_ena(bit 0) and set adv_ability to
 301          * something meaningful just in case
 302          */
 303         writel(PCS1G_ANEG_CFG_ADV_ABILITY(0x20), regs + PCS1G_ANEG_CFG);
 304
 305         /* Set MAC IFG Gaps */
 306         writel(DEV_MAC_IFG_CFG_TX_IFG(5) | DEV_MAC_IFG_CFG_RX_IFG1(5) |
 307                DEV_MAC_IFG_CFG_RX_IFG2(1), regs + DEV_MAC_IFG_CFG);
 308
 309         /* Set link speed and release all resets */
 310         writel(DEV_CLOCK_CFG_LINK_SPEED_1000, regs + DEV_CLOCK_CFG);
 311
 312         /* Make VLAN aware for CPU traffic */
 313         writel(ANA_PORT_VLAN_CFG_AWARE_ENA | ANA_PORT_VLAN_CFG_POP_CNT(1) |
 314                MAC_VID, priv->regs[ANA] + ANA_PORT_VLAN_CFG(port - PORT0));
 315
 316         /* Enable the port in the core */
 317         setbits_le32(priv->regs[QSYS] + QSYS_SWITCH_PORT_MODE(port - PORT0),
 318                      QSYS_SWITCH_PORT_MODE_PORT_ENA);
 319 }
 320
 321 static int ocelot_switch_init(struct ocelot_private *priv)
 322 {
 323         /* Reset switch & memories */
 324         writel(SYS_SYSTEM_RST_MEM_ENA | SYS_SYSTEM_RST_MEM_INIT,
 325                priv->regs[SYS] + SYS_SYSTEM_RST_CFG);
 326
 327         /* Wait to complete */
 328         if (wait_for_bit_le32(priv->regs[SYS] + SYS_SYSTEM_RST_CFG,
 329                               SYS_SYSTEM_RST_MEM_INIT, false, 2000, false)) {
 330                 pr_err("Timeout in memory reset\n");
 331                 return -EIO;
 332         }
 333
 334         /* Enable switch core */
 335         setbits_le32(priv->regs[SYS] + SYS_SYSTEM_RST_CFG,
 336                      SYS_SYSTEM_RST_CORE_ENA);
 337
 338         return 0;
 339 }
 340
 341 static int ocelot_initialize(struct ocelot_private *priv)
 342 {
 343         int ret, i;
 344
 345         /* Initialize switch memories, enable core */
 346         ret = ocelot_switch_init(priv);
 347         if (ret)
 348                 return ret;
 349         /*
 350          * Disable port-to-port by switching
 351          * Put fron ports in "port isolation modes" - i.e. they cant send
 352          * to other ports - via the PGID sorce masks.
 353          */
 354         for (i = 0; i <= MAX_PORT; i++)
 355                 writel(0, priv->regs[ANA] + ANA_PGID(PGID_SRC + i));
 356
 357         /* Flush queues */
 358         mscc_flush(priv->regs[QS], ocelot_regs_qs);
 359
 360         /* Setup frame ageing - "2 sec" - The unit is 6.5us on Ocelot */
 361         writel(SYS_FRM_AGING_ENA | (20000000 / 65),
 362                priv->regs[SYS] + SYS_FRM_AGING);
 363
 364         for (i = PORT0; i <= PORT3; i++)
 365                 ocelot_port_init(priv, i);
 366
 367         ocelot_cpu_capture_setup(priv);
 368
 369         debug("Ports enabled\n");
 370
 371         return 0;
 372 }
 373
 374 static int ocelot_write_hwaddr(struct udevice *dev)
 375 {
 376         struct ocelot_private *priv = dev_get_priv(dev);
 377         struct eth_pdata *pdata = dev_get_platdata(dev);
 378
 379         mscc_mac_table_add(priv->regs[ANA], ocelot_regs_ana_table,
 380                            pdata->enetaddr, PGID_UNICAST);
 381
 382         writel(BIT(CPU_PORT), priv->regs[ANA] + ANA_PGID(PGID_UNICAST));
 383
 384         return 0;
 385 }
 386
 387 static int ocelot_start(struct udevice *dev)
 388 {
 389         struct ocelot_private *priv = dev_get_priv(dev);
 390         struct eth_pdata *pdata = dev_get_platdata(dev);
 391         const unsigned char mac[ETH_ALEN] = { 0xff, 0xff, 0xff, 0xff, 0xff,
 392                                               0xff };
 393         int ret;
 394
 395         ret = ocelot_initialize(priv);
 396         if (ret)
 397                 return ret;
 398
 399         /* Set MAC address tables entries for CPU redirection */
 400         mscc_mac_table_add(priv->regs[ANA], ocelot_regs_ana_table, mac,
 401                            PGID_BROADCAST);
 402
 403         writel(BIT(CPU_PORT) | INTERNAL_PORT_MSK,
 404                priv->regs[ANA] + ANA_PGID(PGID_BROADCAST));
 405
 406         /* It should be setup latter in ocelot_write_hwaddr */
 407         mscc_mac_table_add(priv->regs[ANA], ocelot_regs_ana_table,
 408                            pdata->enetaddr, PGID_UNICAST);
 409
 410         writel(BIT(CPU_PORT), priv->regs[ANA] + ANA_PGID(PGID_UNICAST));
 411
 412         return 0;
 413 }
 414
 415 static int ocelot_send(struct udevice *dev, void *packet, int length)
 416 {
 417         struct ocelot_private *priv = dev_get_priv(dev);
 418         u32 ifh[IFH_LEN];
 419         int port = BIT(0);      /* use port 0 */
 420         u32 *buf = packet;
 421
 422         /*
 423          * Generate the IFH for frame injection
 424          *
 425          * The IFH is a 128bit-value
 426          * bit 127: bypass the analyzer processing
 427          * bit 56-67: destination mask
 428          * bit 28-29: pop_cnt: 3 disables all rewriting of the frame
 429          * bit 20-27: cpu extraction queue mask
 430          * bit 16: tag type 0: C-tag, 1: S-tag
 431          * bit 0-11: VID
 432          */
 433         ifh[0] = IFH_INJ_BYPASS;
 434         ifh[1] = (0xf00 & port) >> 8;
 435         ifh[2] = (0xff & port) << 24;
 436         ifh[3] = (IFH_TAG_TYPE_C << 16);
 437
 438         return mscc_send(priv->regs[QS], ocelot_regs_qs,
 439                          ifh, IFH_LEN, buf, length);
 440 }
 441
 442 static int ocelot_recv(struct udevice *dev, int flags, uchar **packetp)
 443 {
 444         struct ocelot_private *priv = dev_get_priv(dev);
 445         u32 *rxbuf = (u32 *)net_rx_packets[0];
 446         int byte_cnt;
 447
 448         byte_cnt = mscc_recv(priv->regs[QS], ocelot_regs_qs, rxbuf, IFH_LEN,
 449                              false);
 450
 451         *packetp = net_rx_packets[0];
 452
 453         return byte_cnt;
 454 }
 455
 456 static int ocelot_probe(struct udevice *dev)
 457 {
 458         struct ocelot_private *priv = dev_get_priv(dev);
 459         int ret, i;
 460
 461         struct {
 462                 enum ocelot_target id;
 463                 char *name;
 464         } reg[] = {
 465                 { SYS, "sys" },
 466                 { REW, "rew" },
 467                 { QSYS, "qsys" },
 468                 { ANA, "ana" },
 469                 { QS, "qs" },
 470                 { HSIO, "hsio" },
 471                 { PORT0, "port0" },
 472                 { PORT1, "port1" },
 473                 { PORT2, "port2" },
 474                 { PORT3, "port3" },
 475         };
 476
 477         for (i = 0; i < ARRAY_SIZE(reg); i++) {
 478                 priv->regs[reg[i].id] = dev_remap_addr_name(dev, reg[i].name);
 479                 if (!priv->regs[reg[i].id]) {
 480                         pr_err
 481                             ("Error %d: can't get regs base addresses for %s\n",
 482                              ret, reg[i].name);
 483                         return -ENOMEM;
 484                 }
 485         }
 486
 487         priv->bus[INTERNAL] = ocelot_mdiobus_init(dev);
 488
 489         for (i = 0; i < 4; i++) {
 490                 phy_connect(priv->bus[INTERNAL], i, dev,
 491                             PHY_INTERFACE_MODE_NONE);
 492         }
 493
 494         return 0;
 495 }
 496
 497 static int ocelot_remove(struct udevice *dev)
 498 {
 499         struct ocelot_private *priv = dev_get_priv(dev);
 500         int i;
 501
 502         for (i = 0; i < NUM_PHY; i++) {
 503                 mdio_unregister(priv->bus[i]);
 504                 mdio_free(priv->bus[i]);
 505         }
 506
 507         return 0;
 508 }
 509
 510 static const struct eth_ops ocelot_ops = {
 511         .start        = ocelot_start,
 512         .stop         = ocelot_stop,
 513         .send         = ocelot_send,
 514         .recv         = ocelot_recv,
 515         .write_hwaddr = ocelot_write_hwaddr,
 516 };
 517
 518 static const struct udevice_id mscc_ocelot_ids[] = {
 519         {.compatible = "mscc,vsc7514-switch"},
 520         { /* Sentinel */ }
 521 };
 522
 523 U_BOOT_DRIVER(ocelot) = {
 524         .name     = "ocelot-switch",
 525         .id       = UCLASS_ETH,
 526         .of_match = mscc_ocelot_ids,
 527         .probe    = ocelot_probe,
 528         .remove   = ocelot_remove,
 529         .ops      = &ocelot_ops,
 530         .priv_auto_alloc_size = sizeof(struct ocelot_private),
 531         .platdata_auto_alloc_size = sizeof(struct eth_pdata),
 532 };