drivers/net/fec_mxc.c

   1 // SPDX-License-Identifier: GPL-2.0+
   2 /*
   3  * (C) Copyright 2009 Ilya Yanok, Emcraft Systems Ltd <yanok@emcraft.com>
   4  * (C) Copyright 2008,2009 Eric Jarrige <eric.jarrige@armadeus.org>
   5  * (C) Copyright 2008 Armadeus Systems nc
   6  * (C) Copyright 2007 Pengutronix, Sascha Hauer <s.hauer@pengutronix.de>
   7  * (C) Copyright 2007 Pengutronix, Juergen Beisert <j.beisert@pengutronix.de>
   8  */
   9
  10 #include <common.h>
  11 #include <cpu_func.h>
  12 #include <dm.h>
  13 #include <env.h>
  14 #include <malloc.h>
  15 #include <memalign.h>
  16 #include <miiphy.h>
  17 #include <net.h>
  18 #include <netdev.h>
  19 #include <asm/cache.h>
  20 #include <power/regulator.h>
  21
  22 #include <asm/io.h>
  23 #include <linux/errno.h>
  24 #include <linux/compiler.h>
  25
  26 #include <asm/arch/clock.h>
  27 #include <asm/arch/imx-regs.h>
  28 #include <asm/mach-imx/sys_proto.h>
  29 #include <asm-generic/gpio.h>
  30
  31 #include "fec_mxc.h"
  32 #include <eth_phy.h>
  33
  34 DECLARE_GLOBAL_DATA_PTR;
  35
  36 /*
  37  * Timeout the transfer after 5 mS. This is usually a bit more, since
  38  * the code in the tightloops this timeout is used in adds some overhead.
  39  */
  40 #define FEC_XFER_TIMEOUT        5000
  41
  42 /*
  43  * The standard 32-byte DMA alignment does not work on mx6solox, which requires
  44  * 64-byte alignment in the DMA RX FEC buffer.
  45  * Introduce the FEC_DMA_RX_MINALIGN which can cover mx6solox needs and also
  46  * satisfies the alignment on other SoCs (32-bytes)
  47  */
  48 #define FEC_DMA_RX_MINALIGN     64
  49
  50 #ifndef CONFIG_MII
  51 #error "CONFIG_MII has to be defined!"
  52 #endif
  53
  54 #ifndef CONFIG_FEC_XCV_TYPE
  55 #define CONFIG_FEC_XCV_TYPE MII100
  56 #endif
  57
  58 /*
  59  * The i.MX28 operates with packets in big endian. We need to swap them before
  60  * sending and after receiving.
  61  */
  62 #ifdef CONFIG_MX28
  63 #define CONFIG_FEC_MXC_SWAP_PACKET
  64 #endif
  65
  66 #define RXDESC_PER_CACHELINE (ARCH_DMA_MINALIGN/sizeof(struct fec_bd))
  67
  68 /* Check various alignment issues at compile time */
  69 #if ((ARCH_DMA_MINALIGN < 16) || (ARCH_DMA_MINALIGN % 16 != 0))
  70 #error "ARCH_DMA_MINALIGN must be multiple of 16!"
  71 #endif
  72
  73 #if ((PKTALIGN < ARCH_DMA_MINALIGN) || \
  74         (PKTALIGN % ARCH_DMA_MINALIGN != 0))
  75 #error "PKTALIGN must be multiple of ARCH_DMA_MINALIGN!"
  76 #endif
  77
  78 #undef DEBUG
  79
  80 #ifdef CONFIG_FEC_MXC_SWAP_PACKET
  81 static void swap_packet(uint32_t *packet, int length)
  82 {
  83         int i;
  84
  85         for (i = 0; i < DIV_ROUND_UP(length, 4); i++)
  86                 packet[i] = __swab32(packet[i]);
  87 }
  88 #endif
  89
  90 /* MII-interface related functions */
  91 static int fec_mdio_read(struct ethernet_regs *eth, uint8_t phyaddr,
  92                 uint8_t regaddr)
  93 {
  94         uint32_t reg;           /* convenient holder for the PHY register */
  95         uint32_t phy;           /* convenient holder for the PHY */
  96         uint32_t start;
  97         int val;
  98
  99         /*
 100          * reading from any PHY's register is done by properly
 101          * programming the FEC's MII data register.
 102          */
 103         writel(FEC_IEVENT_MII, &eth->ievent);
 104         reg = regaddr << FEC_MII_DATA_RA_SHIFT;
 105         phy = phyaddr << FEC_MII_DATA_PA_SHIFT;
 106
 107         writel(FEC_MII_DATA_ST | FEC_MII_DATA_OP_RD | FEC_MII_DATA_TA |
 108                         phy | reg, &eth->mii_data);
 109
 110         /* wait for the related interrupt */
 111         start = get_timer(0);
 112         while (!(readl(&eth->ievent) & FEC_IEVENT_MII)) {
 113                 if (get_timer(start) > (CONFIG_SYS_HZ / 1000)) {
 114                         printf("Read MDIO failed...\n");
 115                         return -1;
 116                 }
 117         }
 118
 119         /* clear mii interrupt bit */
 120         writel(FEC_IEVENT_MII, &eth->ievent);
 121
 122         /* it's now safe to read the PHY's register */
 123         val = (unsigned short)readl(&eth->mii_data);
 124         debug("%s: phy: %02x reg:%02x val:%#x\n", __func__, phyaddr,
 125               regaddr, val);
 126         return val;
 127 }
 128
 129 #ifndef imx_get_fecclk
 130 u32 __weak imx_get_fecclk(void)
 131 {
 132         return 0;
 133 }
 134 #endif
 135
 136 static int fec_get_clk_rate(void *udev, int idx)
 137 {
 138         struct fec_priv *fec;
 139         struct udevice *dev;
 140         int ret;
 141
 142         if (IS_ENABLED(CONFIG_IMX8) ||
 143             CONFIG_IS_ENABLED(CLK_CCF)) {
 144                 dev = udev;
 145                 if (!dev) {
 146                         ret = uclass_get_device(UCLASS_ETH, idx, &dev);
 147                         if (ret < 0) {
 148                                 debug("Can't get FEC udev: %d\n", ret);
 149                                 return ret;
 150                         }
 151                 }
 152
 153                 fec = dev_get_priv(dev);
 154                 if (fec)
 155                         return fec->clk_rate;
 156
 157                 return -EINVAL;
 158         } else {
 159                 return imx_get_fecclk();
 160         }
 161 }
 162
 163 static void fec_mii_setspeed(struct ethernet_regs *eth)
 164 {
 165         /*
 166          * Set MII_SPEED = (1/(mii_speed * 2)) * System Clock
 167          * and do not drop the Preamble.
 168          *
 169          * The i.MX28 and i.MX6 types have another field in the MSCR (aka
 170          * MII_SPEED) register that defines the MDIO output hold time. Earlier
 171          * versions are RAZ there, so just ignore the difference and write the
 172          * register always.
 173          * The minimal hold time according to IEE802.3 (clause 22) is 10 ns.
 174          * HOLDTIME + 1 is the number of clk cycles the fec is holding the
 175          * output.
 176          * The HOLDTIME bitfield takes values between 0 and 7 (inclusive).
 177          * Given that ceil(clkrate / 5000000) <= 64, the calculation for
 178          * holdtime cannot result in a value greater than 3.
 179          */
 180         u32 pclk;
 181         u32 speed;
 182         u32 hold;
 183         int ret;
 184
 185         ret = fec_get_clk_rate(NULL, 0);
 186         if (ret < 0) {
 187                 printf("Can't find FEC0 clk rate: %d\n", ret);
 188                 return;
 189         }
 190         pclk = ret;
 191         speed = DIV_ROUND_UP(pclk, 5000000);
 192         hold = DIV_ROUND_UP(pclk, 100000000) - 1;
 193
 194 #ifdef FEC_QUIRK_ENET_MAC
 195         speed--;
 196 #endif
 197         writel(speed << 1 | hold << 8, &eth->mii_speed);
 198         debug("%s: mii_speed %08x\n", __func__, readl(&eth->mii_speed));
 199 }
 200
 201 static int fec_mdio_write(struct ethernet_regs *eth, uint8_t phyaddr,
 202                 uint8_t regaddr, uint16_t data)
 203 {
 204         uint32_t reg;           /* convenient holder for the PHY register */
 205         uint32_t phy;           /* convenient holder for the PHY */
 206         uint32_t start;
 207
 208         reg = regaddr << FEC_MII_DATA_RA_SHIFT;
 209         phy = phyaddr << FEC_MII_DATA_PA_SHIFT;
 210
 211         writel(FEC_MII_DATA_ST | FEC_MII_DATA_OP_WR |
 212                 FEC_MII_DATA_TA | phy | reg | data, &eth->mii_data);
 213
 214         /* wait for the MII interrupt */
 215         start = get_timer(0);
 216         while (!(readl(&eth->ievent) & FEC_IEVENT_MII)) {
 217                 if (get_timer(start) > (CONFIG_SYS_HZ / 1000)) {
 218                         printf("Write MDIO failed...\n");
 219                         return -1;
 220                 }
 221         }
 222
 223         /* clear MII interrupt bit */
 224         writel(FEC_IEVENT_MII, &eth->ievent);
 225         debug("%s: phy: %02x reg:%02x val:%#x\n", __func__, phyaddr,
 226               regaddr, data);
 227
 228         return 0;
 229 }
 230
 231 static int fec_phy_read(struct mii_dev *bus, int phyaddr, int dev_addr,
 232                         int regaddr)
 233 {
 234         return fec_mdio_read(bus->priv, phyaddr, regaddr);
 235 }
 236
 237 static int fec_phy_write(struct mii_dev *bus, int phyaddr, int dev_addr,
 238                          int regaddr, u16 data)
 239 {
 240         return fec_mdio_write(bus->priv, phyaddr, regaddr, data);
 241 }
 242
 243 #ifndef CONFIG_PHYLIB
 244 static int miiphy_restart_aneg(struct eth_device *dev)
 245 {
 246         int ret = 0;
 247 #if !defined(CONFIG_FEC_MXC_NO_ANEG)
 248         struct fec_priv *fec = (struct fec_priv *)dev->priv;
 249         struct ethernet_regs *eth = fec->bus->priv;
 250
 251         /*
 252          * Wake up from sleep if necessary
 253          * Reset PHY, then delay 300ns
 254          */
 255 #ifdef CONFIG_MX27
 256         fec_mdio_write(eth, fec->phy_id, MII_DCOUNTER, 0x00FF);
 257 #endif
 258         fec_mdio_write(eth, fec->phy_id, MII_BMCR, BMCR_RESET);
 259         udelay(1000);
 260
 261         /* Set the auto-negotiation advertisement register bits */
 262         fec_mdio_write(eth, fec->phy_id, MII_ADVERTISE,
 263                        LPA_100FULL | LPA_100HALF | LPA_10FULL |
 264                        LPA_10HALF | PHY_ANLPAR_PSB_802_3);
 265         fec_mdio_write(eth, fec->phy_id, MII_BMCR,
 266                        BMCR_ANENABLE | BMCR_ANRESTART);
 267
 268         if (fec->mii_postcall)
 269                 ret = fec->mii_postcall(fec->phy_id);
 270
 271 #endif
 272         return ret;
 273 }
 274
 275 #ifndef CONFIG_FEC_FIXED_SPEED
 276 static int miiphy_wait_aneg(struct eth_device *dev)
 277 {
 278         uint32_t start;
 279         int status;
 280         struct fec_priv *fec = (struct fec_priv *)dev->priv;
 281         struct ethernet_regs *eth = fec->bus->priv;
 282
 283         /* Wait for AN completion */
 284         start = get_timer(0);
 285         do {
 286                 if (get_timer(start) > (CONFIG_SYS_HZ * 5)) {
 287                         printf("%s: Autonegotiation timeout\n", dev->name);
 288                         return -1;
 289                 }
 290
 291                 status = fec_mdio_read(eth, fec->phy_id, MII_BMSR);
 292                 if (status < 0) {
 293                         printf("%s: Autonegotiation failed. status: %d\n",
 294                                dev->name, status);
 295                         return -1;
 296                 }
 297         } while (!(status & BMSR_LSTATUS));
 298
 299         return 0;
 300 }
 301 #endif /* CONFIG_FEC_FIXED_SPEED */
 302 #endif
 303
 304 static int fec_rx_task_enable(struct fec_priv *fec)
 305 {
 306         writel(FEC_R_DES_ACTIVE_RDAR, &fec->eth->r_des_active);
 307         return 0;
 308 }
 309
 310 static int fec_rx_task_disable(struct fec_priv *fec)
 311 {
 312         return 0;
 313 }
 314
 315 static int fec_tx_task_enable(struct fec_priv *fec)
 316 {
 317         writel(FEC_X_DES_ACTIVE_TDAR, &fec->eth->x_des_active);
 318         return 0;
 319 }
 320
 321 static int fec_tx_task_disable(struct fec_priv *fec)
 322 {
 323         return 0;
 324 }
 325
 326 /**
 327  * Initialize receive task's buffer descriptors
 328  * @param[in] fec all we know about the device yet
 329  * @param[in] count receive buffer count to be allocated
 330  * @param[in] dsize desired size of each receive buffer
 331  * @return 0 on success
 332  *
 333  * Init all RX descriptors to default values.
 334  */
 335 static void fec_rbd_init(struct fec_priv *fec, int count, int dsize)
 336 {
 337         uint32_t size;
 338         ulong data;
 339         int i;
 340
 341         /*
 342          * Reload the RX descriptors with default values and wipe
 343          * the RX buffers.
 344          */
 345         size = roundup(dsize, ARCH_DMA_MINALIGN);
 346         for (i = 0; i < count; i++) {
 347                 data = fec->rbd_base[i].data_pointer;
 348                 memset((void *)data, 0, dsize);
 349                 flush_dcache_range(data, data + size);
 350
 351                 fec->rbd_base[i].status = FEC_RBD_EMPTY;
 352                 fec->rbd_base[i].data_length = 0;
 353         }
 354
 355         /* Mark the last RBD to close the ring. */
 356         fec->rbd_base[i - 1].status = FEC_RBD_WRAP | FEC_RBD_EMPTY;
 357         fec->rbd_index = 0;
 358
 359         flush_dcache_range((ulong)fec->rbd_base,
 360                            (ulong)fec->rbd_base + size);
 361 }
 362
 363 /**
 364  * Initialize transmit task's buffer descriptors
 365  * @param[in] fec all we know about the device yet
 366  *
 367  * Transmit buffers are created externally. We only have to init the BDs here.\n
 368  * Note: There is a race condition in the hardware. When only one BD is in
 369  * use it must be marked with the WRAP bit to use it for every transmitt.
 370  * This bit in combination with the READY bit results into double transmit
 371  * of each data buffer. It seems the state machine checks READY earlier then
 372  * resetting it after the first transfer.
 373  * Using two BDs solves this issue.
 374  */
 375 static void fec_tbd_init(struct fec_priv *fec)
 376 {
 377         ulong addr = (ulong)fec->tbd_base;
 378         unsigned size = roundup(2 * sizeof(struct fec_bd),
 379                                 ARCH_DMA_MINALIGN);
 380
 381         memset(fec->tbd_base, 0, size);
 382         fec->tbd_base[0].status = 0;
 383         fec->tbd_base[1].status = FEC_TBD_WRAP;
 384         fec->tbd_index = 0;
 385         flush_dcache_range(addr, addr + size);
 386 }
 387
 388 /**
 389  * Mark the given read buffer descriptor as free
 390  * @param[in] last 1 if this is the last buffer descriptor in the chain, else 0
 391  * @param[in] prbd buffer descriptor to mark free again
 392  */
 393 static void fec_rbd_clean(int last, struct fec_bd *prbd)
 394 {
 395         unsigned short flags = FEC_RBD_EMPTY;
 396         if (last)
 397                 flags |= FEC_RBD_WRAP;
 398         writew(flags, &prbd->status);
 399         writew(0, &prbd->data_length);
 400 }
 401
 402 static int fec_get_hwaddr(int dev_id, unsigned char *mac)
 403 {
 404         imx_get_mac_from_fuse(dev_id, mac);
 405         return !is_valid_ethaddr(mac);
 406 }
 407
 408 #ifdef CONFIG_DM_ETH
 409 static int fecmxc_set_hwaddr(struct udevice *dev)
 410 #else
 411 static int fec_set_hwaddr(struct eth_device *dev)
 412 #endif
 413 {
 414 #ifdef CONFIG_DM_ETH
 415         struct fec_priv *fec = dev_get_priv(dev);
 416         struct eth_pdata *pdata = dev_get_platdata(dev);
 417         uchar *mac = pdata->enetaddr;
 418 #else
 419         uchar *mac = dev->enetaddr;
 420         struct fec_priv *fec = (struct fec_priv *)dev->priv;
 421 #endif
 422
 423         writel(0, &fec->eth->iaddr1);
 424         writel(0, &fec->eth->iaddr2);
 425         writel(0, &fec->eth->gaddr1);
 426         writel(0, &fec->eth->gaddr2);
 427
 428         /* Set physical address */
 429         writel((mac[0] << 24) + (mac[1] << 16) + (mac[2] << 8) + mac[3],
 430                &fec->eth->paddr1);
 431         writel((mac[4] << 24) + (mac[5] << 16) + 0x8808, &fec->eth->paddr2);
 432
 433         return 0;
 434 }
 435
 436 /* Do initial configuration of the FEC registers */
 437 static void fec_reg_setup(struct fec_priv *fec)
 438 {
 439         uint32_t rcntrl;
 440
 441         /* Set interrupt mask register */
 442         writel(0x00000000, &fec->eth->imask);
 443
 444         /* Clear FEC-Lite interrupt event register(IEVENT) */
 445         writel(0xffffffff, &fec->eth->ievent);
 446
 447         /* Set FEC-Lite receive control register(R_CNTRL): */
 448
 449         /* Start with frame length = 1518, common for all modes. */
 450         rcntrl = PKTSIZE << FEC_RCNTRL_MAX_FL_SHIFT;
 451         if (fec->xcv_type != SEVENWIRE)         /* xMII modes */
 452                 rcntrl |= FEC_RCNTRL_FCE | FEC_RCNTRL_MII_MODE;
 453         if (fec->xcv_type == RGMII)
 454                 rcntrl |= FEC_RCNTRL_RGMII;
 455         else if (fec->xcv_type == RMII)
 456                 rcntrl |= FEC_RCNTRL_RMII;
 457
 458         writel(rcntrl, &fec->eth->r_cntrl);
 459 }
 460
 461 /**
 462  * Start the FEC engine
 463  * @param[in] dev Our device to handle
 464  */
 465 #ifdef CONFIG_DM_ETH
 466 static int fec_open(struct udevice *dev)
 467 #else
 468 static int fec_open(struct eth_device *edev)
 469 #endif
 470 {
 471 #ifdef CONFIG_DM_ETH
 472         struct fec_priv *fec = dev_get_priv(dev);
 473 #else
 474         struct fec_priv *fec = (struct fec_priv *)edev->priv;
 475 #endif
 476         int speed;
 477         ulong addr, size;
 478         int i;
 479
 480         debug("fec_open: fec_open(dev)\n");
 481         /* full-duplex, heartbeat disabled */
 482         writel(1 << 2, &fec->eth->x_cntrl);
 483         fec->rbd_index = 0;
 484
 485         /* Invalidate all descriptors */
 486         for (i = 0; i < FEC_RBD_NUM - 1; i++)
 487                 fec_rbd_clean(0, &fec->rbd_base[i]);
 488         fec_rbd_clean(1, &fec->rbd_base[i]);
 489
 490         /* Flush the descriptors into RAM */
 491         size = roundup(FEC_RBD_NUM * sizeof(struct fec_bd),
 492                         ARCH_DMA_MINALIGN);
 493         addr = (ulong)fec->rbd_base;
 494         flush_dcache_range(addr, addr + size);
 495
 496 #ifdef FEC_QUIRK_ENET_MAC
 497         /* Enable ENET HW endian SWAP */
 498         writel(readl(&fec->eth->ecntrl) | FEC_ECNTRL_DBSWAP,
 499                &fec->eth->ecntrl);
 500         /* Enable ENET store and forward mode */
 501         writel(readl(&fec->eth->x_wmrk) | FEC_X_WMRK_STRFWD,
 502                &fec->eth->x_wmrk);
 503 #endif
 504         /* Enable FEC-Lite controller */
 505         writel(readl(&fec->eth->ecntrl) | FEC_ECNTRL_ETHER_EN,
 506                &fec->eth->ecntrl);
 507
 508 #ifdef FEC_ENET_ENABLE_TXC_DELAY
 509         writel(readl(&fec->eth->ecntrl) | FEC_ECNTRL_TXC_DLY,
 510                &fec->eth->ecntrl);
 511 #endif
 512
 513 #ifdef FEC_ENET_ENABLE_RXC_DELAY
 514         writel(readl(&fec->eth->ecntrl) | FEC_ECNTRL_RXC_DLY,
 515                &fec->eth->ecntrl);
 516 #endif
 517
 518 #if defined(CONFIG_MX25) || defined(CONFIG_MX53) || defined(CONFIG_MX6SL)
 519         udelay(100);
 520
 521         /* setup the MII gasket for RMII mode */
 522         /* disable the gasket */
 523         writew(0, &fec->eth->miigsk_enr);
 524
 525         /* wait for the gasket to be disabled */
 526         while (readw(&fec->eth->miigsk_enr) & MIIGSK_ENR_READY)
 527                 udelay(2);
 528
 529         /* configure gasket for RMII, 50 MHz, no loopback, and no echo */
 530         writew(MIIGSK_CFGR_IF_MODE_RMII, &fec->eth->miigsk_cfgr);
 531
 532         /* re-enable the gasket */
 533         writew(MIIGSK_ENR_EN, &fec->eth->miigsk_enr);
 534
 535         /* wait until MII gasket is ready */
 536         int max_loops = 10;
 537         while ((readw(&fec->eth->miigsk_enr) & MIIGSK_ENR_READY) == 0) {
 538                 if (--max_loops <= 0) {
 539                         printf("WAIT for MII Gasket ready timed out\n");
 540                         break;
 541                 }
 542         }
 543 #endif
 544
 545 #ifdef CONFIG_PHYLIB
 546         {
 547                 /* Start up the PHY */
 548                 int ret = phy_startup(fec->phydev);
 549
 550                 if (ret) {
 551                         printf("Could not initialize PHY %s\n",
 552                                fec->phydev->dev->name);
 553                         return ret;
 554                 }
 555                 speed = fec->phydev->speed;
 556         }
 557 #elif CONFIG_FEC_FIXED_SPEED
 558         speed = CONFIG_FEC_FIXED_SPEED;
 559 #else
 560         miiphy_wait_aneg(edev);
 561         speed = miiphy_speed(edev->name, fec->phy_id);
 562         miiphy_duplex(edev->name, fec->phy_id);
 563 #endif
 564
 565 #ifdef FEC_QUIRK_ENET_MAC
 566         {
 567                 u32 ecr = readl(&fec->eth->ecntrl) & ~FEC_ECNTRL_SPEED;
 568                 u32 rcr = readl(&fec->eth->r_cntrl) & ~FEC_RCNTRL_RMII_10T;
 569                 if (speed == _1000BASET)
 570                         ecr |= FEC_ECNTRL_SPEED;
 571                 else if (speed != _100BASET)
 572                         rcr |= FEC_RCNTRL_RMII_10T;
 573                 writel(ecr, &fec->eth->ecntrl);
 574                 writel(rcr, &fec->eth->r_cntrl);
 575         }
 576 #endif
 577         debug("%s:Speed=%i\n", __func__, speed);
 578
 579         /* Enable SmartDMA receive task */
 580         fec_rx_task_enable(fec);
 581
 582         udelay(100000);
 583         return 0;
 584 }
 585
 586 #ifdef CONFIG_DM_ETH
 587 static int fecmxc_init(struct udevice *dev)
 588 #else
 589 static int fec_init(struct eth_device *dev, bd_t *bd)
 590 #endif
 591 {
 592 #ifdef CONFIG_DM_ETH
 593         struct fec_priv *fec = dev_get_priv(dev);
 594 #else
 595         struct fec_priv *fec = (struct fec_priv *)dev->priv;
 596 #endif
 597         u8 *mib_ptr = (uint8_t *)&fec->eth->rmon_t_drop;
 598         u8 *i;
 599         ulong addr;
 600
 601         /* Initialize MAC address */
 602 #ifdef CONFIG_DM_ETH
 603         fecmxc_set_hwaddr(dev);
 604 #else
 605         fec_set_hwaddr(dev);
 606 #endif
 607
 608         /* Setup transmit descriptors, there are two in total. */
 609         fec_tbd_init(fec);
 610
 611         /* Setup receive descriptors. */
 612         fec_rbd_init(fec, FEC_RBD_NUM, FEC_MAX_PKT_SIZE);
 613
 614         fec_reg_setup(fec);
 615
 616         if (fec->xcv_type != SEVENWIRE)
 617                 fec_mii_setspeed(fec->bus->priv);
 618
 619         /* Set Opcode/Pause Duration Register */
 620         writel(0x00010020, &fec->eth->op_pause);        /* FIXME 0xffff0020; */
 621         writel(0x2, &fec->eth->x_wmrk);
 622
 623         /* Set multicast address filter */
 624         writel(0x00000000, &fec->eth->gaddr1);
 625         writel(0x00000000, &fec->eth->gaddr2);
 626
 627         /* Do not access reserved register */
 628         if (!is_mx6ul() && !is_mx6ull() && !is_imx8() && !is_imx8m()) {
 629                 /* clear MIB RAM */
 630                 for (i = mib_ptr; i <= mib_ptr + 0xfc; i += 4)
 631                         writel(0, i);
 632
 633                 /* FIFO receive start register */
 634                 writel(0x520, &fec->eth->r_fstart);
 635         }
 636
 637         /* size and address of each buffer */
 638         writel(FEC_MAX_PKT_SIZE, &fec->eth->emrbr);
 639
 640         addr = (ulong)fec->tbd_base;
 641         writel((uint32_t)addr, &fec->eth->etdsr);
 642
 643         addr = (ulong)fec->rbd_base;
 644         writel((uint32_t)addr, &fec->eth->erdsr);
 645
 646 #ifndef CONFIG_PHYLIB
 647         if (fec->xcv_type != SEVENWIRE)
 648                 miiphy_restart_aneg(dev);
 649 #endif
 650         fec_open(dev);
 651         return 0;
 652 }
 653
 654 /**
 655  * Halt the FEC engine
 656  * @param[in] dev Our device to handle
 657  */
 658 #ifdef CONFIG_DM_ETH
 659 static void fecmxc_halt(struct udevice *dev)
 660 #else
 661 static void fec_halt(struct eth_device *dev)
 662 #endif
 663 {
 664 #ifdef CONFIG_DM_ETH
 665         struct fec_priv *fec = dev_get_priv(dev);
 666 #else
 667         struct fec_priv *fec = (struct fec_priv *)dev->priv;
 668 #endif
 669         int counter = 0xffff;
 670
 671         /* issue graceful stop command to the FEC transmitter if necessary */
 672         writel(FEC_TCNTRL_GTS | readl(&fec->eth->x_cntrl),
 673                &fec->eth->x_cntrl);
 674
 675         debug("eth_halt: wait for stop regs\n");
 676         /* wait for graceful stop to register */
 677         while ((counter--) && (!(readl(&fec->eth->ievent) & FEC_IEVENT_GRA)))
 678                 udelay(1);
 679
 680         /* Disable SmartDMA tasks */
 681         fec_tx_task_disable(fec);
 682         fec_rx_task_disable(fec);
 683
 684         /*
 685          * Disable the Ethernet Controller
 686          * Note: this will also reset the BD index counter!
 687          */
 688         writel(readl(&fec->eth->ecntrl) & ~FEC_ECNTRL_ETHER_EN,
 689                &fec->eth->ecntrl);
 690         fec->rbd_index = 0;
 691         fec->tbd_index = 0;
 692         debug("eth_halt: done\n");
 693 }
 694
 695 /**
 696  * Transmit one frame
 697  * @param[in] dev Our ethernet device to handle
 698  * @param[in] packet Pointer to the data to be transmitted
 699  * @param[in] length Data count in bytes
 700  * @return 0 on success
 701  */
 702 #ifdef CONFIG_DM_ETH
 703 static int fecmxc_send(struct udevice *dev, void *packet, int length)
 704 #else
 705 static int fec_send(struct eth_device *dev, void *packet, int length)
 706 #endif
 707 {
 708         unsigned int status;
 709         u32 size;
 710         ulong addr, end;
 711         int timeout = FEC_XFER_TIMEOUT;
 712         int ret = 0;
 713
 714         /*
 715          * This routine transmits one frame.  This routine only accepts
 716          * 6-byte Ethernet addresses.
 717          */
 718 #ifdef CONFIG_DM_ETH
 719         struct fec_priv *fec = dev_get_priv(dev);
 720 #else
 721         struct fec_priv *fec = (struct fec_priv *)dev->priv;
 722 #endif
 723
 724         /*
 725          * Check for valid length of data.
 726          */
 727         if ((length > 1500) || (length <= 0)) {
 728                 printf("Payload (%d) too large\n", length);
 729                 return -1;
 730         }
 731
 732         /*
 733          * Setup the transmit buffer. We are always using the first buffer for
 734          * transmission, the second will be empty and only used to stop the DMA
 735          * engine. We also flush the packet to RAM here to avoid cache trouble.
 736          */
 737 #ifdef CONFIG_FEC_MXC_SWAP_PACKET
 738         swap_packet((uint32_t *)packet, length);
 739 #endif
 740
 741         addr = (ulong)packet;
 742         end = roundup(addr + length, ARCH_DMA_MINALIGN);
 743         addr &= ~(ARCH_DMA_MINALIGN - 1);
 744         flush_dcache_range(addr, end);
 745
 746         writew(length, &fec->tbd_base[fec->tbd_index].data_length);
 747         writel((uint32_t)addr, &fec->tbd_base[fec->tbd_index].data_pointer);
 748
 749         /*
 750          * update BD's status now
 751          * This block:
 752          * - is always the last in a chain (means no chain)
 753          * - should transmitt the CRC
 754          * - might be the last BD in the list, so the address counter should
 755          *   wrap (-> keep the WRAP flag)
 756          */
 757         status = readw(&fec->tbd_base[fec->tbd_index].status) & FEC_TBD_WRAP;
 758         status |= FEC_TBD_LAST | FEC_TBD_TC | FEC_TBD_READY;
 759         writew(status, &fec->tbd_base[fec->tbd_index].status);
 760
 761         /*
 762          * Flush data cache. This code flushes both TX descriptors to RAM.
 763          * After this code, the descriptors will be safely in RAM and we
 764          * can start DMA.
 765          */
 766         size = roundup(2 * sizeof(struct fec_bd), ARCH_DMA_MINALIGN);
 767         addr = (ulong)fec->tbd_base;
 768         flush_dcache_range(addr, addr + size);
 769
 770         /*
 771          * Below we read the DMA descriptor's last four bytes back from the
 772          * DRAM. This is important in order to make sure that all WRITE
 773          * operations on the bus that were triggered by previous cache FLUSH
 774          * have completed.
 775          *
 776          * Otherwise, on MX28, it is possible to observe a corruption of the
 777          * DMA descriptors. Please refer to schematic "Figure 1-2" in MX28RM
 778          * for the bus structure of MX28. The scenario is as follows:
 779          *
 780          * 1) ARM core triggers a series of WRITEs on the AHB_ARB2 bus going
 781          *    to DRAM due to flush_dcache_range()
 782          * 2) ARM core writes the FEC registers via AHB_ARB2
 783          * 3) FEC DMA starts reading/writing from/to DRAM via AHB_ARB3
 784          *
 785          * Note that 2) does sometimes finish before 1) due to reordering of
 786          * WRITE accesses on the AHB bus, therefore triggering 3) before the
 787          * DMA descriptor is fully written into DRAM. This results in occasional
 788          * corruption of the DMA descriptor.
 789          */
 790         readl(addr + size - 4);
 791
 792         /* Enable SmartDMA transmit task */
 793         fec_tx_task_enable(fec);
 794
 795         /*
 796          * Wait until frame is sent. On each turn of the wait cycle, we must
 797          * invalidate data cache to see what's really in RAM. Also, we need
 798          * barrier here.
 799          */
 800         while (--timeout) {
 801                 if (!(readl(&fec->eth->x_des_active) & FEC_X_DES_ACTIVE_TDAR))
 802                         break;
 803         }
 804
 805         if (!timeout) {
 806                 ret = -EINVAL;
 807                 goto out;
 808         }
 809
 810         /*
 811          * The TDAR bit is cleared when the descriptors are all out from TX
 812          * but on mx6solox we noticed that the READY bit is still not cleared
 813          * right after TDAR.
 814          * These are two distinct signals, and in IC simulation, we found that
 815          * TDAR always gets cleared prior than the READY bit of last BD becomes
 816          * cleared.
 817          * In mx6solox, we use a later version of FEC IP. It looks like that
 818          * this intrinsic behaviour of TDAR bit has changed in this newer FEC
 819          * version.
 820          *
 821          * Fix this by polling the READY bit of BD after the TDAR polling,
 822          * which covers the mx6solox case and does not harm the other SoCs.
 823          */
 824         timeout = FEC_XFER_TIMEOUT;
 825         while (--timeout) {
 826                 invalidate_dcache_range(addr, addr + size);
 827                 if (!(readw(&fec->tbd_base[fec->tbd_index].status) &
 828                     FEC_TBD_READY))
 829                         break;
 830         }
 831
 832         if (!timeout)
 833                 ret = -EINVAL;
 834
 835 out:
 836         debug("fec_send: status 0x%x index %d ret %i\n",
 837               readw(&fec->tbd_base[fec->tbd_index].status),
 838               fec->tbd_index, ret);
 839         /* for next transmission use the other buffer */
 840         if (fec->tbd_index)
 841                 fec->tbd_index = 0;
 842         else
 843                 fec->tbd_index = 1;
 844
 845         return ret;
 846 }
 847
 848 /**
 849  * Pull one frame from the card
 850  * @param[in] dev Our ethernet device to handle
 851  * @return Length of packet read
 852  */
 853 #ifdef CONFIG_DM_ETH
 854 static int fecmxc_recv(struct udevice *dev, int flags, uchar **packetp)
 855 #else
 856 static int fec_recv(struct eth_device *dev)
 857 #endif
 858 {
 859 #ifdef CONFIG_DM_ETH
 860         struct fec_priv *fec = dev_get_priv(dev);
 861 #else
 862         struct fec_priv *fec = (struct fec_priv *)dev->priv;
 863 #endif
 864         struct fec_bd *rbd = &fec->rbd_base[fec->rbd_index];
 865         unsigned long ievent;
 866         int frame_length, len = 0;
 867         uint16_t bd_status;
 868         ulong addr, size, end;
 869         int i;
 870
 871 #ifdef CONFIG_DM_ETH
 872         *packetp = memalign(ARCH_DMA_MINALIGN, FEC_MAX_PKT_SIZE);
 873         if (*packetp == 0) {
 874                 printf("%s: error allocating packetp\n", __func__);
 875                 return -ENOMEM;
 876         }
 877 #else
 878         ALLOC_CACHE_ALIGN_BUFFER(uchar, buff, FEC_MAX_PKT_SIZE);
 879 #endif
 880
 881         /* Check if any critical events have happened */
 882         ievent = readl(&fec->eth->ievent);
 883         writel(ievent, &fec->eth->ievent);
 884         debug("fec_recv: ievent 0x%lx\n", ievent);
 885         if (ievent & FEC_IEVENT_BABR) {
 886 #ifdef CONFIG_DM_ETH
 887                 fecmxc_halt(dev);
 888                 fecmxc_init(dev);
 889 #else
 890                 fec_halt(dev);
 891                 fec_init(dev, fec->bd);
 892 #endif
 893                 printf("some error: 0x%08lx\n", ievent);
 894                 return 0;
 895         }
 896         if (ievent & FEC_IEVENT_HBERR) {
 897                 /* Heartbeat error */
 898                 writel(0x00000001 | readl(&fec->eth->x_cntrl),
 899                        &fec->eth->x_cntrl);
 900         }
 901         if (ievent & FEC_IEVENT_GRA) {
 902                 /* Graceful stop complete */
 903                 if (readl(&fec->eth->x_cntrl) & 0x00000001) {
 904 #ifdef CONFIG_DM_ETH
 905                         fecmxc_halt(dev);
 906 #else
 907                         fec_halt(dev);
 908 #endif
 909                         writel(~0x00000001 & readl(&fec->eth->x_cntrl),
 910                                &fec->eth->x_cntrl);
 911 #ifdef CONFIG_DM_ETH
 912                         fecmxc_init(dev);
 913 #else
 914                         fec_init(dev, fec->bd);
 915 #endif
 916                 }
 917         }
 918
 919         /*
 920          * Read the buffer status. Before the status can be read, the data cache
 921          * must be invalidated, because the data in RAM might have been changed
 922          * by DMA. The descriptors are properly aligned to cachelines so there's
 923          * no need to worry they'd overlap.
 924          *
 925          * WARNING: By invalidating the descriptor here, we also invalidate
 926          * the descriptors surrounding this one. Therefore we can NOT change the
 927          * contents of this descriptor nor the surrounding ones. The problem is
 928          * that in order to mark the descriptor as processed, we need to change
 929          * the descriptor. The solution is to mark the whole cache line when all
 930          * descriptors in the cache line are processed.
 931          */
 932         addr = (ulong)rbd;
 933         addr &= ~(ARCH_DMA_MINALIGN - 1);
 934         size = roundup(sizeof(struct fec_bd), ARCH_DMA_MINALIGN);
 935         invalidate_dcache_range(addr, addr + size);
 936
 937         bd_status = readw(&rbd->status);
 938         debug("fec_recv: status 0x%x\n", bd_status);
 939
 940         if (!(bd_status & FEC_RBD_EMPTY)) {
 941                 if ((bd_status & FEC_RBD_LAST) && !(bd_status & FEC_RBD_ERR) &&
 942                     ((readw(&rbd->data_length) - 4) > 14)) {
 943                         /* Get buffer address and size */
 944                         addr = readl(&rbd->data_pointer);
 945                         frame_length = readw(&rbd->data_length) - 4;
 946                         /* Invalidate data cache over the buffer */
 947                         end = roundup(addr + frame_length, ARCH_DMA_MINALIGN);
 948                         addr &= ~(ARCH_DMA_MINALIGN - 1);
 949                         invalidate_dcache_range(addr, end);
 950
 951                         /* Fill the buffer and pass it to upper layers */
 952 #ifdef CONFIG_FEC_MXC_SWAP_PACKET
 953                         swap_packet((uint32_t *)addr, frame_length);
 954 #endif
 955
 956 #ifdef CONFIG_DM_ETH
 957                         memcpy(*packetp, (char *)addr, frame_length);
 958 #else
 959                         memcpy(buff, (char *)addr, frame_length);
 960                         net_process_received_packet(buff, frame_length);
 961 #endif
 962                         len = frame_length;
 963                 } else {
 964                         if (bd_status & FEC_RBD_ERR)
 965                                 debug("error frame: 0x%08lx 0x%08x\n",
 966                                       addr, bd_status);
 967                 }
 968
 969                 /*
 970                  * Free the current buffer, restart the engine and move forward
 971                  * to the next buffer. Here we check if the whole cacheline of
 972                  * descriptors was already processed and if so, we mark it free
 973                  * as whole.
 974                  */
 975                 size = RXDESC_PER_CACHELINE - 1;
 976                 if ((fec->rbd_index & size) == size) {
 977                         i = fec->rbd_index - size;
 978                         addr = (ulong)&fec->rbd_base[i];
 979                         for (; i <= fec->rbd_index ; i++) {
 980                                 fec_rbd_clean(i == (FEC_RBD_NUM - 1),
 981                                               &fec->rbd_base[i]);
 982                         }
 983                         flush_dcache_range(addr,
 984                                            addr + ARCH_DMA_MINALIGN);
 985                 }
 986
 987                 fec_rx_task_enable(fec);
 988                 fec->rbd_index = (fec->rbd_index + 1) % FEC_RBD_NUM;
 989         }
 990         debug("fec_recv: stop\n");
 991
 992         return len;
 993 }
 994
 995 static void fec_set_dev_name(char *dest, int dev_id)
 996 {
 997         sprintf(dest, (dev_id == -1) ? "FEC" : "FEC%i", dev_id);
 998 }
 999
1000 static int fec_alloc_descs(struct fec_priv *fec)
1001 {
1002         unsigned int size;
1003         int i;
1004         uint8_t *data;
1005         ulong addr;
1006
1007         /* Allocate TX descriptors. */
1008         size = roundup(2 * sizeof(struct fec_bd), ARCH_DMA_MINALIGN);
1009         fec->tbd_base = memalign(ARCH_DMA_MINALIGN, size);
1010         if (!fec->tbd_base)
1011                 goto err_tx;
1012
1013         /* Allocate RX descriptors. */
1014         size = roundup(FEC_RBD_NUM * sizeof(struct fec_bd), ARCH_DMA_MINALIGN);
1015         fec->rbd_base = memalign(ARCH_DMA_MINALIGN, size);
1016         if (!fec->rbd_base)
1017                 goto err_rx;
1018
1019         memset(fec->rbd_base, 0, size);
1020
1021         /* Allocate RX buffers. */
1022
1023         /* Maximum RX buffer size. */
1024         size = roundup(FEC_MAX_PKT_SIZE, FEC_DMA_RX_MINALIGN);
1025         for (i = 0; i < FEC_RBD_NUM; i++) {
1026                 data = memalign(FEC_DMA_RX_MINALIGN, size);
1027                 if (!data) {
1028                         printf("%s: error allocating rxbuf %d\n", __func__, i);
1029                         goto err_ring;
1030                 }
1031
1032                 memset(data, 0, size);
1033
1034                 addr = (ulong)data;
1035                 fec->rbd_base[i].data_pointer = (uint32_t)addr;
1036                 fec->rbd_base[i].status = FEC_RBD_EMPTY;
1037                 fec->rbd_base[i].data_length = 0;
1038                 /* Flush the buffer to memory. */
1039                 flush_dcache_range(addr, addr + size);
1040         }
1041
1042         /* Mark the last RBD to close the ring. */
1043         fec->rbd_base[i - 1].status = FEC_RBD_WRAP | FEC_RBD_EMPTY;
1044
1045         fec->rbd_index = 0;
1046         fec->tbd_index = 0;
1047
1048         return 0;
1049
1050 err_ring:
1051         for (; i >= 0; i--) {
1052                 addr = fec->rbd_base[i].data_pointer;
1053                 free((void *)addr);
1054         }
1055         free(fec->rbd_base);
1056 err_rx:
1057         free(fec->tbd_base);
1058 err_tx:
1059         return -ENOMEM;
1060 }
1061
1062 static void fec_free_descs(struct fec_priv *fec)
1063 {
1064         int i;
1065         ulong addr;
1066
1067         for (i = 0; i < FEC_RBD_NUM; i++) {
1068                 addr = fec->rbd_base[i].data_pointer;
1069                 free((void *)addr);
1070         }
1071         free(fec->rbd_base);
1072         free(fec->tbd_base);
1073 }
1074
1075 struct mii_dev *fec_get_miibus(ulong base_addr, int dev_id)
1076 {
1077         struct ethernet_regs *eth = (struct ethernet_regs *)base_addr;
1078         struct mii_dev *bus;
1079         int ret;
1080
1081         bus = mdio_alloc();
1082         if (!bus) {
1083                 printf("mdio_alloc failed\n");
1084                 return NULL;
1085         }
1086         bus->read = fec_phy_read;
1087         bus->write = fec_phy_write;
1088         bus->priv = eth;
1089         fec_set_dev_name(bus->name, dev_id);
1090
1091         ret = mdio_register(bus);
1092         if (ret) {
1093                 printf("mdio_register failed\n");
1094                 free(bus);
1095                 return NULL;
1096         }
1097         fec_mii_setspeed(eth);
1098         return bus;
1099 }
1100
1101 #ifndef CONFIG_DM_ETH
1102 #ifdef CONFIG_PHYLIB
1103 int fec_probe(bd_t *bd, int dev_id, uint32_t base_addr,
1104                 struct mii_dev *bus, struct phy_device *phydev)
1105 #else
1106 static int fec_probe(bd_t *bd, int dev_id, uint32_t base_addr,
1107                 struct mii_dev *bus, int phy_id)
1108 #endif
1109 {
1110         struct eth_device *edev;
1111         struct fec_priv *fec;
1112         unsigned char ethaddr[6];
1113         char mac[16];
1114         uint32_t start;
1115         int ret = 0;
1116
1117         /* create and fill edev struct */
1118         edev = (struct eth_device *)malloc(sizeof(struct eth_device));
1119         if (!edev) {
1120                 puts("fec_mxc: not enough malloc memory for eth_device\n");
1121                 ret = -ENOMEM;
1122                 goto err1;
1123         }
1124
1125         fec = (struct fec_priv *)malloc(sizeof(struct fec_priv));
1126         if (!fec) {
1127                 puts("fec_mxc: not enough malloc memory for fec_priv\n");
1128                 ret = -ENOMEM;
1129                 goto err2;
1130         }
1131
1132         memset(edev, 0, sizeof(*edev));
1133         memset(fec, 0, sizeof(*fec));
1134
1135         ret = fec_alloc_descs(fec);
1136         if (ret)
1137                 goto err3;
1138
1139         edev->priv = fec;
1140         edev->init = fec_init;
1141         edev->send = fec_send;
1142         edev->recv = fec_recv;
1143         edev->halt = fec_halt;
1144         edev->write_hwaddr = fec_set_hwaddr;
1145
1146         fec->eth = (struct ethernet_regs *)(ulong)base_addr;
1147         fec->bd = bd;
1148
1149         fec->xcv_type = CONFIG_FEC_XCV_TYPE;
1150
1151         /* Reset chip. */
1152         writel(readl(&fec->eth->ecntrl) | FEC_ECNTRL_RESET, &fec->eth->ecntrl);
1153         start = get_timer(0);
1154         while (readl(&fec->eth->ecntrl) & FEC_ECNTRL_RESET) {
1155                 if (get_timer(start) > (CONFIG_SYS_HZ * 5)) {
1156                         printf("FEC MXC: Timeout resetting chip\n");
1157                         goto err4;
1158                 }
1159                 udelay(10);
1160         }
1161
1162         fec_reg_setup(fec);
1163         fec_set_dev_name(edev->name, dev_id);
1164         fec->dev_id = (dev_id == -1) ? 0 : dev_id;
1165         fec->bus = bus;
1166         fec_mii_setspeed(bus->priv);
1167 #ifdef CONFIG_PHYLIB
1168         fec->phydev = phydev;
1169         phy_connect_dev(phydev, edev);
1170         /* Configure phy */
1171         phy_config(phydev);
1172 #else
1173         fec->phy_id = phy_id;
1174 #endif
1175         eth_register(edev);
1176         /* only support one eth device, the index number pointed by dev_id */
1177         edev->index = fec->dev_id;
1178
1179         if (fec_get_hwaddr(fec->dev_id, ethaddr) == 0) {
1180                 debug("got MAC%d address from fuse: %pM\n", fec->dev_id, ethaddr);
1181                 memcpy(edev->enetaddr, ethaddr, 6);
1182                 if (fec->dev_id)
1183                         sprintf(mac, "eth%daddr", fec->dev_id);
1184                 else
1185                         strcpy(mac, "ethaddr");
1186                 if (!env_get(mac))
1187                         eth_env_set_enetaddr(mac, ethaddr);
1188         }
1189         return ret;
1190 err4:
1191         fec_free_descs(fec);
1192 err3:
1193         free(fec);
1194 err2:
1195         free(edev);
1196 err1:
1197         return ret;
1198 }
1199
1200 int fecmxc_initialize_multi(bd_t *bd, int dev_id, int phy_id, uint32_t addr)
1201 {
1202         uint32_t base_mii;
1203         struct mii_dev *bus = NULL;
1204 #ifdef CONFIG_PHYLIB
1205         struct phy_device *phydev = NULL;
1206 #endif
1207         int ret;
1208
1209         if (CONFIG_IS_ENABLED(IMX_MODULE_FUSE)) {
1210                 if (enet_fused((ulong)addr)) {
1211                         printf("SoC fuse indicates Ethernet@0x%x is unavailable.\n", addr);
1212                         return -ENODEV;
1213                 }
1214         }
1215
1216 #ifdef CONFIG_FEC_MXC_MDIO_BASE
1217         /*
1218          * The i.MX28 has two ethernet interfaces, but they are not equal.
1219          * Only the first one can access the MDIO bus.
1220          */
1221         base_mii = CONFIG_FEC_MXC_MDIO_BASE;
1222 #else
1223         base_mii = addr;
1224 #endif
1225         debug("eth_init: fec_probe(bd, %i, %i) @ %08x\n", dev_id, phy_id, addr);
1226         bus = fec_get_miibus(base_mii, dev_id);
1227         if (!bus)
1228                 return -ENOMEM;
1229 #ifdef CONFIG_PHYLIB
1230         phydev = phy_find_by_mask(bus, 1 << phy_id, PHY_INTERFACE_MODE_RGMII);
1231         if (!phydev) {
1232                 mdio_unregister(bus);
1233                 free(bus);
1234                 return -ENOMEM;
1235         }
1236         ret = fec_probe(bd, dev_id, addr, bus, phydev);
1237 #else
1238         ret = fec_probe(bd, dev_id, addr, bus, phy_id);
1239 #endif
1240         if (ret) {
1241 #ifdef CONFIG_PHYLIB
1242                 free(phydev);
1243 #endif
1244                 mdio_unregister(bus);
1245                 free(bus);
1246         }
1247         return ret;
1248 }
1249
1250 #ifdef CONFIG_FEC_MXC_PHYADDR
1251 int fecmxc_initialize(bd_t *bd)
1252 {
1253         return fecmxc_initialize_multi(bd, -1, CONFIG_FEC_MXC_PHYADDR,
1254                         IMX_FEC_BASE);
1255 }
1256 #endif
1257
1258 #ifndef CONFIG_PHYLIB
1259 int fecmxc_register_mii_postcall(struct eth_device *dev, int (*cb)(int))
1260 {
1261         struct fec_priv *fec = (struct fec_priv *)dev->priv;
1262         fec->mii_postcall = cb;
1263         return 0;
1264 }
1265 #endif
1266
1267 #else
1268
1269 static int fecmxc_read_rom_hwaddr(struct udevice *dev)
1270 {
1271         struct fec_priv *priv = dev_get_priv(dev);
1272         struct eth_pdata *pdata = dev_get_platdata(dev);
1273
1274         return fec_get_hwaddr(priv->dev_id, pdata->enetaddr);
1275 }
1276
1277 static int fecmxc_free_pkt(struct udevice *dev, uchar *packet, int length)
1278 {
1279         if (packet)
1280                 free(packet);
1281
1282         return 0;
1283 }
1284
1285 static const struct eth_ops fecmxc_ops = {
1286         .start                  = fecmxc_init,
1287         .send                   = fecmxc_send,
1288         .recv                   = fecmxc_recv,
1289         .free_pkt               = fecmxc_free_pkt,
1290         .stop                   = fecmxc_halt,
1291         .write_hwaddr           = fecmxc_set_hwaddr,
1292         .read_rom_hwaddr        = fecmxc_read_rom_hwaddr,
1293 };
1294
1295 static int device_get_phy_addr(struct udevice *dev)
1296 {
1297         struct ofnode_phandle_args phandle_args;
1298         int reg;
1299
1300         if (dev_read_phandle_with_args(dev, "phy-handle", NULL, 0, 0,
1301                                        &phandle_args)) {
1302                 debug("Failed to find phy-handle");
1303                 return -ENODEV;
1304         }
1305
1306         reg = ofnode_read_u32_default(phandle_args.node, "reg", 0);
1307
1308         return reg;
1309 }
1310
1311 static int fec_phy_init(struct fec_priv *priv, struct udevice *dev)
1312 {
1313         struct phy_device *phydev;
1314         int addr;
1315
1316         addr = device_get_phy_addr(dev);
1317 #ifdef CONFIG_FEC_MXC_PHYADDR
1318         addr = CONFIG_FEC_MXC_PHYADDR;
1319 #endif
1320
1321         phydev = phy_connect(priv->bus, addr, dev, priv->interface);
1322         if (!phydev)
1323                 return -ENODEV;
1324
1325         priv->phydev = phydev;
1326         phy_config(phydev);
1327
1328         return 0;
1329 }
1330
1331 #if CONFIG_IS_ENABLED(DM_GPIO)
1332 /* FEC GPIO reset */
1333 static void fec_gpio_reset(struct fec_priv *priv)
1334 {
1335         debug("fec_gpio_reset: fec_gpio_reset(dev)\n");
1336         if (dm_gpio_is_valid(&priv->phy_reset_gpio)) {
1337                 dm_gpio_set_value(&priv->phy_reset_gpio, 1);
1338                 mdelay(priv->reset_delay);
1339                 dm_gpio_set_value(&priv->phy_reset_gpio, 0);
1340                 if (priv->reset_post_delay)
1341                         mdelay(priv->reset_post_delay);
1342         }
1343 }
1344 #endif
1345
1346 static int fecmxc_probe(struct udevice *dev)
1347 {
1348         struct eth_pdata *pdata = dev_get_platdata(dev);
1349         struct fec_priv *priv = dev_get_priv(dev);
1350         struct mii_dev *bus = NULL;
1351         uint32_t start;
1352         int ret;
1353
1354         if (CONFIG_IS_ENABLED(IMX_MODULE_FUSE)) {
1355                 if (enet_fused((ulong)priv->eth)) {
1356                         printf("SoC fuse indicates Ethernet@0x%lx is unavailable.\n", (ulong)priv->eth);
1357                         return -ENODEV;
1358                 }
1359         }
1360
1361         if (IS_ENABLED(CONFIG_IMX8)) {
1362                 ret = clk_get_by_name(dev, "ipg", &priv->ipg_clk);
1363                 if (ret < 0) {
1364                         debug("Can't get FEC ipg clk: %d\n", ret);
1365                         return ret;
1366                 }
1367                 ret = clk_enable(&priv->ipg_clk);
1368                 if (ret < 0) {
1369                         debug("Can't enable FEC ipg clk: %d\n", ret);
1370                         return ret;
1371                 }
1372
1373                 priv->clk_rate = clk_get_rate(&priv->ipg_clk);
1374         } else if (CONFIG_IS_ENABLED(CLK_CCF)) {
1375                 ret = clk_get_by_name(dev, "ipg", &priv->ipg_clk);
1376                 if (ret < 0) {
1377                         debug("Can't get FEC ipg clk: %d\n", ret);
1378                         return ret;
1379                 }
1380                 ret = clk_enable(&priv->ipg_clk);
1381                 if(ret)
1382                         return ret;
1383
1384                 ret = clk_get_by_name(dev, "ahb", &priv->ahb_clk);
1385                 if (ret < 0) {
1386                         debug("Can't get FEC ahb clk: %d\n", ret);
1387                         return ret;
1388                 }
1389                 ret = clk_enable(&priv->ahb_clk);
1390                 if (ret)
1391                         return ret;
1392
1393                 ret = clk_get_by_name(dev, "enet_out", &priv->clk_enet_out);
1394                 if (!ret) {
1395                         ret = clk_enable(&priv->clk_enet_out);
1396                         if (ret)
1397                                 return ret;
1398                 }
1399
1400                 ret = clk_get_by_name(dev, "enet_clk_ref", &priv->clk_ref);
1401                 if (!ret) {
1402                         ret = clk_enable(&priv->clk_ref);
1403                         if (ret)
1404                                 return ret;
1405                 }
1406
1407                 ret = clk_get_by_name(dev, "ptp", &priv->clk_ptp);
1408                 if (!ret) {
1409                         ret = clk_enable(&priv->clk_ptp);
1410                         if (ret)
1411                                 return ret;
1412                 }
1413
1414                 priv->clk_rate = clk_get_rate(&priv->ipg_clk);
1415         }
1416
1417         ret = fec_alloc_descs(priv);
1418         if (ret)
1419                 return ret;
1420
1421 #ifdef CONFIG_DM_REGULATOR
1422         if (priv->phy_supply) {
1423                 ret = regulator_set_enable(priv->phy_supply, true);
1424                 if (ret) {
1425                         printf("%s: Error enabling phy supply\n", dev->name);
1426                         return ret;
1427                 }
1428         }
1429 #endif
1430
1431 #if CONFIG_IS_ENABLED(DM_GPIO)
1432         fec_gpio_reset(priv);
1433 #endif
1434         /* Reset chip. */
1435         writel(readl(&priv->eth->ecntrl) | FEC_ECNTRL_RESET,
1436                &priv->eth->ecntrl);
1437         start = get_timer(0);
1438         while (readl(&priv->eth->ecntrl) & FEC_ECNTRL_RESET) {
1439                 if (get_timer(start) > (CONFIG_SYS_HZ * 5)) {
1440                         printf("FEC MXC: Timeout reseting chip\n");
1441                         goto err_timeout;
1442                 }
1443                 udelay(10);
1444         }
1445
1446         fec_reg_setup(priv);
1447
1448         priv->dev_id = dev->seq;
1449
1450 #ifdef CONFIG_DM_ETH_PHY
1451         bus = eth_phy_get_mdio_bus(dev);
1452 #endif
1453
1454         if (!bus) {
1455 #ifdef CONFIG_FEC_MXC_MDIO_BASE
1456                 bus = fec_get_miibus((ulong)CONFIG_FEC_MXC_MDIO_BASE, dev->seq);
1457 #else
1458                 bus = fec_get_miibus((ulong)priv->eth, dev->seq);
1459 #endif
1460         }
1461         if (!bus) {
1462                 ret = -ENOMEM;
1463                 goto err_mii;
1464         }
1465
1466 #ifdef CONFIG_DM_ETH_PHY
1467         eth_phy_set_mdio_bus(dev, bus);
1468 #endif
1469
1470         priv->bus = bus;
1471         priv->interface = pdata->phy_interface;
1472         switch (priv->interface) {
1473         case PHY_INTERFACE_MODE_MII:
1474                 priv->xcv_type = MII100;
1475                 break;
1476         case PHY_INTERFACE_MODE_RMII:
1477                 priv->xcv_type = RMII;
1478                 break;
1479         case PHY_INTERFACE_MODE_RGMII:
1480         case PHY_INTERFACE_MODE_RGMII_ID:
1481         case PHY_INTERFACE_MODE_RGMII_RXID:
1482         case PHY_INTERFACE_MODE_RGMII_TXID:
1483                 priv->xcv_type = RGMII;
1484                 break;
1485         default:
1486                 priv->xcv_type = CONFIG_FEC_XCV_TYPE;
1487                 printf("Unsupported interface type %d defaulting to %d\n",
1488                        priv->interface, priv->xcv_type);
1489                 break;
1490         }
1491
1492         ret = fec_phy_init(priv, dev);
1493         if (ret)
1494                 goto err_phy;
1495
1496         return 0;
1497
1498 err_phy:
1499         mdio_unregister(bus);
1500         free(bus);
1501 err_mii:
1502 err_timeout:
1503         fec_free_descs(priv);
1504         return ret;
1505 }
1506
1507 static int fecmxc_remove(struct udevice *dev)
1508 {
1509         struct fec_priv *priv = dev_get_priv(dev);
1510
1511         free(priv->phydev);
1512         fec_free_descs(priv);
1513         mdio_unregister(priv->bus);
1514         mdio_free(priv->bus);
1515
1516 #ifdef CONFIG_DM_REGULATOR
1517         if (priv->phy_supply)
1518                 regulator_set_enable(priv->phy_supply, false);
1519 #endif
1520
1521         return 0;
1522 }
1523
1524 static int fecmxc_ofdata_to_platdata(struct udevice *dev)
1525 {
1526         int ret = 0;
1527         struct eth_pdata *pdata = dev_get_platdata(dev);
1528         struct fec_priv *priv = dev_get_priv(dev);
1529         const char *phy_mode;
1530
1531         pdata->iobase = (phys_addr_t)devfdt_get_addr(dev);
1532         priv->eth = (struct ethernet_regs *)pdata->iobase;
1533
1534         pdata->phy_interface = -1;
1535         phy_mode = fdt_getprop(gd->fdt_blob, dev_of_offset(dev), "phy-mode",
1536                                NULL);
1537         if (phy_mode)
1538                 pdata->phy_interface = phy_get_interface_by_name(phy_mode);
1539         if (pdata->phy_interface == -1) {
1540                 debug("%s: Invalid PHY interface '%s'\n", __func__, phy_mode);
1541                 return -EINVAL;
1542         }
1543
1544 #ifdef CONFIG_DM_REGULATOR
1545         device_get_supply_regulator(dev, "phy-supply", &priv->phy_supply);
1546 #endif
1547
1548 #if CONFIG_IS_ENABLED(DM_GPIO)
1549         ret = gpio_request_by_name(dev, "phy-reset-gpios", 0,
1550                                    &priv->phy_reset_gpio, GPIOD_IS_OUT);
1551         if (ret < 0)
1552                 return 0; /* property is optional, don't return error! */
1553
1554         priv->reset_delay = dev_read_u32_default(dev, "phy-reset-duration", 1);
1555         if (priv->reset_delay > 1000) {
1556                 printf("FEC MXC: phy reset duration should be <= 1000ms\n");
1557                 /* property value wrong, use default value */
1558                 priv->reset_delay = 1;
1559         }
1560
1561         priv->reset_post_delay = dev_read_u32_default(dev,
1562                                                       "phy-reset-post-delay",
1563                                                       0);
1564         if (priv->reset_post_delay > 1000) {
1565                 printf("FEC MXC: phy reset post delay should be <= 1000ms\n");
1566                 /* property value wrong, use default value */
1567                 priv->reset_post_delay = 0;
1568         }
1569 #endif
1570
1571         return 0;
1572 }
1573
1574 static const struct udevice_id fecmxc_ids[] = {
1575         { .compatible = "fsl,imx28-fec" },
1576         { .compatible = "fsl,imx6q-fec" },
1577         { .compatible = "fsl,imx6sl-fec" },
1578         { .compatible = "fsl,imx6sx-fec" },
1579         { .compatible = "fsl,imx6ul-fec" },
1580         { .compatible = "fsl,imx53-fec" },
1581         { .compatible = "fsl,imx7d-fec" },
1582         { .compatible = "fsl,mvf600-fec" },
1583         { }
1584 };
1585
1586 U_BOOT_DRIVER(fecmxc_gem) = {
1587         .name   = "fecmxc",
1588         .id     = UCLASS_ETH,
1589         .of_match = fecmxc_ids,
1590         .ofdata_to_platdata = fecmxc_ofdata_to_platdata,
1591         .probe  = fecmxc_probe,
1592         .remove = fecmxc_remove,
1593         .ops    = &fecmxc_ops,
1594         .priv_auto_alloc_size = sizeof(struct fec_priv),
1595         .platdata_auto_alloc_size = sizeof(struct eth_pdata),
1596 };
1597 #endif