drivers/net/fec_mxc.c

   1 // SPDX-License-Identifier: GPL-2.0+
   2 /*
   3  * (C) Copyright 2009 Ilya Yanok, Emcraft Systems Ltd <yanok@emcraft.com>
   4  * (C) Copyright 2008,2009 Eric Jarrige <eric.jarrige@armadeus.org>
   5  * (C) Copyright 2008 Armadeus Systems nc
   6  * (C) Copyright 2007 Pengutronix, Sascha Hauer <s.hauer@pengutronix.de>
   7  * (C) Copyright 2007 Pengutronix, Juergen Beisert <j.beisert@pengutronix.de>
   8  */
   9
  10 #include <common.h>
  11 #include <cpu_func.h>
  12 #include <dm.h>
  13 #include <env.h>
  14 #include <log.h>
  15 #include <malloc.h>
  16 #include <memalign.h>
  17 #include <miiphy.h>
  18 #include <net.h>
  19 #include <netdev.h>
  20 #include <asm/cache.h>
  21 #include <asm/global_data.h>
  22 #include <linux/delay.h>
  23 #include <power/regulator.h>
  24
  25 #include <asm/io.h>
  26 #include <linux/errno.h>
  27 #include <linux/compiler.h>
  28
  29 #include <asm/arch/clock.h>
  30 #include <asm/arch/imx-regs.h>
  31 #include <asm/mach-imx/sys_proto.h>
  32 #include <asm-generic/gpio.h>
  33
  34 #include "fec_mxc.h"
  35 #include <eth_phy.h>
  36
  37 DECLARE_GLOBAL_DATA_PTR;
  38
  39 /*
  40  * Timeout the transfer after 5 mS. This is usually a bit more, since
  41  * the code in the tightloops this timeout is used in adds some overhead.
  42  */
  43 #define FEC_XFER_TIMEOUT        5000
  44
  45 /*
  46  * The standard 32-byte DMA alignment does not work on mx6solox, which requires
  47  * 64-byte alignment in the DMA RX FEC buffer.
  48  * Introduce the FEC_DMA_RX_MINALIGN which can cover mx6solox needs and also
  49  * satisfies the alignment on other SoCs (32-bytes)
  50  */
  51 #define FEC_DMA_RX_MINALIGN     64
  52
  53 #ifndef CONFIG_MII
  54 #error "CONFIG_MII has to be defined!"
  55 #endif
  56
  57 /*
  58  * The i.MX28 operates with packets in big endian. We need to swap them before
  59  * sending and after receiving.
  60  */
  61 #ifdef CONFIG_MX28
  62 #define CONFIG_FEC_MXC_SWAP_PACKET
  63 #endif
  64
  65 #define RXDESC_PER_CACHELINE (ARCH_DMA_MINALIGN/sizeof(struct fec_bd))
  66
  67 /* Check various alignment issues at compile time */
  68 #if ((ARCH_DMA_MINALIGN < 16) || (ARCH_DMA_MINALIGN % 16 != 0))
  69 #error "ARCH_DMA_MINALIGN must be multiple of 16!"
  70 #endif
  71
  72 #if ((PKTALIGN < ARCH_DMA_MINALIGN) || \
  73         (PKTALIGN % ARCH_DMA_MINALIGN != 0))
  74 #error "PKTALIGN must be multiple of ARCH_DMA_MINALIGN!"
  75 #endif
  76
  77 #undef DEBUG
  78
  79 #ifdef CONFIG_FEC_MXC_SWAP_PACKET
  80 static void swap_packet(uint32_t *packet, int length)
  81 {
  82         int i;
  83
  84         for (i = 0; i < DIV_ROUND_UP(length, 4); i++)
  85                 packet[i] = __swab32(packet[i]);
  86 }
  87 #endif
  88
  89 /* MII-interface related functions */
  90 static int fec_mdio_read(struct ethernet_regs *eth, uint8_t phyaddr,
  91                 uint8_t regaddr)
  92 {
  93         uint32_t reg;           /* convenient holder for the PHY register */
  94         uint32_t phy;           /* convenient holder for the PHY */
  95         uint32_t start;
  96         int val;
  97
  98         /*
  99          * reading from any PHY's register is done by properly
 100          * programming the FEC's MII data register.
 101          */
 102         writel(FEC_IEVENT_MII, &eth->ievent);
 103         reg = regaddr << FEC_MII_DATA_RA_SHIFT;
 104         phy = phyaddr << FEC_MII_DATA_PA_SHIFT;
 105
 106         writel(FEC_MII_DATA_ST | FEC_MII_DATA_OP_RD | FEC_MII_DATA_TA |
 107                         phy | reg, &eth->mii_data);
 108
 109         /* wait for the related interrupt */
 110         start = get_timer(0);
 111         while (!(readl(&eth->ievent) & FEC_IEVENT_MII)) {
 112                 if (get_timer(start) > (CONFIG_SYS_HZ / 1000)) {
 113                         printf("Read MDIO failed...\n");
 114                         return -1;
 115                 }
 116         }
 117
 118         /* clear mii interrupt bit */
 119         writel(FEC_IEVENT_MII, &eth->ievent);
 120
 121         /* it's now safe to read the PHY's register */
 122         val = (unsigned short)readl(&eth->mii_data);
 123         debug("%s: phy: %02x reg:%02x val:%#x\n", __func__, phyaddr,
 124               regaddr, val);
 125         return val;
 126 }
 127
 128 #ifndef imx_get_fecclk
 129 u32 __weak imx_get_fecclk(void)
 130 {
 131         return 0;
 132 }
 133 #endif
 134
 135 static int fec_get_clk_rate(void *udev, int idx)
 136 {
 137         struct fec_priv *fec;
 138         struct udevice *dev;
 139         int ret;
 140
 141         if (IS_ENABLED(CONFIG_IMX8) ||
 142             CONFIG_IS_ENABLED(CLK_CCF)) {
 143                 dev = udev;
 144                 if (!dev) {
 145                         ret = uclass_get_device_by_seq(UCLASS_ETH, idx, &dev);
 146                         if (ret < 0) {
 147                                 debug("Can't get FEC udev: %d\n", ret);
 148                                 return ret;
 149                         }
 150                 }
 151
 152                 fec = dev_get_priv(dev);
 153                 if (fec)
 154                         return fec->clk_rate;
 155
 156                 return -EINVAL;
 157         } else {
 158                 return imx_get_fecclk();
 159         }
 160 }
 161
 162 static void fec_mii_setspeed(struct ethernet_regs *eth)
 163 {
 164         /*
 165          * Set MII_SPEED = (1/(mii_speed * 2)) * System Clock
 166          * and do not drop the Preamble.
 167          *
 168          * The i.MX28 and i.MX6 types have another field in the MSCR (aka
 169          * MII_SPEED) register that defines the MDIO output hold time. Earlier
 170          * versions are RAZ there, so just ignore the difference and write the
 171          * register always.
 172          * The minimal hold time according to IEE802.3 (clause 22) is 10 ns.
 173          * HOLDTIME + 1 is the number of clk cycles the fec is holding the
 174          * output.
 175          * The HOLDTIME bitfield takes values between 0 and 7 (inclusive).
 176          * Given that ceil(clkrate / 5000000) <= 64, the calculation for
 177          * holdtime cannot result in a value greater than 3.
 178          */
 179         u32 pclk;
 180         u32 speed;
 181         u32 hold;
 182         int ret;
 183
 184         ret = fec_get_clk_rate(NULL, 0);
 185         if (ret < 0) {
 186                 printf("Can't find FEC0 clk rate: %d\n", ret);
 187                 return;
 188         }
 189         pclk = ret;
 190         speed = DIV_ROUND_UP(pclk, 5000000);
 191         hold = DIV_ROUND_UP(pclk, 100000000) - 1;
 192
 193 #ifdef FEC_QUIRK_ENET_MAC
 194         speed--;
 195 #endif
 196         writel(speed << 1 | hold << 8, &eth->mii_speed);
 197         debug("%s: mii_speed %08x\n", __func__, readl(&eth->mii_speed));
 198 }
 199
 200 static int fec_mdio_write(struct ethernet_regs *eth, uint8_t phyaddr,
 201                 uint8_t regaddr, uint16_t data)
 202 {
 203         uint32_t reg;           /* convenient holder for the PHY register */
 204         uint32_t phy;           /* convenient holder for the PHY */
 205         uint32_t start;
 206
 207         reg = regaddr << FEC_MII_DATA_RA_SHIFT;
 208         phy = phyaddr << FEC_MII_DATA_PA_SHIFT;
 209
 210         writel(FEC_MII_DATA_ST | FEC_MII_DATA_OP_WR |
 211                 FEC_MII_DATA_TA | phy | reg | data, &eth->mii_data);
 212
 213         /* wait for the MII interrupt */
 214         start = get_timer(0);
 215         while (!(readl(&eth->ievent) & FEC_IEVENT_MII)) {
 216                 if (get_timer(start) > (CONFIG_SYS_HZ / 1000)) {
 217                         printf("Write MDIO failed...\n");
 218                         return -1;
 219                 }
 220         }
 221
 222         /* clear MII interrupt bit */
 223         writel(FEC_IEVENT_MII, &eth->ievent);
 224         debug("%s: phy: %02x reg:%02x val:%#x\n", __func__, phyaddr,
 225               regaddr, data);
 226
 227         return 0;
 228 }
 229
 230 static int fec_phy_read(struct mii_dev *bus, int phyaddr, int dev_addr,
 231                         int regaddr)
 232 {
 233         return fec_mdio_read(bus->priv, phyaddr, regaddr);
 234 }
 235
 236 static int fec_phy_write(struct mii_dev *bus, int phyaddr, int dev_addr,
 237                          int regaddr, u16 data)
 238 {
 239         return fec_mdio_write(bus->priv, phyaddr, regaddr, data);
 240 }
 241
 242 #ifndef CONFIG_PHYLIB
 243 static int miiphy_restart_aneg(struct eth_device *dev)
 244 {
 245         int ret = 0;
 246 #if !defined(CONFIG_FEC_MXC_NO_ANEG)
 247         struct fec_priv *fec = (struct fec_priv *)dev->priv;
 248         struct ethernet_regs *eth = fec->bus->priv;
 249
 250         /*
 251          * Wake up from sleep if necessary
 252          * Reset PHY, then delay 300ns
 253          */
 254         fec_mdio_write(eth, fec->phy_id, MII_BMCR, BMCR_RESET);
 255         udelay(1000);
 256
 257         /* Set the auto-negotiation advertisement register bits */
 258         fec_mdio_write(eth, fec->phy_id, MII_ADVERTISE,
 259                        LPA_100FULL | LPA_100HALF | LPA_10FULL |
 260                        LPA_10HALF | PHY_ANLPAR_PSB_802_3);
 261         fec_mdio_write(eth, fec->phy_id, MII_BMCR,
 262                        BMCR_ANENABLE | BMCR_ANRESTART);
 263
 264         if (fec->mii_postcall)
 265                 ret = fec->mii_postcall(fec->phy_id);
 266
 267 #endif
 268         return ret;
 269 }
 270
 271 #ifndef CONFIG_FEC_FIXED_SPEED
 272 static int miiphy_wait_aneg(struct eth_device *dev)
 273 {
 274         uint32_t start;
 275         int status;
 276         struct fec_priv *fec = (struct fec_priv *)dev->priv;
 277         struct ethernet_regs *eth = fec->bus->priv;
 278
 279         /* Wait for AN completion */
 280         start = get_timer(0);
 281         do {
 282                 if (get_timer(start) > (CONFIG_SYS_HZ * 5)) {
 283                         printf("%s: Autonegotiation timeout\n", dev->name);
 284                         return -1;
 285                 }
 286
 287                 status = fec_mdio_read(eth, fec->phy_id, MII_BMSR);
 288                 if (status < 0) {
 289                         printf("%s: Autonegotiation failed. status: %d\n",
 290                                dev->name, status);
 291                         return -1;
 292                 }
 293         } while (!(status & BMSR_LSTATUS));
 294
 295         return 0;
 296 }
 297 #endif /* CONFIG_FEC_FIXED_SPEED */
 298 #endif
 299
 300 static int fec_rx_task_enable(struct fec_priv *fec)
 301 {
 302         writel(FEC_R_DES_ACTIVE_RDAR, &fec->eth->r_des_active);
 303         return 0;
 304 }
 305
 306 static int fec_rx_task_disable(struct fec_priv *fec)
 307 {
 308         return 0;
 309 }
 310
 311 static int fec_tx_task_enable(struct fec_priv *fec)
 312 {
 313         writel(FEC_X_DES_ACTIVE_TDAR, &fec->eth->x_des_active);
 314         return 0;
 315 }
 316
 317 static int fec_tx_task_disable(struct fec_priv *fec)
 318 {
 319         return 0;
 320 }
 321
 322 /**
 323  * Initialize receive task's buffer descriptors
 324  * @param[in] fec all we know about the device yet
 325  * @param[in] count receive buffer count to be allocated
 326  * @param[in] dsize desired size of each receive buffer
 327  * Return: 0 on success
 328  *
 329  * Init all RX descriptors to default values.
 330  */
 331 static void fec_rbd_init(struct fec_priv *fec, int count, int dsize)
 332 {
 333         uint32_t size;
 334         ulong data;
 335         int i;
 336
 337         /*
 338          * Reload the RX descriptors with default values and wipe
 339          * the RX buffers.
 340          */
 341         size = roundup(dsize, ARCH_DMA_MINALIGN);
 342         for (i = 0; i < count; i++) {
 343                 data = fec->rbd_base[i].data_pointer;
 344                 memset((void *)data, 0, dsize);
 345                 flush_dcache_range(data, data + size);
 346
 347                 fec->rbd_base[i].status = FEC_RBD_EMPTY;
 348                 fec->rbd_base[i].data_length = 0;
 349         }
 350
 351         /* Mark the last RBD to close the ring. */
 352         fec->rbd_base[i - 1].status = FEC_RBD_WRAP | FEC_RBD_EMPTY;
 353         fec->rbd_index = 0;
 354
 355         flush_dcache_range((ulong)fec->rbd_base,
 356                            (ulong)fec->rbd_base + size);
 357 }
 358
 359 /**
 360  * Initialize transmit task's buffer descriptors
 361  * @param[in] fec all we know about the device yet
 362  *
 363  * Transmit buffers are created externally. We only have to init the BDs here.\n
 364  * Note: There is a race condition in the hardware. When only one BD is in
 365  * use it must be marked with the WRAP bit to use it for every transmitt.
 366  * This bit in combination with the READY bit results into double transmit
 367  * of each data buffer. It seems the state machine checks READY earlier then
 368  * resetting it after the first transfer.
 369  * Using two BDs solves this issue.
 370  */
 371 static void fec_tbd_init(struct fec_priv *fec)
 372 {
 373         ulong addr = (ulong)fec->tbd_base;
 374         unsigned size = roundup(2 * sizeof(struct fec_bd),
 375                                 ARCH_DMA_MINALIGN);
 376
 377         memset(fec->tbd_base, 0, size);
 378         fec->tbd_base[0].status = 0;
 379         fec->tbd_base[1].status = FEC_TBD_WRAP;
 380         fec->tbd_index = 0;
 381         flush_dcache_range(addr, addr + size);
 382 }
 383
 384 /**
 385  * Mark the given read buffer descriptor as free
 386  * @param[in] last 1 if this is the last buffer descriptor in the chain, else 0
 387  * @param[in] prbd buffer descriptor to mark free again
 388  */
 389 static void fec_rbd_clean(int last, struct fec_bd *prbd)
 390 {
 391         unsigned short flags = FEC_RBD_EMPTY;
 392         if (last)
 393                 flags |= FEC_RBD_WRAP;
 394         writew(flags, &prbd->status);
 395         writew(0, &prbd->data_length);
 396 }
 397
 398 static int fec_get_hwaddr(int dev_id, unsigned char *mac)
 399 {
 400         imx_get_mac_from_fuse(dev_id, mac);
 401         return !is_valid_ethaddr(mac);
 402 }
 403
 404 static int fecmxc_set_hwaddr(struct udevice *dev)
 405 {
 406         struct fec_priv *fec = dev_get_priv(dev);
 407         struct eth_pdata *pdata = dev_get_plat(dev);
 408         uchar *mac = pdata->enetaddr;
 409
 410         writel(0, &fec->eth->iaddr1);
 411         writel(0, &fec->eth->iaddr2);
 412         writel(0, &fec->eth->gaddr1);
 413         writel(0, &fec->eth->gaddr2);
 414
 415         /* Set physical address */
 416         writel((mac[0] << 24) + (mac[1] << 16) + (mac[2] << 8) + mac[3],
 417                &fec->eth->paddr1);
 418         writel((mac[4] << 24) + (mac[5] << 16) + 0x8808, &fec->eth->paddr2);
 419
 420         return 0;
 421 }
 422
 423 /* Do initial configuration of the FEC registers */
 424 static void fec_reg_setup(struct fec_priv *fec)
 425 {
 426         uint32_t rcntrl;
 427
 428         /* Set interrupt mask register */
 429         writel(0x00000000, &fec->eth->imask);
 430
 431         /* Clear FEC-Lite interrupt event register(IEVENT) */
 432         writel(0xffffffff, &fec->eth->ievent);
 433
 434         /* Set FEC-Lite receive control register(R_CNTRL): */
 435
 436         /* Start with frame length = 1518, common for all modes. */
 437         rcntrl = PKTSIZE << FEC_RCNTRL_MAX_FL_SHIFT;
 438         if (fec->xcv_type != SEVENWIRE)         /* xMII modes */
 439                 rcntrl |= FEC_RCNTRL_FCE | FEC_RCNTRL_MII_MODE;
 440         if (fec->xcv_type == RGMII)
 441                 rcntrl |= FEC_RCNTRL_RGMII;
 442         else if (fec->xcv_type == RMII)
 443                 rcntrl |= FEC_RCNTRL_RMII;
 444
 445         if (fec->promisc)
 446                 rcntrl |= 0x8;
 447
 448         writel(rcntrl, &fec->eth->r_cntrl);
 449 }
 450
 451 /**
 452  * Start the FEC engine
 453  * @param[in] dev Our device to handle
 454  */
 455 static int fec_open(struct udevice *dev)
 456 {
 457         struct fec_priv *fec = dev_get_priv(dev);
 458         int speed;
 459         ulong addr, size;
 460         int i;
 461
 462         debug("fec_open: fec_open(dev)\n");
 463         /* full-duplex, heartbeat disabled */
 464         writel(1 << 2, &fec->eth->x_cntrl);
 465         fec->rbd_index = 0;
 466
 467         /* Invalidate all descriptors */
 468         for (i = 0; i < FEC_RBD_NUM - 1; i++)
 469                 fec_rbd_clean(0, &fec->rbd_base[i]);
 470         fec_rbd_clean(1, &fec->rbd_base[i]);
 471
 472         /* Flush the descriptors into RAM */
 473         size = roundup(FEC_RBD_NUM * sizeof(struct fec_bd),
 474                         ARCH_DMA_MINALIGN);
 475         addr = (ulong)fec->rbd_base;
 476         flush_dcache_range(addr, addr + size);
 477
 478 #ifdef FEC_QUIRK_ENET_MAC
 479         /* Enable ENET HW endian SWAP */
 480         writel(readl(&fec->eth->ecntrl) | FEC_ECNTRL_DBSWAP,
 481                &fec->eth->ecntrl);
 482         /* Enable ENET store and forward mode */
 483         writel(readl(&fec->eth->x_wmrk) | FEC_X_WMRK_STRFWD,
 484                &fec->eth->x_wmrk);
 485 #endif
 486         /* Enable FEC-Lite controller */
 487         writel(readl(&fec->eth->ecntrl) | FEC_ECNTRL_ETHER_EN,
 488                &fec->eth->ecntrl);
 489
 490 #ifdef FEC_ENET_ENABLE_TXC_DELAY
 491         writel(readl(&fec->eth->ecntrl) | FEC_ECNTRL_TXC_DLY,
 492                &fec->eth->ecntrl);
 493 #endif
 494
 495 #ifdef FEC_ENET_ENABLE_RXC_DELAY
 496         writel(readl(&fec->eth->ecntrl) | FEC_ECNTRL_RXC_DLY,
 497                &fec->eth->ecntrl);
 498 #endif
 499
 500 #if defined(CONFIG_MX53) || defined(CONFIG_MX6SL)
 501         udelay(100);
 502
 503         /* setup the MII gasket for RMII mode */
 504         /* disable the gasket */
 505         writew(0, &fec->eth->miigsk_enr);
 506
 507         /* wait for the gasket to be disabled */
 508         while (readw(&fec->eth->miigsk_enr) & MIIGSK_ENR_READY)
 509                 udelay(2);
 510
 511         /* configure gasket for RMII, 50 MHz, no loopback, and no echo */
 512         writew(MIIGSK_CFGR_IF_MODE_RMII, &fec->eth->miigsk_cfgr);
 513
 514         /* re-enable the gasket */
 515         writew(MIIGSK_ENR_EN, &fec->eth->miigsk_enr);
 516
 517         /* wait until MII gasket is ready */
 518         int max_loops = 10;
 519         while ((readw(&fec->eth->miigsk_enr) & MIIGSK_ENR_READY) == 0) {
 520                 if (--max_loops <= 0) {
 521                         printf("WAIT for MII Gasket ready timed out\n");
 522                         break;
 523                 }
 524         }
 525 #endif
 526
 527 #ifdef CONFIG_PHYLIB
 528         {
 529                 /* Start up the PHY */
 530                 int ret = phy_startup(fec->phydev);
 531
 532                 if (ret) {
 533                         printf("Could not initialize PHY %s\n",
 534                                fec->phydev->dev->name);
 535                         return ret;
 536                 }
 537                 speed = fec->phydev->speed;
 538         }
 539 #elif CONFIG_FEC_FIXED_SPEED
 540         speed = CONFIG_FEC_FIXED_SPEED;
 541 #else
 542         miiphy_wait_aneg(edev);
 543         speed = miiphy_speed(edev->name, fec->phy_id);
 544         miiphy_duplex(edev->name, fec->phy_id);
 545 #endif
 546
 547 #ifdef FEC_QUIRK_ENET_MAC
 548         {
 549                 u32 ecr = readl(&fec->eth->ecntrl) & ~FEC_ECNTRL_SPEED;
 550                 u32 rcr = readl(&fec->eth->r_cntrl) & ~FEC_RCNTRL_RMII_10T;
 551                 if (speed == _1000BASET)
 552                         ecr |= FEC_ECNTRL_SPEED;
 553                 else if (speed != _100BASET)
 554                         rcr |= FEC_RCNTRL_RMII_10T;
 555                 writel(ecr, &fec->eth->ecntrl);
 556                 writel(rcr, &fec->eth->r_cntrl);
 557         }
 558 #endif
 559         debug("%s:Speed=%i\n", __func__, speed);
 560
 561         /* Enable SmartDMA receive task */
 562         fec_rx_task_enable(fec);
 563
 564         udelay(100000);
 565         return 0;
 566 }
 567
 568 static int fecmxc_init(struct udevice *dev)
 569 {
 570         struct fec_priv *fec = dev_get_priv(dev);
 571         u8 *mib_ptr = (uint8_t *)&fec->eth->rmon_t_drop;
 572         u8 *i;
 573         ulong addr;
 574
 575         /* Initialize MAC address */
 576         fecmxc_set_hwaddr(dev);
 577
 578         /* Setup transmit descriptors, there are two in total. */
 579         fec_tbd_init(fec);
 580
 581         /* Setup receive descriptors. */
 582         fec_rbd_init(fec, FEC_RBD_NUM, FEC_MAX_PKT_SIZE);
 583
 584         fec_reg_setup(fec);
 585
 586         if (fec->xcv_type != SEVENWIRE)
 587                 fec_mii_setspeed(fec->bus->priv);
 588
 589         /* Set Opcode/Pause Duration Register */
 590         writel(0x00010020, &fec->eth->op_pause);        /* FIXME 0xffff0020; */
 591         writel(0x2, &fec->eth->x_wmrk);
 592
 593         /* Set multicast address filter */
 594         writel(0x00000000, &fec->eth->gaddr1);
 595         writel(0x00000000, &fec->eth->gaddr2);
 596
 597         /* Do not access reserved register */
 598         if (!is_mx6ul() && !is_mx6ull() && !is_imx8() && !is_imx8m() && !is_imx8ulp() &&
 599             !is_imx93()) {
 600                 /* clear MIB RAM */
 601                 for (i = mib_ptr; i <= mib_ptr + 0xfc; i += 4)
 602                         writel(0, i);
 603
 604                 /* FIFO receive start register */
 605                 writel(0x520, &fec->eth->r_fstart);
 606         }
 607
 608         /* size and address of each buffer */
 609         writel(FEC_MAX_PKT_SIZE, &fec->eth->emrbr);
 610
 611         addr = (ulong)fec->tbd_base;
 612         writel((uint32_t)addr, &fec->eth->etdsr);
 613
 614         addr = (ulong)fec->rbd_base;
 615         writel((uint32_t)addr, &fec->eth->erdsr);
 616
 617 #ifndef CONFIG_PHYLIB
 618         if (fec->xcv_type != SEVENWIRE)
 619                 miiphy_restart_aneg(dev);
 620 #endif
 621         fec_open(dev);
 622         return 0;
 623 }
 624
 625 /**
 626  * Halt the FEC engine
 627  * @param[in] dev Our device to handle
 628  */
 629 static void fecmxc_halt(struct udevice *dev)
 630 {
 631         struct fec_priv *fec = dev_get_priv(dev);
 632         int counter = 0xffff;
 633
 634         /* issue graceful stop command to the FEC transmitter if necessary */
 635         writel(FEC_TCNTRL_GTS | readl(&fec->eth->x_cntrl),
 636                &fec->eth->x_cntrl);
 637
 638         debug("eth_halt: wait for stop regs\n");
 639         /* wait for graceful stop to register */
 640         while ((counter--) && (!(readl(&fec->eth->ievent) & FEC_IEVENT_GRA)))
 641                 udelay(1);
 642
 643         /* Disable SmartDMA tasks */
 644         fec_tx_task_disable(fec);
 645         fec_rx_task_disable(fec);
 646
 647         /*
 648          * Disable the Ethernet Controller
 649          * Note: this will also reset the BD index counter!
 650          */
 651         writel(readl(&fec->eth->ecntrl) & ~FEC_ECNTRL_ETHER_EN,
 652                &fec->eth->ecntrl);
 653         fec->rbd_index = 0;
 654         fec->tbd_index = 0;
 655         debug("eth_halt: done\n");
 656 }
 657
 658 /**
 659  * Transmit one frame
 660  * @param[in] dev Our ethernet device to handle
 661  * @param[in] packet Pointer to the data to be transmitted
 662  * @param[in] length Data count in bytes
 663  * Return: 0 on success
 664  */
 665 static int fecmxc_send(struct udevice *dev, void *packet, int length)
 666 {
 667         unsigned int status;
 668         u32 size;
 669         ulong addr, end;
 670         int timeout = FEC_XFER_TIMEOUT;
 671         int ret = 0;
 672
 673         /*
 674          * This routine transmits one frame.  This routine only accepts
 675          * 6-byte Ethernet addresses.
 676          */
 677         struct fec_priv *fec = dev_get_priv(dev);
 678
 679         /*
 680          * Check for valid length of data.
 681          */
 682         if ((length > 1500) || (length <= 0)) {
 683                 printf("Payload (%d) too large\n", length);
 684                 return -1;
 685         }
 686
 687         /*
 688          * Setup the transmit buffer. We are always using the first buffer for
 689          * transmission, the second will be empty and only used to stop the DMA
 690          * engine. We also flush the packet to RAM here to avoid cache trouble.
 691          */
 692 #ifdef CONFIG_FEC_MXC_SWAP_PACKET
 693         swap_packet((uint32_t *)packet, length);
 694 #endif
 695
 696         addr = (ulong)packet;
 697         end = roundup(addr + length, ARCH_DMA_MINALIGN);
 698         addr &= ~(ARCH_DMA_MINALIGN - 1);
 699         flush_dcache_range(addr, end);
 700
 701         writew(length, &fec->tbd_base[fec->tbd_index].data_length);
 702         writel((uint32_t)addr, &fec->tbd_base[fec->tbd_index].data_pointer);
 703
 704         /*
 705          * update BD's status now
 706          * This block:
 707          * - is always the last in a chain (means no chain)
 708          * - should transmitt the CRC
 709          * - might be the last BD in the list, so the address counter should
 710          *   wrap (-> keep the WRAP flag)
 711          */
 712         status = readw(&fec->tbd_base[fec->tbd_index].status) & FEC_TBD_WRAP;
 713         status |= FEC_TBD_LAST | FEC_TBD_TC | FEC_TBD_READY;
 714         writew(status, &fec->tbd_base[fec->tbd_index].status);
 715
 716         /*
 717          * Flush data cache. This code flushes both TX descriptors to RAM.
 718          * After this code, the descriptors will be safely in RAM and we
 719          * can start DMA.
 720          */
 721         size = roundup(2 * sizeof(struct fec_bd), ARCH_DMA_MINALIGN);
 722         addr = (ulong)fec->tbd_base;
 723         flush_dcache_range(addr, addr + size);
 724
 725         /*
 726          * Below we read the DMA descriptor's last four bytes back from the
 727          * DRAM. This is important in order to make sure that all WRITE
 728          * operations on the bus that were triggered by previous cache FLUSH
 729          * have completed.
 730          *
 731          * Otherwise, on MX28, it is possible to observe a corruption of the
 732          * DMA descriptors. Please refer to schematic "Figure 1-2" in MX28RM
 733          * for the bus structure of MX28. The scenario is as follows:
 734          *
 735          * 1) ARM core triggers a series of WRITEs on the AHB_ARB2 bus going
 736          *    to DRAM due to flush_dcache_range()
 737          * 2) ARM core writes the FEC registers via AHB_ARB2
 738          * 3) FEC DMA starts reading/writing from/to DRAM via AHB_ARB3
 739          *
 740          * Note that 2) does sometimes finish before 1) due to reordering of
 741          * WRITE accesses on the AHB bus, therefore triggering 3) before the
 742          * DMA descriptor is fully written into DRAM. This results in occasional
 743          * corruption of the DMA descriptor.
 744          */
 745         readl(addr + size - 4);
 746
 747         /* Enable SmartDMA transmit task */
 748         fec_tx_task_enable(fec);
 749
 750         /*
 751          * Wait until frame is sent. On each turn of the wait cycle, we must
 752          * invalidate data cache to see what's really in RAM. Also, we need
 753          * barrier here.
 754          */
 755         while (--timeout) {
 756                 if (!(readl(&fec->eth->x_des_active) & FEC_X_DES_ACTIVE_TDAR))
 757                         break;
 758         }
 759
 760         if (!timeout) {
 761                 ret = -EINVAL;
 762                 goto out;
 763         }
 764
 765         /*
 766          * The TDAR bit is cleared when the descriptors are all out from TX
 767          * but on mx6solox we noticed that the READY bit is still not cleared
 768          * right after TDAR.
 769          * These are two distinct signals, and in IC simulation, we found that
 770          * TDAR always gets cleared prior than the READY bit of last BD becomes
 771          * cleared.
 772          * In mx6solox, we use a later version of FEC IP. It looks like that
 773          * this intrinsic behaviour of TDAR bit has changed in this newer FEC
 774          * version.
 775          *
 776          * Fix this by polling the READY bit of BD after the TDAR polling,
 777          * which covers the mx6solox case and does not harm the other SoCs.
 778          */
 779         timeout = FEC_XFER_TIMEOUT;
 780         while (--timeout) {
 781                 invalidate_dcache_range(addr, addr + size);
 782                 if (!(readw(&fec->tbd_base[fec->tbd_index].status) &
 783                     FEC_TBD_READY))
 784                         break;
 785         }
 786
 787         if (!timeout)
 788                 ret = -EINVAL;
 789
 790 out:
 791         debug("fec_send: status 0x%x index %d ret %i\n",
 792               readw(&fec->tbd_base[fec->tbd_index].status),
 793               fec->tbd_index, ret);
 794         /* for next transmission use the other buffer */
 795         if (fec->tbd_index)
 796                 fec->tbd_index = 0;
 797         else
 798                 fec->tbd_index = 1;
 799
 800         return ret;
 801 }
 802
 803 /**
 804  * Pull one frame from the card
 805  * @param[in] dev Our ethernet device to handle
 806  * Return: Length of packet read
 807  */
 808 static int fecmxc_recv(struct udevice *dev, int flags, uchar **packetp)
 809 {
 810         struct fec_priv *fec = dev_get_priv(dev);
 811         struct fec_bd *rbd = &fec->rbd_base[fec->rbd_index];
 812         unsigned long ievent;
 813         int frame_length, len = 0;
 814         uint16_t bd_status;
 815         ulong addr, size, end;
 816         int i;
 817
 818         *packetp = memalign(ARCH_DMA_MINALIGN, FEC_MAX_PKT_SIZE);
 819         if (*packetp == 0) {
 820                 printf("%s: error allocating packetp\n", __func__);
 821                 return -ENOMEM;
 822         }
 823
 824         /* Check if any critical events have happened */
 825         ievent = readl(&fec->eth->ievent);
 826         writel(ievent, &fec->eth->ievent);
 827         debug("fec_recv: ievent 0x%lx\n", ievent);
 828         if (ievent & FEC_IEVENT_BABR) {
 829                 fecmxc_halt(dev);
 830                 fecmxc_init(dev);
 831                 printf("some error: 0x%08lx\n", ievent);
 832                 return 0;
 833         }
 834         if (ievent & FEC_IEVENT_HBERR) {
 835                 /* Heartbeat error */
 836                 writel(0x00000001 | readl(&fec->eth->x_cntrl),
 837                        &fec->eth->x_cntrl);
 838         }
 839         if (ievent & FEC_IEVENT_GRA) {
 840                 /* Graceful stop complete */
 841                 if (readl(&fec->eth->x_cntrl) & 0x00000001) {
 842                         fecmxc_halt(dev);
 843                         writel(~0x00000001 & readl(&fec->eth->x_cntrl),
 844                                &fec->eth->x_cntrl);
 845                         fecmxc_init(dev);
 846                 }
 847         }
 848
 849         /*
 850          * Read the buffer status. Before the status can be read, the data cache
 851          * must be invalidated, because the data in RAM might have been changed
 852          * by DMA. The descriptors are properly aligned to cachelines so there's
 853          * no need to worry they'd overlap.
 854          *
 855          * WARNING: By invalidating the descriptor here, we also invalidate
 856          * the descriptors surrounding this one. Therefore we can NOT change the
 857          * contents of this descriptor nor the surrounding ones. The problem is
 858          * that in order to mark the descriptor as processed, we need to change
 859          * the descriptor. The solution is to mark the whole cache line when all
 860          * descriptors in the cache line are processed.
 861          */
 862         addr = (ulong)rbd;
 863         addr &= ~(ARCH_DMA_MINALIGN - 1);
 864         size = roundup(sizeof(struct fec_bd), ARCH_DMA_MINALIGN);
 865         invalidate_dcache_range(addr, addr + size);
 866
 867         bd_status = readw(&rbd->status);
 868         debug("fec_recv: status 0x%x\n", bd_status);
 869
 870         if (!(bd_status & FEC_RBD_EMPTY)) {
 871                 if ((bd_status & FEC_RBD_LAST) && !(bd_status & FEC_RBD_ERR) &&
 872                     ((readw(&rbd->data_length) - 4) > 14)) {
 873                         /* Get buffer address and size */
 874                         addr = readl(&rbd->data_pointer);
 875                         frame_length = readw(&rbd->data_length) - 4;
 876                         /* Invalidate data cache over the buffer */
 877                         end = roundup(addr + frame_length, ARCH_DMA_MINALIGN);
 878                         addr &= ~(ARCH_DMA_MINALIGN - 1);
 879                         invalidate_dcache_range(addr, end);
 880
 881                         /* Fill the buffer and pass it to upper layers */
 882 #ifdef CONFIG_FEC_MXC_SWAP_PACKET
 883                         swap_packet((uint32_t *)addr, frame_length);
 884 #endif
 885
 886                         memcpy(*packetp, (char *)addr, frame_length);
 887                         len = frame_length;
 888                 } else {
 889                         if (bd_status & FEC_RBD_ERR)
 890                                 debug("error frame: 0x%08lx 0x%08x\n",
 891                                       addr, bd_status);
 892                 }
 893
 894                 /*
 895                  * Free the current buffer, restart the engine and move forward
 896                  * to the next buffer. Here we check if the whole cacheline of
 897                  * descriptors was already processed and if so, we mark it free
 898                  * as whole.
 899                  */
 900                 size = RXDESC_PER_CACHELINE - 1;
 901                 if ((fec->rbd_index & size) == size) {
 902                         i = fec->rbd_index - size;
 903                         addr = (ulong)&fec->rbd_base[i];
 904                         for (; i <= fec->rbd_index ; i++) {
 905                                 fec_rbd_clean(i == (FEC_RBD_NUM - 1),
 906                                               &fec->rbd_base[i]);
 907                         }
 908                         flush_dcache_range(addr,
 909                                            addr + ARCH_DMA_MINALIGN);
 910                 }
 911
 912                 fec_rx_task_enable(fec);
 913                 fec->rbd_index = (fec->rbd_index + 1) % FEC_RBD_NUM;
 914         }
 915         debug("fec_recv: stop\n");
 916
 917         return len;
 918 }
 919
 920 static void fec_set_dev_name(char *dest, int dev_id)
 921 {
 922         sprintf(dest, (dev_id == -1) ? "FEC" : "FEC%i", dev_id);
 923 }
 924
 925 static int fec_alloc_descs(struct fec_priv *fec)
 926 {
 927         unsigned int size;
 928         int i;
 929         uint8_t *data;
 930         ulong addr;
 931
 932         /* Allocate TX descriptors. */
 933         size = roundup(2 * sizeof(struct fec_bd), ARCH_DMA_MINALIGN);
 934         fec->tbd_base = memalign(ARCH_DMA_MINALIGN, size);
 935         if (!fec->tbd_base)
 936                 goto err_tx;
 937
 938         /* Allocate RX descriptors. */
 939         size = roundup(FEC_RBD_NUM * sizeof(struct fec_bd), ARCH_DMA_MINALIGN);
 940         fec->rbd_base = memalign(ARCH_DMA_MINALIGN, size);
 941         if (!fec->rbd_base)
 942                 goto err_rx;
 943
 944         memset(fec->rbd_base, 0, size);
 945
 946         /* Allocate RX buffers. */
 947
 948         /* Maximum RX buffer size. */
 949         size = roundup(FEC_MAX_PKT_SIZE, FEC_DMA_RX_MINALIGN);
 950         for (i = 0; i < FEC_RBD_NUM; i++) {
 951                 data = memalign(FEC_DMA_RX_MINALIGN, size);
 952                 if (!data) {
 953                         printf("%s: error allocating rxbuf %d\n", __func__, i);
 954                         goto err_ring;
 955                 }
 956
 957                 memset(data, 0, size);
 958
 959                 addr = (ulong)data;
 960                 fec->rbd_base[i].data_pointer = (uint32_t)addr;
 961                 fec->rbd_base[i].status = FEC_RBD_EMPTY;
 962                 fec->rbd_base[i].data_length = 0;
 963                 /* Flush the buffer to memory. */
 964                 flush_dcache_range(addr, addr + size);
 965         }
 966
 967         /* Mark the last RBD to close the ring. */
 968         fec->rbd_base[i - 1].status = FEC_RBD_WRAP | FEC_RBD_EMPTY;
 969
 970         fec->rbd_index = 0;
 971         fec->tbd_index = 0;
 972
 973         return 0;
 974
 975 err_ring:
 976         for (; i >= 0; i--) {
 977                 addr = fec->rbd_base[i].data_pointer;
 978                 free((void *)addr);
 979         }
 980         free(fec->rbd_base);
 981 err_rx:
 982         free(fec->tbd_base);
 983 err_tx:
 984         return -ENOMEM;
 985 }
 986
 987 static void fec_free_descs(struct fec_priv *fec)
 988 {
 989         int i;
 990         ulong addr;
 991
 992         for (i = 0; i < FEC_RBD_NUM; i++) {
 993                 addr = fec->rbd_base[i].data_pointer;
 994                 free((void *)addr);
 995         }
 996         free(fec->rbd_base);
 997         free(fec->tbd_base);
 998 }
 999
1000 struct mii_dev *fec_get_miibus(ulong base_addr, int dev_id)
1001 {
1002         struct ethernet_regs *eth = (struct ethernet_regs *)base_addr;
1003         struct mii_dev *bus;
1004         int ret;
1005
1006         bus = mdio_alloc();
1007         if (!bus) {
1008                 printf("mdio_alloc failed\n");
1009                 return NULL;
1010         }
1011         bus->read = fec_phy_read;
1012         bus->write = fec_phy_write;
1013         bus->priv = eth;
1014         fec_set_dev_name(bus->name, dev_id);
1015
1016         ret = mdio_register(bus);
1017         if (ret) {
1018                 printf("mdio_register failed\n");
1019                 free(bus);
1020                 return NULL;
1021         }
1022         fec_mii_setspeed(eth);
1023         return bus;
1024 }
1025
1026 static int fecmxc_read_rom_hwaddr(struct udevice *dev)
1027 {
1028         struct fec_priv *priv = dev_get_priv(dev);
1029         struct eth_pdata *pdata = dev_get_plat(dev);
1030
1031         return fec_get_hwaddr(priv->dev_id, pdata->enetaddr);
1032 }
1033
1034 static int fecmxc_set_promisc(struct udevice *dev, bool enable)
1035 {
1036         struct fec_priv *priv = dev_get_priv(dev);
1037
1038         priv->promisc = enable;
1039
1040         return 0;
1041 }
1042
1043 static int fecmxc_free_pkt(struct udevice *dev, uchar *packet, int length)
1044 {
1045         if (packet)
1046                 free(packet);
1047
1048         return 0;
1049 }
1050
1051 static const struct eth_ops fecmxc_ops = {
1052         .start                  = fecmxc_init,
1053         .send                   = fecmxc_send,
1054         .recv                   = fecmxc_recv,
1055         .free_pkt               = fecmxc_free_pkt,
1056         .stop                   = fecmxc_halt,
1057         .write_hwaddr           = fecmxc_set_hwaddr,
1058         .read_rom_hwaddr        = fecmxc_read_rom_hwaddr,
1059         .set_promisc            = fecmxc_set_promisc,
1060 };
1061
1062 static int device_get_phy_addr(struct fec_priv *priv, struct udevice *dev)
1063 {
1064         struct ofnode_phandle_args phandle_args;
1065         int reg, ret;
1066
1067         ret = dev_read_phandle_with_args(dev, "phy-handle", NULL, 0, 0,
1068                                          &phandle_args);
1069         if (ret) {
1070                 priv->phy_of_node = ofnode_find_subnode(dev_ofnode(dev),
1071                                                         "fixed-link");
1072                 if (ofnode_valid(priv->phy_of_node))
1073                         return 0;
1074                 debug("Failed to find phy-handle (err = %d)\n", ret);
1075                 return ret;
1076         }
1077
1078         if (!ofnode_is_enabled(phandle_args.node))
1079                 return -ENOENT;
1080
1081         priv->phy_of_node = phandle_args.node;
1082         reg = ofnode_read_u32_default(phandle_args.node, "reg", 0);
1083
1084         return reg;
1085 }
1086
1087 static int fec_phy_init(struct fec_priv *priv, struct udevice *dev)
1088 {
1089         struct phy_device *phydev;
1090         int addr;
1091
1092         addr = device_get_phy_addr(priv, dev);
1093 #ifdef CONFIG_FEC_MXC_PHYADDR
1094         addr = CONFIG_FEC_MXC_PHYADDR;
1095 #endif
1096
1097         phydev = phy_connect(priv->bus, addr, dev, priv->interface);
1098         if (!phydev)
1099                 return -ENODEV;
1100
1101         priv->phydev = phydev;
1102         priv->phydev->node = priv->phy_of_node;
1103         phy_config(phydev);
1104
1105         return 0;
1106 }
1107
1108 #if CONFIG_IS_ENABLED(DM_GPIO)
1109 /* FEC GPIO reset */
1110 static void fec_gpio_reset(struct fec_priv *priv)
1111 {
1112         debug("fec_gpio_reset: fec_gpio_reset(dev)\n");
1113         if (dm_gpio_is_valid(&priv->phy_reset_gpio)) {
1114                 dm_gpio_set_value(&priv->phy_reset_gpio, 1);
1115                 mdelay(priv->reset_delay);
1116                 dm_gpio_set_value(&priv->phy_reset_gpio, 0);
1117                 if (priv->reset_post_delay)
1118                         mdelay(priv->reset_post_delay);
1119         }
1120 }
1121 #endif
1122
1123 static int fecmxc_probe(struct udevice *dev)
1124 {
1125         bool dm_mii_bus = true;
1126         struct eth_pdata *pdata = dev_get_plat(dev);
1127         struct fec_priv *priv = dev_get_priv(dev);
1128         struct mii_dev *bus = NULL;
1129         uint32_t start;
1130         int ret;
1131
1132         if (CONFIG_IS_ENABLED(IMX_MODULE_FUSE)) {
1133                 if (enet_fused((ulong)priv->eth)) {
1134                         printf("SoC fuse indicates Ethernet@0x%lx is unavailable.\n", (ulong)priv->eth);
1135                         return -ENODEV;
1136                 }
1137         }
1138
1139         if (IS_ENABLED(CONFIG_IMX8)) {
1140                 ret = clk_get_by_name(dev, "ipg", &priv->ipg_clk);
1141                 if (ret < 0) {
1142                         debug("Can't get FEC ipg clk: %d\n", ret);
1143                         return ret;
1144                 }
1145                 ret = clk_enable(&priv->ipg_clk);
1146                 if (ret < 0) {
1147                         debug("Can't enable FEC ipg clk: %d\n", ret);
1148                         return ret;
1149                 }
1150
1151                 priv->clk_rate = clk_get_rate(&priv->ipg_clk);
1152         } else if (CONFIG_IS_ENABLED(CLK_CCF)) {
1153                 ret = clk_get_by_name(dev, "ipg", &priv->ipg_clk);
1154                 if (ret < 0) {
1155                         debug("Can't get FEC ipg clk: %d\n", ret);
1156                         return ret;
1157                 }
1158                 ret = clk_enable(&priv->ipg_clk);
1159                 if(ret)
1160                         return ret;
1161
1162                 ret = clk_get_by_name(dev, "ahb", &priv->ahb_clk);
1163                 if (ret < 0) {
1164                         debug("Can't get FEC ahb clk: %d\n", ret);
1165                         return ret;
1166                 }
1167                 ret = clk_enable(&priv->ahb_clk);
1168                 if (ret)
1169                         return ret;
1170
1171                 ret = clk_get_by_name(dev, "enet_out", &priv->clk_enet_out);
1172                 if (!ret) {
1173                         ret = clk_enable(&priv->clk_enet_out);
1174                         if (ret)
1175                                 return ret;
1176                 }
1177
1178                 ret = clk_get_by_name(dev, "enet_clk_ref", &priv->clk_ref);
1179                 if (!ret) {
1180                         ret = clk_enable(&priv->clk_ref);
1181                         if (ret)
1182                                 return ret;
1183                 }
1184
1185                 ret = clk_get_by_name(dev, "ptp", &priv->clk_ptp);
1186                 if (!ret) {
1187                         ret = clk_enable(&priv->clk_ptp);
1188                         if (ret)
1189                                 return ret;
1190                 }
1191
1192                 priv->clk_rate = clk_get_rate(&priv->ipg_clk);
1193         }
1194
1195         ret = fec_alloc_descs(priv);
1196         if (ret)
1197                 return ret;
1198
1199 #ifdef CONFIG_DM_REGULATOR
1200         if (priv->phy_supply) {
1201                 ret = regulator_set_enable(priv->phy_supply, true);
1202                 if (ret) {
1203                         printf("%s: Error enabling phy supply\n", dev->name);
1204                         return ret;
1205                 }
1206         }
1207 #endif
1208
1209 #if CONFIG_IS_ENABLED(DM_GPIO)
1210         fec_gpio_reset(priv);
1211 #endif
1212         /* Reset chip. */
1213         writel(readl(&priv->eth->ecntrl) | FEC_ECNTRL_RESET,
1214                &priv->eth->ecntrl);
1215         start = get_timer(0);
1216         while (readl(&priv->eth->ecntrl) & FEC_ECNTRL_RESET) {
1217                 if (get_timer(start) > (CONFIG_SYS_HZ * 5)) {
1218                         printf("FEC MXC: Timeout resetting chip\n");
1219                         goto err_timeout;
1220                 }
1221                 udelay(10);
1222         }
1223
1224         fec_reg_setup(priv);
1225
1226         priv->dev_id = dev_seq(dev);
1227
1228 #ifdef CONFIG_DM_ETH_PHY
1229         bus = eth_phy_get_mdio_bus(dev);
1230 #endif
1231
1232         if (!bus) {
1233                 dm_mii_bus = false;
1234 #ifdef CONFIG_FEC_MXC_MDIO_BASE
1235                 bus = fec_get_miibus((ulong)CONFIG_FEC_MXC_MDIO_BASE,
1236                                      dev_seq(dev));
1237 #else
1238                 bus = fec_get_miibus((ulong)priv->eth, dev_seq(dev));
1239 #endif
1240         }
1241         if (!bus) {
1242                 ret = -ENOMEM;
1243                 goto err_mii;
1244         }
1245
1246 #ifdef CONFIG_DM_ETH_PHY
1247         eth_phy_set_mdio_bus(dev, bus);
1248 #endif
1249
1250         priv->bus = bus;
1251         priv->interface = pdata->phy_interface;
1252         switch (priv->interface) {
1253         case PHY_INTERFACE_MODE_MII:
1254                 priv->xcv_type = MII100;
1255                 break;
1256         case PHY_INTERFACE_MODE_RMII:
1257                 priv->xcv_type = RMII;
1258                 break;
1259         case PHY_INTERFACE_MODE_RGMII:
1260         case PHY_INTERFACE_MODE_RGMII_ID:
1261         case PHY_INTERFACE_MODE_RGMII_RXID:
1262         case PHY_INTERFACE_MODE_RGMII_TXID:
1263                 priv->xcv_type = RGMII;
1264                 break;
1265         default:
1266                 priv->xcv_type = MII100;
1267                 printf("Unsupported interface type %d defaulting to MII100\n",
1268                        priv->interface);
1269                 break;
1270         }
1271
1272         ret = fec_phy_init(priv, dev);
1273         if (ret)
1274                 goto err_phy;
1275
1276         return 0;
1277
1278 err_phy:
1279         if (!dm_mii_bus) {
1280                 mdio_unregister(bus);
1281                 free(bus);
1282         }
1283 err_mii:
1284 err_timeout:
1285         fec_free_descs(priv);
1286         return ret;
1287 }
1288
1289 static int fecmxc_remove(struct udevice *dev)
1290 {
1291         struct fec_priv *priv = dev_get_priv(dev);
1292
1293         free(priv->phydev);
1294         fec_free_descs(priv);
1295         mdio_unregister(priv->bus);
1296         mdio_free(priv->bus);
1297
1298 #ifdef CONFIG_DM_REGULATOR
1299         if (priv->phy_supply)
1300                 regulator_set_enable(priv->phy_supply, false);
1301 #endif
1302
1303         return 0;
1304 }
1305
1306 static int fecmxc_of_to_plat(struct udevice *dev)
1307 {
1308         int ret = 0;
1309         struct eth_pdata *pdata = dev_get_plat(dev);
1310         struct fec_priv *priv = dev_get_priv(dev);
1311
1312         pdata->iobase = dev_read_addr(dev);
1313         priv->eth = (struct ethernet_regs *)pdata->iobase;
1314
1315         pdata->phy_interface = dev_read_phy_mode(dev);
1316         if (pdata->phy_interface == PHY_INTERFACE_MODE_NA)
1317                 return -EINVAL;
1318
1319 #ifdef CONFIG_DM_REGULATOR
1320         device_get_supply_regulator(dev, "phy-supply", &priv->phy_supply);
1321 #endif
1322
1323 #if CONFIG_IS_ENABLED(DM_GPIO)
1324         ret = gpio_request_by_name(dev, "phy-reset-gpios", 0,
1325                                    &priv->phy_reset_gpio, GPIOD_IS_OUT | GPIOD_IS_OUT_ACTIVE);
1326         if (ret < 0)
1327                 return 0; /* property is optional, don't return error! */
1328
1329         priv->reset_delay = dev_read_u32_default(dev, "phy-reset-duration", 1);
1330         if (priv->reset_delay > 1000) {
1331                 printf("FEC MXC: phy reset duration should be <= 1000ms\n");
1332                 /* property value wrong, use default value */
1333                 priv->reset_delay = 1;
1334         }
1335
1336         priv->reset_post_delay = dev_read_u32_default(dev,
1337                                                       "phy-reset-post-delay",
1338                                                       0);
1339         if (priv->reset_post_delay > 1000) {
1340                 printf("FEC MXC: phy reset post delay should be <= 1000ms\n");
1341                 /* property value wrong, use default value */
1342                 priv->reset_post_delay = 0;
1343         }
1344 #endif
1345
1346         return 0;
1347 }
1348
1349 static const struct udevice_id fecmxc_ids[] = {
1350         { .compatible = "fsl,imx28-fec" },
1351         { .compatible = "fsl,imx6q-fec" },
1352         { .compatible = "fsl,imx6sl-fec" },
1353         { .compatible = "fsl,imx6sx-fec" },
1354         { .compatible = "fsl,imx6ul-fec" },
1355         { .compatible = "fsl,imx53-fec" },
1356         { .compatible = "fsl,imx7d-fec" },
1357         { .compatible = "fsl,mvf600-fec" },
1358         { .compatible = "fsl,imx93-fec" },
1359         { }
1360 };
1361
1362 U_BOOT_DRIVER(fecmxc_gem) = {
1363         .name   = "fecmxc",
1364         .id     = UCLASS_ETH,
1365         .of_match = fecmxc_ids,
1366         .of_to_plat = fecmxc_of_to_plat,
1367         .probe  = fecmxc_probe,
1368         .remove = fecmxc_remove,
1369         .ops    = &fecmxc_ops,
1370         .priv_auto      = sizeof(struct fec_priv),
1371         .plat_auto      = sizeof(struct eth_pdata),
1372 };