drivers/net/fec_mxc.c

   1 // SPDX-License-Identifier: GPL-2.0+
   2 /*
   3  * (C) Copyright 2009 Ilya Yanok, Emcraft Systems Ltd <yanok@emcraft.com>
   4  * (C) Copyright 2008,2009 Eric Jarrige <eric.jarrige@armadeus.org>
   5  * (C) Copyright 2008 Armadeus Systems nc
   6  * (C) Copyright 2007 Pengutronix, Sascha Hauer <s.hauer@pengutronix.de>
   7  * (C) Copyright 2007 Pengutronix, Juergen Beisert <j.beisert@pengutronix.de>
   8  */
   9
  10 #include <common.h>
  11 #include <cpu_func.h>
  12 #include <dm.h>
  13 #include <env.h>
  14 #include <log.h>
  15 #include <malloc.h>
  16 #include <memalign.h>
  17 #include <miiphy.h>
  18 #include <net.h>
  19 #include <netdev.h>
  20 #include <asm/cache.h>
  21 #include <asm/global_data.h>
  22 #include <linux/delay.h>
  23 #include <power/regulator.h>
  24
  25 #include <asm/io.h>
  26 #include <linux/errno.h>
  27 #include <linux/compiler.h>
  28
  29 #include <asm/arch/clock.h>
  30 #include <asm/arch/imx-regs.h>
  31 #include <asm/mach-imx/sys_proto.h>
  32 #include <asm-generic/gpio.h>
  33
  34 #include "fec_mxc.h"
  35 #include <eth_phy.h>
  36
  37 DECLARE_GLOBAL_DATA_PTR;
  38
  39 /*
  40  * Timeout the transfer after 5 mS. This is usually a bit more, since
  41  * the code in the tightloops this timeout is used in adds some overhead.
  42  */
  43 #define FEC_XFER_TIMEOUT        5000
  44
  45 /*
  46  * The standard 32-byte DMA alignment does not work on mx6solox, which requires
  47  * 64-byte alignment in the DMA RX FEC buffer.
  48  * Introduce the FEC_DMA_RX_MINALIGN which can cover mx6solox needs and also
  49  * satisfies the alignment on other SoCs (32-bytes)
  50  */
  51 #define FEC_DMA_RX_MINALIGN     64
  52
  53 #ifndef CONFIG_MII
  54 #error "CONFIG_MII has to be defined!"
  55 #endif
  56
  57 /*
  58  * The i.MX28 operates with packets in big endian. We need to swap them before
  59  * sending and after receiving.
  60  */
  61 #ifdef CONFIG_MX28
  62 #define CONFIG_FEC_MXC_SWAP_PACKET
  63 #endif
  64
  65 #define RXDESC_PER_CACHELINE (ARCH_DMA_MINALIGN/sizeof(struct fec_bd))
  66
  67 /* Check various alignment issues at compile time */
  68 #if ((ARCH_DMA_MINALIGN < 16) || (ARCH_DMA_MINALIGN % 16 != 0))
  69 #error "ARCH_DMA_MINALIGN must be multiple of 16!"
  70 #endif
  71
  72 #if ((PKTALIGN < ARCH_DMA_MINALIGN) || \
  73         (PKTALIGN % ARCH_DMA_MINALIGN != 0))
  74 #error "PKTALIGN must be multiple of ARCH_DMA_MINALIGN!"
  75 #endif
  76
  77 #undef DEBUG
  78
  79 #ifdef CONFIG_FEC_MXC_SWAP_PACKET
  80 static void swap_packet(uint32_t *packet, int length)
  81 {
  82         int i;
  83
  84         for (i = 0; i < DIV_ROUND_UP(length, 4); i++)
  85                 packet[i] = __swab32(packet[i]);
  86 }
  87 #endif
  88
  89 /* MII-interface related functions */
  90 static int fec_mdio_read(struct ethernet_regs *eth, uint8_t phyaddr,
  91                 uint8_t regaddr)
  92 {
  93         uint32_t reg;           /* convenient holder for the PHY register */
  94         uint32_t phy;           /* convenient holder for the PHY */
  95         uint32_t start;
  96         int val;
  97
  98         /*
  99          * reading from any PHY's register is done by properly
 100          * programming the FEC's MII data register.
 101          */
 102         writel(FEC_IEVENT_MII, &eth->ievent);
 103         reg = regaddr << FEC_MII_DATA_RA_SHIFT;
 104         phy = phyaddr << FEC_MII_DATA_PA_SHIFT;
 105
 106         writel(FEC_MII_DATA_ST | FEC_MII_DATA_OP_RD | FEC_MII_DATA_TA |
 107                         phy | reg, &eth->mii_data);
 108
 109         /* wait for the related interrupt */
 110         start = get_timer(0);
 111         while (!(readl(&eth->ievent) & FEC_IEVENT_MII)) {
 112                 if (get_timer(start) > (CONFIG_SYS_HZ / 1000)) {
 113                         printf("Read MDIO failed...\n");
 114                         return -1;
 115                 }
 116         }
 117
 118         /* clear mii interrupt bit */
 119         writel(FEC_IEVENT_MII, &eth->ievent);
 120
 121         /* it's now safe to read the PHY's register */
 122         val = (unsigned short)readl(&eth->mii_data);
 123         debug("%s: phy: %02x reg:%02x val:%#x\n", __func__, phyaddr,
 124               regaddr, val);
 125         return val;
 126 }
 127
 128 #ifndef imx_get_fecclk
 129 u32 __weak imx_get_fecclk(void)
 130 {
 131         return 0;
 132 }
 133 #endif
 134
 135 static int fec_get_clk_rate(void *udev, int idx)
 136 {
 137         struct fec_priv *fec;
 138         struct udevice *dev;
 139         int ret;
 140
 141         if (IS_ENABLED(CONFIG_IMX8) ||
 142             CONFIG_IS_ENABLED(CLK_CCF)) {
 143                 dev = udev;
 144                 if (!dev) {
 145                         ret = uclass_get_device_by_seq(UCLASS_ETH, idx, &dev);
 146                         if (ret < 0) {
 147                                 debug("Can't get FEC udev: %d\n", ret);
 148                                 return ret;
 149                         }
 150                 }
 151
 152                 fec = dev_get_priv(dev);
 153                 if (fec)
 154                         return fec->clk_rate;
 155
 156                 return -EINVAL;
 157         } else {
 158                 return imx_get_fecclk();
 159         }
 160 }
 161
 162 static void fec_mii_setspeed(struct ethernet_regs *eth)
 163 {
 164         /*
 165          * Set MII_SPEED = (1/(mii_speed * 2)) * System Clock
 166          * and do not drop the Preamble.
 167          *
 168          * The i.MX28 and i.MX6 types have another field in the MSCR (aka
 169          * MII_SPEED) register that defines the MDIO output hold time. Earlier
 170          * versions are RAZ there, so just ignore the difference and write the
 171          * register always.
 172          * The minimal hold time according to IEE802.3 (clause 22) is 10 ns.
 173          * HOLDTIME + 1 is the number of clk cycles the fec is holding the
 174          * output.
 175          * The HOLDTIME bitfield takes values between 0 and 7 (inclusive).
 176          * Given that ceil(clkrate / 5000000) <= 64, the calculation for
 177          * holdtime cannot result in a value greater than 3.
 178          */
 179         u32 pclk;
 180         u32 speed;
 181         u32 hold;
 182         int ret;
 183
 184         ret = fec_get_clk_rate(NULL, 0);
 185         if (ret < 0) {
 186                 printf("Can't find FEC0 clk rate: %d\n", ret);
 187                 return;
 188         }
 189         pclk = ret;
 190         speed = DIV_ROUND_UP(pclk, 5000000);
 191         hold = DIV_ROUND_UP(pclk, 100000000) - 1;
 192
 193 #ifdef FEC_QUIRK_ENET_MAC
 194         speed--;
 195 #endif
 196         writel(speed << 1 | hold << 8, &eth->mii_speed);
 197         debug("%s: mii_speed %08x\n", __func__, readl(&eth->mii_speed));
 198 }
 199
 200 static int fec_mdio_write(struct ethernet_regs *eth, uint8_t phyaddr,
 201                 uint8_t regaddr, uint16_t data)
 202 {
 203         uint32_t reg;           /* convenient holder for the PHY register */
 204         uint32_t phy;           /* convenient holder for the PHY */
 205         uint32_t start;
 206
 207         reg = regaddr << FEC_MII_DATA_RA_SHIFT;
 208         phy = phyaddr << FEC_MII_DATA_PA_SHIFT;
 209
 210         writel(FEC_MII_DATA_ST | FEC_MII_DATA_OP_WR |
 211                 FEC_MII_DATA_TA | phy | reg | data, &eth->mii_data);
 212
 213         /* wait for the MII interrupt */
 214         start = get_timer(0);
 215         while (!(readl(&eth->ievent) & FEC_IEVENT_MII)) {
 216                 if (get_timer(start) > (CONFIG_SYS_HZ / 1000)) {
 217                         printf("Write MDIO failed...\n");
 218                         return -1;
 219                 }
 220         }
 221
 222         /* clear MII interrupt bit */
 223         writel(FEC_IEVENT_MII, &eth->ievent);
 224         debug("%s: phy: %02x reg:%02x val:%#x\n", __func__, phyaddr,
 225               regaddr, data);
 226
 227         return 0;
 228 }
 229
 230 static int fec_phy_read(struct mii_dev *bus, int phyaddr, int dev_addr,
 231                         int regaddr)
 232 {
 233         return fec_mdio_read(bus->priv, phyaddr, regaddr);
 234 }
 235
 236 static int fec_phy_write(struct mii_dev *bus, int phyaddr, int dev_addr,
 237                          int regaddr, u16 data)
 238 {
 239         return fec_mdio_write(bus->priv, phyaddr, regaddr, data);
 240 }
 241
 242 #ifndef CONFIG_PHYLIB
 243 static int miiphy_restart_aneg(struct eth_device *dev)
 244 {
 245         int ret = 0;
 246 #if !defined(CONFIG_FEC_MXC_NO_ANEG)
 247         struct fec_priv *fec = (struct fec_priv *)dev->priv;
 248         struct ethernet_regs *eth = fec->bus->priv;
 249
 250         /*
 251          * Wake up from sleep if necessary
 252          * Reset PHY, then delay 300ns
 253          */
 254         fec_mdio_write(eth, fec->phy_id, MII_BMCR, BMCR_RESET);
 255         udelay(1000);
 256
 257         /* Set the auto-negotiation advertisement register bits */
 258         fec_mdio_write(eth, fec->phy_id, MII_ADVERTISE,
 259                        LPA_100FULL | LPA_100HALF | LPA_10FULL |
 260                        LPA_10HALF | PHY_ANLPAR_PSB_802_3);
 261         fec_mdio_write(eth, fec->phy_id, MII_BMCR,
 262                        BMCR_ANENABLE | BMCR_ANRESTART);
 263
 264         if (fec->mii_postcall)
 265                 ret = fec->mii_postcall(fec->phy_id);
 266
 267 #endif
 268         return ret;
 269 }
 270
 271 static int miiphy_wait_aneg(struct eth_device *dev)
 272 {
 273         uint32_t start;
 274         int status;
 275         struct fec_priv *fec = (struct fec_priv *)dev->priv;
 276         struct ethernet_regs *eth = fec->bus->priv;
 277
 278         /* Wait for AN completion */
 279         start = get_timer(0);
 280         do {
 281                 if (get_timer(start) > (CONFIG_SYS_HZ * 5)) {
 282                         printf("%s: Autonegotiation timeout\n", dev->name);
 283                         return -1;
 284                 }
 285
 286                 status = fec_mdio_read(eth, fec->phy_id, MII_BMSR);
 287                 if (status < 0) {
 288                         printf("%s: Autonegotiation failed. status: %d\n",
 289                                dev->name, status);
 290                         return -1;
 291                 }
 292         } while (!(status & BMSR_LSTATUS));
 293
 294         return 0;
 295 }
 296 #endif
 297
 298 static int fec_rx_task_enable(struct fec_priv *fec)
 299 {
 300         writel(FEC_R_DES_ACTIVE_RDAR, &fec->eth->r_des_active);
 301         return 0;
 302 }
 303
 304 static int fec_rx_task_disable(struct fec_priv *fec)
 305 {
 306         return 0;
 307 }
 308
 309 static int fec_tx_task_enable(struct fec_priv *fec)
 310 {
 311         writel(FEC_X_DES_ACTIVE_TDAR, &fec->eth->x_des_active);
 312         return 0;
 313 }
 314
 315 static int fec_tx_task_disable(struct fec_priv *fec)
 316 {
 317         return 0;
 318 }
 319
 320 /**
 321  * Initialize receive task's buffer descriptors
 322  * @param[in] fec all we know about the device yet
 323  * @param[in] count receive buffer count to be allocated
 324  * @param[in] dsize desired size of each receive buffer
 325  * Return: 0 on success
 326  *
 327  * Init all RX descriptors to default values.
 328  */
 329 static void fec_rbd_init(struct fec_priv *fec, int count, int dsize)
 330 {
 331         uint32_t size;
 332         ulong data;
 333         int i;
 334
 335         /*
 336          * Reload the RX descriptors with default values and wipe
 337          * the RX buffers.
 338          */
 339         size = roundup(dsize, ARCH_DMA_MINALIGN);
 340         for (i = 0; i < count; i++) {
 341                 data = fec->rbd_base[i].data_pointer;
 342                 memset((void *)data, 0, dsize);
 343                 flush_dcache_range(data, data + size);
 344
 345                 fec->rbd_base[i].status = FEC_RBD_EMPTY;
 346                 fec->rbd_base[i].data_length = 0;
 347         }
 348
 349         /* Mark the last RBD to close the ring. */
 350         fec->rbd_base[i - 1].status = FEC_RBD_WRAP | FEC_RBD_EMPTY;
 351         fec->rbd_index = 0;
 352
 353         flush_dcache_range((ulong)fec->rbd_base,
 354                            (ulong)fec->rbd_base + size);
 355 }
 356
 357 /**
 358  * Initialize transmit task's buffer descriptors
 359  * @param[in] fec all we know about the device yet
 360  *
 361  * Transmit buffers are created externally. We only have to init the BDs here.\n
 362  * Note: There is a race condition in the hardware. When only one BD is in
 363  * use it must be marked with the WRAP bit to use it for every transmitt.
 364  * This bit in combination with the READY bit results into double transmit
 365  * of each data buffer. It seems the state machine checks READY earlier then
 366  * resetting it after the first transfer.
 367  * Using two BDs solves this issue.
 368  */
 369 static void fec_tbd_init(struct fec_priv *fec)
 370 {
 371         ulong addr = (ulong)fec->tbd_base;
 372         unsigned size = roundup(2 * sizeof(struct fec_bd),
 373                                 ARCH_DMA_MINALIGN);
 374
 375         memset(fec->tbd_base, 0, size);
 376         fec->tbd_base[0].status = 0;
 377         fec->tbd_base[1].status = FEC_TBD_WRAP;
 378         fec->tbd_index = 0;
 379         flush_dcache_range(addr, addr + size);
 380 }
 381
 382 /**
 383  * Mark the given read buffer descriptor as free
 384  * @param[in] last 1 if this is the last buffer descriptor in the chain, else 0
 385  * @param[in] prbd buffer descriptor to mark free again
 386  */
 387 static void fec_rbd_clean(int last, struct fec_bd *prbd)
 388 {
 389         unsigned short flags = FEC_RBD_EMPTY;
 390         if (last)
 391                 flags |= FEC_RBD_WRAP;
 392         writew(flags, &prbd->status);
 393         writew(0, &prbd->data_length);
 394 }
 395
 396 static int fec_get_hwaddr(int dev_id, unsigned char *mac)
 397 {
 398         imx_get_mac_from_fuse(dev_id, mac);
 399         return !is_valid_ethaddr(mac);
 400 }
 401
 402 static int fecmxc_set_hwaddr(struct udevice *dev)
 403 {
 404         struct fec_priv *fec = dev_get_priv(dev);
 405         struct eth_pdata *pdata = dev_get_plat(dev);
 406         uchar *mac = pdata->enetaddr;
 407
 408         writel(0, &fec->eth->iaddr1);
 409         writel(0, &fec->eth->iaddr2);
 410         writel(0, &fec->eth->gaddr1);
 411         writel(0, &fec->eth->gaddr2);
 412
 413         /* Set physical address */
 414         writel((mac[0] << 24) + (mac[1] << 16) + (mac[2] << 8) + mac[3],
 415                &fec->eth->paddr1);
 416         writel((mac[4] << 24) + (mac[5] << 16) + 0x8808, &fec->eth->paddr2);
 417
 418         return 0;
 419 }
 420
 421 /* Do initial configuration of the FEC registers */
 422 static void fec_reg_setup(struct fec_priv *fec)
 423 {
 424         uint32_t rcntrl;
 425
 426         /* Set interrupt mask register */
 427         writel(0x00000000, &fec->eth->imask);
 428
 429         /* Clear FEC-Lite interrupt event register(IEVENT) */
 430         writel(0xffffffff, &fec->eth->ievent);
 431
 432         /* Set FEC-Lite receive control register(R_CNTRL): */
 433
 434         /* Start with frame length = 1518, common for all modes. */
 435         rcntrl = PKTSIZE << FEC_RCNTRL_MAX_FL_SHIFT;
 436         if (fec->xcv_type != SEVENWIRE)         /* xMII modes */
 437                 rcntrl |= FEC_RCNTRL_FCE | FEC_RCNTRL_MII_MODE;
 438         if (fec->xcv_type == RGMII)
 439                 rcntrl |= FEC_RCNTRL_RGMII;
 440         else if (fec->xcv_type == RMII)
 441                 rcntrl |= FEC_RCNTRL_RMII;
 442
 443         if (fec->promisc)
 444                 rcntrl |= 0x8;
 445
 446         writel(rcntrl, &fec->eth->r_cntrl);
 447 }
 448
 449 /**
 450  * Start the FEC engine
 451  * @param[in] dev Our device to handle
 452  */
 453 static int fec_open(struct udevice *dev)
 454 {
 455         struct fec_priv *fec = dev_get_priv(dev);
 456         int speed;
 457         ulong addr, size;
 458         int i;
 459
 460         debug("fec_open: fec_open(dev)\n");
 461         /* full-duplex, heartbeat disabled */
 462         writel(1 << 2, &fec->eth->x_cntrl);
 463         fec->rbd_index = 0;
 464
 465         /* Invalidate all descriptors */
 466         for (i = 0; i < FEC_RBD_NUM - 1; i++)
 467                 fec_rbd_clean(0, &fec->rbd_base[i]);
 468         fec_rbd_clean(1, &fec->rbd_base[i]);
 469
 470         /* Flush the descriptors into RAM */
 471         size = roundup(FEC_RBD_NUM * sizeof(struct fec_bd),
 472                         ARCH_DMA_MINALIGN);
 473         addr = (ulong)fec->rbd_base;
 474         flush_dcache_range(addr, addr + size);
 475
 476 #ifdef FEC_QUIRK_ENET_MAC
 477         /* Enable ENET HW endian SWAP */
 478         writel(readl(&fec->eth->ecntrl) | FEC_ECNTRL_DBSWAP,
 479                &fec->eth->ecntrl);
 480         /* Enable ENET store and forward mode */
 481         writel(readl(&fec->eth->x_wmrk) | FEC_X_WMRK_STRFWD,
 482                &fec->eth->x_wmrk);
 483 #endif
 484         /* Enable FEC-Lite controller */
 485         writel(readl(&fec->eth->ecntrl) | FEC_ECNTRL_ETHER_EN,
 486                &fec->eth->ecntrl);
 487
 488 #ifdef FEC_ENET_ENABLE_TXC_DELAY
 489         writel(readl(&fec->eth->ecntrl) | FEC_ECNTRL_TXC_DLY,
 490                &fec->eth->ecntrl);
 491 #endif
 492
 493 #ifdef FEC_ENET_ENABLE_RXC_DELAY
 494         writel(readl(&fec->eth->ecntrl) | FEC_ECNTRL_RXC_DLY,
 495                &fec->eth->ecntrl);
 496 #endif
 497
 498 #if defined(CONFIG_MX53) || defined(CONFIG_MX6SL)
 499         udelay(100);
 500
 501         /* setup the MII gasket for RMII mode */
 502         /* disable the gasket */
 503         writew(0, &fec->eth->miigsk_enr);
 504
 505         /* wait for the gasket to be disabled */
 506         while (readw(&fec->eth->miigsk_enr) & MIIGSK_ENR_READY)
 507                 udelay(2);
 508
 509         /* configure gasket for RMII, 50 MHz, no loopback, and no echo */
 510         writew(MIIGSK_CFGR_IF_MODE_RMII, &fec->eth->miigsk_cfgr);
 511
 512         /* re-enable the gasket */
 513         writew(MIIGSK_ENR_EN, &fec->eth->miigsk_enr);
 514
 515         /* wait until MII gasket is ready */
 516         int max_loops = 10;
 517         while ((readw(&fec->eth->miigsk_enr) & MIIGSK_ENR_READY) == 0) {
 518                 if (--max_loops <= 0) {
 519                         printf("WAIT for MII Gasket ready timed out\n");
 520                         break;
 521                 }
 522         }
 523 #endif
 524
 525 #ifdef CONFIG_PHYLIB
 526         {
 527                 /* Start up the PHY */
 528                 int ret = phy_startup(fec->phydev);
 529
 530                 if (ret) {
 531                         printf("Could not initialize PHY %s\n",
 532                                fec->phydev->dev->name);
 533                         return ret;
 534                 }
 535                 speed = fec->phydev->speed;
 536         }
 537 #else
 538         miiphy_wait_aneg(edev);
 539         speed = miiphy_speed(edev->name, fec->phy_id);
 540         miiphy_duplex(edev->name, fec->phy_id);
 541 #endif
 542
 543 #ifdef FEC_QUIRK_ENET_MAC
 544         {
 545                 u32 ecr = readl(&fec->eth->ecntrl) & ~FEC_ECNTRL_SPEED;
 546                 u32 rcr = readl(&fec->eth->r_cntrl) & ~FEC_RCNTRL_RMII_10T;
 547                 if (speed == _1000BASET)
 548                         ecr |= FEC_ECNTRL_SPEED;
 549                 else if (speed != _100BASET)
 550                         rcr |= FEC_RCNTRL_RMII_10T;
 551                 writel(ecr, &fec->eth->ecntrl);
 552                 writel(rcr, &fec->eth->r_cntrl);
 553         }
 554 #endif
 555         debug("%s:Speed=%i\n", __func__, speed);
 556
 557         /* Enable SmartDMA receive task */
 558         fec_rx_task_enable(fec);
 559
 560         udelay(100000);
 561         return 0;
 562 }
 563
 564 static int fecmxc_init(struct udevice *dev)
 565 {
 566         struct fec_priv *fec = dev_get_priv(dev);
 567         u8 *mib_ptr = (uint8_t *)&fec->eth->rmon_t_drop;
 568         u8 *i;
 569         ulong addr;
 570
 571         /* Initialize MAC address */
 572         fecmxc_set_hwaddr(dev);
 573
 574         /* Setup transmit descriptors, there are two in total. */
 575         fec_tbd_init(fec);
 576
 577         /* Setup receive descriptors. */
 578         fec_rbd_init(fec, FEC_RBD_NUM, FEC_MAX_PKT_SIZE);
 579
 580         fec_reg_setup(fec);
 581
 582         if (fec->xcv_type != SEVENWIRE)
 583                 fec_mii_setspeed(fec->bus->priv);
 584
 585         /* Set Opcode/Pause Duration Register */
 586         writel(0x00010020, &fec->eth->op_pause);        /* FIXME 0xffff0020; */
 587         writel(0x2, &fec->eth->x_wmrk);
 588
 589         /* Set multicast address filter */
 590         writel(0x00000000, &fec->eth->gaddr1);
 591         writel(0x00000000, &fec->eth->gaddr2);
 592
 593         /* Do not access reserved register */
 594         if (!is_mx6ul() && !is_mx6ull() && !is_imx8() && !is_imx8m() && !is_imx8ulp() &&
 595             !is_imx93()) {
 596                 /* clear MIB RAM */
 597                 for (i = mib_ptr; i <= mib_ptr + 0xfc; i += 4)
 598                         writel(0, i);
 599
 600                 /* FIFO receive start register */
 601                 writel(0x520, &fec->eth->r_fstart);
 602         }
 603
 604         /* size and address of each buffer */
 605         writel(FEC_MAX_PKT_SIZE, &fec->eth->emrbr);
 606
 607         addr = (ulong)fec->tbd_base;
 608         writel((uint32_t)addr, &fec->eth->etdsr);
 609
 610         addr = (ulong)fec->rbd_base;
 611         writel((uint32_t)addr, &fec->eth->erdsr);
 612
 613 #ifndef CONFIG_PHYLIB
 614         if (fec->xcv_type != SEVENWIRE)
 615                 miiphy_restart_aneg(dev);
 616 #endif
 617         fec_open(dev);
 618         return 0;
 619 }
 620
 621 /**
 622  * Halt the FEC engine
 623  * @param[in] dev Our device to handle
 624  */
 625 static void fecmxc_halt(struct udevice *dev)
 626 {
 627         struct fec_priv *fec = dev_get_priv(dev);
 628         int counter = 0xffff;
 629
 630         /* issue graceful stop command to the FEC transmitter if necessary */
 631         writel(FEC_TCNTRL_GTS | readl(&fec->eth->x_cntrl),
 632                &fec->eth->x_cntrl);
 633
 634         debug("eth_halt: wait for stop regs\n");
 635         /* wait for graceful stop to register */
 636         while ((counter--) && (!(readl(&fec->eth->ievent) & FEC_IEVENT_GRA)))
 637                 udelay(1);
 638
 639         /* Disable SmartDMA tasks */
 640         fec_tx_task_disable(fec);
 641         fec_rx_task_disable(fec);
 642
 643         /*
 644          * Disable the Ethernet Controller
 645          * Note: this will also reset the BD index counter!
 646          */
 647         writel(readl(&fec->eth->ecntrl) & ~FEC_ECNTRL_ETHER_EN,
 648                &fec->eth->ecntrl);
 649         fec->rbd_index = 0;
 650         fec->tbd_index = 0;
 651         debug("eth_halt: done\n");
 652 }
 653
 654 /**
 655  * Transmit one frame
 656  * @param[in] dev Our ethernet device to handle
 657  * @param[in] packet Pointer to the data to be transmitted
 658  * @param[in] length Data count in bytes
 659  * Return: 0 on success
 660  */
 661 static int fecmxc_send(struct udevice *dev, void *packet, int length)
 662 {
 663         unsigned int status;
 664         u32 size;
 665         ulong addr, end;
 666         int timeout = FEC_XFER_TIMEOUT;
 667         int ret = 0;
 668
 669         /*
 670          * This routine transmits one frame.  This routine only accepts
 671          * 6-byte Ethernet addresses.
 672          */
 673         struct fec_priv *fec = dev_get_priv(dev);
 674
 675         /*
 676          * Check for valid length of data.
 677          */
 678         if ((length > 1500) || (length <= 0)) {
 679                 printf("Payload (%d) too large\n", length);
 680                 return -1;
 681         }
 682
 683         /*
 684          * Setup the transmit buffer. We are always using the first buffer for
 685          * transmission, the second will be empty and only used to stop the DMA
 686          * engine. We also flush the packet to RAM here to avoid cache trouble.
 687          */
 688 #ifdef CONFIG_FEC_MXC_SWAP_PACKET
 689         swap_packet((uint32_t *)packet, length);
 690 #endif
 691
 692         addr = (ulong)packet;
 693         end = roundup(addr + length, ARCH_DMA_MINALIGN);
 694         addr &= ~(ARCH_DMA_MINALIGN - 1);
 695         flush_dcache_range(addr, end);
 696
 697         writew(length, &fec->tbd_base[fec->tbd_index].data_length);
 698         writel((uint32_t)addr, &fec->tbd_base[fec->tbd_index].data_pointer);
 699
 700         /*
 701          * update BD's status now
 702          * This block:
 703          * - is always the last in a chain (means no chain)
 704          * - should transmitt the CRC
 705          * - might be the last BD in the list, so the address counter should
 706          *   wrap (-> keep the WRAP flag)
 707          */
 708         status = readw(&fec->tbd_base[fec->tbd_index].status) & FEC_TBD_WRAP;
 709         status |= FEC_TBD_LAST | FEC_TBD_TC | FEC_TBD_READY;
 710         writew(status, &fec->tbd_base[fec->tbd_index].status);
 711
 712         /*
 713          * Flush data cache. This code flushes both TX descriptors to RAM.
 714          * After this code, the descriptors will be safely in RAM and we
 715          * can start DMA.
 716          */
 717         size = roundup(2 * sizeof(struct fec_bd), ARCH_DMA_MINALIGN);
 718         addr = (ulong)fec->tbd_base;
 719         flush_dcache_range(addr, addr + size);
 720
 721         /*
 722          * Below we read the DMA descriptor's last four bytes back from the
 723          * DRAM. This is important in order to make sure that all WRITE
 724          * operations on the bus that were triggered by previous cache FLUSH
 725          * have completed.
 726          *
 727          * Otherwise, on MX28, it is possible to observe a corruption of the
 728          * DMA descriptors. Please refer to schematic "Figure 1-2" in MX28RM
 729          * for the bus structure of MX28. The scenario is as follows:
 730          *
 731          * 1) ARM core triggers a series of WRITEs on the AHB_ARB2 bus going
 732          *    to DRAM due to flush_dcache_range()
 733          * 2) ARM core writes the FEC registers via AHB_ARB2
 734          * 3) FEC DMA starts reading/writing from/to DRAM via AHB_ARB3
 735          *
 736          * Note that 2) does sometimes finish before 1) due to reordering of
 737          * WRITE accesses on the AHB bus, therefore triggering 3) before the
 738          * DMA descriptor is fully written into DRAM. This results in occasional
 739          * corruption of the DMA descriptor.
 740          */
 741         readl(addr + size - 4);
 742
 743         /* Enable SmartDMA transmit task */
 744         fec_tx_task_enable(fec);
 745
 746         /*
 747          * Wait until frame is sent. On each turn of the wait cycle, we must
 748          * invalidate data cache to see what's really in RAM. Also, we need
 749          * barrier here.
 750          */
 751         while (--timeout) {
 752                 if (!(readl(&fec->eth->x_des_active) & FEC_X_DES_ACTIVE_TDAR))
 753                         break;
 754         }
 755
 756         if (!timeout) {
 757                 ret = -EINVAL;
 758                 goto out;
 759         }
 760
 761         /*
 762          * The TDAR bit is cleared when the descriptors are all out from TX
 763          * but on mx6solox we noticed that the READY bit is still not cleared
 764          * right after TDAR.
 765          * These are two distinct signals, and in IC simulation, we found that
 766          * TDAR always gets cleared prior than the READY bit of last BD becomes
 767          * cleared.
 768          * In mx6solox, we use a later version of FEC IP. It looks like that
 769          * this intrinsic behaviour of TDAR bit has changed in this newer FEC
 770          * version.
 771          *
 772          * Fix this by polling the READY bit of BD after the TDAR polling,
 773          * which covers the mx6solox case and does not harm the other SoCs.
 774          */
 775         timeout = FEC_XFER_TIMEOUT;
 776         while (--timeout) {
 777                 invalidate_dcache_range(addr, addr + size);
 778                 if (!(readw(&fec->tbd_base[fec->tbd_index].status) &
 779                     FEC_TBD_READY))
 780                         break;
 781         }
 782
 783         if (!timeout)
 784                 ret = -EINVAL;
 785
 786 out:
 787         debug("fec_send: status 0x%x index %d ret %i\n",
 788               readw(&fec->tbd_base[fec->tbd_index].status),
 789               fec->tbd_index, ret);
 790         /* for next transmission use the other buffer */
 791         if (fec->tbd_index)
 792                 fec->tbd_index = 0;
 793         else
 794                 fec->tbd_index = 1;
 795
 796         return ret;
 797 }
 798
 799 /**
 800  * Pull one frame from the card
 801  * @param[in] dev Our ethernet device to handle
 802  * Return: Length of packet read
 803  */
 804 static int fecmxc_recv(struct udevice *dev, int flags, uchar **packetp)
 805 {
 806         struct fec_priv *fec = dev_get_priv(dev);
 807         struct fec_bd *rbd = &fec->rbd_base[fec->rbd_index];
 808         unsigned long ievent;
 809         int frame_length, len = 0;
 810         uint16_t bd_status;
 811         ulong addr, size, end;
 812         int i;
 813
 814         *packetp = memalign(ARCH_DMA_MINALIGN, FEC_MAX_PKT_SIZE);
 815         if (*packetp == 0) {
 816                 printf("%s: error allocating packetp\n", __func__);
 817                 return -ENOMEM;
 818         }
 819
 820         /* Check if any critical events have happened */
 821         ievent = readl(&fec->eth->ievent);
 822         writel(ievent, &fec->eth->ievent);
 823         debug("fec_recv: ievent 0x%lx\n", ievent);
 824         if (ievent & FEC_IEVENT_BABR) {
 825                 fecmxc_halt(dev);
 826                 fecmxc_init(dev);
 827                 printf("some error: 0x%08lx\n", ievent);
 828                 return 0;
 829         }
 830         if (ievent & FEC_IEVENT_HBERR) {
 831                 /* Heartbeat error */
 832                 writel(0x00000001 | readl(&fec->eth->x_cntrl),
 833                        &fec->eth->x_cntrl);
 834         }
 835         if (ievent & FEC_IEVENT_GRA) {
 836                 /* Graceful stop complete */
 837                 if (readl(&fec->eth->x_cntrl) & 0x00000001) {
 838                         fecmxc_halt(dev);
 839                         writel(~0x00000001 & readl(&fec->eth->x_cntrl),
 840                                &fec->eth->x_cntrl);
 841                         fecmxc_init(dev);
 842                 }
 843         }
 844
 845         /*
 846          * Read the buffer status. Before the status can be read, the data cache
 847          * must be invalidated, because the data in RAM might have been changed
 848          * by DMA. The descriptors are properly aligned to cachelines so there's
 849          * no need to worry they'd overlap.
 850          *
 851          * WARNING: By invalidating the descriptor here, we also invalidate
 852          * the descriptors surrounding this one. Therefore we can NOT change the
 853          * contents of this descriptor nor the surrounding ones. The problem is
 854          * that in order to mark the descriptor as processed, we need to change
 855          * the descriptor. The solution is to mark the whole cache line when all
 856          * descriptors in the cache line are processed.
 857          */
 858         addr = (ulong)rbd;
 859         addr &= ~(ARCH_DMA_MINALIGN - 1);
 860         size = roundup(sizeof(struct fec_bd), ARCH_DMA_MINALIGN);
 861         invalidate_dcache_range(addr, addr + size);
 862
 863         bd_status = readw(&rbd->status);
 864         debug("fec_recv: status 0x%x\n", bd_status);
 865
 866         if (!(bd_status & FEC_RBD_EMPTY)) {
 867                 if ((bd_status & FEC_RBD_LAST) && !(bd_status & FEC_RBD_ERR) &&
 868                     ((readw(&rbd->data_length) - 4) > 14)) {
 869                         /* Get buffer address and size */
 870                         addr = readl(&rbd->data_pointer);
 871                         frame_length = readw(&rbd->data_length) - 4;
 872                         /* Invalidate data cache over the buffer */
 873                         end = roundup(addr + frame_length, ARCH_DMA_MINALIGN);
 874                         addr &= ~(ARCH_DMA_MINALIGN - 1);
 875                         invalidate_dcache_range(addr, end);
 876
 877                         /* Fill the buffer and pass it to upper layers */
 878 #ifdef CONFIG_FEC_MXC_SWAP_PACKET
 879                         swap_packet((uint32_t *)addr, frame_length);
 880 #endif
 881
 882                         memcpy(*packetp, (char *)addr, frame_length);
 883                         len = frame_length;
 884                 } else {
 885                         if (bd_status & FEC_RBD_ERR)
 886                                 debug("error frame: 0x%08lx 0x%08x\n",
 887                                       addr, bd_status);
 888                 }
 889
 890                 /*
 891                  * Free the current buffer, restart the engine and move forward
 892                  * to the next buffer. Here we check if the whole cacheline of
 893                  * descriptors was already processed and if so, we mark it free
 894                  * as whole.
 895                  */
 896                 size = RXDESC_PER_CACHELINE - 1;
 897                 if ((fec->rbd_index & size) == size) {
 898                         i = fec->rbd_index - size;
 899                         addr = (ulong)&fec->rbd_base[i];
 900                         for (; i <= fec->rbd_index ; i++) {
 901                                 fec_rbd_clean(i == (FEC_RBD_NUM - 1),
 902                                               &fec->rbd_base[i]);
 903                         }
 904                         flush_dcache_range(addr,
 905                                            addr + ARCH_DMA_MINALIGN);
 906                 }
 907
 908                 fec_rx_task_enable(fec);
 909                 fec->rbd_index = (fec->rbd_index + 1) % FEC_RBD_NUM;
 910         }
 911         debug("fec_recv: stop\n");
 912
 913         return len;
 914 }
 915
 916 static void fec_set_dev_name(char *dest, int dev_id)
 917 {
 918         sprintf(dest, (dev_id == -1) ? "FEC" : "FEC%i", dev_id);
 919 }
 920
 921 static int fec_alloc_descs(struct fec_priv *fec)
 922 {
 923         unsigned int size;
 924         int i;
 925         uint8_t *data;
 926         ulong addr;
 927
 928         /* Allocate TX descriptors. */
 929         size = roundup(2 * sizeof(struct fec_bd), ARCH_DMA_MINALIGN);
 930         fec->tbd_base = memalign(ARCH_DMA_MINALIGN, size);
 931         if (!fec->tbd_base)
 932                 goto err_tx;
 933
 934         /* Allocate RX descriptors. */
 935         size = roundup(FEC_RBD_NUM * sizeof(struct fec_bd), ARCH_DMA_MINALIGN);
 936         fec->rbd_base = memalign(ARCH_DMA_MINALIGN, size);
 937         if (!fec->rbd_base)
 938                 goto err_rx;
 939
 940         memset(fec->rbd_base, 0, size);
 941
 942         /* Allocate RX buffers. */
 943
 944         /* Maximum RX buffer size. */
 945         size = roundup(FEC_MAX_PKT_SIZE, FEC_DMA_RX_MINALIGN);
 946         for (i = 0; i < FEC_RBD_NUM; i++) {
 947                 data = memalign(FEC_DMA_RX_MINALIGN, size);
 948                 if (!data) {
 949                         printf("%s: error allocating rxbuf %d\n", __func__, i);
 950                         goto err_ring;
 951                 }
 952
 953                 memset(data, 0, size);
 954
 955                 addr = (ulong)data;
 956                 fec->rbd_base[i].data_pointer = (uint32_t)addr;
 957                 fec->rbd_base[i].status = FEC_RBD_EMPTY;
 958                 fec->rbd_base[i].data_length = 0;
 959                 /* Flush the buffer to memory. */
 960                 flush_dcache_range(addr, addr + size);
 961         }
 962
 963         /* Mark the last RBD to close the ring. */
 964         fec->rbd_base[i - 1].status = FEC_RBD_WRAP | FEC_RBD_EMPTY;
 965
 966         fec->rbd_index = 0;
 967         fec->tbd_index = 0;
 968
 969         return 0;
 970
 971 err_ring:
 972         for (; i >= 0; i--) {
 973                 addr = fec->rbd_base[i].data_pointer;
 974                 free((void *)addr);
 975         }
 976         free(fec->rbd_base);
 977 err_rx:
 978         free(fec->tbd_base);
 979 err_tx:
 980         return -ENOMEM;
 981 }
 982
 983 static void fec_free_descs(struct fec_priv *fec)
 984 {
 985         int i;
 986         ulong addr;
 987
 988         for (i = 0; i < FEC_RBD_NUM; i++) {
 989                 addr = fec->rbd_base[i].data_pointer;
 990                 free((void *)addr);
 991         }
 992         free(fec->rbd_base);
 993         free(fec->tbd_base);
 994 }
 995
 996 struct mii_dev *fec_get_miibus(ulong base_addr, int dev_id)
 997 {
 998         struct ethernet_regs *eth = (struct ethernet_regs *)base_addr;
 999         struct mii_dev *bus;
1000         int ret;
1001
1002         bus = mdio_alloc();
1003         if (!bus) {
1004                 printf("mdio_alloc failed\n");
1005                 return NULL;
1006         }
1007         bus->read = fec_phy_read;
1008         bus->write = fec_phy_write;
1009         bus->priv = eth;
1010         fec_set_dev_name(bus->name, dev_id);
1011
1012         ret = mdio_register(bus);
1013         if (ret) {
1014                 printf("mdio_register failed\n");
1015                 free(bus);
1016                 return NULL;
1017         }
1018         fec_mii_setspeed(eth);
1019         return bus;
1020 }
1021
1022 static int fecmxc_read_rom_hwaddr(struct udevice *dev)
1023 {
1024         struct fec_priv *priv = dev_get_priv(dev);
1025         struct eth_pdata *pdata = dev_get_plat(dev);
1026
1027         return fec_get_hwaddr(priv->dev_id, pdata->enetaddr);
1028 }
1029
1030 static int fecmxc_set_promisc(struct udevice *dev, bool enable)
1031 {
1032         struct fec_priv *priv = dev_get_priv(dev);
1033
1034         priv->promisc = enable;
1035
1036         return 0;
1037 }
1038
1039 static int fecmxc_free_pkt(struct udevice *dev, uchar *packet, int length)
1040 {
1041         if (packet)
1042                 free(packet);
1043
1044         return 0;
1045 }
1046
1047 static const struct eth_ops fecmxc_ops = {
1048         .start                  = fecmxc_init,
1049         .send                   = fecmxc_send,
1050         .recv                   = fecmxc_recv,
1051         .free_pkt               = fecmxc_free_pkt,
1052         .stop                   = fecmxc_halt,
1053         .write_hwaddr           = fecmxc_set_hwaddr,
1054         .read_rom_hwaddr        = fecmxc_read_rom_hwaddr,
1055         .set_promisc            = fecmxc_set_promisc,
1056 };
1057
1058 static int device_get_phy_addr(struct fec_priv *priv, struct udevice *dev)
1059 {
1060         struct ofnode_phandle_args phandle_args;
1061         int reg, ret;
1062
1063         ret = dev_read_phandle_with_args(dev, "phy-handle", NULL, 0, 0,
1064                                          &phandle_args);
1065         if (ret) {
1066                 priv->phy_of_node = ofnode_find_subnode(dev_ofnode(dev),
1067                                                         "fixed-link");
1068                 if (ofnode_valid(priv->phy_of_node))
1069                         return 0;
1070                 debug("Failed to find phy-handle (err = %d)\n", ret);
1071                 return ret;
1072         }
1073
1074         if (!ofnode_is_enabled(phandle_args.node))
1075                 return -ENOENT;
1076
1077         priv->phy_of_node = phandle_args.node;
1078         reg = ofnode_read_u32_default(phandle_args.node, "reg", 0);
1079
1080         return reg;
1081 }
1082
1083 static int fec_phy_init(struct fec_priv *priv, struct udevice *dev)
1084 {
1085         struct phy_device *phydev;
1086         int addr;
1087
1088         addr = device_get_phy_addr(priv, dev);
1089 #ifdef CONFIG_FEC_MXC_PHYADDR
1090         addr = CONFIG_FEC_MXC_PHYADDR;
1091 #endif
1092
1093         phydev = phy_connect(priv->bus, addr, dev, priv->interface);
1094         if (!phydev)
1095                 return -ENODEV;
1096
1097         priv->phydev = phydev;
1098         priv->phydev->node = priv->phy_of_node;
1099         phy_config(phydev);
1100
1101         return 0;
1102 }
1103
1104 #if CONFIG_IS_ENABLED(DM_GPIO)
1105 /* FEC GPIO reset */
1106 static void fec_gpio_reset(struct fec_priv *priv)
1107 {
1108         debug("fec_gpio_reset: fec_gpio_reset(dev)\n");
1109         if (dm_gpio_is_valid(&priv->phy_reset_gpio)) {
1110                 dm_gpio_set_value(&priv->phy_reset_gpio, 1);
1111                 mdelay(priv->reset_delay);
1112                 dm_gpio_set_value(&priv->phy_reset_gpio, 0);
1113                 if (priv->reset_post_delay)
1114                         mdelay(priv->reset_post_delay);
1115         }
1116 }
1117 #endif
1118
1119 static int fecmxc_probe(struct udevice *dev)
1120 {
1121         bool dm_mii_bus = true;
1122         struct eth_pdata *pdata = dev_get_plat(dev);
1123         struct fec_priv *priv = dev_get_priv(dev);
1124         struct mii_dev *bus = NULL;
1125         uint32_t start;
1126         int ret;
1127
1128         if (CONFIG_IS_ENABLED(IMX_MODULE_FUSE)) {
1129                 if (enet_fused((ulong)priv->eth)) {
1130                         printf("SoC fuse indicates Ethernet@0x%lx is unavailable.\n", (ulong)priv->eth);
1131                         return -ENODEV;
1132                 }
1133         }
1134
1135         if (IS_ENABLED(CONFIG_IMX8)) {
1136                 ret = clk_get_by_name(dev, "ipg", &priv->ipg_clk);
1137                 if (ret < 0) {
1138                         debug("Can't get FEC ipg clk: %d\n", ret);
1139                         return ret;
1140                 }
1141                 ret = clk_enable(&priv->ipg_clk);
1142                 if (ret < 0) {
1143                         debug("Can't enable FEC ipg clk: %d\n", ret);
1144                         return ret;
1145                 }
1146
1147                 priv->clk_rate = clk_get_rate(&priv->ipg_clk);
1148         } else if (CONFIG_IS_ENABLED(CLK_CCF)) {
1149                 ret = clk_get_by_name(dev, "ipg", &priv->ipg_clk);
1150                 if (ret < 0) {
1151                         debug("Can't get FEC ipg clk: %d\n", ret);
1152                         return ret;
1153                 }
1154                 ret = clk_enable(&priv->ipg_clk);
1155                 if(ret)
1156                         return ret;
1157
1158                 ret = clk_get_by_name(dev, "ahb", &priv->ahb_clk);
1159                 if (ret < 0) {
1160                         debug("Can't get FEC ahb clk: %d\n", ret);
1161                         return ret;
1162                 }
1163                 ret = clk_enable(&priv->ahb_clk);
1164                 if (ret)
1165                         return ret;
1166
1167                 ret = clk_get_by_name(dev, "enet_out", &priv->clk_enet_out);
1168                 if (!ret) {
1169                         ret = clk_enable(&priv->clk_enet_out);
1170                         if (ret)
1171                                 return ret;
1172                 }
1173
1174                 ret = clk_get_by_name(dev, "enet_clk_ref", &priv->clk_ref);
1175                 if (!ret) {
1176                         ret = clk_enable(&priv->clk_ref);
1177                         if (ret)
1178                                 return ret;
1179                 }
1180
1181                 ret = clk_get_by_name(dev, "ptp", &priv->clk_ptp);
1182                 if (!ret) {
1183                         ret = clk_enable(&priv->clk_ptp);
1184                         if (ret)
1185                                 return ret;
1186                 }
1187
1188                 priv->clk_rate = clk_get_rate(&priv->ipg_clk);
1189         }
1190
1191         ret = fec_alloc_descs(priv);
1192         if (ret)
1193                 return ret;
1194
1195 #ifdef CONFIG_DM_REGULATOR
1196         if (priv->phy_supply) {
1197                 ret = regulator_set_enable(priv->phy_supply, true);
1198                 if (ret) {
1199                         printf("%s: Error enabling phy supply\n", dev->name);
1200                         return ret;
1201                 }
1202         }
1203 #endif
1204
1205 #if CONFIG_IS_ENABLED(DM_GPIO)
1206         fec_gpio_reset(priv);
1207 #endif
1208         /* Reset chip. */
1209         writel(readl(&priv->eth->ecntrl) | FEC_ECNTRL_RESET,
1210                &priv->eth->ecntrl);
1211         start = get_timer(0);
1212         while (readl(&priv->eth->ecntrl) & FEC_ECNTRL_RESET) {
1213                 if (get_timer(start) > (CONFIG_SYS_HZ * 5)) {
1214                         printf("FEC MXC: Timeout resetting chip\n");
1215                         goto err_timeout;
1216                 }
1217                 udelay(10);
1218         }
1219
1220         fec_reg_setup(priv);
1221
1222         priv->dev_id = dev_seq(dev);
1223
1224 #ifdef CONFIG_DM_ETH_PHY
1225         bus = eth_phy_get_mdio_bus(dev);
1226 #endif
1227
1228         if (!bus) {
1229                 dm_mii_bus = false;
1230 #ifdef CONFIG_FEC_MXC_MDIO_BASE
1231                 bus = fec_get_miibus((ulong)CONFIG_FEC_MXC_MDIO_BASE,
1232                                      dev_seq(dev));
1233 #else
1234                 bus = fec_get_miibus((ulong)priv->eth, dev_seq(dev));
1235 #endif
1236         }
1237         if (!bus) {
1238                 ret = -ENOMEM;
1239                 goto err_mii;
1240         }
1241
1242 #ifdef CONFIG_DM_ETH_PHY
1243         eth_phy_set_mdio_bus(dev, bus);
1244 #endif
1245
1246         priv->bus = bus;
1247         priv->interface = pdata->phy_interface;
1248         switch (priv->interface) {
1249         case PHY_INTERFACE_MODE_MII:
1250                 priv->xcv_type = MII100;
1251                 break;
1252         case PHY_INTERFACE_MODE_RMII:
1253                 priv->xcv_type = RMII;
1254                 break;
1255         case PHY_INTERFACE_MODE_RGMII:
1256         case PHY_INTERFACE_MODE_RGMII_ID:
1257         case PHY_INTERFACE_MODE_RGMII_RXID:
1258         case PHY_INTERFACE_MODE_RGMII_TXID:
1259                 priv->xcv_type = RGMII;
1260                 break;
1261         default:
1262                 priv->xcv_type = MII100;
1263                 printf("Unsupported interface type %d defaulting to MII100\n",
1264                        priv->interface);
1265                 break;
1266         }
1267
1268         ret = fec_phy_init(priv, dev);
1269         if (ret)
1270                 goto err_phy;
1271
1272         return 0;
1273
1274 err_phy:
1275         if (!dm_mii_bus) {
1276                 mdio_unregister(bus);
1277                 free(bus);
1278         }
1279 err_mii:
1280 err_timeout:
1281         fec_free_descs(priv);
1282         return ret;
1283 }
1284
1285 static int fecmxc_remove(struct udevice *dev)
1286 {
1287         struct fec_priv *priv = dev_get_priv(dev);
1288
1289         free(priv->phydev);
1290         fec_free_descs(priv);
1291         mdio_unregister(priv->bus);
1292         mdio_free(priv->bus);
1293
1294 #ifdef CONFIG_DM_REGULATOR
1295         if (priv->phy_supply)
1296                 regulator_set_enable(priv->phy_supply, false);
1297 #endif
1298
1299         return 0;
1300 }
1301
1302 static int fecmxc_of_to_plat(struct udevice *dev)
1303 {
1304         int ret = 0;
1305         struct eth_pdata *pdata = dev_get_plat(dev);
1306         struct fec_priv *priv = dev_get_priv(dev);
1307
1308         pdata->iobase = dev_read_addr(dev);
1309         priv->eth = (struct ethernet_regs *)pdata->iobase;
1310
1311         pdata->phy_interface = dev_read_phy_mode(dev);
1312         if (pdata->phy_interface == PHY_INTERFACE_MODE_NA)
1313                 return -EINVAL;
1314
1315 #ifdef CONFIG_DM_REGULATOR
1316         device_get_supply_regulator(dev, "phy-supply", &priv->phy_supply);
1317 #endif
1318
1319 #if CONFIG_IS_ENABLED(DM_GPIO)
1320         ret = gpio_request_by_name(dev, "phy-reset-gpios", 0,
1321                                    &priv->phy_reset_gpio, GPIOD_IS_OUT | GPIOD_IS_OUT_ACTIVE);
1322         if (ret < 0)
1323                 return 0; /* property is optional, don't return error! */
1324
1325         priv->reset_delay = dev_read_u32_default(dev, "phy-reset-duration", 1);
1326         if (priv->reset_delay > 1000) {
1327                 printf("FEC MXC: phy reset duration should be <= 1000ms\n");
1328                 /* property value wrong, use default value */
1329                 priv->reset_delay = 1;
1330         }
1331
1332         priv->reset_post_delay = dev_read_u32_default(dev,
1333                                                       "phy-reset-post-delay",
1334                                                       0);
1335         if (priv->reset_post_delay > 1000) {
1336                 printf("FEC MXC: phy reset post delay should be <= 1000ms\n");
1337                 /* property value wrong, use default value */
1338                 priv->reset_post_delay = 0;
1339         }
1340 #endif
1341
1342         return 0;
1343 }
1344
1345 static const struct udevice_id fecmxc_ids[] = {
1346         { .compatible = "fsl,imx28-fec" },
1347         { .compatible = "fsl,imx6q-fec" },
1348         { .compatible = "fsl,imx6sl-fec" },
1349         { .compatible = "fsl,imx6sx-fec" },
1350         { .compatible = "fsl,imx6ul-fec" },
1351         { .compatible = "fsl,imx53-fec" },
1352         { .compatible = "fsl,imx7d-fec" },
1353         { .compatible = "fsl,mvf600-fec" },
1354         { .compatible = "fsl,imx93-fec" },
1355         { }
1356 };
1357
1358 U_BOOT_DRIVER(fecmxc_gem) = {
1359         .name   = "fecmxc",
1360         .id     = UCLASS_ETH,
1361         .of_match = fecmxc_ids,
1362         .of_to_plat = fecmxc_of_to_plat,
1363         .probe  = fecmxc_probe,
1364         .remove = fecmxc_remove,
1365         .ops    = &fecmxc_ops,
1366         .priv_auto      = sizeof(struct fec_priv),
1367         .plat_auto      = sizeof(struct eth_pdata),
1368 };