drivers/net/fec_mxc.c

   1 // SPDX-License-Identifier: GPL-2.0+
   2 /*
   3  * (C) Copyright 2009 Ilya Yanok, Emcraft Systems Ltd <yanok@emcraft.com>
   4  * (C) Copyright 2008,2009 Eric Jarrige <eric.jarrige@armadeus.org>
   5  * (C) Copyright 2008 Armadeus Systems nc
   6  * (C) Copyright 2007 Pengutronix, Sascha Hauer <s.hauer@pengutronix.de>
   7  * (C) Copyright 2007 Pengutronix, Juergen Beisert <j.beisert@pengutronix.de>
   8  */
   9
  10 #include <common.h>
  11 #include <cpu_func.h>
  12 #include <dm.h>
  13 #include <env.h>
  14 #include <log.h>
  15 #include <malloc.h>
  16 #include <memalign.h>
  17 #include <miiphy.h>
  18 #include <net.h>
  19 #include <netdev.h>
  20 #include <asm/cache.h>
  21 #include <asm/global_data.h>
  22 #include <linux/delay.h>
  23 #include <power/regulator.h>
  24
  25 #include <asm/io.h>
  26 #include <linux/errno.h>
  27 #include <linux/compiler.h>
  28
  29 #include <asm/arch/clock.h>
  30 #include <asm/arch/imx-regs.h>
  31 #include <asm/mach-imx/sys_proto.h>
  32 #include <asm-generic/gpio.h>
  33
  34 #include "fec_mxc.h"
  35 #include <eth_phy.h>
  36
  37 DECLARE_GLOBAL_DATA_PTR;
  38
  39 /*
  40  * Timeout the transfer after 5 mS. This is usually a bit more, since
  41  * the code in the tightloops this timeout is used in adds some overhead.
  42  */
  43 #define FEC_XFER_TIMEOUT        5000
  44
  45 /*
  46  * The standard 32-byte DMA alignment does not work on mx6solox, which requires
  47  * 64-byte alignment in the DMA RX FEC buffer.
  48  * Introduce the FEC_DMA_RX_MINALIGN which can cover mx6solox needs and also
  49  * satisfies the alignment on other SoCs (32-bytes)
  50  */
  51 #define FEC_DMA_RX_MINALIGN     64
  52
  53 #ifndef CONFIG_MII
  54 #error "CONFIG_MII has to be defined!"
  55 #endif
  56
  57 /*
  58  * The i.MX28 operates with packets in big endian. We need to swap them before
  59  * sending and after receiving.
  60  */
  61 #ifdef CONFIG_MX28
  62 #define CONFIG_FEC_MXC_SWAP_PACKET
  63 #endif
  64
  65 #define RXDESC_PER_CACHELINE (ARCH_DMA_MINALIGN/sizeof(struct fec_bd))
  66
  67 /* Check various alignment issues at compile time */
  68 #if ((ARCH_DMA_MINALIGN < 16) || (ARCH_DMA_MINALIGN % 16 != 0))
  69 #error "ARCH_DMA_MINALIGN must be multiple of 16!"
  70 #endif
  71
  72 #if ((PKTALIGN < ARCH_DMA_MINALIGN) || \
  73         (PKTALIGN % ARCH_DMA_MINALIGN != 0))
  74 #error "PKTALIGN must be multiple of ARCH_DMA_MINALIGN!"
  75 #endif
  76
  77 #undef DEBUG
  78
  79 #ifdef CONFIG_FEC_MXC_SWAP_PACKET
  80 static void swap_packet(uint32_t *packet, int length)
  81 {
  82         int i;
  83
  84         for (i = 0; i < DIV_ROUND_UP(length, 4); i++)
  85                 packet[i] = __swab32(packet[i]);
  86 }
  87 #endif
  88
  89 /* MII-interface related functions */
  90 static int fec_mdio_read(struct ethernet_regs *eth, uint8_t phyaddr,
  91                 uint8_t regaddr)
  92 {
  93         uint32_t reg;           /* convenient holder for the PHY register */
  94         uint32_t phy;           /* convenient holder for the PHY */
  95         uint32_t start;
  96         int val;
  97
  98         /*
  99          * reading from any PHY's register is done by properly
 100          * programming the FEC's MII data register.
 101          */
 102         writel(FEC_IEVENT_MII, &eth->ievent);
 103         reg = regaddr << FEC_MII_DATA_RA_SHIFT;
 104         phy = phyaddr << FEC_MII_DATA_PA_SHIFT;
 105
 106         writel(FEC_MII_DATA_ST | FEC_MII_DATA_OP_RD | FEC_MII_DATA_TA |
 107                         phy | reg, &eth->mii_data);
 108
 109         /* wait for the related interrupt */
 110         start = get_timer(0);
 111         while (!(readl(&eth->ievent) & FEC_IEVENT_MII)) {
 112                 if (get_timer(start) > (CONFIG_SYS_HZ / 1000)) {
 113                         printf("Read MDIO failed...\n");
 114                         return -1;
 115                 }
 116         }
 117
 118         /* clear mii interrupt bit */
 119         writel(FEC_IEVENT_MII, &eth->ievent);
 120
 121         /* it's now safe to read the PHY's register */
 122         val = (unsigned short)readl(&eth->mii_data);
 123         debug("%s: phy: %02x reg:%02x val:%#x\n", __func__, phyaddr,
 124               regaddr, val);
 125         return val;
 126 }
 127
 128 #ifndef imx_get_fecclk
 129 u32 __weak imx_get_fecclk(void)
 130 {
 131         return 0;
 132 }
 133 #endif
 134
 135 static int fec_get_clk_rate(void *udev, int idx)
 136 {
 137         struct fec_priv *fec;
 138         struct udevice *dev;
 139         int ret;
 140
 141         if (IS_ENABLED(CONFIG_IMX8) ||
 142             CONFIG_IS_ENABLED(CLK_CCF)) {
 143                 dev = udev;
 144                 if (!dev) {
 145                         ret = uclass_get_device_by_seq(UCLASS_ETH, idx, &dev);
 146                         if (ret < 0) {
 147                                 debug("Can't get FEC udev: %d\n", ret);
 148                                 return ret;
 149                         }
 150                 }
 151
 152                 fec = dev_get_priv(dev);
 153                 if (fec)
 154                         return fec->clk_rate;
 155
 156                 return -EINVAL;
 157         } else {
 158                 return imx_get_fecclk();
 159         }
 160 }
 161
 162 static void fec_mii_setspeed(struct ethernet_regs *eth)
 163 {
 164         /*
 165          * Set MII_SPEED = (1/(mii_speed * 2)) * System Clock
 166          * and do not drop the Preamble.
 167          *
 168          * The i.MX28 and i.MX6 types have another field in the MSCR (aka
 169          * MII_SPEED) register that defines the MDIO output hold time. Earlier
 170          * versions are RAZ there, so just ignore the difference and write the
 171          * register always.
 172          * The minimal hold time according to IEE802.3 (clause 22) is 10 ns.
 173          * HOLDTIME + 1 is the number of clk cycles the fec is holding the
 174          * output.
 175          * The HOLDTIME bitfield takes values between 0 and 7 (inclusive).
 176          * Given that ceil(clkrate / 5000000) <= 64, the calculation for
 177          * holdtime cannot result in a value greater than 3.
 178          */
 179         u32 pclk;
 180         u32 speed;
 181         u32 hold;
 182         int ret;
 183
 184         ret = fec_get_clk_rate(NULL, 0);
 185         if (ret < 0) {
 186                 printf("Can't find FEC0 clk rate: %d\n", ret);
 187                 return;
 188         }
 189         pclk = ret;
 190         speed = DIV_ROUND_UP(pclk, 5000000);
 191         hold = DIV_ROUND_UP(pclk, 100000000) - 1;
 192
 193 #ifdef FEC_QUIRK_ENET_MAC
 194         speed--;
 195 #endif
 196         writel(speed << 1 | hold << 8, &eth->mii_speed);
 197         debug("%s: mii_speed %08x\n", __func__, readl(&eth->mii_speed));
 198 }
 199
 200 static int fec_mdio_write(struct ethernet_regs *eth, uint8_t phyaddr,
 201                 uint8_t regaddr, uint16_t data)
 202 {
 203         uint32_t reg;           /* convenient holder for the PHY register */
 204         uint32_t phy;           /* convenient holder for the PHY */
 205         uint32_t start;
 206
 207         reg = regaddr << FEC_MII_DATA_RA_SHIFT;
 208         phy = phyaddr << FEC_MII_DATA_PA_SHIFT;
 209
 210         writel(FEC_MII_DATA_ST | FEC_MII_DATA_OP_WR |
 211                 FEC_MII_DATA_TA | phy | reg | data, &eth->mii_data);
 212
 213         /* wait for the MII interrupt */
 214         start = get_timer(0);
 215         while (!(readl(&eth->ievent) & FEC_IEVENT_MII)) {
 216                 if (get_timer(start) > (CONFIG_SYS_HZ / 1000)) {
 217                         printf("Write MDIO failed...\n");
 218                         return -1;
 219                 }
 220         }
 221
 222         /* clear MII interrupt bit */
 223         writel(FEC_IEVENT_MII, &eth->ievent);
 224         debug("%s: phy: %02x reg:%02x val:%#x\n", __func__, phyaddr,
 225               regaddr, data);
 226
 227         return 0;
 228 }
 229
 230 static int fec_phy_read(struct mii_dev *bus, int phyaddr, int dev_addr,
 231                         int regaddr)
 232 {
 233         return fec_mdio_read(bus->priv, phyaddr, regaddr);
 234 }
 235
 236 static int fec_phy_write(struct mii_dev *bus, int phyaddr, int dev_addr,
 237                          int regaddr, u16 data)
 238 {
 239         return fec_mdio_write(bus->priv, phyaddr, regaddr, data);
 240 }
 241
 242 #ifndef CONFIG_PHYLIB
 243 static int miiphy_restart_aneg(struct eth_device *dev)
 244 {
 245         int ret = 0;
 246 #if !defined(CONFIG_FEC_MXC_NO_ANEG)
 247         struct fec_priv *fec = (struct fec_priv *)dev->priv;
 248         struct ethernet_regs *eth = fec->bus->priv;
 249
 250         /*
 251          * Wake up from sleep if necessary
 252          * Reset PHY, then delay 300ns
 253          */
 254 #ifdef CONFIG_MX27
 255         fec_mdio_write(eth, fec->phy_id, MII_DCOUNTER, 0x00FF);
 256 #endif
 257         fec_mdio_write(eth, fec->phy_id, MII_BMCR, BMCR_RESET);
 258         udelay(1000);
 259
 260         /* Set the auto-negotiation advertisement register bits */
 261         fec_mdio_write(eth, fec->phy_id, MII_ADVERTISE,
 262                        LPA_100FULL | LPA_100HALF | LPA_10FULL |
 263                        LPA_10HALF | PHY_ANLPAR_PSB_802_3);
 264         fec_mdio_write(eth, fec->phy_id, MII_BMCR,
 265                        BMCR_ANENABLE | BMCR_ANRESTART);
 266
 267         if (fec->mii_postcall)
 268                 ret = fec->mii_postcall(fec->phy_id);
 269
 270 #endif
 271         return ret;
 272 }
 273
 274 #ifndef CONFIG_FEC_FIXED_SPEED
 275 static int miiphy_wait_aneg(struct eth_device *dev)
 276 {
 277         uint32_t start;
 278         int status;
 279         struct fec_priv *fec = (struct fec_priv *)dev->priv;
 280         struct ethernet_regs *eth = fec->bus->priv;
 281
 282         /* Wait for AN completion */
 283         start = get_timer(0);
 284         do {
 285                 if (get_timer(start) > (CONFIG_SYS_HZ * 5)) {
 286                         printf("%s: Autonegotiation timeout\n", dev->name);
 287                         return -1;
 288                 }
 289
 290                 status = fec_mdio_read(eth, fec->phy_id, MII_BMSR);
 291                 if (status < 0) {
 292                         printf("%s: Autonegotiation failed. status: %d\n",
 293                                dev->name, status);
 294                         return -1;
 295                 }
 296         } while (!(status & BMSR_LSTATUS));
 297
 298         return 0;
 299 }
 300 #endif /* CONFIG_FEC_FIXED_SPEED */
 301 #endif
 302
 303 static int fec_rx_task_enable(struct fec_priv *fec)
 304 {
 305         writel(FEC_R_DES_ACTIVE_RDAR, &fec->eth->r_des_active);
 306         return 0;
 307 }
 308
 309 static int fec_rx_task_disable(struct fec_priv *fec)
 310 {
 311         return 0;
 312 }
 313
 314 static int fec_tx_task_enable(struct fec_priv *fec)
 315 {
 316         writel(FEC_X_DES_ACTIVE_TDAR, &fec->eth->x_des_active);
 317         return 0;
 318 }
 319
 320 static int fec_tx_task_disable(struct fec_priv *fec)
 321 {
 322         return 0;
 323 }
 324
 325 /**
 326  * Initialize receive task's buffer descriptors
 327  * @param[in] fec all we know about the device yet
 328  * @param[in] count receive buffer count to be allocated
 329  * @param[in] dsize desired size of each receive buffer
 330  * Return: 0 on success
 331  *
 332  * Init all RX descriptors to default values.
 333  */
 334 static void fec_rbd_init(struct fec_priv *fec, int count, int dsize)
 335 {
 336         uint32_t size;
 337         ulong data;
 338         int i;
 339
 340         /*
 341          * Reload the RX descriptors with default values and wipe
 342          * the RX buffers.
 343          */
 344         size = roundup(dsize, ARCH_DMA_MINALIGN);
 345         for (i = 0; i < count; i++) {
 346                 data = fec->rbd_base[i].data_pointer;
 347                 memset((void *)data, 0, dsize);
 348                 flush_dcache_range(data, data + size);
 349
 350                 fec->rbd_base[i].status = FEC_RBD_EMPTY;
 351                 fec->rbd_base[i].data_length = 0;
 352         }
 353
 354         /* Mark the last RBD to close the ring. */
 355         fec->rbd_base[i - 1].status = FEC_RBD_WRAP | FEC_RBD_EMPTY;
 356         fec->rbd_index = 0;
 357
 358         flush_dcache_range((ulong)fec->rbd_base,
 359                            (ulong)fec->rbd_base + size);
 360 }
 361
 362 /**
 363  * Initialize transmit task's buffer descriptors
 364  * @param[in] fec all we know about the device yet
 365  *
 366  * Transmit buffers are created externally. We only have to init the BDs here.\n
 367  * Note: There is a race condition in the hardware. When only one BD is in
 368  * use it must be marked with the WRAP bit to use it for every transmitt.
 369  * This bit in combination with the READY bit results into double transmit
 370  * of each data buffer. It seems the state machine checks READY earlier then
 371  * resetting it after the first transfer.
 372  * Using two BDs solves this issue.
 373  */
 374 static void fec_tbd_init(struct fec_priv *fec)
 375 {
 376         ulong addr = (ulong)fec->tbd_base;
 377         unsigned size = roundup(2 * sizeof(struct fec_bd),
 378                                 ARCH_DMA_MINALIGN);
 379
 380         memset(fec->tbd_base, 0, size);
 381         fec->tbd_base[0].status = 0;
 382         fec->tbd_base[1].status = FEC_TBD_WRAP;
 383         fec->tbd_index = 0;
 384         flush_dcache_range(addr, addr + size);
 385 }
 386
 387 /**
 388  * Mark the given read buffer descriptor as free
 389  * @param[in] last 1 if this is the last buffer descriptor in the chain, else 0
 390  * @param[in] prbd buffer descriptor to mark free again
 391  */
 392 static void fec_rbd_clean(int last, struct fec_bd *prbd)
 393 {
 394         unsigned short flags = FEC_RBD_EMPTY;
 395         if (last)
 396                 flags |= FEC_RBD_WRAP;
 397         writew(flags, &prbd->status);
 398         writew(0, &prbd->data_length);
 399 }
 400
 401 static int fec_get_hwaddr(int dev_id, unsigned char *mac)
 402 {
 403         imx_get_mac_from_fuse(dev_id, mac);
 404         return !is_valid_ethaddr(mac);
 405 }
 406
 407 static int fecmxc_set_hwaddr(struct udevice *dev)
 408 {
 409         struct fec_priv *fec = dev_get_priv(dev);
 410         struct eth_pdata *pdata = dev_get_plat(dev);
 411         uchar *mac = pdata->enetaddr;
 412
 413         writel(0, &fec->eth->iaddr1);
 414         writel(0, &fec->eth->iaddr2);
 415         writel(0, &fec->eth->gaddr1);
 416         writel(0, &fec->eth->gaddr2);
 417
 418         /* Set physical address */
 419         writel((mac[0] << 24) + (mac[1] << 16) + (mac[2] << 8) + mac[3],
 420                &fec->eth->paddr1);
 421         writel((mac[4] << 24) + (mac[5] << 16) + 0x8808, &fec->eth->paddr2);
 422
 423         return 0;
 424 }
 425
 426 /* Do initial configuration of the FEC registers */
 427 static void fec_reg_setup(struct fec_priv *fec)
 428 {
 429         uint32_t rcntrl;
 430
 431         /* Set interrupt mask register */
 432         writel(0x00000000, &fec->eth->imask);
 433
 434         /* Clear FEC-Lite interrupt event register(IEVENT) */
 435         writel(0xffffffff, &fec->eth->ievent);
 436
 437         /* Set FEC-Lite receive control register(R_CNTRL): */
 438
 439         /* Start with frame length = 1518, common for all modes. */
 440         rcntrl = PKTSIZE << FEC_RCNTRL_MAX_FL_SHIFT;
 441         if (fec->xcv_type != SEVENWIRE)         /* xMII modes */
 442                 rcntrl |= FEC_RCNTRL_FCE | FEC_RCNTRL_MII_MODE;
 443         if (fec->xcv_type == RGMII)
 444                 rcntrl |= FEC_RCNTRL_RGMII;
 445         else if (fec->xcv_type == RMII)
 446                 rcntrl |= FEC_RCNTRL_RMII;
 447
 448         if (fec->promisc)
 449                 rcntrl |= 0x8;
 450
 451         writel(rcntrl, &fec->eth->r_cntrl);
 452 }
 453
 454 /**
 455  * Start the FEC engine
 456  * @param[in] dev Our device to handle
 457  */
 458 static int fec_open(struct udevice *dev)
 459 {
 460         struct fec_priv *fec = dev_get_priv(dev);
 461         int speed;
 462         ulong addr, size;
 463         int i;
 464
 465         debug("fec_open: fec_open(dev)\n");
 466         /* full-duplex, heartbeat disabled */
 467         writel(1 << 2, &fec->eth->x_cntrl);
 468         fec->rbd_index = 0;
 469
 470         /* Invalidate all descriptors */
 471         for (i = 0; i < FEC_RBD_NUM - 1; i++)
 472                 fec_rbd_clean(0, &fec->rbd_base[i]);
 473         fec_rbd_clean(1, &fec->rbd_base[i]);
 474
 475         /* Flush the descriptors into RAM */
 476         size = roundup(FEC_RBD_NUM * sizeof(struct fec_bd),
 477                         ARCH_DMA_MINALIGN);
 478         addr = (ulong)fec->rbd_base;
 479         flush_dcache_range(addr, addr + size);
 480
 481 #ifdef FEC_QUIRK_ENET_MAC
 482         /* Enable ENET HW endian SWAP */
 483         writel(readl(&fec->eth->ecntrl) | FEC_ECNTRL_DBSWAP,
 484                &fec->eth->ecntrl);
 485         /* Enable ENET store and forward mode */
 486         writel(readl(&fec->eth->x_wmrk) | FEC_X_WMRK_STRFWD,
 487                &fec->eth->x_wmrk);
 488 #endif
 489         /* Enable FEC-Lite controller */
 490         writel(readl(&fec->eth->ecntrl) | FEC_ECNTRL_ETHER_EN,
 491                &fec->eth->ecntrl);
 492
 493 #ifdef FEC_ENET_ENABLE_TXC_DELAY
 494         writel(readl(&fec->eth->ecntrl) | FEC_ECNTRL_TXC_DLY,
 495                &fec->eth->ecntrl);
 496 #endif
 497
 498 #ifdef FEC_ENET_ENABLE_RXC_DELAY
 499         writel(readl(&fec->eth->ecntrl) | FEC_ECNTRL_RXC_DLY,
 500                &fec->eth->ecntrl);
 501 #endif
 502
 503 #if defined(CONFIG_MX53) || defined(CONFIG_MX6SL)
 504         udelay(100);
 505
 506         /* setup the MII gasket for RMII mode */
 507         /* disable the gasket */
 508         writew(0, &fec->eth->miigsk_enr);
 509
 510         /* wait for the gasket to be disabled */
 511         while (readw(&fec->eth->miigsk_enr) & MIIGSK_ENR_READY)
 512                 udelay(2);
 513
 514         /* configure gasket for RMII, 50 MHz, no loopback, and no echo */
 515         writew(MIIGSK_CFGR_IF_MODE_RMII, &fec->eth->miigsk_cfgr);
 516
 517         /* re-enable the gasket */
 518         writew(MIIGSK_ENR_EN, &fec->eth->miigsk_enr);
 519
 520         /* wait until MII gasket is ready */
 521         int max_loops = 10;
 522         while ((readw(&fec->eth->miigsk_enr) & MIIGSK_ENR_READY) == 0) {
 523                 if (--max_loops <= 0) {
 524                         printf("WAIT for MII Gasket ready timed out\n");
 525                         break;
 526                 }
 527         }
 528 #endif
 529
 530 #ifdef CONFIG_PHYLIB
 531         {
 532                 /* Start up the PHY */
 533                 int ret = phy_startup(fec->phydev);
 534
 535                 if (ret) {
 536                         printf("Could not initialize PHY %s\n",
 537                                fec->phydev->dev->name);
 538                         return ret;
 539                 }
 540                 speed = fec->phydev->speed;
 541         }
 542 #elif CONFIG_FEC_FIXED_SPEED
 543         speed = CONFIG_FEC_FIXED_SPEED;
 544 #else
 545         miiphy_wait_aneg(edev);
 546         speed = miiphy_speed(edev->name, fec->phy_id);
 547         miiphy_duplex(edev->name, fec->phy_id);
 548 #endif
 549
 550 #ifdef FEC_QUIRK_ENET_MAC
 551         {
 552                 u32 ecr = readl(&fec->eth->ecntrl) & ~FEC_ECNTRL_SPEED;
 553                 u32 rcr = readl(&fec->eth->r_cntrl) & ~FEC_RCNTRL_RMII_10T;
 554                 if (speed == _1000BASET)
 555                         ecr |= FEC_ECNTRL_SPEED;
 556                 else if (speed != _100BASET)
 557                         rcr |= FEC_RCNTRL_RMII_10T;
 558                 writel(ecr, &fec->eth->ecntrl);
 559                 writel(rcr, &fec->eth->r_cntrl);
 560         }
 561 #endif
 562         debug("%s:Speed=%i\n", __func__, speed);
 563
 564         /* Enable SmartDMA receive task */
 565         fec_rx_task_enable(fec);
 566
 567         udelay(100000);
 568         return 0;
 569 }
 570
 571 static int fecmxc_init(struct udevice *dev)
 572 {
 573         struct fec_priv *fec = dev_get_priv(dev);
 574         u8 *mib_ptr = (uint8_t *)&fec->eth->rmon_t_drop;
 575         u8 *i;
 576         ulong addr;
 577
 578         /* Initialize MAC address */
 579         fecmxc_set_hwaddr(dev);
 580
 581         /* Setup transmit descriptors, there are two in total. */
 582         fec_tbd_init(fec);
 583
 584         /* Setup receive descriptors. */
 585         fec_rbd_init(fec, FEC_RBD_NUM, FEC_MAX_PKT_SIZE);
 586
 587         fec_reg_setup(fec);
 588
 589         if (fec->xcv_type != SEVENWIRE)
 590                 fec_mii_setspeed(fec->bus->priv);
 591
 592         /* Set Opcode/Pause Duration Register */
 593         writel(0x00010020, &fec->eth->op_pause);        /* FIXME 0xffff0020; */
 594         writel(0x2, &fec->eth->x_wmrk);
 595
 596         /* Set multicast address filter */
 597         writel(0x00000000, &fec->eth->gaddr1);
 598         writel(0x00000000, &fec->eth->gaddr2);
 599
 600         /* Do not access reserved register */
 601         if (!is_mx6ul() && !is_mx6ull() && !is_imx8() && !is_imx8m() && !is_imx8ulp()) {
 602                 /* clear MIB RAM */
 603                 for (i = mib_ptr; i <= mib_ptr + 0xfc; i += 4)
 604                         writel(0, i);
 605
 606                 /* FIFO receive start register */
 607                 writel(0x520, &fec->eth->r_fstart);
 608         }
 609
 610         /* size and address of each buffer */
 611         writel(FEC_MAX_PKT_SIZE, &fec->eth->emrbr);
 612
 613         addr = (ulong)fec->tbd_base;
 614         writel((uint32_t)addr, &fec->eth->etdsr);
 615
 616         addr = (ulong)fec->rbd_base;
 617         writel((uint32_t)addr, &fec->eth->erdsr);
 618
 619 #ifndef CONFIG_PHYLIB
 620         if (fec->xcv_type != SEVENWIRE)
 621                 miiphy_restart_aneg(dev);
 622 #endif
 623         fec_open(dev);
 624         return 0;
 625 }
 626
 627 /**
 628  * Halt the FEC engine
 629  * @param[in] dev Our device to handle
 630  */
 631 static void fecmxc_halt(struct udevice *dev)
 632 {
 633         struct fec_priv *fec = dev_get_priv(dev);
 634         int counter = 0xffff;
 635
 636         /* issue graceful stop command to the FEC transmitter if necessary */
 637         writel(FEC_TCNTRL_GTS | readl(&fec->eth->x_cntrl),
 638                &fec->eth->x_cntrl);
 639
 640         debug("eth_halt: wait for stop regs\n");
 641         /* wait for graceful stop to register */
 642         while ((counter--) && (!(readl(&fec->eth->ievent) & FEC_IEVENT_GRA)))
 643                 udelay(1);
 644
 645         /* Disable SmartDMA tasks */
 646         fec_tx_task_disable(fec);
 647         fec_rx_task_disable(fec);
 648
 649         /*
 650          * Disable the Ethernet Controller
 651          * Note: this will also reset the BD index counter!
 652          */
 653         writel(readl(&fec->eth->ecntrl) & ~FEC_ECNTRL_ETHER_EN,
 654                &fec->eth->ecntrl);
 655         fec->rbd_index = 0;
 656         fec->tbd_index = 0;
 657         debug("eth_halt: done\n");
 658 }
 659
 660 /**
 661  * Transmit one frame
 662  * @param[in] dev Our ethernet device to handle
 663  * @param[in] packet Pointer to the data to be transmitted
 664  * @param[in] length Data count in bytes
 665  * Return: 0 on success
 666  */
 667 static int fecmxc_send(struct udevice *dev, void *packet, int length)
 668 {
 669         unsigned int status;
 670         u32 size;
 671         ulong addr, end;
 672         int timeout = FEC_XFER_TIMEOUT;
 673         int ret = 0;
 674
 675         /*
 676          * This routine transmits one frame.  This routine only accepts
 677          * 6-byte Ethernet addresses.
 678          */
 679         struct fec_priv *fec = dev_get_priv(dev);
 680
 681         /*
 682          * Check for valid length of data.
 683          */
 684         if ((length > 1500) || (length <= 0)) {
 685                 printf("Payload (%d) too large\n", length);
 686                 return -1;
 687         }
 688
 689         /*
 690          * Setup the transmit buffer. We are always using the first buffer for
 691          * transmission, the second will be empty and only used to stop the DMA
 692          * engine. We also flush the packet to RAM here to avoid cache trouble.
 693          */
 694 #ifdef CONFIG_FEC_MXC_SWAP_PACKET
 695         swap_packet((uint32_t *)packet, length);
 696 #endif
 697
 698         addr = (ulong)packet;
 699         end = roundup(addr + length, ARCH_DMA_MINALIGN);
 700         addr &= ~(ARCH_DMA_MINALIGN - 1);
 701         flush_dcache_range(addr, end);
 702
 703         writew(length, &fec->tbd_base[fec->tbd_index].data_length);
 704         writel((uint32_t)addr, &fec->tbd_base[fec->tbd_index].data_pointer);
 705
 706         /*
 707          * update BD's status now
 708          * This block:
 709          * - is always the last in a chain (means no chain)
 710          * - should transmitt the CRC
 711          * - might be the last BD in the list, so the address counter should
 712          *   wrap (-> keep the WRAP flag)
 713          */
 714         status = readw(&fec->tbd_base[fec->tbd_index].status) & FEC_TBD_WRAP;
 715         status |= FEC_TBD_LAST | FEC_TBD_TC | FEC_TBD_READY;
 716         writew(status, &fec->tbd_base[fec->tbd_index].status);
 717
 718         /*
 719          * Flush data cache. This code flushes both TX descriptors to RAM.
 720          * After this code, the descriptors will be safely in RAM and we
 721          * can start DMA.
 722          */
 723         size = roundup(2 * sizeof(struct fec_bd), ARCH_DMA_MINALIGN);
 724         addr = (ulong)fec->tbd_base;
 725         flush_dcache_range(addr, addr + size);
 726
 727         /*
 728          * Below we read the DMA descriptor's last four bytes back from the
 729          * DRAM. This is important in order to make sure that all WRITE
 730          * operations on the bus that were triggered by previous cache FLUSH
 731          * have completed.
 732          *
 733          * Otherwise, on MX28, it is possible to observe a corruption of the
 734          * DMA descriptors. Please refer to schematic "Figure 1-2" in MX28RM
 735          * for the bus structure of MX28. The scenario is as follows:
 736          *
 737          * 1) ARM core triggers a series of WRITEs on the AHB_ARB2 bus going
 738          *    to DRAM due to flush_dcache_range()
 739          * 2) ARM core writes the FEC registers via AHB_ARB2
 740          * 3) FEC DMA starts reading/writing from/to DRAM via AHB_ARB3
 741          *
 742          * Note that 2) does sometimes finish before 1) due to reordering of
 743          * WRITE accesses on the AHB bus, therefore triggering 3) before the
 744          * DMA descriptor is fully written into DRAM. This results in occasional
 745          * corruption of the DMA descriptor.
 746          */
 747         readl(addr + size - 4);
 748
 749         /* Enable SmartDMA transmit task */
 750         fec_tx_task_enable(fec);
 751
 752         /*
 753          * Wait until frame is sent. On each turn of the wait cycle, we must
 754          * invalidate data cache to see what's really in RAM. Also, we need
 755          * barrier here.
 756          */
 757         while (--timeout) {
 758                 if (!(readl(&fec->eth->x_des_active) & FEC_X_DES_ACTIVE_TDAR))
 759                         break;
 760         }
 761
 762         if (!timeout) {
 763                 ret = -EINVAL;
 764                 goto out;
 765         }
 766
 767         /*
 768          * The TDAR bit is cleared when the descriptors are all out from TX
 769          * but on mx6solox we noticed that the READY bit is still not cleared
 770          * right after TDAR.
 771          * These are two distinct signals, and in IC simulation, we found that
 772          * TDAR always gets cleared prior than the READY bit of last BD becomes
 773          * cleared.
 774          * In mx6solox, we use a later version of FEC IP. It looks like that
 775          * this intrinsic behaviour of TDAR bit has changed in this newer FEC
 776          * version.
 777          *
 778          * Fix this by polling the READY bit of BD after the TDAR polling,
 779          * which covers the mx6solox case and does not harm the other SoCs.
 780          */
 781         timeout = FEC_XFER_TIMEOUT;
 782         while (--timeout) {
 783                 invalidate_dcache_range(addr, addr + size);
 784                 if (!(readw(&fec->tbd_base[fec->tbd_index].status) &
 785                     FEC_TBD_READY))
 786                         break;
 787         }
 788
 789         if (!timeout)
 790                 ret = -EINVAL;
 791
 792 out:
 793         debug("fec_send: status 0x%x index %d ret %i\n",
 794               readw(&fec->tbd_base[fec->tbd_index].status),
 795               fec->tbd_index, ret);
 796         /* for next transmission use the other buffer */
 797         if (fec->tbd_index)
 798                 fec->tbd_index = 0;
 799         else
 800                 fec->tbd_index = 1;
 801
 802         return ret;
 803 }
 804
 805 /**
 806  * Pull one frame from the card
 807  * @param[in] dev Our ethernet device to handle
 808  * Return: Length of packet read
 809  */
 810 static int fecmxc_recv(struct udevice *dev, int flags, uchar **packetp)
 811 {
 812         struct fec_priv *fec = dev_get_priv(dev);
 813         struct fec_bd *rbd = &fec->rbd_base[fec->rbd_index];
 814         unsigned long ievent;
 815         int frame_length, len = 0;
 816         uint16_t bd_status;
 817         ulong addr, size, end;
 818         int i;
 819
 820         *packetp = memalign(ARCH_DMA_MINALIGN, FEC_MAX_PKT_SIZE);
 821         if (*packetp == 0) {
 822                 printf("%s: error allocating packetp\n", __func__);
 823                 return -ENOMEM;
 824         }
 825
 826         /* Check if any critical events have happened */
 827         ievent = readl(&fec->eth->ievent);
 828         writel(ievent, &fec->eth->ievent);
 829         debug("fec_recv: ievent 0x%lx\n", ievent);
 830         if (ievent & FEC_IEVENT_BABR) {
 831                 fecmxc_halt(dev);
 832                 fecmxc_init(dev);
 833                 printf("some error: 0x%08lx\n", ievent);
 834                 return 0;
 835         }
 836         if (ievent & FEC_IEVENT_HBERR) {
 837                 /* Heartbeat error */
 838                 writel(0x00000001 | readl(&fec->eth->x_cntrl),
 839                        &fec->eth->x_cntrl);
 840         }
 841         if (ievent & FEC_IEVENT_GRA) {
 842                 /* Graceful stop complete */
 843                 if (readl(&fec->eth->x_cntrl) & 0x00000001) {
 844                         fecmxc_halt(dev);
 845                         writel(~0x00000001 & readl(&fec->eth->x_cntrl),
 846                                &fec->eth->x_cntrl);
 847                         fecmxc_init(dev);
 848                 }
 849         }
 850
 851         /*
 852          * Read the buffer status. Before the status can be read, the data cache
 853          * must be invalidated, because the data in RAM might have been changed
 854          * by DMA. The descriptors are properly aligned to cachelines so there's
 855          * no need to worry they'd overlap.
 856          *
 857          * WARNING: By invalidating the descriptor here, we also invalidate
 858          * the descriptors surrounding this one. Therefore we can NOT change the
 859          * contents of this descriptor nor the surrounding ones. The problem is
 860          * that in order to mark the descriptor as processed, we need to change
 861          * the descriptor. The solution is to mark the whole cache line when all
 862          * descriptors in the cache line are processed.
 863          */
 864         addr = (ulong)rbd;
 865         addr &= ~(ARCH_DMA_MINALIGN - 1);
 866         size = roundup(sizeof(struct fec_bd), ARCH_DMA_MINALIGN);
 867         invalidate_dcache_range(addr, addr + size);
 868
 869         bd_status = readw(&rbd->status);
 870         debug("fec_recv: status 0x%x\n", bd_status);
 871
 872         if (!(bd_status & FEC_RBD_EMPTY)) {
 873                 if ((bd_status & FEC_RBD_LAST) && !(bd_status & FEC_RBD_ERR) &&
 874                     ((readw(&rbd->data_length) - 4) > 14)) {
 875                         /* Get buffer address and size */
 876                         addr = readl(&rbd->data_pointer);
 877                         frame_length = readw(&rbd->data_length) - 4;
 878                         /* Invalidate data cache over the buffer */
 879                         end = roundup(addr + frame_length, ARCH_DMA_MINALIGN);
 880                         addr &= ~(ARCH_DMA_MINALIGN - 1);
 881                         invalidate_dcache_range(addr, end);
 882
 883                         /* Fill the buffer and pass it to upper layers */
 884 #ifdef CONFIG_FEC_MXC_SWAP_PACKET
 885                         swap_packet((uint32_t *)addr, frame_length);
 886 #endif
 887
 888                         memcpy(*packetp, (char *)addr, frame_length);
 889                         len = frame_length;
 890                 } else {
 891                         if (bd_status & FEC_RBD_ERR)
 892                                 debug("error frame: 0x%08lx 0x%08x\n",
 893                                       addr, bd_status);
 894                 }
 895
 896                 /*
 897                  * Free the current buffer, restart the engine and move forward
 898                  * to the next buffer. Here we check if the whole cacheline of
 899                  * descriptors was already processed and if so, we mark it free
 900                  * as whole.
 901                  */
 902                 size = RXDESC_PER_CACHELINE - 1;
 903                 if ((fec->rbd_index & size) == size) {
 904                         i = fec->rbd_index - size;
 905                         addr = (ulong)&fec->rbd_base[i];
 906                         for (; i <= fec->rbd_index ; i++) {
 907                                 fec_rbd_clean(i == (FEC_RBD_NUM - 1),
 908                                               &fec->rbd_base[i]);
 909                         }
 910                         flush_dcache_range(addr,
 911                                            addr + ARCH_DMA_MINALIGN);
 912                 }
 913
 914                 fec_rx_task_enable(fec);
 915                 fec->rbd_index = (fec->rbd_index + 1) % FEC_RBD_NUM;
 916         }
 917         debug("fec_recv: stop\n");
 918
 919         return len;
 920 }
 921
 922 static void fec_set_dev_name(char *dest, int dev_id)
 923 {
 924         sprintf(dest, (dev_id == -1) ? "FEC" : "FEC%i", dev_id);
 925 }
 926
 927 static int fec_alloc_descs(struct fec_priv *fec)
 928 {
 929         unsigned int size;
 930         int i;
 931         uint8_t *data;
 932         ulong addr;
 933
 934         /* Allocate TX descriptors. */
 935         size = roundup(2 * sizeof(struct fec_bd), ARCH_DMA_MINALIGN);
 936         fec->tbd_base = memalign(ARCH_DMA_MINALIGN, size);
 937         if (!fec->tbd_base)
 938                 goto err_tx;
 939
 940         /* Allocate RX descriptors. */
 941         size = roundup(FEC_RBD_NUM * sizeof(struct fec_bd), ARCH_DMA_MINALIGN);
 942         fec->rbd_base = memalign(ARCH_DMA_MINALIGN, size);
 943         if (!fec->rbd_base)
 944                 goto err_rx;
 945
 946         memset(fec->rbd_base, 0, size);
 947
 948         /* Allocate RX buffers. */
 949
 950         /* Maximum RX buffer size. */
 951         size = roundup(FEC_MAX_PKT_SIZE, FEC_DMA_RX_MINALIGN);
 952         for (i = 0; i < FEC_RBD_NUM; i++) {
 953                 data = memalign(FEC_DMA_RX_MINALIGN, size);
 954                 if (!data) {
 955                         printf("%s: error allocating rxbuf %d\n", __func__, i);
 956                         goto err_ring;
 957                 }
 958
 959                 memset(data, 0, size);
 960
 961                 addr = (ulong)data;
 962                 fec->rbd_base[i].data_pointer = (uint32_t)addr;
 963                 fec->rbd_base[i].status = FEC_RBD_EMPTY;
 964                 fec->rbd_base[i].data_length = 0;
 965                 /* Flush the buffer to memory. */
 966                 flush_dcache_range(addr, addr + size);
 967         }
 968
 969         /* Mark the last RBD to close the ring. */
 970         fec->rbd_base[i - 1].status = FEC_RBD_WRAP | FEC_RBD_EMPTY;
 971
 972         fec->rbd_index = 0;
 973         fec->tbd_index = 0;
 974
 975         return 0;
 976
 977 err_ring:
 978         for (; i >= 0; i--) {
 979                 addr = fec->rbd_base[i].data_pointer;
 980                 free((void *)addr);
 981         }
 982         free(fec->rbd_base);
 983 err_rx:
 984         free(fec->tbd_base);
 985 err_tx:
 986         return -ENOMEM;
 987 }
 988
 989 static void fec_free_descs(struct fec_priv *fec)
 990 {
 991         int i;
 992         ulong addr;
 993
 994         for (i = 0; i < FEC_RBD_NUM; i++) {
 995                 addr = fec->rbd_base[i].data_pointer;
 996                 free((void *)addr);
 997         }
 998         free(fec->rbd_base);
 999         free(fec->tbd_base);
1000 }
1001
1002 struct mii_dev *fec_get_miibus(ulong base_addr, int dev_id)
1003 {
1004         struct ethernet_regs *eth = (struct ethernet_regs *)base_addr;
1005         struct mii_dev *bus;
1006         int ret;
1007
1008         bus = mdio_alloc();
1009         if (!bus) {
1010                 printf("mdio_alloc failed\n");
1011                 return NULL;
1012         }
1013         bus->read = fec_phy_read;
1014         bus->write = fec_phy_write;
1015         bus->priv = eth;
1016         fec_set_dev_name(bus->name, dev_id);
1017
1018         ret = mdio_register(bus);
1019         if (ret) {
1020                 printf("mdio_register failed\n");
1021                 free(bus);
1022                 return NULL;
1023         }
1024         fec_mii_setspeed(eth);
1025         return bus;
1026 }
1027
1028 static int fecmxc_read_rom_hwaddr(struct udevice *dev)
1029 {
1030         struct fec_priv *priv = dev_get_priv(dev);
1031         struct eth_pdata *pdata = dev_get_plat(dev);
1032
1033         return fec_get_hwaddr(priv->dev_id, pdata->enetaddr);
1034 }
1035
1036 static int fecmxc_set_promisc(struct udevice *dev, bool enable)
1037 {
1038         struct fec_priv *priv = dev_get_priv(dev);
1039
1040         priv->promisc = enable;
1041
1042         return 0;
1043 }
1044
1045 static int fecmxc_free_pkt(struct udevice *dev, uchar *packet, int length)
1046 {
1047         if (packet)
1048                 free(packet);
1049
1050         return 0;
1051 }
1052
1053 static const struct eth_ops fecmxc_ops = {
1054         .start                  = fecmxc_init,
1055         .send                   = fecmxc_send,
1056         .recv                   = fecmxc_recv,
1057         .free_pkt               = fecmxc_free_pkt,
1058         .stop                   = fecmxc_halt,
1059         .write_hwaddr           = fecmxc_set_hwaddr,
1060         .read_rom_hwaddr        = fecmxc_read_rom_hwaddr,
1061         .set_promisc            = fecmxc_set_promisc,
1062 };
1063
1064 static int device_get_phy_addr(struct fec_priv *priv, struct udevice *dev)
1065 {
1066         struct ofnode_phandle_args phandle_args;
1067         int reg, ret;
1068
1069         ret = dev_read_phandle_with_args(dev, "phy-handle", NULL, 0, 0,
1070                                          &phandle_args);
1071         if (ret) {
1072                 priv->phy_of_node = ofnode_find_subnode(dev_ofnode(dev),
1073                                                         "fixed-link");
1074                 if (ofnode_valid(priv->phy_of_node))
1075                         return 0;
1076                 debug("Failed to find phy-handle (err = %d)\n", ret);
1077                 return ret;
1078         }
1079
1080         if (!ofnode_is_available(phandle_args.node))
1081                 return -ENOENT;
1082
1083         priv->phy_of_node = phandle_args.node;
1084         reg = ofnode_read_u32_default(phandle_args.node, "reg", 0);
1085
1086         return reg;
1087 }
1088
1089 static int fec_phy_init(struct fec_priv *priv, struct udevice *dev)
1090 {
1091         struct phy_device *phydev;
1092         int addr;
1093
1094         addr = device_get_phy_addr(priv, dev);
1095 #ifdef CONFIG_FEC_MXC_PHYADDR
1096         addr = CONFIG_FEC_MXC_PHYADDR;
1097 #endif
1098
1099         phydev = phy_connect(priv->bus, addr, dev, priv->interface);
1100         if (!phydev)
1101                 return -ENODEV;
1102
1103         priv->phydev = phydev;
1104         priv->phydev->node = priv->phy_of_node;
1105         phy_config(phydev);
1106
1107         return 0;
1108 }
1109
1110 #if CONFIG_IS_ENABLED(DM_GPIO)
1111 /* FEC GPIO reset */
1112 static void fec_gpio_reset(struct fec_priv *priv)
1113 {
1114         debug("fec_gpio_reset: fec_gpio_reset(dev)\n");
1115         if (dm_gpio_is_valid(&priv->phy_reset_gpio)) {
1116                 dm_gpio_set_value(&priv->phy_reset_gpio, 1);
1117                 mdelay(priv->reset_delay);
1118                 dm_gpio_set_value(&priv->phy_reset_gpio, 0);
1119                 if (priv->reset_post_delay)
1120                         mdelay(priv->reset_post_delay);
1121         }
1122 }
1123 #endif
1124
1125 static int fecmxc_probe(struct udevice *dev)
1126 {
1127         bool dm_mii_bus = true;
1128         struct eth_pdata *pdata = dev_get_plat(dev);
1129         struct fec_priv *priv = dev_get_priv(dev);
1130         struct mii_dev *bus = NULL;
1131         uint32_t start;
1132         int ret;
1133
1134         if (CONFIG_IS_ENABLED(IMX_MODULE_FUSE)) {
1135                 if (enet_fused((ulong)priv->eth)) {
1136                         printf("SoC fuse indicates Ethernet@0x%lx is unavailable.\n", (ulong)priv->eth);
1137                         return -ENODEV;
1138                 }
1139         }
1140
1141         if (IS_ENABLED(CONFIG_IMX8)) {
1142                 ret = clk_get_by_name(dev, "ipg", &priv->ipg_clk);
1143                 if (ret < 0) {
1144                         debug("Can't get FEC ipg clk: %d\n", ret);
1145                         return ret;
1146                 }
1147                 ret = clk_enable(&priv->ipg_clk);
1148                 if (ret < 0) {
1149                         debug("Can't enable FEC ipg clk: %d\n", ret);
1150                         return ret;
1151                 }
1152
1153                 priv->clk_rate = clk_get_rate(&priv->ipg_clk);
1154         } else if (CONFIG_IS_ENABLED(CLK_CCF)) {
1155                 ret = clk_get_by_name(dev, "ipg", &priv->ipg_clk);
1156                 if (ret < 0) {
1157                         debug("Can't get FEC ipg clk: %d\n", ret);
1158                         return ret;
1159                 }
1160                 ret = clk_enable(&priv->ipg_clk);
1161                 if(ret)
1162                         return ret;
1163
1164                 ret = clk_get_by_name(dev, "ahb", &priv->ahb_clk);
1165                 if (ret < 0) {
1166                         debug("Can't get FEC ahb clk: %d\n", ret);
1167                         return ret;
1168                 }
1169                 ret = clk_enable(&priv->ahb_clk);
1170                 if (ret)
1171                         return ret;
1172
1173                 ret = clk_get_by_name(dev, "enet_out", &priv->clk_enet_out);
1174                 if (!ret) {
1175                         ret = clk_enable(&priv->clk_enet_out);
1176                         if (ret)
1177                                 return ret;
1178                 }
1179
1180                 ret = clk_get_by_name(dev, "enet_clk_ref", &priv->clk_ref);
1181                 if (!ret) {
1182                         ret = clk_enable(&priv->clk_ref);
1183                         if (ret)
1184                                 return ret;
1185                 }
1186
1187                 ret = clk_get_by_name(dev, "ptp", &priv->clk_ptp);
1188                 if (!ret) {
1189                         ret = clk_enable(&priv->clk_ptp);
1190                         if (ret)
1191                                 return ret;
1192                 }
1193
1194                 priv->clk_rate = clk_get_rate(&priv->ipg_clk);
1195         }
1196
1197         ret = fec_alloc_descs(priv);
1198         if (ret)
1199                 return ret;
1200
1201 #ifdef CONFIG_DM_REGULATOR
1202         if (priv->phy_supply) {
1203                 ret = regulator_set_enable(priv->phy_supply, true);
1204                 if (ret) {
1205                         printf("%s: Error enabling phy supply\n", dev->name);
1206                         return ret;
1207                 }
1208         }
1209 #endif
1210
1211 #if CONFIG_IS_ENABLED(DM_GPIO)
1212         fec_gpio_reset(priv);
1213 #endif
1214         /* Reset chip. */
1215         writel(readl(&priv->eth->ecntrl) | FEC_ECNTRL_RESET,
1216                &priv->eth->ecntrl);
1217         start = get_timer(0);
1218         while (readl(&priv->eth->ecntrl) & FEC_ECNTRL_RESET) {
1219                 if (get_timer(start) > (CONFIG_SYS_HZ * 5)) {
1220                         printf("FEC MXC: Timeout resetting chip\n");
1221                         goto err_timeout;
1222                 }
1223                 udelay(10);
1224         }
1225
1226         fec_reg_setup(priv);
1227
1228         priv->dev_id = dev_seq(dev);
1229
1230 #ifdef CONFIG_DM_ETH_PHY
1231         bus = eth_phy_get_mdio_bus(dev);
1232 #endif
1233
1234         if (!bus) {
1235                 dm_mii_bus = false;
1236 #ifdef CONFIG_FEC_MXC_MDIO_BASE
1237                 bus = fec_get_miibus((ulong)CONFIG_FEC_MXC_MDIO_BASE,
1238                                      dev_seq(dev));
1239 #else
1240                 bus = fec_get_miibus((ulong)priv->eth, dev_seq(dev));
1241 #endif
1242         }
1243         if (!bus) {
1244                 ret = -ENOMEM;
1245                 goto err_mii;
1246         }
1247
1248 #ifdef CONFIG_DM_ETH_PHY
1249         eth_phy_set_mdio_bus(dev, bus);
1250 #endif
1251
1252         priv->bus = bus;
1253         priv->interface = pdata->phy_interface;
1254         switch (priv->interface) {
1255         case PHY_INTERFACE_MODE_MII:
1256                 priv->xcv_type = MII100;
1257                 break;
1258         case PHY_INTERFACE_MODE_RMII:
1259                 priv->xcv_type = RMII;
1260                 break;
1261         case PHY_INTERFACE_MODE_RGMII:
1262         case PHY_INTERFACE_MODE_RGMII_ID:
1263         case PHY_INTERFACE_MODE_RGMII_RXID:
1264         case PHY_INTERFACE_MODE_RGMII_TXID:
1265                 priv->xcv_type = RGMII;
1266                 break;
1267         default:
1268                 priv->xcv_type = MII100;
1269                 printf("Unsupported interface type %d defaulting to MII100\n",
1270                        priv->interface);
1271                 break;
1272         }
1273
1274         ret = fec_phy_init(priv, dev);
1275         if (ret)
1276                 goto err_phy;
1277
1278         return 0;
1279
1280 err_phy:
1281         if (!dm_mii_bus) {
1282                 mdio_unregister(bus);
1283                 free(bus);
1284         }
1285 err_mii:
1286 err_timeout:
1287         fec_free_descs(priv);
1288         return ret;
1289 }
1290
1291 static int fecmxc_remove(struct udevice *dev)
1292 {
1293         struct fec_priv *priv = dev_get_priv(dev);
1294
1295         free(priv->phydev);
1296         fec_free_descs(priv);
1297         mdio_unregister(priv->bus);
1298         mdio_free(priv->bus);
1299
1300 #ifdef CONFIG_DM_REGULATOR
1301         if (priv->phy_supply)
1302                 regulator_set_enable(priv->phy_supply, false);
1303 #endif
1304
1305         return 0;
1306 }
1307
1308 static int fecmxc_of_to_plat(struct udevice *dev)
1309 {
1310         int ret = 0;
1311         struct eth_pdata *pdata = dev_get_plat(dev);
1312         struct fec_priv *priv = dev_get_priv(dev);
1313
1314         pdata->iobase = dev_read_addr(dev);
1315         priv->eth = (struct ethernet_regs *)pdata->iobase;
1316
1317         pdata->phy_interface = dev_read_phy_mode(dev);
1318         if (pdata->phy_interface == PHY_INTERFACE_MODE_NA)
1319                 return -EINVAL;
1320
1321 #ifdef CONFIG_DM_REGULATOR
1322         device_get_supply_regulator(dev, "phy-supply", &priv->phy_supply);
1323 #endif
1324
1325 #if CONFIG_IS_ENABLED(DM_GPIO)
1326         ret = gpio_request_by_name(dev, "phy-reset-gpios", 0,
1327                                    &priv->phy_reset_gpio, GPIOD_IS_OUT);
1328         if (ret < 0)
1329                 return 0; /* property is optional, don't return error! */
1330
1331         priv->reset_delay = dev_read_u32_default(dev, "phy-reset-duration", 1);
1332         if (priv->reset_delay > 1000) {
1333                 printf("FEC MXC: phy reset duration should be <= 1000ms\n");
1334                 /* property value wrong, use default value */
1335                 priv->reset_delay = 1;
1336         }
1337
1338         priv->reset_post_delay = dev_read_u32_default(dev,
1339                                                       "phy-reset-post-delay",
1340                                                       0);
1341         if (priv->reset_post_delay > 1000) {
1342                 printf("FEC MXC: phy reset post delay should be <= 1000ms\n");
1343                 /* property value wrong, use default value */
1344                 priv->reset_post_delay = 0;
1345         }
1346 #endif
1347
1348         return 0;
1349 }
1350
1351 static const struct udevice_id fecmxc_ids[] = {
1352         { .compatible = "fsl,imx28-fec" },
1353         { .compatible = "fsl,imx6q-fec" },
1354         { .compatible = "fsl,imx6sl-fec" },
1355         { .compatible = "fsl,imx6sx-fec" },
1356         { .compatible = "fsl,imx6ul-fec" },
1357         { .compatible = "fsl,imx53-fec" },
1358         { .compatible = "fsl,imx7d-fec" },
1359         { .compatible = "fsl,mvf600-fec" },
1360         { }
1361 };
1362
1363 U_BOOT_DRIVER(fecmxc_gem) = {
1364         .name   = "fecmxc",
1365         .id     = UCLASS_ETH,
1366         .of_match = fecmxc_ids,
1367         .of_to_plat = fecmxc_of_to_plat,
1368         .probe  = fecmxc_probe,
1369         .remove = fecmxc_remove,
1370         .ops    = &fecmxc_ops,
1371         .priv_auto      = sizeof(struct fec_priv),
1372         .plat_auto      = sizeof(struct eth_pdata),
1373 };