drivers/net/ethernet/mscc/ocelot.h

   1 /* SPDX-License-Identifier: (GPL-2.0 OR MIT) */
   2 /*
   3  * Microsemi Ocelot Switch driver
   4  *
   5  * Copyright (c) 2017 Microsemi Corporation
   6  */
   7
   8 #ifndef _MSCC_OCELOT_H_
   9 #define _MSCC_OCELOT_H_
  10
  11 #include <linux/bitops.h>
  12 #include <linux/etherdevice.h>
  13 #include <linux/if_vlan.h>
  14 #include <linux/phy.h>
  15 #include <linux/phy/phy.h>
  16 #include <linux/platform_device.h>
  17 #include <linux/regmap.h>
  18
  19 #include "ocelot_ana.h"
  20 #include "ocelot_dev.h"
  21 #include "ocelot_qsys.h"
  22 #include "ocelot_rew.h"
  23 #include "ocelot_sys.h"
  24 #include "ocelot_qs.h"
  25 #include "ocelot_tc.h"
  26 #include "ocelot_ptp.h"
  27
  28 #define PGID_AGGR    64
  29 #define PGID_SRC     80
  30
  31 /* Reserved PGIDs */
  32 #define PGID_CPU     (PGID_AGGR - 5)
  33 #define PGID_UC      (PGID_AGGR - 4)
  34 #define PGID_MC      (PGID_AGGR - 3)
  35 #define PGID_MCIPV4  (PGID_AGGR - 2)
  36 #define PGID_MCIPV6  (PGID_AGGR - 1)
  37
  38 #define OCELOT_BUFFER_CELL_SZ 60
  39
  40 #define OCELOT_STATS_CHECK_DELAY (2 * HZ)
  41
  42 #define IFH_LEN 4
  43
  44 struct frame_info {
  45         u32 len;
  46         u16 port;
  47         u16 vid;
  48         u8 cpuq;
  49         u8 tag_type;
  50 };
  51
  52 #define IFH_INJ_BYPASS  BIT(31)
  53 #define IFH_INJ_POP_CNT_DISABLE (3 << 28)
  54
  55 #define IFH_TAG_TYPE_C 0
  56 #define IFH_TAG_TYPE_S 1
  57
  58 #define OCELOT_SPEED_2500 0
  59 #define OCELOT_SPEED_1000 1
  60 #define OCELOT_SPEED_100  2
  61 #define OCELOT_SPEED_10   3
  62
  63 #define TARGET_OFFSET 24
  64 #define REG_MASK GENMASK(TARGET_OFFSET - 1, 0)
  65 #define REG(reg, offset) [reg & REG_MASK] = offset
  66
  67 enum ocelot_target {
  68         ANA = 1,
  69         QS,
  70         QSYS,
  71         REW,
  72         SYS,
  73         S2,
  74         HSIO,
  75         PTP,
  76         TARGET_MAX,
  77 };
  78
  79 enum ocelot_reg {
  80         ANA_ADVLEARN = ANA << TARGET_OFFSET,
  81         ANA_VLANMASK,
  82         ANA_PORT_B_DOMAIN,
  83         ANA_ANAGEFIL,
  84         ANA_ANEVENTS,
  85         ANA_STORMLIMIT_BURST,
  86         ANA_STORMLIMIT_CFG,
  87         ANA_ISOLATED_PORTS,
  88         ANA_COMMUNITY_PORTS,
  89         ANA_AUTOAGE,
  90         ANA_MACTOPTIONS,
  91         ANA_LEARNDISC,
  92         ANA_AGENCTRL,
  93         ANA_MIRRORPORTS,
  94         ANA_EMIRRORPORTS,
  95         ANA_FLOODING,
  96         ANA_FLOODING_IPMC,
  97         ANA_SFLOW_CFG,
  98         ANA_PORT_MODE,
  99         ANA_CUT_THRU_CFG,
 100         ANA_PGID_PGID,
 101         ANA_TABLES_ANMOVED,
 102         ANA_TABLES_MACHDATA,
 103         ANA_TABLES_MACLDATA,
 104         ANA_TABLES_STREAMDATA,
 105         ANA_TABLES_MACACCESS,
 106         ANA_TABLES_MACTINDX,
 107         ANA_TABLES_VLANACCESS,
 108         ANA_TABLES_VLANTIDX,
 109         ANA_TABLES_ISDXACCESS,
 110         ANA_TABLES_ISDXTIDX,
 111         ANA_TABLES_ENTRYLIM,
 112         ANA_TABLES_PTP_ID_HIGH,
 113         ANA_TABLES_PTP_ID_LOW,
 114         ANA_TABLES_STREAMACCESS,
 115         ANA_TABLES_STREAMTIDX,
 116         ANA_TABLES_SEQ_HISTORY,
 117         ANA_TABLES_SEQ_MASK,
 118         ANA_TABLES_SFID_MASK,
 119         ANA_TABLES_SFIDACCESS,
 120         ANA_TABLES_SFIDTIDX,
 121         ANA_MSTI_STATE,
 122         ANA_OAM_UPM_LM_CNT,
 123         ANA_SG_ACCESS_CTRL,
 124         ANA_SG_CONFIG_REG_1,
 125         ANA_SG_CONFIG_REG_2,
 126         ANA_SG_CONFIG_REG_3,
 127         ANA_SG_CONFIG_REG_4,
 128         ANA_SG_CONFIG_REG_5,
 129         ANA_SG_GCL_GS_CONFIG,
 130         ANA_SG_GCL_TI_CONFIG,
 131         ANA_SG_STATUS_REG_1,
 132         ANA_SG_STATUS_REG_2,
 133         ANA_SG_STATUS_REG_3,
 134         ANA_PORT_VLAN_CFG,
 135         ANA_PORT_DROP_CFG,
 136         ANA_PORT_QOS_CFG,
 137         ANA_PORT_VCAP_CFG,
 138         ANA_PORT_VCAP_S1_KEY_CFG,
 139         ANA_PORT_VCAP_S2_CFG,
 140         ANA_PORT_PCP_DEI_MAP,
 141         ANA_PORT_CPU_FWD_CFG,
 142         ANA_PORT_CPU_FWD_BPDU_CFG,
 143         ANA_PORT_CPU_FWD_GARP_CFG,
 144         ANA_PORT_CPU_FWD_CCM_CFG,
 145         ANA_PORT_PORT_CFG,
 146         ANA_PORT_POL_CFG,
 147         ANA_PORT_PTP_CFG,
 148         ANA_PORT_PTP_DLY1_CFG,
 149         ANA_PORT_PTP_DLY2_CFG,
 150         ANA_PORT_SFID_CFG,
 151         ANA_PFC_PFC_CFG,
 152         ANA_PFC_PFC_TIMER,
 153         ANA_IPT_OAM_MEP_CFG,
 154         ANA_IPT_IPT,
 155         ANA_PPT_PPT,
 156         ANA_FID_MAP_FID_MAP,
 157         ANA_AGGR_CFG,
 158         ANA_CPUQ_CFG,
 159         ANA_CPUQ_CFG2,
 160         ANA_CPUQ_8021_CFG,
 161         ANA_DSCP_CFG,
 162         ANA_DSCP_REWR_CFG,
 163         ANA_VCAP_RNG_TYPE_CFG,
 164         ANA_VCAP_RNG_VAL_CFG,
 165         ANA_VRAP_CFG,
 166         ANA_VRAP_HDR_DATA,
 167         ANA_VRAP_HDR_MASK,
 168         ANA_DISCARD_CFG,
 169         ANA_FID_CFG,
 170         ANA_POL_PIR_CFG,
 171         ANA_POL_CIR_CFG,
 172         ANA_POL_MODE_CFG,
 173         ANA_POL_PIR_STATE,
 174         ANA_POL_CIR_STATE,
 175         ANA_POL_STATE,
 176         ANA_POL_FLOWC,
 177         ANA_POL_HYST,
 178         ANA_POL_MISC_CFG,
 179         QS_XTR_GRP_CFG = QS << TARGET_OFFSET,
 180         QS_XTR_RD,
 181         QS_XTR_FRM_PRUNING,
 182         QS_XTR_FLUSH,
 183         QS_XTR_DATA_PRESENT,
 184         QS_XTR_CFG,
 185         QS_INJ_GRP_CFG,
 186         QS_INJ_WR,
 187         QS_INJ_CTRL,
 188         QS_INJ_STATUS,
 189         QS_INJ_ERR,
 190         QS_INH_DBG,
 191         QSYS_PORT_MODE = QSYS << TARGET_OFFSET,
 192         QSYS_SWITCH_PORT_MODE,
 193         QSYS_STAT_CNT_CFG,
 194         QSYS_EEE_CFG,
 195         QSYS_EEE_THRES,
 196         QSYS_IGR_NO_SHARING,
 197         QSYS_EGR_NO_SHARING,
 198         QSYS_SW_STATUS,
 199         QSYS_EXT_CPU_CFG,
 200         QSYS_PAD_CFG,
 201         QSYS_CPU_GROUP_MAP,
 202         QSYS_QMAP,
 203         QSYS_ISDX_SGRP,
 204         QSYS_TIMED_FRAME_ENTRY,
 205         QSYS_TFRM_MISC,
 206         QSYS_TFRM_PORT_DLY,
 207         QSYS_TFRM_TIMER_CFG_1,
 208         QSYS_TFRM_TIMER_CFG_2,
 209         QSYS_TFRM_TIMER_CFG_3,
 210         QSYS_TFRM_TIMER_CFG_4,
 211         QSYS_TFRM_TIMER_CFG_5,
 212         QSYS_TFRM_TIMER_CFG_6,
 213         QSYS_TFRM_TIMER_CFG_7,
 214         QSYS_TFRM_TIMER_CFG_8,
 215         QSYS_RED_PROFILE,
 216         QSYS_RES_QOS_MODE,
 217         QSYS_RES_CFG,
 218         QSYS_RES_STAT,
 219         QSYS_EGR_DROP_MODE,
 220         QSYS_EQ_CTRL,
 221         QSYS_EVENTS_CORE,
 222         QSYS_QMAXSDU_CFG_0,
 223         QSYS_QMAXSDU_CFG_1,
 224         QSYS_QMAXSDU_CFG_2,
 225         QSYS_QMAXSDU_CFG_3,
 226         QSYS_QMAXSDU_CFG_4,
 227         QSYS_QMAXSDU_CFG_5,
 228         QSYS_QMAXSDU_CFG_6,
 229         QSYS_QMAXSDU_CFG_7,
 230         QSYS_PREEMPTION_CFG,
 231         QSYS_CIR_CFG,
 232         QSYS_EIR_CFG,
 233         QSYS_SE_CFG,
 234         QSYS_SE_DWRR_CFG,
 235         QSYS_SE_CONNECT,
 236         QSYS_SE_DLB_SENSE,
 237         QSYS_CIR_STATE,
 238         QSYS_EIR_STATE,
 239         QSYS_SE_STATE,
 240         QSYS_HSCH_MISC_CFG,
 241         QSYS_TAG_CONFIG,
 242         QSYS_TAS_PARAM_CFG_CTRL,
 243         QSYS_PORT_MAX_SDU,
 244         QSYS_PARAM_CFG_REG_1,
 245         QSYS_PARAM_CFG_REG_2,
 246         QSYS_PARAM_CFG_REG_3,
 247         QSYS_PARAM_CFG_REG_4,
 248         QSYS_PARAM_CFG_REG_5,
 249         QSYS_GCL_CFG_REG_1,
 250         QSYS_GCL_CFG_REG_2,
 251         QSYS_PARAM_STATUS_REG_1,
 252         QSYS_PARAM_STATUS_REG_2,
 253         QSYS_PARAM_STATUS_REG_3,
 254         QSYS_PARAM_STATUS_REG_4,
 255         QSYS_PARAM_STATUS_REG_5,
 256         QSYS_PARAM_STATUS_REG_6,
 257         QSYS_PARAM_STATUS_REG_7,
 258         QSYS_PARAM_STATUS_REG_8,
 259         QSYS_PARAM_STATUS_REG_9,
 260         QSYS_GCL_STATUS_REG_1,
 261         QSYS_GCL_STATUS_REG_2,
 262         REW_PORT_VLAN_CFG = REW << TARGET_OFFSET,
 263         REW_TAG_CFG,
 264         REW_PORT_CFG,
 265         REW_DSCP_CFG,
 266         REW_PCP_DEI_QOS_MAP_CFG,
 267         REW_PTP_CFG,
 268         REW_PTP_DLY1_CFG,
 269         REW_RED_TAG_CFG,
 270         REW_DSCP_REMAP_DP1_CFG,
 271         REW_DSCP_REMAP_CFG,
 272         REW_STAT_CFG,
 273         REW_REW_STICKY,
 274         REW_PPT,
 275         SYS_COUNT_RX_OCTETS = SYS << TARGET_OFFSET,
 276         SYS_COUNT_RX_UNICAST,
 277         SYS_COUNT_RX_MULTICAST,
 278         SYS_COUNT_RX_BROADCAST,
 279         SYS_COUNT_RX_SHORTS,
 280         SYS_COUNT_RX_FRAGMENTS,
 281         SYS_COUNT_RX_JABBERS,
 282         SYS_COUNT_RX_CRC_ALIGN_ERRS,
 283         SYS_COUNT_RX_SYM_ERRS,
 284         SYS_COUNT_RX_64,
 285         SYS_COUNT_RX_65_127,
 286         SYS_COUNT_RX_128_255,
 287         SYS_COUNT_RX_256_1023,
 288         SYS_COUNT_RX_1024_1526,
 289         SYS_COUNT_RX_1527_MAX,
 290         SYS_COUNT_RX_PAUSE,
 291         SYS_COUNT_RX_CONTROL,
 292         SYS_COUNT_RX_LONGS,
 293         SYS_COUNT_RX_CLASSIFIED_DROPS,
 294         SYS_COUNT_TX_OCTETS,
 295         SYS_COUNT_TX_UNICAST,
 296         SYS_COUNT_TX_MULTICAST,
 297         SYS_COUNT_TX_BROADCAST,
 298         SYS_COUNT_TX_COLLISION,
 299         SYS_COUNT_TX_DROPS,
 300         SYS_COUNT_TX_PAUSE,
 301         SYS_COUNT_TX_64,
 302         SYS_COUNT_TX_65_127,
 303         SYS_COUNT_TX_128_511,
 304         SYS_COUNT_TX_512_1023,
 305         SYS_COUNT_TX_1024_1526,
 306         SYS_COUNT_TX_1527_MAX,
 307         SYS_COUNT_TX_AGING,
 308         SYS_RESET_CFG,
 309         SYS_SR_ETYPE_CFG,
 310         SYS_VLAN_ETYPE_CFG,
 311         SYS_PORT_MODE,
 312         SYS_FRONT_PORT_MODE,
 313         SYS_FRM_AGING,
 314         SYS_STAT_CFG,
 315         SYS_SW_STATUS,
 316         SYS_MISC_CFG,
 317         SYS_REW_MAC_HIGH_CFG,
 318         SYS_REW_MAC_LOW_CFG,
 319         SYS_TIMESTAMP_OFFSET,
 320         SYS_CMID,
 321         SYS_PAUSE_CFG,
 322         SYS_PAUSE_TOT_CFG,
 323         SYS_ATOP,
 324         SYS_ATOP_TOT_CFG,
 325         SYS_MAC_FC_CFG,
 326         SYS_MMGT,
 327         SYS_MMGT_FAST,
 328         SYS_EVENTS_DIF,
 329         SYS_EVENTS_CORE,
 330         SYS_CNT,
 331         SYS_PTP_STATUS,
 332         SYS_PTP_TXSTAMP,
 333         SYS_PTP_NXT,
 334         SYS_PTP_CFG,
 335         SYS_RAM_INIT,
 336         SYS_CM_ADDR,
 337         SYS_CM_DATA_WR,
 338         SYS_CM_DATA_RD,
 339         SYS_CM_OP,
 340         SYS_CM_DATA,
 341         S2_CORE_UPDATE_CTRL = S2 << TARGET_OFFSET,
 342         S2_CORE_MV_CFG,
 343         S2_CACHE_ENTRY_DAT,
 344         S2_CACHE_MASK_DAT,
 345         S2_CACHE_ACTION_DAT,
 346         S2_CACHE_CNT_DAT,
 347         S2_CACHE_TG_DAT,
 348         PTP_PIN_CFG = PTP << TARGET_OFFSET,
 349         PTP_PIN_TOD_SEC_MSB,
 350         PTP_PIN_TOD_SEC_LSB,
 351         PTP_PIN_TOD_NSEC,
 352         PTP_CFG_MISC,
 353         PTP_CLK_CFG_ADJ_CFG,
 354         PTP_CLK_CFG_ADJ_FREQ,
 355 };
 356
 357 enum ocelot_regfield {
 358         ANA_ADVLEARN_VLAN_CHK,
 359         ANA_ADVLEARN_LEARN_MIRROR,
 360         ANA_ANEVENTS_FLOOD_DISCARD,
 361         ANA_ANEVENTS_MSTI_DROP,
 362         ANA_ANEVENTS_ACLKILL,
 363         ANA_ANEVENTS_ACLUSED,
 364         ANA_ANEVENTS_AUTOAGE,
 365         ANA_ANEVENTS_VS2TTL1,
 366         ANA_ANEVENTS_STORM_DROP,
 367         ANA_ANEVENTS_LEARN_DROP,
 368         ANA_ANEVENTS_AGED_ENTRY,
 369         ANA_ANEVENTS_CPU_LEARN_FAILED,
 370         ANA_ANEVENTS_AUTO_LEARN_FAILED,
 371         ANA_ANEVENTS_LEARN_REMOVE,
 372         ANA_ANEVENTS_AUTO_LEARNED,
 373         ANA_ANEVENTS_AUTO_MOVED,
 374         ANA_ANEVENTS_DROPPED,
 375         ANA_ANEVENTS_CLASSIFIED_DROP,
 376         ANA_ANEVENTS_CLASSIFIED_COPY,
 377         ANA_ANEVENTS_VLAN_DISCARD,
 378         ANA_ANEVENTS_FWD_DISCARD,
 379         ANA_ANEVENTS_MULTICAST_FLOOD,
 380         ANA_ANEVENTS_UNICAST_FLOOD,
 381         ANA_ANEVENTS_DEST_KNOWN,
 382         ANA_ANEVENTS_BUCKET3_MATCH,
 383         ANA_ANEVENTS_BUCKET2_MATCH,
 384         ANA_ANEVENTS_BUCKET1_MATCH,
 385         ANA_ANEVENTS_BUCKET0_MATCH,
 386         ANA_ANEVENTS_CPU_OPERATION,
 387         ANA_ANEVENTS_DMAC_LOOKUP,
 388         ANA_ANEVENTS_SMAC_LOOKUP,
 389         ANA_ANEVENTS_SEQ_GEN_ERR_0,
 390         ANA_ANEVENTS_SEQ_GEN_ERR_1,
 391         ANA_TABLES_MACACCESS_B_DOM,
 392         ANA_TABLES_MACTINDX_BUCKET,
 393         ANA_TABLES_MACTINDX_M_INDEX,
 394         QSYS_TIMED_FRAME_ENTRY_TFRM_VLD,
 395         QSYS_TIMED_FRAME_ENTRY_TFRM_FP,
 396         QSYS_TIMED_FRAME_ENTRY_TFRM_PORTNO,
 397         QSYS_TIMED_FRAME_ENTRY_TFRM_TM_SEL,
 398         QSYS_TIMED_FRAME_ENTRY_TFRM_TM_T,
 399         SYS_RESET_CFG_CORE_ENA,
 400         SYS_RESET_CFG_MEM_ENA,
 401         SYS_RESET_CFG_MEM_INIT,
 402         REGFIELD_MAX
 403 };
 404
 405 struct ocelot_multicast {
 406         struct list_head list;
 407         unsigned char addr[ETH_ALEN];
 408         u16 vid;
 409         u16 ports;
 410 };
 411
 412 struct ocelot_port;
 413
 414 struct ocelot_stat_layout {
 415         u32 offset;
 416         char name[ETH_GSTRING_LEN];
 417 };
 418
 419 struct ocelot {
 420         struct device *dev;
 421
 422         struct regmap *targets[TARGET_MAX];
 423         struct regmap_field *regfields[REGFIELD_MAX];
 424         const u32 *const *map;
 425         const struct ocelot_stat_layout *stats_layout;
 426         unsigned int num_stats;
 427
 428         u8 base_mac[ETH_ALEN];
 429
 430         struct net_device *hw_bridge_dev;
 431         u16 bridge_mask;
 432         u16 bridge_fwd_mask;
 433
 434         struct workqueue_struct *ocelot_owq;
 435
 436         int shared_queue_sz;
 437
 438         u8 num_phys_ports;
 439         u8 num_cpu_ports;
 440         struct ocelot_port **ports;
 441
 442         u32 *lags;
 443
 444         /* Keep track of the vlan port masks */
 445         u32 vlan_mask[VLAN_N_VID];
 446
 447         struct list_head multicast;
 448
 449         /* Workqueue to check statistics for overflow with its lock */
 450         struct mutex stats_lock;
 451         u64 *stats;
 452         struct delayed_work stats_work;
 453         struct workqueue_struct *stats_queue;
 454 };
 455
 456 struct ocelot_port {
 457         struct net_device *dev;
 458         struct ocelot *ocelot;
 459         struct phy_device *phy;
 460         void __iomem *regs;
 461         u8 chip_port;
 462
 463         /* Ingress default VLAN (pvid) */
 464         u16 pvid;
 465
 466         /* Egress default VLAN (vid) */
 467         u16 vid;
 468
 469         u8 vlan_aware;
 470
 471         u64 *stats;
 472
 473         phy_interface_t phy_mode;
 474         struct phy *serdes;
 475
 476         struct ocelot_port_tc tc;
 477 };
 478
 479 u32 __ocelot_read_ix(struct ocelot *ocelot, u32 reg, u32 offset);
 480 #define ocelot_read_ix(ocelot, reg, gi, ri) __ocelot_read_ix(ocelot, reg, reg##_GSZ * (gi) + reg##_RSZ * (ri))
 481 #define ocelot_read_gix(ocelot, reg, gi) __ocelot_read_ix(ocelot, reg, reg##_GSZ * (gi))
 482 #define ocelot_read_rix(ocelot, reg, ri) __ocelot_read_ix(ocelot, reg, reg##_RSZ * (ri))
 483 #define ocelot_read(ocelot, reg) __ocelot_read_ix(ocelot, reg, 0)
 484
 485 void __ocelot_write_ix(struct ocelot *ocelot, u32 val, u32 reg, u32 offset);
 486 #define ocelot_write_ix(ocelot, val, reg, gi, ri) __ocelot_write_ix(ocelot, val, reg, reg##_GSZ * (gi) + reg##_RSZ * (ri))
 487 #define ocelot_write_gix(ocelot, val, reg, gi) __ocelot_write_ix(ocelot, val, reg, reg##_GSZ * (gi))
 488 #define ocelot_write_rix(ocelot, val, reg, ri) __ocelot_write_ix(ocelot, val, reg, reg##_RSZ * (ri))
 489 #define ocelot_write(ocelot, val, reg) __ocelot_write_ix(ocelot, val, reg, 0)
 490
 491 void __ocelot_rmw_ix(struct ocelot *ocelot, u32 val, u32 reg, u32 mask,
 492                      u32 offset);
 493 #define ocelot_rmw_ix(ocelot, val, m, reg, gi, ri) __ocelot_rmw_ix(ocelot, val, m, reg, reg##_GSZ * (gi) + reg##_RSZ * (ri))
 494 #define ocelot_rmw_gix(ocelot, val, m, reg, gi) __ocelot_rmw_ix(ocelot, val, m, reg, reg##_GSZ * (gi))
 495 #define ocelot_rmw_rix(ocelot, val, m, reg, ri) __ocelot_rmw_ix(ocelot, val, m, reg, reg##_RSZ * (ri))
 496 #define ocelot_rmw(ocelot, val, m, reg) __ocelot_rmw_ix(ocelot, val, m, reg, 0)
 497
 498 u32 ocelot_port_readl(struct ocelot_port *port, u32 reg);
 499 void ocelot_port_writel(struct ocelot_port *port, u32 val, u32 reg);
 500
 501 int ocelot_regfields_init(struct ocelot *ocelot,
 502                           const struct reg_field *const regfields);
 503 struct regmap *ocelot_io_platform_init(struct ocelot *ocelot,
 504                                        struct platform_device *pdev,
 505                                        const char *name);
 506
 507 #define ocelot_field_write(ocelot, reg, val) regmap_field_write((ocelot)->regfields[(reg)], (val))
 508 #define ocelot_field_read(ocelot, reg, val) regmap_field_read((ocelot)->regfields[(reg)], (val))
 509
 510 int ocelot_init(struct ocelot *ocelot);
 511 void ocelot_deinit(struct ocelot *ocelot);
 512 int ocelot_chip_init(struct ocelot *ocelot);
 513 int ocelot_probe_port(struct ocelot *ocelot, u8 port,
 514                       void __iomem *regs,
 515                       struct phy_device *phy);
 516
 517 extern struct notifier_block ocelot_netdevice_nb;
 518 extern struct notifier_block ocelot_switchdev_nb;
 519 extern struct notifier_block ocelot_switchdev_blocking_nb;
 520
 521 #endif