drivers/net/ethernet/mellanox/mlx5/core/en_tx.c

   1 /*
   2  * Copyright (c) 2015-2016, Mellanox Technologies. All rights reserved.
   3  *
   4  * This software is available to you under a choice of one of two
   5  * licenses.  You may choose to be licensed under the terms of the GNU
   6  * General Public License (GPL) Version 2, available from the file
   7  * COPYING in the main directory of this source tree, or the
   8  * OpenIB.org BSD license below:
   9  *
  10  *     Redistribution and use in source and binary forms, with or
  11  *     without modification, are permitted provided that the following
  12  *     conditions are met:
  13  *
  14  *      - Redistributions of source code must retain the above
  15  *        copyright notice, this list of conditions and the following
  16  *        disclaimer.
  17  *
  18  *      - Redistributions in binary form must reproduce the above
  19  *        copyright notice, this list of conditions and the following
  20  *        disclaimer in the documentation and/or other materials
  21  *        provided with the distribution.
  22  *
  23  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND,
  24  * EXPRESS OR IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF
  25  * MERCHANTABILITY, FITNESS FOR A PARTICULAR PURPOSE AND
  26  * NONINFRINGEMENT. IN NO EVENT SHALL THE AUTHORS OR COPYRIGHT HOLDERS
  27  * BE LIABLE FOR ANY CLAIM, DAMAGES OR OTHER LIABILITY, WHETHER IN AN
  28  * ACTION OF CONTRACT, TORT OR OTHERWISE, ARISING FROM, OUT OF OR IN
  29  * CONNECTION WITH THE SOFTWARE OR THE USE OR OTHER DEALINGS IN THE
  30  * SOFTWARE.
  31  */
  32
  33 #include <linux/tcp.h>
  34 #include <linux/if_vlan.h>
  35 #include <net/dsfield.h>
  36 #include "en.h"
  37 #include "ipoib/ipoib.h"
  38 #include "en_accel/en_accel.h"
  39 #include "lib/clock.h"
  40
  41 #define MLX5E_SQ_NOPS_ROOM  MLX5_SEND_WQE_MAX_WQEBBS
  42
  43 #ifndef CONFIG_MLX5_EN_TLS
  44 #define MLX5E_SQ_STOP_ROOM (MLX5_SEND_WQE_MAX_WQEBBS +\
  45                             MLX5E_SQ_NOPS_ROOM)
  46 #else
  47 /* TLS offload requires MLX5E_SQ_STOP_ROOM to have
  48  * enough room for a resync SKB, a normal SKB and a NOP
  49  */
  50 #define MLX5E_SQ_STOP_ROOM (2 * MLX5_SEND_WQE_MAX_WQEBBS +\
  51                             MLX5E_SQ_NOPS_ROOM)
  52 #endif
  53
  54 static inline void mlx5e_tx_dma_unmap(struct device *pdev,
  55                                       struct mlx5e_sq_dma *dma)
  56 {
  57         switch (dma->type) {
  58         case MLX5E_DMA_MAP_SINGLE:
  59                 dma_unmap_single(pdev, dma->addr, dma->size, DMA_TO_DEVICE);
  60                 break;
  61         case MLX5E_DMA_MAP_PAGE:
  62                 dma_unmap_page(pdev, dma->addr, dma->size, DMA_TO_DEVICE);
  63                 break;
  64         default:
  65                 WARN_ONCE(true, "mlx5e_tx_dma_unmap unknown DMA type!\n");
  66         }
  67 }
  68
  69 static inline struct mlx5e_sq_dma *mlx5e_dma_get(struct mlx5e_txqsq *sq, u32 i)
  70 {
  71         return &sq->db.dma_fifo[i & sq->dma_fifo_mask];
  72 }
  73
  74 static inline void mlx5e_dma_push(struct mlx5e_txqsq *sq,
  75                                   dma_addr_t addr,
  76                                   u32 size,
  77                                   enum mlx5e_dma_map_type map_type)
  78 {
  79         struct mlx5e_sq_dma *dma = mlx5e_dma_get(sq, sq->dma_fifo_pc++);
  80
  81         dma->addr = addr;
  82         dma->size = size;
  83         dma->type = map_type;
  84 }
  85
  86 static void mlx5e_dma_unmap_wqe_err(struct mlx5e_txqsq *sq, u8 num_dma)
  87 {
  88         int i;
  89
  90         for (i = 0; i < num_dma; i++) {
  91                 struct mlx5e_sq_dma *last_pushed_dma =
  92                         mlx5e_dma_get(sq, --sq->dma_fifo_pc);
  93
  94                 mlx5e_tx_dma_unmap(sq->pdev, last_pushed_dma);
  95         }
  96 }
  97
  98 #ifdef CONFIG_MLX5_CORE_EN_DCB
  99 static inline int mlx5e_get_dscp_up(struct mlx5e_priv *priv, struct sk_buff *skb)
 100 {
 101         int dscp_cp = 0;
 102
 103         if (skb->protocol == htons(ETH_P_IP))
 104                 dscp_cp = ipv4_get_dsfield(ip_hdr(skb)) >> 2;
 105         else if (skb->protocol == htons(ETH_P_IPV6))
 106                 dscp_cp = ipv6_get_dsfield(ipv6_hdr(skb)) >> 2;
 107
 108         return priv->dcbx_dp.dscp2prio[dscp_cp];
 109 }
 110 #endif
 111
 112 u16 mlx5e_select_queue(struct net_device *dev, struct sk_buff *skb,
 113                        struct net_device *sb_dev)
 114 {
 115         int channel_ix = netdev_pick_tx(dev, skb, NULL);
 116         struct mlx5e_priv *priv = netdev_priv(dev);
 117         u16 num_channels;
 118         int up = 0;
 119
 120         if (!netdev_get_num_tc(dev))
 121                 return channel_ix;
 122
 123 #ifdef CONFIG_MLX5_CORE_EN_DCB
 124         if (priv->dcbx_dp.trust_state == MLX5_QPTS_TRUST_DSCP)
 125                 up = mlx5e_get_dscp_up(priv, skb);
 126         else
 127 #endif
 128                 if (skb_vlan_tag_present(skb))
 129                         up = skb_vlan_tag_get_prio(skb);
 130
 131         /* channel_ix can be larger than num_channels since
 132          * dev->num_real_tx_queues = num_channels * num_tc
 133          */
 134         num_channels = priv->channels.params.num_channels;
 135         if (channel_ix >= num_channels)
 136                 channel_ix = reciprocal_scale(channel_ix, num_channels);
 137
 138         return priv->channel_tc2txq[channel_ix][up];
 139 }
 140
 141 static inline int mlx5e_skb_l2_header_offset(struct sk_buff *skb)
 142 {
 143 #define MLX5E_MIN_INLINE (ETH_HLEN + VLAN_HLEN)
 144
 145         return max(skb_network_offset(skb), MLX5E_MIN_INLINE);
 146 }
 147
 148 static inline int mlx5e_skb_l3_header_offset(struct sk_buff *skb)
 149 {
 150         if (skb_transport_header_was_set(skb))
 151                 return skb_transport_offset(skb);
 152         else
 153                 return mlx5e_skb_l2_header_offset(skb);
 154 }
 155
 156 static inline u16 mlx5e_calc_min_inline(enum mlx5_inline_modes mode,
 157                                         struct sk_buff *skb)
 158 {
 159         u16 hlen;
 160
 161         switch (mode) {
 162         case MLX5_INLINE_MODE_NONE:
 163                 return 0;
 164         case MLX5_INLINE_MODE_TCP_UDP:
 165                 hlen = eth_get_headlen(skb->data, skb_headlen(skb));
 166                 if (hlen == ETH_HLEN && !skb_vlan_tag_present(skb))
 167                         hlen += VLAN_HLEN;
 168                 break;
 169         case MLX5_INLINE_MODE_IP:
 170                 hlen = mlx5e_skb_l3_header_offset(skb);
 171                 break;
 172         case MLX5_INLINE_MODE_L2:
 173         default:
 174                 hlen = mlx5e_skb_l2_header_offset(skb);
 175         }
 176         return min_t(u16, hlen, skb_headlen(skb));
 177 }
 178
 179 static inline void mlx5e_insert_vlan(void *start, struct sk_buff *skb, u16 ihs)
 180 {
 181         struct vlan_ethhdr *vhdr = (struct vlan_ethhdr *)start;
 182         int cpy1_sz = 2 * ETH_ALEN;
 183         int cpy2_sz = ihs - cpy1_sz;
 184
 185         memcpy(vhdr, skb->data, cpy1_sz);
 186         vhdr->h_vlan_proto = skb->vlan_proto;
 187         vhdr->h_vlan_TCI = cpu_to_be16(skb_vlan_tag_get(skb));
 188         memcpy(&vhdr->h_vlan_encapsulated_proto, skb->data + cpy1_sz, cpy2_sz);
 189 }
 190
 191 static inline void
 192 mlx5e_txwqe_build_eseg_csum(struct mlx5e_txqsq *sq, struct sk_buff *skb, struct mlx5_wqe_eth_seg *eseg)
 193 {
 194         if (likely(skb->ip_summed == CHECKSUM_PARTIAL)) {
 195                 eseg->cs_flags = MLX5_ETH_WQE_L3_CSUM;
 196                 if (skb->encapsulation) {
 197                         eseg->cs_flags |= MLX5_ETH_WQE_L3_INNER_CSUM |
 198                                           MLX5_ETH_WQE_L4_INNER_CSUM;
 199                         sq->stats->csum_partial_inner++;
 200                 } else {
 201                         eseg->cs_flags |= MLX5_ETH_WQE_L4_CSUM;
 202                         sq->stats->csum_partial++;
 203                 }
 204         } else
 205                 sq->stats->csum_none++;
 206 }
 207
 208 static inline u16
 209 mlx5e_tx_get_gso_ihs(struct mlx5e_txqsq *sq, struct sk_buff *skb)
 210 {
 211         struct mlx5e_sq_stats *stats = sq->stats;
 212         u16 ihs;
 213
 214         if (skb->encapsulation) {
 215                 ihs = skb_inner_transport_offset(skb) + inner_tcp_hdrlen(skb);
 216                 stats->tso_inner_packets++;
 217                 stats->tso_inner_bytes += skb->len - ihs;
 218         } else {
 219                 if (skb_shinfo(skb)->gso_type & SKB_GSO_UDP_L4)
 220                         ihs = skb_transport_offset(skb) + sizeof(struct udphdr);
 221                 else
 222                         ihs = skb_transport_offset(skb) + tcp_hdrlen(skb);
 223                 stats->tso_packets++;
 224                 stats->tso_bytes += skb->len - ihs;
 225         }
 226
 227         return ihs;
 228 }
 229
 230 static inline int
 231 mlx5e_txwqe_build_dsegs(struct mlx5e_txqsq *sq, struct sk_buff *skb,
 232                         unsigned char *skb_data, u16 headlen,
 233                         struct mlx5_wqe_data_seg *dseg)
 234 {
 235         dma_addr_t dma_addr = 0;
 236         u8 num_dma          = 0;
 237         int i;
 238
 239         if (headlen) {
 240                 dma_addr = dma_map_single(sq->pdev, skb_data, headlen,
 241                                           DMA_TO_DEVICE);
 242                 if (unlikely(dma_mapping_error(sq->pdev, dma_addr)))
 243                         goto dma_unmap_wqe_err;
 244
 245                 dseg->addr       = cpu_to_be64(dma_addr);
 246                 dseg->lkey       = sq->mkey_be;
 247                 dseg->byte_count = cpu_to_be32(headlen);
 248
 249                 mlx5e_dma_push(sq, dma_addr, headlen, MLX5E_DMA_MAP_SINGLE);
 250                 num_dma++;
 251                 dseg++;
 252         }
 253
 254         for (i = 0; i < skb_shinfo(skb)->nr_frags; i++) {
 255                 struct skb_frag_struct *frag = &skb_shinfo(skb)->frags[i];
 256                 int fsz = skb_frag_size(frag);
 257
 258                 dma_addr = skb_frag_dma_map(sq->pdev, frag, 0, fsz,
 259                                             DMA_TO_DEVICE);
 260                 if (unlikely(dma_mapping_error(sq->pdev, dma_addr)))
 261                         goto dma_unmap_wqe_err;
 262
 263                 dseg->addr       = cpu_to_be64(dma_addr);
 264                 dseg->lkey       = sq->mkey_be;
 265                 dseg->byte_count = cpu_to_be32(fsz);
 266
 267                 mlx5e_dma_push(sq, dma_addr, fsz, MLX5E_DMA_MAP_PAGE);
 268                 num_dma++;
 269                 dseg++;
 270         }
 271
 272         return num_dma;
 273
 274 dma_unmap_wqe_err:
 275         mlx5e_dma_unmap_wqe_err(sq, num_dma);
 276         return -ENOMEM;
 277 }
 278
 279 static inline void mlx5e_fill_sq_frag_edge(struct mlx5e_txqsq *sq,
 280                                            struct mlx5_wq_cyc *wq,
 281                                            u16 pi, u16 nnops)
 282 {
 283         struct mlx5e_tx_wqe_info *edge_wi, *wi = &sq->db.wqe_info[pi];
 284
 285         edge_wi = wi + nnops;
 286
 287         /* fill sq frag edge with nops to avoid wqe wrapping two pages */
 288         for (; wi < edge_wi; wi++) {
 289                 wi->skb        = NULL;
 290                 wi->num_wqebbs = 1;
 291                 mlx5e_post_nop(wq, sq->sqn, &sq->pc);
 292         }
 293         sq->stats->nop += nnops;
 294 }
 295
 296 static inline void
 297 mlx5e_txwqe_complete(struct mlx5e_txqsq *sq, struct sk_buff *skb,
 298                      u8 opcode, u16 ds_cnt, u8 num_wqebbs, u32 num_bytes, u8 num_dma,
 299                      struct mlx5e_tx_wqe_info *wi, struct mlx5_wqe_ctrl_seg *cseg)
 300 {
 301         struct mlx5_wq_cyc *wq = &sq->wq;
 302
 303         wi->num_bytes = num_bytes;
 304         wi->num_dma = num_dma;
 305         wi->num_wqebbs = num_wqebbs;
 306         wi->skb = skb;
 307
 308         cseg->opmod_idx_opcode = cpu_to_be32((sq->pc << 8) | opcode);
 309         cseg->qpn_ds           = cpu_to_be32((sq->sqn << 8) | ds_cnt);
 310
 311         netdev_tx_sent_queue(sq->txq, num_bytes);
 312
 313         if (unlikely(skb_shinfo(skb)->tx_flags & SKBTX_HW_TSTAMP))
 314                 skb_shinfo(skb)->tx_flags |= SKBTX_IN_PROGRESS;
 315
 316         sq->pc += wi->num_wqebbs;
 317         if (unlikely(!mlx5e_wqc_has_room_for(wq, sq->cc, sq->pc, MLX5E_SQ_STOP_ROOM))) {
 318                 netif_tx_stop_queue(sq->txq);
 319                 sq->stats->stopped++;
 320         }
 321
 322         if (!skb->xmit_more || netif_xmit_stopped(sq->txq))
 323                 mlx5e_notify_hw(wq, sq->pc, sq->uar_map, cseg);
 324 }
 325
 326 #define INL_HDR_START_SZ (sizeof(((struct mlx5_wqe_eth_seg *)NULL)->inline_hdr.start))
 327
 328 netdev_tx_t mlx5e_sq_xmit(struct mlx5e_txqsq *sq, struct sk_buff *skb,
 329                           struct mlx5e_tx_wqe *wqe, u16 pi)
 330 {
 331         struct mlx5_wq_cyc *wq = &sq->wq;
 332         struct mlx5_wqe_ctrl_seg *cseg;
 333         struct mlx5_wqe_eth_seg  *eseg;
 334         struct mlx5_wqe_data_seg *dseg;
 335         struct mlx5e_tx_wqe_info *wi;
 336
 337         struct mlx5e_sq_stats *stats = sq->stats;
 338         u16 headlen, ihs, contig_wqebbs_room;
 339         u16 ds_cnt, ds_cnt_inl = 0;
 340         u8 num_wqebbs, opcode;
 341         u32 num_bytes;
 342         int num_dma;
 343         __be16 mss;
 344
 345         /* Calc ihs and ds cnt, no writes to wqe yet */
 346         ds_cnt = sizeof(*wqe) / MLX5_SEND_WQE_DS;
 347         if (skb_is_gso(skb)) {
 348                 opcode    = MLX5_OPCODE_LSO;
 349                 mss       = cpu_to_be16(skb_shinfo(skb)->gso_size);
 350                 ihs       = mlx5e_tx_get_gso_ihs(sq, skb);
 351                 num_bytes = skb->len + (skb_shinfo(skb)->gso_segs - 1) * ihs;
 352                 stats->packets += skb_shinfo(skb)->gso_segs;
 353         } else {
 354                 opcode    = MLX5_OPCODE_SEND;
 355                 mss       = 0;
 356                 ihs       = mlx5e_calc_min_inline(sq->min_inline_mode, skb);
 357                 num_bytes = max_t(unsigned int, skb->len, ETH_ZLEN);
 358                 stats->packets++;
 359         }
 360
 361         stats->bytes     += num_bytes;
 362         stats->xmit_more += skb->xmit_more;
 363
 364         headlen = skb->len - ihs - skb->data_len;
 365         ds_cnt += !!headlen;
 366         ds_cnt += skb_shinfo(skb)->nr_frags;
 367
 368         if (ihs) {
 369                 ihs += !!skb_vlan_tag_present(skb) * VLAN_HLEN;
 370
 371                 ds_cnt_inl = DIV_ROUND_UP(ihs - INL_HDR_START_SZ, MLX5_SEND_WQE_DS);
 372                 ds_cnt += ds_cnt_inl;
 373         }
 374
 375         num_wqebbs = DIV_ROUND_UP(ds_cnt, MLX5_SEND_WQEBB_NUM_DS);
 376         contig_wqebbs_room = mlx5_wq_cyc_get_contig_wqebbs(wq, pi);
 377         if (unlikely(contig_wqebbs_room < num_wqebbs)) {
 378 #ifdef CONFIG_MLX5_EN_IPSEC
 379                 struct mlx5_wqe_eth_seg cur_eth = wqe->eth;
 380 #endif
 381                 mlx5e_fill_sq_frag_edge(sq, wq, pi, contig_wqebbs_room);
 382                 mlx5e_sq_fetch_wqe(sq, &wqe, &pi);
 383 #ifdef CONFIG_MLX5_EN_IPSEC
 384                 wqe->eth = cur_eth;
 385 #endif
 386         }
 387
 388         /* fill wqe */
 389         wi   = &sq->db.wqe_info[pi];
 390         cseg = &wqe->ctrl;
 391         eseg = &wqe->eth;
 392         dseg =  wqe->data;
 393
 394         mlx5e_txwqe_build_eseg_csum(sq, skb, eseg);
 395
 396         eseg->mss = mss;
 397
 398         if (ihs) {
 399                 eseg->inline_hdr.sz = cpu_to_be16(ihs);
 400                 if (skb_vlan_tag_present(skb)) {
 401                         ihs -= VLAN_HLEN;
 402                         mlx5e_insert_vlan(eseg->inline_hdr.start, skb, ihs);
 403                         stats->added_vlan_packets++;
 404                 } else {
 405                         memcpy(eseg->inline_hdr.start, skb->data, ihs);
 406                 }
 407                 dseg += ds_cnt_inl;
 408         } else if (skb_vlan_tag_present(skb)) {
 409                 eseg->insert.type = cpu_to_be16(MLX5_ETH_WQE_INSERT_VLAN);
 410                 if (skb->vlan_proto == cpu_to_be16(ETH_P_8021AD))
 411                         eseg->insert.type |= cpu_to_be16(MLX5_ETH_WQE_SVLAN);
 412                 eseg->insert.vlan_tci = cpu_to_be16(skb_vlan_tag_get(skb));
 413                 stats->added_vlan_packets++;
 414         }
 415
 416         num_dma = mlx5e_txwqe_build_dsegs(sq, skb, skb->data + ihs, headlen, dseg);
 417         if (unlikely(num_dma < 0))
 418                 goto err_drop;
 419
 420         mlx5e_txwqe_complete(sq, skb, opcode, ds_cnt, num_wqebbs, num_bytes,
 421                              num_dma, wi, cseg);
 422
 423         return NETDEV_TX_OK;
 424
 425 err_drop:
 426         stats->dropped++;
 427         dev_kfree_skb_any(skb);
 428
 429         return NETDEV_TX_OK;
 430 }
 431
 432 netdev_tx_t mlx5e_xmit(struct sk_buff *skb, struct net_device *dev)
 433 {
 434         struct mlx5e_priv *priv = netdev_priv(dev);
 435         struct mlx5e_tx_wqe *wqe;
 436         struct mlx5e_txqsq *sq;
 437         u16 pi;
 438
 439         sq = priv->txq2sq[skb_get_queue_mapping(skb)];
 440         mlx5e_sq_fetch_wqe(sq, &wqe, &pi);
 441
 442         /* might send skbs and update wqe and pi */
 443         skb = mlx5e_accel_handle_tx(skb, sq, dev, &wqe, &pi);
 444         if (unlikely(!skb))
 445                 return NETDEV_TX_OK;
 446
 447         return mlx5e_sq_xmit(sq, skb, wqe, pi);
 448 }
 449
 450 static void mlx5e_dump_error_cqe(struct mlx5e_txqsq *sq,
 451                                  struct mlx5_err_cqe *err_cqe)
 452 {
 453         u32 ci = mlx5_cqwq_get_ci(&sq->cq.wq);
 454
 455         netdev_err(sq->channel->netdev,
 456                    "Error cqe on cqn 0x%x, ci 0x%x, sqn 0x%x, opcode 0x%x, syndrome 0x%x, vendor syndrome 0x%x\n",
 457                    sq->cq.mcq.cqn, ci, sq->sqn,
 458                    get_cqe_opcode((struct mlx5_cqe64 *)err_cqe),
 459                    err_cqe->syndrome, err_cqe->vendor_err_synd);
 460         mlx5_dump_err_cqe(sq->cq.mdev, err_cqe);
 461 }
 462
 463 bool mlx5e_poll_tx_cq(struct mlx5e_cq *cq, int napi_budget)
 464 {
 465         struct mlx5e_sq_stats *stats;
 466         struct mlx5e_txqsq *sq;
 467         struct mlx5_cqe64 *cqe;
 468         u32 dma_fifo_cc;
 469         u32 nbytes;
 470         u16 npkts;
 471         u16 sqcc;
 472         int i;
 473
 474         sq = container_of(cq, struct mlx5e_txqsq, cq);
 475
 476         if (unlikely(!test_bit(MLX5E_SQ_STATE_ENABLED, &sq->state)))
 477                 return false;
 478
 479         cqe = mlx5_cqwq_get_cqe(&cq->wq);
 480         if (!cqe)
 481                 return false;
 482
 483         stats = sq->stats;
 484
 485         npkts = 0;
 486         nbytes = 0;
 487
 488         /* sq->cc must be updated only after mlx5_cqwq_update_db_record(),
 489          * otherwise a cq overrun may occur
 490          */
 491         sqcc = sq->cc;
 492
 493         /* avoid dirtying sq cache line every cqe */
 494         dma_fifo_cc = sq->dma_fifo_cc;
 495
 496         i = 0;
 497         do {
 498                 u16 wqe_counter;
 499                 bool last_wqe;
 500
 501                 mlx5_cqwq_pop(&cq->wq);
 502
 503                 wqe_counter = be16_to_cpu(cqe->wqe_counter);
 504
 505                 if (unlikely(get_cqe_opcode(cqe) == MLX5_CQE_REQ_ERR)) {
 506                         if (!test_and_set_bit(MLX5E_SQ_STATE_RECOVERING,
 507                                               &sq->state)) {
 508                                 mlx5e_dump_error_cqe(sq,
 509                                                      (struct mlx5_err_cqe *)cqe);
 510                                 queue_work(cq->channel->priv->wq,
 511                                            &sq->recover_work);
 512                         }
 513                         stats->cqe_err++;
 514                 }
 515
 516                 do {
 517                         struct mlx5e_tx_wqe_info *wi;
 518                         struct sk_buff *skb;
 519                         u16 ci;
 520                         int j;
 521
 522                         last_wqe = (sqcc == wqe_counter);
 523
 524                         ci = mlx5_wq_cyc_ctr2ix(&sq->wq, sqcc);
 525                         wi = &sq->db.wqe_info[ci];
 526                         skb = wi->skb;
 527
 528                         if (unlikely(!skb)) { /* nop */
 529                                 sqcc++;
 530                                 continue;
 531                         }
 532
 533                         if (unlikely(skb_shinfo(skb)->tx_flags &
 534                                      SKBTX_HW_TSTAMP)) {
 535                                 struct skb_shared_hwtstamps hwts = {};
 536
 537                                 hwts.hwtstamp =
 538                                         mlx5_timecounter_cyc2time(sq->clock,
 539                                                                   get_cqe_ts(cqe));
 540                                 skb_tstamp_tx(skb, &hwts);
 541                         }
 542
 543                         for (j = 0; j < wi->num_dma; j++) {
 544                                 struct mlx5e_sq_dma *dma =
 545                                         mlx5e_dma_get(sq, dma_fifo_cc++);
 546
 547                                 mlx5e_tx_dma_unmap(sq->pdev, dma);
 548                         }
 549
 550                         npkts++;
 551                         nbytes += wi->num_bytes;
 552                         sqcc += wi->num_wqebbs;
 553                         napi_consume_skb(skb, napi_budget);
 554                 } while (!last_wqe);
 555
 556         } while ((++i < MLX5E_TX_CQ_POLL_BUDGET) && (cqe = mlx5_cqwq_get_cqe(&cq->wq)));
 557
 558         stats->cqes += i;
 559
 560         mlx5_cqwq_update_db_record(&cq->wq);
 561
 562         /* ensure cq space is freed before enabling more cqes */
 563         wmb();
 564
 565         sq->dma_fifo_cc = dma_fifo_cc;
 566         sq->cc = sqcc;
 567
 568         netdev_tx_completed_queue(sq->txq, npkts, nbytes);
 569
 570         if (netif_tx_queue_stopped(sq->txq) &&
 571             mlx5e_wqc_has_room_for(&sq->wq, sq->cc, sq->pc,
 572                                    MLX5E_SQ_STOP_ROOM) &&
 573             !test_bit(MLX5E_SQ_STATE_RECOVERING, &sq->state)) {
 574                 netif_tx_wake_queue(sq->txq);
 575                 stats->wake++;
 576         }
 577
 578         return (i == MLX5E_TX_CQ_POLL_BUDGET);
 579 }
 580
 581 void mlx5e_free_txqsq_descs(struct mlx5e_txqsq *sq)
 582 {
 583         struct mlx5e_tx_wqe_info *wi;
 584         struct sk_buff *skb;
 585         u16 ci;
 586         int i;
 587
 588         while (sq->cc != sq->pc) {
 589                 ci = mlx5_wq_cyc_ctr2ix(&sq->wq, sq->cc);
 590                 wi = &sq->db.wqe_info[ci];
 591                 skb = wi->skb;
 592
 593                 if (!skb) { /* nop */
 594                         sq->cc++;
 595                         continue;
 596                 }
 597
 598                 for (i = 0; i < wi->num_dma; i++) {
 599                         struct mlx5e_sq_dma *dma =
 600                                 mlx5e_dma_get(sq, sq->dma_fifo_cc++);
 601
 602                         mlx5e_tx_dma_unmap(sq->pdev, dma);
 603                 }
 604
 605                 dev_kfree_skb_any(skb);
 606                 sq->cc += wi->num_wqebbs;
 607         }
 608 }
 609
 610 #ifdef CONFIG_MLX5_CORE_IPOIB
 611 static inline void
 612 mlx5i_txwqe_build_datagram(struct mlx5_av *av, u32 dqpn, u32 dqkey,
 613                            struct mlx5_wqe_datagram_seg *dseg)
 614 {
 615         memcpy(&dseg->av, av, sizeof(struct mlx5_av));
 616         dseg->av.dqp_dct = cpu_to_be32(dqpn | MLX5_EXTENDED_UD_AV);
 617         dseg->av.key.qkey.qkey = cpu_to_be32(dqkey);
 618 }
 619
 620 netdev_tx_t mlx5i_sq_xmit(struct mlx5e_txqsq *sq, struct sk_buff *skb,
 621                           struct mlx5_av *av, u32 dqpn, u32 dqkey)
 622 {
 623         struct mlx5_wq_cyc *wq = &sq->wq;
 624         struct mlx5i_tx_wqe *wqe;
 625
 626         struct mlx5_wqe_datagram_seg *datagram;
 627         struct mlx5_wqe_ctrl_seg *cseg;
 628         struct mlx5_wqe_eth_seg  *eseg;
 629         struct mlx5_wqe_data_seg *dseg;
 630         struct mlx5e_tx_wqe_info *wi;
 631
 632         struct mlx5e_sq_stats *stats = sq->stats;
 633         u16 headlen, ihs, pi, contig_wqebbs_room;
 634         u16 ds_cnt, ds_cnt_inl = 0;
 635         u8 num_wqebbs, opcode;
 636         u32 num_bytes;
 637         int num_dma;
 638         __be16 mss;
 639
 640         /* Calc ihs and ds cnt, no writes to wqe yet */
 641         ds_cnt = sizeof(*wqe) / MLX5_SEND_WQE_DS;
 642         if (skb_is_gso(skb)) {
 643                 opcode    = MLX5_OPCODE_LSO;
 644                 mss       = cpu_to_be16(skb_shinfo(skb)->gso_size);
 645                 ihs       = mlx5e_tx_get_gso_ihs(sq, skb);
 646                 num_bytes = skb->len + (skb_shinfo(skb)->gso_segs - 1) * ihs;
 647                 stats->packets += skb_shinfo(skb)->gso_segs;
 648         } else {
 649                 opcode    = MLX5_OPCODE_SEND;
 650                 mss       = 0;
 651                 ihs       = mlx5e_calc_min_inline(sq->min_inline_mode, skb);
 652                 num_bytes = max_t(unsigned int, skb->len, ETH_ZLEN);
 653                 stats->packets++;
 654         }
 655
 656         stats->bytes     += num_bytes;
 657         stats->xmit_more += skb->xmit_more;
 658
 659         headlen = skb->len - ihs - skb->data_len;
 660         ds_cnt += !!headlen;
 661         ds_cnt += skb_shinfo(skb)->nr_frags;
 662
 663         if (ihs) {
 664                 ds_cnt_inl = DIV_ROUND_UP(ihs - INL_HDR_START_SZ, MLX5_SEND_WQE_DS);
 665                 ds_cnt += ds_cnt_inl;
 666         }
 667
 668         num_wqebbs = DIV_ROUND_UP(ds_cnt, MLX5_SEND_WQEBB_NUM_DS);
 669         pi = mlx5_wq_cyc_ctr2ix(wq, sq->pc);
 670         contig_wqebbs_room = mlx5_wq_cyc_get_contig_wqebbs(wq, pi);
 671         if (unlikely(contig_wqebbs_room < num_wqebbs)) {
 672                 mlx5e_fill_sq_frag_edge(sq, wq, pi, contig_wqebbs_room);
 673                 pi = mlx5_wq_cyc_ctr2ix(wq, sq->pc);
 674         }
 675
 676         mlx5i_sq_fetch_wqe(sq, &wqe, pi);
 677
 678         /* fill wqe */
 679         wi       = &sq->db.wqe_info[pi];
 680         cseg     = &wqe->ctrl;
 681         datagram = &wqe->datagram;
 682         eseg     = &wqe->eth;
 683         dseg     =  wqe->data;
 684
 685         mlx5i_txwqe_build_datagram(av, dqpn, dqkey, datagram);
 686
 687         mlx5e_txwqe_build_eseg_csum(sq, skb, eseg);
 688
 689         eseg->mss = mss;
 690
 691         if (ihs) {
 692                 memcpy(eseg->inline_hdr.start, skb->data, ihs);
 693                 eseg->inline_hdr.sz = cpu_to_be16(ihs);
 694                 dseg += ds_cnt_inl;
 695         }
 696
 697         num_dma = mlx5e_txwqe_build_dsegs(sq, skb, skb->data + ihs, headlen, dseg);
 698         if (unlikely(num_dma < 0))
 699                 goto err_drop;
 700
 701         mlx5e_txwqe_complete(sq, skb, opcode, ds_cnt, num_wqebbs, num_bytes,
 702                              num_dma, wi, cseg);
 703
 704         return NETDEV_TX_OK;
 705
 706 err_drop:
 707         stats->dropped++;
 708         dev_kfree_skb_any(skb);
 709
 710         return NETDEV_TX_OK;
 711 }
 712 #endif