drivers/net/ethernet/mellanox/mlx5/core/en_tx.c

   1 /*
   2  * Copyright (c) 2015-2016, Mellanox Technologies. All rights reserved.
   3  *
   4  * This software is available to you under a choice of one of two
   5  * licenses.  You may choose to be licensed under the terms of the GNU
   6  * General Public License (GPL) Version 2, available from the file
   7  * COPYING in the main directory of this source tree, or the
   8  * OpenIB.org BSD license below:
   9  *
  10  *     Redistribution and use in source and binary forms, with or
  11  *     without modification, are permitted provided that the following
  12  *     conditions are met:
  13  *
  14  *      - Redistributions of source code must retain the above
  15  *        copyright notice, this list of conditions and the following
  16  *        disclaimer.
  17  *
  18  *      - Redistributions in binary form must reproduce the above
  19  *        copyright notice, this list of conditions and the following
  20  *        disclaimer in the documentation and/or other materials
  21  *        provided with the distribution.
  22  *
  23  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND,
  24  * EXPRESS OR IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF
  25  * MERCHANTABILITY, FITNESS FOR A PARTICULAR PURPOSE AND
  26  * NONINFRINGEMENT. IN NO EVENT SHALL THE AUTHORS OR COPYRIGHT HOLDERS
  27  * BE LIABLE FOR ANY CLAIM, DAMAGES OR OTHER LIABILITY, WHETHER IN AN
  28  * ACTION OF CONTRACT, TORT OR OTHERWISE, ARISING FROM, OUT OF OR IN
  29  * CONNECTION WITH THE SOFTWARE OR THE USE OR OTHER DEALINGS IN THE
  30  * SOFTWARE.
  31  */
  32
  33 #include <linux/tcp.h>
  34 #include <linux/if_vlan.h>
  35 #include <net/dsfield.h>
  36 #include "en.h"
  37 #include "ipoib/ipoib.h"
  38 #include "en_accel/en_accel.h"
  39 #include "lib/clock.h"
  40
  41 #define MLX5E_SQ_NOPS_ROOM  MLX5_SEND_WQE_MAX_WQEBBS
  42
  43 #ifndef CONFIG_MLX5_EN_TLS
  44 #define MLX5E_SQ_STOP_ROOM (MLX5_SEND_WQE_MAX_WQEBBS +\
  45                             MLX5E_SQ_NOPS_ROOM)
  46 #else
  47 /* TLS offload requires MLX5E_SQ_STOP_ROOM to have
  48  * enough room for a resync SKB, a normal SKB and a NOP
  49  */
  50 #define MLX5E_SQ_STOP_ROOM (2 * MLX5_SEND_WQE_MAX_WQEBBS +\
  51                             MLX5E_SQ_NOPS_ROOM)
  52 #endif
  53
  54 static inline void mlx5e_tx_dma_unmap(struct device *pdev,
  55                                       struct mlx5e_sq_dma *dma)
  56 {
  57         switch (dma->type) {
  58         case MLX5E_DMA_MAP_SINGLE:
  59                 dma_unmap_single(pdev, dma->addr, dma->size, DMA_TO_DEVICE);
  60                 break;
  61         case MLX5E_DMA_MAP_PAGE:
  62                 dma_unmap_page(pdev, dma->addr, dma->size, DMA_TO_DEVICE);
  63                 break;
  64         default:
  65                 WARN_ONCE(true, "mlx5e_tx_dma_unmap unknown DMA type!\n");
  66         }
  67 }
  68
  69 static inline struct mlx5e_sq_dma *mlx5e_dma_get(struct mlx5e_txqsq *sq, u32 i)
  70 {
  71         return &sq->db.dma_fifo[i & sq->dma_fifo_mask];
  72 }
  73
  74 static inline void mlx5e_dma_push(struct mlx5e_txqsq *sq,
  75                                   dma_addr_t addr,
  76                                   u32 size,
  77                                   enum mlx5e_dma_map_type map_type)
  78 {
  79         struct mlx5e_sq_dma *dma = mlx5e_dma_get(sq, sq->dma_fifo_pc++);
  80
  81         dma->addr = addr;
  82         dma->size = size;
  83         dma->type = map_type;
  84 }
  85
  86 static void mlx5e_dma_unmap_wqe_err(struct mlx5e_txqsq *sq, u8 num_dma)
  87 {
  88         int i;
  89
  90         for (i = 0; i < num_dma; i++) {
  91                 struct mlx5e_sq_dma *last_pushed_dma =
  92                         mlx5e_dma_get(sq, --sq->dma_fifo_pc);
  93
  94                 mlx5e_tx_dma_unmap(sq->pdev, last_pushed_dma);
  95         }
  96 }
  97
  98 #ifdef CONFIG_MLX5_CORE_EN_DCB
  99 static inline int mlx5e_get_dscp_up(struct mlx5e_priv *priv, struct sk_buff *skb)
 100 {
 101         int dscp_cp = 0;
 102
 103         if (skb->protocol == htons(ETH_P_IP))
 104                 dscp_cp = ipv4_get_dsfield(ip_hdr(skb)) >> 2;
 105         else if (skb->protocol == htons(ETH_P_IPV6))
 106                 dscp_cp = ipv6_get_dsfield(ipv6_hdr(skb)) >> 2;
 107
 108         return priv->dcbx_dp.dscp2prio[dscp_cp];
 109 }
 110 #endif
 111
 112 u16 mlx5e_select_queue(struct net_device *dev, struct sk_buff *skb,
 113                        struct net_device *sb_dev,
 114                        select_queue_fallback_t fallback)
 115 {
 116         struct mlx5e_priv *priv = netdev_priv(dev);
 117         int channel_ix = fallback(dev, skb, NULL);
 118         u16 num_channels;
 119         int up = 0;
 120
 121         if (!netdev_get_num_tc(dev))
 122                 return channel_ix;
 123
 124 #ifdef CONFIG_MLX5_CORE_EN_DCB
 125         if (priv->dcbx_dp.trust_state == MLX5_QPTS_TRUST_DSCP)
 126                 up = mlx5e_get_dscp_up(priv, skb);
 127         else
 128 #endif
 129                 if (skb_vlan_tag_present(skb))
 130                         up = skb_vlan_tag_get_prio(skb);
 131
 132         /* channel_ix can be larger than num_channels since
 133          * dev->num_real_tx_queues = num_channels * num_tc
 134          */
 135         num_channels = priv->channels.params.num_channels;
 136         if (channel_ix >= num_channels)
 137                 channel_ix = reciprocal_scale(channel_ix, num_channels);
 138
 139         return priv->channel_tc2txq[channel_ix][up];
 140 }
 141
 142 static inline int mlx5e_skb_l2_header_offset(struct sk_buff *skb)
 143 {
 144 #define MLX5E_MIN_INLINE (ETH_HLEN + VLAN_HLEN)
 145
 146         return max(skb_network_offset(skb), MLX5E_MIN_INLINE);
 147 }
 148
 149 static inline int mlx5e_skb_l3_header_offset(struct sk_buff *skb)
 150 {
 151         if (skb_transport_header_was_set(skb))
 152                 return skb_transport_offset(skb);
 153         else
 154                 return mlx5e_skb_l2_header_offset(skb);
 155 }
 156
 157 static inline u16 mlx5e_calc_min_inline(enum mlx5_inline_modes mode,
 158                                         struct sk_buff *skb)
 159 {
 160         u16 hlen;
 161
 162         switch (mode) {
 163         case MLX5_INLINE_MODE_NONE:
 164                 return 0;
 165         case MLX5_INLINE_MODE_TCP_UDP:
 166                 hlen = eth_get_headlen(skb->data, skb_headlen(skb));
 167                 if (hlen == ETH_HLEN && !skb_vlan_tag_present(skb))
 168                         hlen += VLAN_HLEN;
 169                 break;
 170         case MLX5_INLINE_MODE_IP:
 171                 hlen = mlx5e_skb_l3_header_offset(skb);
 172                 break;
 173         case MLX5_INLINE_MODE_L2:
 174         default:
 175                 hlen = mlx5e_skb_l2_header_offset(skb);
 176         }
 177         return min_t(u16, hlen, skb_headlen(skb));
 178 }
 179
 180 static inline void mlx5e_insert_vlan(void *start, struct sk_buff *skb, u16 ihs)
 181 {
 182         struct vlan_ethhdr *vhdr = (struct vlan_ethhdr *)start;
 183         int cpy1_sz = 2 * ETH_ALEN;
 184         int cpy2_sz = ihs - cpy1_sz;
 185
 186         memcpy(vhdr, skb->data, cpy1_sz);
 187         vhdr->h_vlan_proto = skb->vlan_proto;
 188         vhdr->h_vlan_TCI = cpu_to_be16(skb_vlan_tag_get(skb));
 189         memcpy(&vhdr->h_vlan_encapsulated_proto, skb->data + cpy1_sz, cpy2_sz);
 190 }
 191
 192 static inline void
 193 mlx5e_txwqe_build_eseg_csum(struct mlx5e_txqsq *sq, struct sk_buff *skb, struct mlx5_wqe_eth_seg *eseg)
 194 {
 195         if (likely(skb->ip_summed == CHECKSUM_PARTIAL)) {
 196                 eseg->cs_flags = MLX5_ETH_WQE_L3_CSUM;
 197                 if (skb->encapsulation) {
 198                         eseg->cs_flags |= MLX5_ETH_WQE_L3_INNER_CSUM |
 199                                           MLX5_ETH_WQE_L4_INNER_CSUM;
 200                         sq->stats->csum_partial_inner++;
 201                 } else {
 202                         eseg->cs_flags |= MLX5_ETH_WQE_L4_CSUM;
 203                         sq->stats->csum_partial++;
 204                 }
 205         } else
 206                 sq->stats->csum_none++;
 207 }
 208
 209 static inline u16
 210 mlx5e_tx_get_gso_ihs(struct mlx5e_txqsq *sq, struct sk_buff *skb)
 211 {
 212         struct mlx5e_sq_stats *stats = sq->stats;
 213         u16 ihs;
 214
 215         if (skb->encapsulation) {
 216                 ihs = skb_inner_transport_offset(skb) + inner_tcp_hdrlen(skb);
 217                 stats->tso_inner_packets++;
 218                 stats->tso_inner_bytes += skb->len - ihs;
 219         } else {
 220                 if (skb_shinfo(skb)->gso_type & SKB_GSO_UDP_L4)
 221                         ihs = skb_transport_offset(skb) + sizeof(struct udphdr);
 222                 else
 223                         ihs = skb_transport_offset(skb) + tcp_hdrlen(skb);
 224                 stats->tso_packets++;
 225                 stats->tso_bytes += skb->len - ihs;
 226         }
 227
 228         return ihs;
 229 }
 230
 231 static inline int
 232 mlx5e_txwqe_build_dsegs(struct mlx5e_txqsq *sq, struct sk_buff *skb,
 233                         unsigned char *skb_data, u16 headlen,
 234                         struct mlx5_wqe_data_seg *dseg)
 235 {
 236         dma_addr_t dma_addr = 0;
 237         u8 num_dma          = 0;
 238         int i;
 239
 240         if (headlen) {
 241                 dma_addr = dma_map_single(sq->pdev, skb_data, headlen,
 242                                           DMA_TO_DEVICE);
 243                 if (unlikely(dma_mapping_error(sq->pdev, dma_addr)))
 244                         goto dma_unmap_wqe_err;
 245
 246                 dseg->addr       = cpu_to_be64(dma_addr);
 247                 dseg->lkey       = sq->mkey_be;
 248                 dseg->byte_count = cpu_to_be32(headlen);
 249
 250                 mlx5e_dma_push(sq, dma_addr, headlen, MLX5E_DMA_MAP_SINGLE);
 251                 num_dma++;
 252                 dseg++;
 253         }
 254
 255         for (i = 0; i < skb_shinfo(skb)->nr_frags; i++) {
 256                 struct skb_frag_struct *frag = &skb_shinfo(skb)->frags[i];
 257                 int fsz = skb_frag_size(frag);
 258
 259                 dma_addr = skb_frag_dma_map(sq->pdev, frag, 0, fsz,
 260                                             DMA_TO_DEVICE);
 261                 if (unlikely(dma_mapping_error(sq->pdev, dma_addr)))
 262                         goto dma_unmap_wqe_err;
 263
 264                 dseg->addr       = cpu_to_be64(dma_addr);
 265                 dseg->lkey       = sq->mkey_be;
 266                 dseg->byte_count = cpu_to_be32(fsz);
 267
 268                 mlx5e_dma_push(sq, dma_addr, fsz, MLX5E_DMA_MAP_PAGE);
 269                 num_dma++;
 270                 dseg++;
 271         }
 272
 273         return num_dma;
 274
 275 dma_unmap_wqe_err:
 276         mlx5e_dma_unmap_wqe_err(sq, num_dma);
 277         return -ENOMEM;
 278 }
 279
 280 static inline void mlx5e_fill_sq_frag_edge(struct mlx5e_txqsq *sq,
 281                                            struct mlx5_wq_cyc *wq,
 282                                            u16 pi, u16 nnops)
 283 {
 284         struct mlx5e_tx_wqe_info *edge_wi, *wi = &sq->db.wqe_info[pi];
 285
 286         edge_wi = wi + nnops;
 287
 288         /* fill sq frag edge with nops to avoid wqe wrapping two pages */
 289         for (; wi < edge_wi; wi++) {
 290                 wi->skb        = NULL;
 291                 wi->num_wqebbs = 1;
 292                 mlx5e_post_nop(wq, sq->sqn, &sq->pc);
 293         }
 294         sq->stats->nop += nnops;
 295 }
 296
 297 static inline void
 298 mlx5e_txwqe_complete(struct mlx5e_txqsq *sq, struct sk_buff *skb,
 299                      u8 opcode, u16 ds_cnt, u8 num_wqebbs, u32 num_bytes, u8 num_dma,
 300                      struct mlx5e_tx_wqe_info *wi, struct mlx5_wqe_ctrl_seg *cseg)
 301 {
 302         struct mlx5_wq_cyc *wq = &sq->wq;
 303
 304         wi->num_bytes = num_bytes;
 305         wi->num_dma = num_dma;
 306         wi->num_wqebbs = num_wqebbs;
 307         wi->skb = skb;
 308
 309         cseg->opmod_idx_opcode = cpu_to_be32((sq->pc << 8) | opcode);
 310         cseg->qpn_ds           = cpu_to_be32((sq->sqn << 8) | ds_cnt);
 311
 312         netdev_tx_sent_queue(sq->txq, num_bytes);
 313
 314         if (unlikely(skb_shinfo(skb)->tx_flags & SKBTX_HW_TSTAMP))
 315                 skb_shinfo(skb)->tx_flags |= SKBTX_IN_PROGRESS;
 316
 317         sq->pc += wi->num_wqebbs;
 318         if (unlikely(!mlx5e_wqc_has_room_for(wq, sq->cc, sq->pc, MLX5E_SQ_STOP_ROOM))) {
 319                 netif_tx_stop_queue(sq->txq);
 320                 sq->stats->stopped++;
 321         }
 322
 323         if (!skb->xmit_more || netif_xmit_stopped(sq->txq))
 324                 mlx5e_notify_hw(wq, sq->pc, sq->uar_map, cseg);
 325 }
 326
 327 #define INL_HDR_START_SZ (sizeof(((struct mlx5_wqe_eth_seg *)NULL)->inline_hdr.start))
 328
 329 netdev_tx_t mlx5e_sq_xmit(struct mlx5e_txqsq *sq, struct sk_buff *skb,
 330                           struct mlx5e_tx_wqe *wqe, u16 pi)
 331 {
 332         struct mlx5_wq_cyc *wq = &sq->wq;
 333         struct mlx5_wqe_ctrl_seg *cseg;
 334         struct mlx5_wqe_eth_seg  *eseg;
 335         struct mlx5_wqe_data_seg *dseg;
 336         struct mlx5e_tx_wqe_info *wi;
 337
 338         struct mlx5e_sq_stats *stats = sq->stats;
 339         u16 headlen, ihs, contig_wqebbs_room;
 340         u16 ds_cnt, ds_cnt_inl = 0;
 341         u8 num_wqebbs, opcode;
 342         u32 num_bytes;
 343         int num_dma;
 344         __be16 mss;
 345
 346         /* Calc ihs and ds cnt, no writes to wqe yet */
 347         ds_cnt = sizeof(*wqe) / MLX5_SEND_WQE_DS;
 348         if (skb_is_gso(skb)) {
 349                 opcode    = MLX5_OPCODE_LSO;
 350                 mss       = cpu_to_be16(skb_shinfo(skb)->gso_size);
 351                 ihs       = mlx5e_tx_get_gso_ihs(sq, skb);
 352                 num_bytes = skb->len + (skb_shinfo(skb)->gso_segs - 1) * ihs;
 353                 stats->packets += skb_shinfo(skb)->gso_segs;
 354         } else {
 355                 opcode    = MLX5_OPCODE_SEND;
 356                 mss       = 0;
 357                 ihs       = mlx5e_calc_min_inline(sq->min_inline_mode, skb);
 358                 num_bytes = max_t(unsigned int, skb->len, ETH_ZLEN);
 359                 stats->packets++;
 360         }
 361
 362         stats->bytes     += num_bytes;
 363         stats->xmit_more += skb->xmit_more;
 364
 365         headlen = skb->len - ihs - skb->data_len;
 366         ds_cnt += !!headlen;
 367         ds_cnt += skb_shinfo(skb)->nr_frags;
 368
 369         if (ihs) {
 370                 ihs += !!skb_vlan_tag_present(skb) * VLAN_HLEN;
 371
 372                 ds_cnt_inl = DIV_ROUND_UP(ihs - INL_HDR_START_SZ, MLX5_SEND_WQE_DS);
 373                 ds_cnt += ds_cnt_inl;
 374         }
 375
 376         num_wqebbs = DIV_ROUND_UP(ds_cnt, MLX5_SEND_WQEBB_NUM_DS);
 377         contig_wqebbs_room = mlx5_wq_cyc_get_contig_wqebbs(wq, pi);
 378         if (unlikely(contig_wqebbs_room < num_wqebbs)) {
 379 #ifdef CONFIG_MLX5_EN_IPSEC
 380                 struct mlx5_wqe_eth_seg cur_eth = wqe->eth;
 381 #endif
 382                 mlx5e_fill_sq_frag_edge(sq, wq, pi, contig_wqebbs_room);
 383                 mlx5e_sq_fetch_wqe(sq, &wqe, &pi);
 384 #ifdef CONFIG_MLX5_EN_IPSEC
 385                 wqe->eth = cur_eth;
 386 #endif
 387         }
 388
 389         /* fill wqe */
 390         wi   = &sq->db.wqe_info[pi];
 391         cseg = &wqe->ctrl;
 392         eseg = &wqe->eth;
 393         dseg =  wqe->data;
 394
 395         mlx5e_txwqe_build_eseg_csum(sq, skb, eseg);
 396
 397         eseg->mss = mss;
 398
 399         if (ihs) {
 400                 eseg->inline_hdr.sz = cpu_to_be16(ihs);
 401                 if (skb_vlan_tag_present(skb)) {
 402                         ihs -= VLAN_HLEN;
 403                         mlx5e_insert_vlan(eseg->inline_hdr.start, skb, ihs);
 404                         stats->added_vlan_packets++;
 405                 } else {
 406                         memcpy(eseg->inline_hdr.start, skb->data, ihs);
 407                 }
 408                 dseg += ds_cnt_inl;
 409         } else if (skb_vlan_tag_present(skb)) {
 410                 eseg->insert.type = cpu_to_be16(MLX5_ETH_WQE_INSERT_VLAN);
 411                 if (skb->vlan_proto == cpu_to_be16(ETH_P_8021AD))
 412                         eseg->insert.type |= cpu_to_be16(MLX5_ETH_WQE_SVLAN);
 413                 eseg->insert.vlan_tci = cpu_to_be16(skb_vlan_tag_get(skb));
 414                 stats->added_vlan_packets++;
 415         }
 416
 417         num_dma = mlx5e_txwqe_build_dsegs(sq, skb, skb->data + ihs, headlen, dseg);
 418         if (unlikely(num_dma < 0))
 419                 goto err_drop;
 420
 421         mlx5e_txwqe_complete(sq, skb, opcode, ds_cnt, num_wqebbs, num_bytes,
 422                              num_dma, wi, cseg);
 423
 424         return NETDEV_TX_OK;
 425
 426 err_drop:
 427         stats->dropped++;
 428         dev_kfree_skb_any(skb);
 429
 430         return NETDEV_TX_OK;
 431 }
 432
 433 netdev_tx_t mlx5e_xmit(struct sk_buff *skb, struct net_device *dev)
 434 {
 435         struct mlx5e_priv *priv = netdev_priv(dev);
 436         struct mlx5e_tx_wqe *wqe;
 437         struct mlx5e_txqsq *sq;
 438         u16 pi;
 439
 440         sq = priv->txq2sq[skb_get_queue_mapping(skb)];
 441         mlx5e_sq_fetch_wqe(sq, &wqe, &pi);
 442
 443         /* might send skbs and update wqe and pi */
 444         skb = mlx5e_accel_handle_tx(skb, sq, dev, &wqe, &pi);
 445         if (unlikely(!skb))
 446                 return NETDEV_TX_OK;
 447
 448         return mlx5e_sq_xmit(sq, skb, wqe, pi);
 449 }
 450
 451 static void mlx5e_dump_error_cqe(struct mlx5e_txqsq *sq,
 452                                  struct mlx5_err_cqe *err_cqe)
 453 {
 454         u32 ci = mlx5_cqwq_get_ci(&sq->cq.wq);
 455
 456         netdev_err(sq->channel->netdev,
 457                    "Error cqe on cqn 0x%x, ci 0x%x, sqn 0x%x, opcode 0x%x, syndrome 0x%x, vendor syndrome 0x%x\n",
 458                    sq->cq.mcq.cqn, ci, sq->sqn,
 459                    get_cqe_opcode((struct mlx5_cqe64 *)err_cqe),
 460                    err_cqe->syndrome, err_cqe->vendor_err_synd);
 461         mlx5_dump_err_cqe(sq->cq.mdev, err_cqe);
 462 }
 463
 464 bool mlx5e_poll_tx_cq(struct mlx5e_cq *cq, int napi_budget)
 465 {
 466         struct mlx5e_sq_stats *stats;
 467         struct mlx5e_txqsq *sq;
 468         struct mlx5_cqe64 *cqe;
 469         u32 dma_fifo_cc;
 470         u32 nbytes;
 471         u16 npkts;
 472         u16 sqcc;
 473         int i;
 474
 475         sq = container_of(cq, struct mlx5e_txqsq, cq);
 476
 477         if (unlikely(!test_bit(MLX5E_SQ_STATE_ENABLED, &sq->state)))
 478                 return false;
 479
 480         cqe = mlx5_cqwq_get_cqe(&cq->wq);
 481         if (!cqe)
 482                 return false;
 483
 484         stats = sq->stats;
 485
 486         npkts = 0;
 487         nbytes = 0;
 488
 489         /* sq->cc must be updated only after mlx5_cqwq_update_db_record(),
 490          * otherwise a cq overrun may occur
 491          */
 492         sqcc = sq->cc;
 493
 494         /* avoid dirtying sq cache line every cqe */
 495         dma_fifo_cc = sq->dma_fifo_cc;
 496
 497         i = 0;
 498         do {
 499                 u16 wqe_counter;
 500                 bool last_wqe;
 501
 502                 mlx5_cqwq_pop(&cq->wq);
 503
 504                 wqe_counter = be16_to_cpu(cqe->wqe_counter);
 505
 506                 if (unlikely(get_cqe_opcode(cqe) == MLX5_CQE_REQ_ERR)) {
 507                         if (!test_and_set_bit(MLX5E_SQ_STATE_RECOVERING,
 508                                               &sq->state)) {
 509                                 mlx5e_dump_error_cqe(sq,
 510                                                      (struct mlx5_err_cqe *)cqe);
 511                                 queue_work(cq->channel->priv->wq,
 512                                            &sq->recover_work);
 513                         }
 514                         stats->cqe_err++;
 515                 }
 516
 517                 do {
 518                         struct mlx5e_tx_wqe_info *wi;
 519                         struct sk_buff *skb;
 520                         u16 ci;
 521                         int j;
 522
 523                         last_wqe = (sqcc == wqe_counter);
 524
 525                         ci = mlx5_wq_cyc_ctr2ix(&sq->wq, sqcc);
 526                         wi = &sq->db.wqe_info[ci];
 527                         skb = wi->skb;
 528
 529                         if (unlikely(!skb)) { /* nop */
 530                                 sqcc++;
 531                                 continue;
 532                         }
 533
 534                         if (unlikely(skb_shinfo(skb)->tx_flags &
 535                                      SKBTX_HW_TSTAMP)) {
 536                                 struct skb_shared_hwtstamps hwts = {};
 537
 538                                 hwts.hwtstamp =
 539                                         mlx5_timecounter_cyc2time(sq->clock,
 540                                                                   get_cqe_ts(cqe));
 541                                 skb_tstamp_tx(skb, &hwts);
 542                         }
 543
 544                         for (j = 0; j < wi->num_dma; j++) {
 545                                 struct mlx5e_sq_dma *dma =
 546                                         mlx5e_dma_get(sq, dma_fifo_cc++);
 547
 548                                 mlx5e_tx_dma_unmap(sq->pdev, dma);
 549                         }
 550
 551                         npkts++;
 552                         nbytes += wi->num_bytes;
 553                         sqcc += wi->num_wqebbs;
 554                         napi_consume_skb(skb, napi_budget);
 555                 } while (!last_wqe);
 556
 557         } while ((++i < MLX5E_TX_CQ_POLL_BUDGET) && (cqe = mlx5_cqwq_get_cqe(&cq->wq)));
 558
 559         stats->cqes += i;
 560
 561         mlx5_cqwq_update_db_record(&cq->wq);
 562
 563         /* ensure cq space is freed before enabling more cqes */
 564         wmb();
 565
 566         sq->dma_fifo_cc = dma_fifo_cc;
 567         sq->cc = sqcc;
 568
 569         netdev_tx_completed_queue(sq->txq, npkts, nbytes);
 570
 571         if (netif_tx_queue_stopped(sq->txq) &&
 572             mlx5e_wqc_has_room_for(&sq->wq, sq->cc, sq->pc,
 573                                    MLX5E_SQ_STOP_ROOM) &&
 574             !test_bit(MLX5E_SQ_STATE_RECOVERING, &sq->state)) {
 575                 netif_tx_wake_queue(sq->txq);
 576                 stats->wake++;
 577         }
 578
 579         return (i == MLX5E_TX_CQ_POLL_BUDGET);
 580 }
 581
 582 void mlx5e_free_txqsq_descs(struct mlx5e_txqsq *sq)
 583 {
 584         struct mlx5e_tx_wqe_info *wi;
 585         struct sk_buff *skb;
 586         u16 ci;
 587         int i;
 588
 589         while (sq->cc != sq->pc) {
 590                 ci = mlx5_wq_cyc_ctr2ix(&sq->wq, sq->cc);
 591                 wi = &sq->db.wqe_info[ci];
 592                 skb = wi->skb;
 593
 594                 if (!skb) { /* nop */
 595                         sq->cc++;
 596                         continue;
 597                 }
 598
 599                 for (i = 0; i < wi->num_dma; i++) {
 600                         struct mlx5e_sq_dma *dma =
 601                                 mlx5e_dma_get(sq, sq->dma_fifo_cc++);
 602
 603                         mlx5e_tx_dma_unmap(sq->pdev, dma);
 604                 }
 605
 606                 dev_kfree_skb_any(skb);
 607                 sq->cc += wi->num_wqebbs;
 608         }
 609 }
 610
 611 #ifdef CONFIG_MLX5_CORE_IPOIB
 612 static inline void
 613 mlx5i_txwqe_build_datagram(struct mlx5_av *av, u32 dqpn, u32 dqkey,
 614                            struct mlx5_wqe_datagram_seg *dseg)
 615 {
 616         memcpy(&dseg->av, av, sizeof(struct mlx5_av));
 617         dseg->av.dqp_dct = cpu_to_be32(dqpn | MLX5_EXTENDED_UD_AV);
 618         dseg->av.key.qkey.qkey = cpu_to_be32(dqkey);
 619 }
 620
 621 netdev_tx_t mlx5i_sq_xmit(struct mlx5e_txqsq *sq, struct sk_buff *skb,
 622                           struct mlx5_av *av, u32 dqpn, u32 dqkey)
 623 {
 624         struct mlx5_wq_cyc *wq = &sq->wq;
 625         struct mlx5i_tx_wqe *wqe;
 626
 627         struct mlx5_wqe_datagram_seg *datagram;
 628         struct mlx5_wqe_ctrl_seg *cseg;
 629         struct mlx5_wqe_eth_seg  *eseg;
 630         struct mlx5_wqe_data_seg *dseg;
 631         struct mlx5e_tx_wqe_info *wi;
 632
 633         struct mlx5e_sq_stats *stats = sq->stats;
 634         u16 headlen, ihs, pi, contig_wqebbs_room;
 635         u16 ds_cnt, ds_cnt_inl = 0;
 636         u8 num_wqebbs, opcode;
 637         u32 num_bytes;
 638         int num_dma;
 639         __be16 mss;
 640
 641         /* Calc ihs and ds cnt, no writes to wqe yet */
 642         ds_cnt = sizeof(*wqe) / MLX5_SEND_WQE_DS;
 643         if (skb_is_gso(skb)) {
 644                 opcode    = MLX5_OPCODE_LSO;
 645                 mss       = cpu_to_be16(skb_shinfo(skb)->gso_size);
 646                 ihs       = mlx5e_tx_get_gso_ihs(sq, skb);
 647                 num_bytes = skb->len + (skb_shinfo(skb)->gso_segs - 1) * ihs;
 648                 stats->packets += skb_shinfo(skb)->gso_segs;
 649         } else {
 650                 opcode    = MLX5_OPCODE_SEND;
 651                 mss       = 0;
 652                 ihs       = mlx5e_calc_min_inline(sq->min_inline_mode, skb);
 653                 num_bytes = max_t(unsigned int, skb->len, ETH_ZLEN);
 654                 stats->packets++;
 655         }
 656
 657         stats->bytes     += num_bytes;
 658         stats->xmit_more += skb->xmit_more;
 659
 660         headlen = skb->len - ihs - skb->data_len;
 661         ds_cnt += !!headlen;
 662         ds_cnt += skb_shinfo(skb)->nr_frags;
 663
 664         if (ihs) {
 665                 ds_cnt_inl = DIV_ROUND_UP(ihs - INL_HDR_START_SZ, MLX5_SEND_WQE_DS);
 666                 ds_cnt += ds_cnt_inl;
 667         }
 668
 669         num_wqebbs = DIV_ROUND_UP(ds_cnt, MLX5_SEND_WQEBB_NUM_DS);
 670         pi = mlx5_wq_cyc_ctr2ix(wq, sq->pc);
 671         contig_wqebbs_room = mlx5_wq_cyc_get_contig_wqebbs(wq, pi);
 672         if (unlikely(contig_wqebbs_room < num_wqebbs)) {
 673                 mlx5e_fill_sq_frag_edge(sq, wq, pi, contig_wqebbs_room);
 674                 pi = mlx5_wq_cyc_ctr2ix(wq, sq->pc);
 675         }
 676
 677         mlx5i_sq_fetch_wqe(sq, &wqe, pi);
 678
 679         /* fill wqe */
 680         wi       = &sq->db.wqe_info[pi];
 681         cseg     = &wqe->ctrl;
 682         datagram = &wqe->datagram;
 683         eseg     = &wqe->eth;
 684         dseg     =  wqe->data;
 685
 686         mlx5i_txwqe_build_datagram(av, dqpn, dqkey, datagram);
 687
 688         mlx5e_txwqe_build_eseg_csum(sq, skb, eseg);
 689
 690         eseg->mss = mss;
 691
 692         if (ihs) {
 693                 memcpy(eseg->inline_hdr.start, skb->data, ihs);
 694                 eseg->inline_hdr.sz = cpu_to_be16(ihs);
 695                 dseg += ds_cnt_inl;
 696         }
 697
 698         num_dma = mlx5e_txwqe_build_dsegs(sq, skb, skb->data + ihs, headlen, dseg);
 699         if (unlikely(num_dma < 0))
 700                 goto err_drop;
 701
 702         mlx5e_txwqe_complete(sq, skb, opcode, ds_cnt, num_wqebbs, num_bytes,
 703                              num_dma, wi, cseg);
 704
 705         return NETDEV_TX_OK;
 706
 707 err_drop:
 708         stats->dropped++;
 709         dev_kfree_skb_any(skb);
 710
 711         return NETDEV_TX_OK;
 712 }
 713 #endif