drivers/net/ethernet/mediatek/mtk_eth_soc.h

   1 /* SPDX-License-Identifier: GPL-2.0-only */
   2 /*
   3  *
   4  *   Copyright (C) 2009-2016 John Crispin <blogic@openwrt.org>
   5  *   Copyright (C) 2009-2016 Felix Fietkau <nbd@openwrt.org>
   6  *   Copyright (C) 2013-2016 Michael Lee <igvtee@gmail.com>
   7  */
   8
   9 #ifndef MTK_ETH_H
  10 #define MTK_ETH_H
  11
  12 #include <linux/dma-mapping.h>
  13 #include <linux/netdevice.h>
  14 #include <linux/of_net.h>
  15 #include <linux/u64_stats_sync.h>
  16 #include <linux/refcount.h>
  17 #include <linux/phylink.h>
  18 #include <linux/rhashtable.h>
  19 #include <linux/dim.h>
  20 #include <linux/bitfield.h>
  21 #include <net/page_pool.h>
  22 #include <linux/bpf_trace.h>
  23 #include "mtk_ppe.h"
  24
  25 #define MTK_MAX_DSA_PORTS       7
  26 #define MTK_DSA_PORT_MASK       GENMASK(2, 0)
  27
  28 #define MTK_QDMA_NUM_QUEUES     16
  29 #define MTK_QDMA_PAGE_SIZE      2048
  30 #define MTK_MAX_RX_LENGTH       1536
  31 #define MTK_MAX_RX_LENGTH_2K    2048
  32 #define MTK_TX_DMA_BUF_LEN      0x3fff
  33 #define MTK_TX_DMA_BUF_LEN_V2   0xffff
  34 #define MTK_QDMA_RING_SIZE      2048
  35 #define MTK_DMA_SIZE            512
  36 #define MTK_MAC_COUNT           2
  37 #define MTK_RX_ETH_HLEN         (ETH_HLEN + ETH_FCS_LEN)
  38 #define MTK_RX_HLEN             (NET_SKB_PAD + MTK_RX_ETH_HLEN + NET_IP_ALIGN)
  39 #define MTK_DMA_DUMMY_DESC      0xffffffff
  40 #define MTK_DEFAULT_MSG_ENABLE  (NETIF_MSG_DRV | \
  41                                  NETIF_MSG_PROBE | \
  42                                  NETIF_MSG_LINK | \
  43                                  NETIF_MSG_TIMER | \
  44                                  NETIF_MSG_IFDOWN | \
  45                                  NETIF_MSG_IFUP | \
  46                                  NETIF_MSG_RX_ERR | \
  47                                  NETIF_MSG_TX_ERR)
  48 #define MTK_HW_FEATURES         (NETIF_F_IP_CSUM | \
  49                                  NETIF_F_RXCSUM | \
  50                                  NETIF_F_HW_VLAN_CTAG_TX | \
  51                                  NETIF_F_HW_VLAN_CTAG_RX | \
  52                                  NETIF_F_SG | NETIF_F_TSO | \
  53                                  NETIF_F_TSO6 | \
  54                                  NETIF_F_IPV6_CSUM |\
  55                                  NETIF_F_HW_TC)
  56 #define MTK_HW_FEATURES_MT7628  (NETIF_F_SG | NETIF_F_RXCSUM)
  57 #define NEXT_DESP_IDX(X, Y)     (((X) + 1) & ((Y) - 1))
  58
  59 #define MTK_PP_HEADROOM         XDP_PACKET_HEADROOM
  60 #define MTK_PP_PAD              (MTK_PP_HEADROOM + \
  61                                  SKB_DATA_ALIGN(sizeof(struct skb_shared_info)))
  62 #define MTK_PP_MAX_BUF_SIZE     (PAGE_SIZE - MTK_PP_PAD)
  63
  64 #define MTK_QRX_OFFSET          0x10
  65
  66 #define MTK_MAX_RX_RING_NUM     4
  67 #define MTK_HW_LRO_DMA_SIZE     8
  68
  69 #define MTK_MAX_LRO_RX_LENGTH           (4096 * 3)
  70 #define MTK_MAX_LRO_IP_CNT              2
  71 #define MTK_HW_LRO_TIMER_UNIT           1       /* 20 us */
  72 #define MTK_HW_LRO_REFRESH_TIME         50000   /* 1 sec. */
  73 #define MTK_HW_LRO_AGG_TIME             10      /* 200us */
  74 #define MTK_HW_LRO_AGE_TIME             50      /* 1ms */
  75 #define MTK_HW_LRO_MAX_AGG_CNT          64
  76 #define MTK_HW_LRO_BW_THRE              3000
  77 #define MTK_HW_LRO_REPLACE_DELTA        1000
  78 #define MTK_HW_LRO_SDL_REMAIN_ROOM      1522
  79
  80 /* Frame Engine Global Configuration */
  81 #define MTK_FE_GLO_CFG          0x00
  82 #define MTK_FE_LINK_DOWN_P3     BIT(11)
  83 #define MTK_FE_LINK_DOWN_P4     BIT(12)
  84
  85 /* Frame Engine Global Reset Register */
  86 #define MTK_RST_GL              0x04
  87 #define RST_GL_PSE              BIT(0)
  88
  89 /* Frame Engine Interrupt Status Register */
  90 #define MTK_INT_STATUS2         0x08
  91 #define MTK_FE_INT_ENABLE       0x0c
  92 #define MTK_FE_INT_FQ_EMPTY     BIT(8)
  93 #define MTK_FE_INT_TSO_FAIL     BIT(12)
  94 #define MTK_FE_INT_TSO_ILLEGAL  BIT(13)
  95 #define MTK_FE_INT_TSO_ALIGN    BIT(14)
  96 #define MTK_FE_INT_RFIFO_OV     BIT(18)
  97 #define MTK_FE_INT_RFIFO_UF     BIT(19)
  98 #define MTK_GDM1_AF             BIT(28)
  99 #define MTK_GDM2_AF             BIT(29)
 100
 101 /* PDMA HW LRO Alter Flow Timer Register */
 102 #define MTK_PDMA_LRO_ALT_REFRESH_TIMER  0x1c
 103
 104 /* Frame Engine Interrupt Grouping Register */
 105 #define MTK_FE_INT_GRP          0x20
 106
 107 /* CDMP Ingress Control Register */
 108 #define MTK_CDMQ_IG_CTRL        0x1400
 109 #define MTK_CDMQ_STAG_EN        BIT(0)
 110
 111 /* CDMQ Exgress Control Register */
 112 #define MTK_CDMQ_EG_CTRL        0x1404
 113
 114 /* CDMP Ingress Control Register */
 115 #define MTK_CDMP_IG_CTRL        0x400
 116 #define MTK_CDMP_STAG_EN        BIT(0)
 117
 118 /* CDMP Exgress Control Register */
 119 #define MTK_CDMP_EG_CTRL        0x404
 120
 121 /* GDM Exgress Control Register */
 122 #define MTK_GDMA_FWD_CFG(x)     (0x500 + (x * 0x1000))
 123 #define MTK_GDMA_SPECIAL_TAG    BIT(24)
 124 #define MTK_GDMA_ICS_EN         BIT(22)
 125 #define MTK_GDMA_TCS_EN         BIT(21)
 126 #define MTK_GDMA_UCS_EN         BIT(20)
 127 #define MTK_GDMA_TO_PDMA        0x0
 128 #define MTK_GDMA_DROP_ALL       0x7777
 129
 130 /* Unicast Filter MAC Address Register - Low */
 131 #define MTK_GDMA_MAC_ADRL(x)    (0x508 + (x * 0x1000))
 132
 133 /* Unicast Filter MAC Address Register - High */
 134 #define MTK_GDMA_MAC_ADRH(x)    (0x50C + (x * 0x1000))
 135
 136 /* FE global misc reg*/
 137 #define MTK_FE_GLO_MISC         0x124
 138
 139 /* PSE Free Queue Flow Control  */
 140 #define PSE_FQFC_CFG1           0x100
 141 #define PSE_FQFC_CFG2           0x104
 142 #define PSE_DROP_CFG            0x108
 143 #define PSE_PPE0_DROP           0x110
 144
 145 /* PSE Input Queue Reservation Register*/
 146 #define PSE_IQ_REV(x)           (0x140 + (((x) - 1) << 2))
 147
 148 /* PSE Output Queue Threshold Register*/
 149 #define PSE_OQ_TH(x)            (0x160 + (((x) - 1) << 2))
 150
 151 /* GDM and CDM Threshold */
 152 #define MTK_GDM2_THRES          0x1530
 153 #define MTK_CDMW0_THRES         0x164c
 154 #define MTK_CDMW1_THRES         0x1650
 155 #define MTK_CDME0_THRES         0x1654
 156 #define MTK_CDME1_THRES         0x1658
 157 #define MTK_CDMM_THRES          0x165c
 158
 159 /* PDMA HW LRO Control Registers */
 160 #define MTK_PDMA_LRO_CTRL_DW0   0x980
 161 #define MTK_LRO_EN                      BIT(0)
 162 #define MTK_L3_CKS_UPD_EN               BIT(7)
 163 #define MTK_L3_CKS_UPD_EN_V2            BIT(19)
 164 #define MTK_LRO_ALT_PKT_CNT_MODE        BIT(21)
 165 #define MTK_LRO_RING_RELINQUISH_REQ     (0x7 << 26)
 166 #define MTK_LRO_RING_RELINQUISH_REQ_V2  (0xf << 24)
 167 #define MTK_LRO_RING_RELINQUISH_DONE    (0x7 << 29)
 168 #define MTK_LRO_RING_RELINQUISH_DONE_V2 (0xf << 28)
 169
 170 #define MTK_PDMA_LRO_CTRL_DW1   0x984
 171 #define MTK_PDMA_LRO_CTRL_DW2   0x988
 172 #define MTK_PDMA_LRO_CTRL_DW3   0x98c
 173 #define MTK_ADMA_MODE           BIT(15)
 174 #define MTK_LRO_MIN_RXD_SDL     (MTK_HW_LRO_SDL_REMAIN_ROOM << 16)
 175
 176 #define MTK_RX_DMA_LRO_EN       BIT(8)
 177 #define MTK_MULTI_EN            BIT(10)
 178 #define MTK_PDMA_SIZE_8DWORDS   (1 << 4)
 179
 180 /* PDMA Global Configuration Register */
 181 #define MTK_PDMA_LRO_SDL        0x3000
 182 #define MTK_RX_CFG_SDL_OFFSET   16
 183
 184 /* PDMA Reset Index Register */
 185 #define MTK_PST_DRX_IDX0        BIT(16)
 186 #define MTK_PST_DRX_IDX_CFG(x)  (MTK_PST_DRX_IDX0 << (x))
 187
 188 /* PDMA Delay Interrupt Register */
 189 #define MTK_PDMA_DELAY_RX_MASK          GENMASK(15, 0)
 190 #define MTK_PDMA_DELAY_RX_EN            BIT(15)
 191 #define MTK_PDMA_DELAY_RX_PINT_SHIFT    8
 192 #define MTK_PDMA_DELAY_RX_PTIME_SHIFT   0
 193
 194 #define MTK_PDMA_DELAY_TX_MASK          GENMASK(31, 16)
 195 #define MTK_PDMA_DELAY_TX_EN            BIT(31)
 196 #define MTK_PDMA_DELAY_TX_PINT_SHIFT    24
 197 #define MTK_PDMA_DELAY_TX_PTIME_SHIFT   16
 198
 199 #define MTK_PDMA_DELAY_PINT_MASK        0x7f
 200 #define MTK_PDMA_DELAY_PTIME_MASK       0xff
 201
 202 /* PDMA HW LRO Alter Flow Delta Register */
 203 #define MTK_PDMA_LRO_ALT_SCORE_DELTA    0xa4c
 204
 205 /* PDMA HW LRO IP Setting Registers */
 206 #define MTK_LRO_RX_RING0_DIP_DW0        0xb04
 207 #define MTK_LRO_DIP_DW0_CFG(x)          (MTK_LRO_RX_RING0_DIP_DW0 + (x * 0x40))
 208 #define MTK_RING_MYIP_VLD               BIT(9)
 209
 210 /* PDMA HW LRO Ring Control Registers */
 211 #define MTK_LRO_RX_RING0_CTRL_DW1       0xb28
 212 #define MTK_LRO_RX_RING0_CTRL_DW2       0xb2c
 213 #define MTK_LRO_RX_RING0_CTRL_DW3       0xb30
 214 #define MTK_LRO_CTRL_DW1_CFG(x)         (MTK_LRO_RX_RING0_CTRL_DW1 + (x * 0x40))
 215 #define MTK_LRO_CTRL_DW2_CFG(x)         (MTK_LRO_RX_RING0_CTRL_DW2 + (x * 0x40))
 216 #define MTK_LRO_CTRL_DW3_CFG(x)         (MTK_LRO_RX_RING0_CTRL_DW3 + (x * 0x40))
 217 #define MTK_RING_AGE_TIME_L             ((MTK_HW_LRO_AGE_TIME & 0x3ff) << 22)
 218 #define MTK_RING_AGE_TIME_H             ((MTK_HW_LRO_AGE_TIME >> 10) & 0x3f)
 219 #define MTK_RING_AUTO_LERAN_MODE        (3 << 6)
 220 #define MTK_RING_VLD                    BIT(8)
 221 #define MTK_RING_MAX_AGG_TIME           ((MTK_HW_LRO_AGG_TIME & 0xffff) << 10)
 222 #define MTK_RING_MAX_AGG_CNT_L          ((MTK_HW_LRO_MAX_AGG_CNT & 0x3f) << 26)
 223 #define MTK_RING_MAX_AGG_CNT_H          ((MTK_HW_LRO_MAX_AGG_CNT >> 6) & 0x3)
 224
 225 /* QDMA TX Queue Configuration Registers */
 226 #define MTK_QTX_OFFSET          0x10
 227 #define QDMA_RES_THRES          4
 228
 229 /* QDMA Tx Queue Scheduler Configuration Registers */
 230 #define MTK_QTX_SCH_TX_SEL              BIT(31)
 231 #define MTK_QTX_SCH_TX_SEL_V2           GENMASK(31, 30)
 232
 233 #define MTK_QTX_SCH_LEAKY_BUCKET_EN     BIT(30)
 234 #define MTK_QTX_SCH_LEAKY_BUCKET_SIZE   GENMASK(29, 28)
 235 #define MTK_QTX_SCH_MIN_RATE_EN         BIT(27)
 236 #define MTK_QTX_SCH_MIN_RATE_MAN        GENMASK(26, 20)
 237 #define MTK_QTX_SCH_MIN_RATE_EXP        GENMASK(19, 16)
 238 #define MTK_QTX_SCH_MAX_RATE_WEIGHT     GENMASK(15, 12)
 239 #define MTK_QTX_SCH_MAX_RATE_EN         BIT(11)
 240 #define MTK_QTX_SCH_MAX_RATE_MAN        GENMASK(10, 4)
 241 #define MTK_QTX_SCH_MAX_RATE_EXP        GENMASK(3, 0)
 242
 243 /* QDMA TX Scheduler Rate Control Register */
 244 #define MTK_QDMA_TX_SCH_MAX_WFQ         BIT(15)
 245
 246 /* QDMA Global Configuration Register */
 247 #define MTK_RX_2B_OFFSET        BIT(31)
 248 #define MTK_RX_BT_32DWORDS      (3 << 11)
 249 #define MTK_NDP_CO_PRO          BIT(10)
 250 #define MTK_TX_WB_DDONE         BIT(6)
 251 #define MTK_TX_BT_32DWORDS      (3 << 4)
 252 #define MTK_RX_DMA_BUSY         BIT(3)
 253 #define MTK_TX_DMA_BUSY         BIT(1)
 254 #define MTK_RX_DMA_EN           BIT(2)
 255 #define MTK_TX_DMA_EN           BIT(0)
 256 #define MTK_DMA_BUSY_TIMEOUT_US 1000000
 257
 258 /* QDMA V2 Global Configuration Register */
 259 #define MTK_CHK_DDONE_EN        BIT(28)
 260 #define MTK_DMAD_WR_WDONE       BIT(26)
 261 #define MTK_WCOMP_EN            BIT(24)
 262 #define MTK_RESV_BUF            (0x40 << 16)
 263 #define MTK_MUTLI_CNT           (0x4 << 12)
 264 #define MTK_LEAKY_BUCKET_EN     BIT(11)
 265
 266 /* QDMA Flow Control Register */
 267 #define FC_THRES_DROP_MODE      BIT(20)
 268 #define FC_THRES_DROP_EN        (7 << 16)
 269 #define FC_THRES_MIN            0x4444
 270
 271 /* QDMA Interrupt Status Register */
 272 #define MTK_RX_DONE_DLY         BIT(30)
 273 #define MTK_TX_DONE_DLY         BIT(28)
 274 #define MTK_RX_DONE_INT3        BIT(19)
 275 #define MTK_RX_DONE_INT2        BIT(18)
 276 #define MTK_RX_DONE_INT1        BIT(17)
 277 #define MTK_RX_DONE_INT0        BIT(16)
 278 #define MTK_TX_DONE_INT3        BIT(3)
 279 #define MTK_TX_DONE_INT2        BIT(2)
 280 #define MTK_TX_DONE_INT1        BIT(1)
 281 #define MTK_TX_DONE_INT0        BIT(0)
 282 #define MTK_RX_DONE_INT         MTK_RX_DONE_DLY
 283 #define MTK_TX_DONE_INT         MTK_TX_DONE_DLY
 284
 285 #define MTK_RX_DONE_INT_V2      BIT(14)
 286
 287 #define MTK_CDM_TXFIFO_RDY      BIT(7)
 288
 289 /* QDMA Interrupt grouping registers */
 290 #define MTK_RLS_DONE_INT        BIT(0)
 291
 292 #define MTK_STAT_OFFSET         0x40
 293
 294 /* QDMA TX NUM */
 295 #define QID_BITS_V2(x)          (((x) & 0x3f) << 16)
 296 #define MTK_QDMA_GMAC2_QID      8
 297
 298 #define MTK_TX_DMA_BUF_SHIFT    8
 299
 300 /* QDMA V2 descriptor txd6 */
 301 #define TX_DMA_INS_VLAN_V2      BIT(16)
 302 /* QDMA V2 descriptor txd5 */
 303 #define TX_DMA_CHKSUM_V2        (0x7 << 28)
 304 #define TX_DMA_TSO_V2           BIT(31)
 305
 306 /* QDMA V2 descriptor txd4 */
 307 #define TX_DMA_FPORT_SHIFT_V2   8
 308 #define TX_DMA_FPORT_MASK_V2    0xf
 309 #define TX_DMA_SWC_V2           BIT(30)
 310
 311 /* QDMA descriptor txd4 */
 312 #define TX_DMA_CHKSUM           (0x7 << 29)
 313 #define TX_DMA_TSO              BIT(28)
 314 #define TX_DMA_FPORT_SHIFT      25
 315 #define TX_DMA_FPORT_MASK       0x7
 316 #define TX_DMA_INS_VLAN         BIT(16)
 317
 318 /* QDMA descriptor txd3 */
 319 #define TX_DMA_OWNER_CPU        BIT(31)
 320 #define TX_DMA_LS0              BIT(30)
 321 #define TX_DMA_PLEN0(x)         (((x) & eth->soc->txrx.dma_max_len) << eth->soc->txrx.dma_len_offset)
 322 #define TX_DMA_PLEN1(x)         ((x) & eth->soc->txrx.dma_max_len)
 323 #define TX_DMA_SWC              BIT(14)
 324 #define TX_DMA_PQID             GENMASK(3, 0)
 325
 326 /* PDMA on MT7628 */
 327 #define TX_DMA_DONE             BIT(31)
 328 #define TX_DMA_LS1              BIT(14)
 329 #define TX_DMA_DESP2_DEF        (TX_DMA_LS0 | TX_DMA_DONE)
 330
 331 /* QDMA descriptor rxd2 */
 332 #define RX_DMA_DONE             BIT(31)
 333 #define RX_DMA_LSO              BIT(30)
 334 #define RX_DMA_PREP_PLEN0(x)    (((x) & eth->soc->txrx.dma_max_len) << eth->soc->txrx.dma_len_offset)
 335 #define RX_DMA_GET_PLEN0(x)     (((x) >> eth->soc->txrx.dma_len_offset) & eth->soc->txrx.dma_max_len)
 336 #define RX_DMA_VTAG             BIT(15)
 337
 338 /* QDMA descriptor rxd3 */
 339 #define RX_DMA_VID(x)           ((x) & VLAN_VID_MASK)
 340 #define RX_DMA_TCI(x)           ((x) & (VLAN_PRIO_MASK | VLAN_VID_MASK))
 341 #define RX_DMA_VPID(x)          (((x) >> 16) & 0xffff)
 342
 343 /* QDMA descriptor rxd4 */
 344 #define MTK_RXD4_FOE_ENTRY      GENMASK(13, 0)
 345 #define MTK_RXD4_PPE_CPU_REASON GENMASK(18, 14)
 346 #define MTK_RXD4_SRC_PORT       GENMASK(21, 19)
 347 #define MTK_RXD4_ALG            GENMASK(31, 22)
 348
 349 /* QDMA descriptor rxd4 */
 350 #define RX_DMA_L4_VALID         BIT(24)
 351 #define RX_DMA_L4_VALID_PDMA    BIT(30)         /* when PDMA is used */
 352 #define RX_DMA_SPECIAL_TAG      BIT(22)
 353
 354 /* PDMA descriptor rxd5 */
 355 #define MTK_RXD5_FOE_ENTRY      GENMASK(14, 0)
 356 #define MTK_RXD5_PPE_CPU_REASON GENMASK(22, 18)
 357 #define MTK_RXD5_SRC_PORT       GENMASK(29, 26)
 358
 359 #define RX_DMA_GET_SPORT(x)     (((x) >> 19) & 0x7)
 360 #define RX_DMA_GET_SPORT_V2(x)  (((x) >> 26) & 0xf)
 361
 362 /* PDMA V2 descriptor rxd3 */
 363 #define RX_DMA_VTAG_V2          BIT(0)
 364 #define RX_DMA_L4_VALID_V2      BIT(2)
 365
 366 /* PHY Indirect Access Control registers */
 367 #define MTK_PHY_IAC             0x10004
 368 #define PHY_IAC_ACCESS          BIT(31)
 369 #define PHY_IAC_REG_MASK        GENMASK(29, 25)
 370 #define PHY_IAC_REG(x)          FIELD_PREP(PHY_IAC_REG_MASK, (x))
 371 #define PHY_IAC_ADDR_MASK       GENMASK(24, 20)
 372 #define PHY_IAC_ADDR(x)         FIELD_PREP(PHY_IAC_ADDR_MASK, (x))
 373 #define PHY_IAC_CMD_MASK        GENMASK(19, 18)
 374 #define PHY_IAC_CMD_C45_ADDR    FIELD_PREP(PHY_IAC_CMD_MASK, 0)
 375 #define PHY_IAC_CMD_WRITE       FIELD_PREP(PHY_IAC_CMD_MASK, 1)
 376 #define PHY_IAC_CMD_C22_READ    FIELD_PREP(PHY_IAC_CMD_MASK, 2)
 377 #define PHY_IAC_CMD_C45_READ    FIELD_PREP(PHY_IAC_CMD_MASK, 3)
 378 #define PHY_IAC_START_MASK      GENMASK(17, 16)
 379 #define PHY_IAC_START_C45       FIELD_PREP(PHY_IAC_START_MASK, 0)
 380 #define PHY_IAC_START_C22       FIELD_PREP(PHY_IAC_START_MASK, 1)
 381 #define PHY_IAC_DATA_MASK       GENMASK(15, 0)
 382 #define PHY_IAC_DATA(x)         FIELD_PREP(PHY_IAC_DATA_MASK, (x))
 383 #define PHY_IAC_TIMEOUT         HZ
 384
 385 #define MTK_MAC_MISC            0x1000c
 386 #define MTK_MUX_TO_ESW          BIT(0)
 387
 388 /* Mac control registers */
 389 #define MTK_MAC_MCR(x)          (0x10100 + (x * 0x100))
 390 #define MAC_MCR_MAX_RX_MASK     GENMASK(25, 24)
 391 #define MAC_MCR_MAX_RX(_x)      (MAC_MCR_MAX_RX_MASK & ((_x) << 24))
 392 #define MAC_MCR_MAX_RX_1518     0x0
 393 #define MAC_MCR_MAX_RX_1536     0x1
 394 #define MAC_MCR_MAX_RX_1552     0x2
 395 #define MAC_MCR_MAX_RX_2048     0x3
 396 #define MAC_MCR_IPG_CFG         (BIT(18) | BIT(16))
 397 #define MAC_MCR_FORCE_MODE      BIT(15)
 398 #define MAC_MCR_TX_EN           BIT(14)
 399 #define MAC_MCR_RX_EN           BIT(13)
 400 #define MAC_MCR_BACKOFF_EN      BIT(9)
 401 #define MAC_MCR_BACKPR_EN       BIT(8)
 402 #define MAC_MCR_FORCE_RX_FC     BIT(5)
 403 #define MAC_MCR_FORCE_TX_FC     BIT(4)
 404 #define MAC_MCR_SPEED_1000      BIT(3)
 405 #define MAC_MCR_SPEED_100       BIT(2)
 406 #define MAC_MCR_FORCE_DPX       BIT(1)
 407 #define MAC_MCR_FORCE_LINK      BIT(0)
 408 #define MAC_MCR_FORCE_LINK_DOWN (MAC_MCR_FORCE_MODE)
 409
 410 /* Mac status registers */
 411 #define MTK_MAC_MSR(x)          (0x10108 + (x * 0x100))
 412 #define MAC_MSR_EEE1G           BIT(7)
 413 #define MAC_MSR_EEE100M         BIT(6)
 414 #define MAC_MSR_RX_FC           BIT(5)
 415 #define MAC_MSR_TX_FC           BIT(4)
 416 #define MAC_MSR_SPEED_1000      BIT(3)
 417 #define MAC_MSR_SPEED_100       BIT(2)
 418 #define MAC_MSR_SPEED_MASK      (MAC_MSR_SPEED_1000 | MAC_MSR_SPEED_100)
 419 #define MAC_MSR_DPX             BIT(1)
 420 #define MAC_MSR_LINK            BIT(0)
 421
 422 /* TRGMII RXC control register */
 423 #define TRGMII_RCK_CTRL         0x10300
 424 #define DQSI0(x)                ((x << 0) & GENMASK(6, 0))
 425 #define DQSI1(x)                ((x << 8) & GENMASK(14, 8))
 426 #define RXCTL_DMWTLAT(x)        ((x << 16) & GENMASK(18, 16))
 427 #define RXC_RST                 BIT(31)
 428 #define RXC_DQSISEL             BIT(30)
 429 #define RCK_CTRL_RGMII_1000     (RXC_DQSISEL | RXCTL_DMWTLAT(2) | DQSI1(16))
 430 #define RCK_CTRL_RGMII_10_100   RXCTL_DMWTLAT(2)
 431
 432 #define NUM_TRGMII_CTRL         5
 433
 434 /* TRGMII RXC control register */
 435 #define TRGMII_TCK_CTRL         0x10340
 436 #define TXCTL_DMWTLAT(x)        ((x << 16) & GENMASK(18, 16))
 437 #define TXC_INV                 BIT(30)
 438 #define TCK_CTRL_RGMII_1000     TXCTL_DMWTLAT(2)
 439 #define TCK_CTRL_RGMII_10_100   (TXC_INV | TXCTL_DMWTLAT(2))
 440
 441 /* TRGMII TX Drive Strength */
 442 #define TRGMII_TD_ODT(i)        (0x10354 + 8 * (i))
 443 #define  TD_DM_DRVP(x)          ((x) & 0xf)
 444 #define  TD_DM_DRVN(x)          (((x) & 0xf) << 4)
 445
 446 /* TRGMII Interface mode register */
 447 #define INTF_MODE               0x10390
 448 #define TRGMII_INTF_DIS         BIT(0)
 449 #define TRGMII_MODE             BIT(1)
 450 #define TRGMII_CENTRAL_ALIGNED  BIT(2)
 451 #define INTF_MODE_RGMII_1000    (TRGMII_MODE | TRGMII_CENTRAL_ALIGNED)
 452 #define INTF_MODE_RGMII_10_100  0
 453
 454 /* GPIO port control registers for GMAC 2*/
 455 #define GPIO_OD33_CTRL8         0x4c0
 456 #define GPIO_BIAS_CTRL          0xed0
 457 #define GPIO_DRV_SEL10          0xf00
 458
 459 /* ethernet subsystem chip id register */
 460 #define ETHSYS_CHIPID0_3        0x0
 461 #define ETHSYS_CHIPID4_7        0x4
 462 #define MT7623_ETH              7623
 463 #define MT7622_ETH              7622
 464 #define MT7621_ETH              7621
 465
 466 /* ethernet system control register */
 467 #define ETHSYS_SYSCFG           0x10
 468 #define SYSCFG_DRAM_TYPE_DDR2   BIT(4)
 469
 470 /* ethernet subsystem config register */
 471 #define ETHSYS_SYSCFG0          0x14
 472 #define SYSCFG0_GE_MASK         0x3
 473 #define SYSCFG0_GE_MODE(x, y)   (x << (12 + (y * 2)))
 474 #define SYSCFG0_SGMII_MASK     GENMASK(9, 8)
 475 #define SYSCFG0_SGMII_GMAC1    ((2 << 8) & SYSCFG0_SGMII_MASK)
 476 #define SYSCFG0_SGMII_GMAC2    ((3 << 8) & SYSCFG0_SGMII_MASK)
 477 #define SYSCFG0_SGMII_GMAC1_V2 BIT(9)
 478 #define SYSCFG0_SGMII_GMAC2_V2 BIT(8)
 479
 480
 481 /* ethernet subsystem clock register */
 482 #define ETHSYS_CLKCFG0          0x2c
 483 #define ETHSYS_TRGMII_CLK_SEL362_5      BIT(11)
 484 #define ETHSYS_TRGMII_MT7621_MASK       (BIT(5) | BIT(6))
 485 #define ETHSYS_TRGMII_MT7621_APLL       BIT(6)
 486 #define ETHSYS_TRGMII_MT7621_DDR_PLL    BIT(5)
 487
 488 /* ethernet reset control register */
 489 #define ETHSYS_RSTCTRL                  0x34
 490 #define RSTCTRL_FE                      BIT(6)
 491 #define RSTCTRL_PPE0                    BIT(31)
 492 #define RSTCTRL_PPE0_V2                 BIT(30)
 493 #define RSTCTRL_PPE1                    BIT(31)
 494 #define RSTCTRL_ETH                     BIT(23)
 495
 496 /* ethernet reset check idle register */
 497 #define ETHSYS_FE_RST_CHK_IDLE_EN       0x28
 498
 499 /* ethernet dma channel agent map */
 500 #define ETHSYS_DMA_AG_MAP       0x408
 501 #define ETHSYS_DMA_AG_MAP_PDMA  BIT(0)
 502 #define ETHSYS_DMA_AG_MAP_QDMA  BIT(1)
 503 #define ETHSYS_DMA_AG_MAP_PPE   BIT(2)
 504
 505 /* SGMII subsystem config registers */
 506 /* BMCR (low 16) BMSR (high 16) */
 507 #define SGMSYS_PCS_CONTROL_1    0x0
 508 #define SGMII_BMCR              GENMASK(15, 0)
 509 #define SGMII_BMSR              GENMASK(31, 16)
 510 #define SGMII_AN_RESTART        BIT(9)
 511 #define SGMII_ISOLATE           BIT(10)
 512 #define SGMII_AN_ENABLE         BIT(12)
 513 #define SGMII_LINK_STATYS       BIT(18)
 514 #define SGMII_AN_ABILITY        BIT(19)
 515 #define SGMII_AN_COMPLETE       BIT(21)
 516 #define SGMII_PCS_FAULT         BIT(23)
 517 #define SGMII_AN_EXPANSION_CLR  BIT(30)
 518
 519 #define SGMSYS_PCS_ADVERTISE    0x8
 520 #define SGMII_ADVERTISE         GENMASK(15, 0)
 521 #define SGMII_LPA               GENMASK(31, 16)
 522
 523 /* Register to programmable link timer, the unit in 2 * 8ns */
 524 #define SGMSYS_PCS_LINK_TIMER   0x18
 525 #define SGMII_LINK_TIMER_MASK   GENMASK(19, 0)
 526 #define SGMII_LINK_TIMER_DEFAULT        (0x186a0 & SGMII_LINK_TIMER_MASK)
 527
 528 /* Register to control remote fault */
 529 #define SGMSYS_SGMII_MODE               0x20
 530 #define SGMII_IF_MODE_SGMII             BIT(0)
 531 #define SGMII_SPEED_DUPLEX_AN           BIT(1)
 532 #define SGMII_SPEED_MASK                GENMASK(3, 2)
 533 #define SGMII_SPEED_10                  FIELD_PREP(SGMII_SPEED_MASK, 0)
 534 #define SGMII_SPEED_100                 FIELD_PREP(SGMII_SPEED_MASK, 1)
 535 #define SGMII_SPEED_1000                FIELD_PREP(SGMII_SPEED_MASK, 2)
 536 #define SGMII_DUPLEX_HALF               BIT(4)
 537 #define SGMII_IF_MODE_BIT5              BIT(5)
 538 #define SGMII_REMOTE_FAULT_DIS          BIT(8)
 539 #define SGMII_CODE_SYNC_SET_VAL         BIT(9)
 540 #define SGMII_CODE_SYNC_SET_EN          BIT(10)
 541 #define SGMII_SEND_AN_ERROR_EN          BIT(11)
 542 #define SGMII_IF_MODE_MASK              GENMASK(5, 1)
 543
 544 /* Register to set SGMII speed, ANA RG_ Control Signals III*/
 545 #define SGMSYS_ANA_RG_CS3       0x2028
 546 #define RG_PHY_SPEED_MASK       (BIT(2) | BIT(3))
 547 #define RG_PHY_SPEED_1_25G      0x0
 548 #define RG_PHY_SPEED_3_125G     BIT(2)
 549
 550 /* Register to power up QPHY */
 551 #define SGMSYS_QPHY_PWR_STATE_CTRL 0xe8
 552 #define SGMII_PHYA_PWD          BIT(4)
 553
 554 /* Infrasys subsystem config registers */
 555 #define INFRA_MISC2            0x70c
 556 #define CO_QPHY_SEL            BIT(0)
 557 #define GEPHY_MAC_SEL          BIT(1)
 558
 559 /* MT7628/88 specific stuff */
 560 #define MT7628_PDMA_OFFSET      0x0800
 561 #define MT7628_SDM_OFFSET       0x0c00
 562
 563 #define MT7628_TX_BASE_PTR0     (MT7628_PDMA_OFFSET + 0x00)
 564 #define MT7628_TX_MAX_CNT0      (MT7628_PDMA_OFFSET + 0x04)
 565 #define MT7628_TX_CTX_IDX0      (MT7628_PDMA_OFFSET + 0x08)
 566 #define MT7628_TX_DTX_IDX0      (MT7628_PDMA_OFFSET + 0x0c)
 567 #define MT7628_PST_DTX_IDX0     BIT(0)
 568
 569 #define MT7628_SDM_MAC_ADRL     (MT7628_SDM_OFFSET + 0x0c)
 570 #define MT7628_SDM_MAC_ADRH     (MT7628_SDM_OFFSET + 0x10)
 571
 572 /* Counter / stat register */
 573 #define MT7628_SDM_TPCNT        (MT7628_SDM_OFFSET + 0x100)
 574 #define MT7628_SDM_TBCNT        (MT7628_SDM_OFFSET + 0x104)
 575 #define MT7628_SDM_RPCNT        (MT7628_SDM_OFFSET + 0x108)
 576 #define MT7628_SDM_RBCNT        (MT7628_SDM_OFFSET + 0x10c)
 577 #define MT7628_SDM_CS_ERR       (MT7628_SDM_OFFSET + 0x110)
 578
 579 #define MTK_FE_CDM1_FSM         0x220
 580 #define MTK_FE_CDM2_FSM         0x224
 581 #define MTK_FE_CDM3_FSM         0x238
 582 #define MTK_FE_CDM4_FSM         0x298
 583 #define MTK_FE_CDM5_FSM         0x318
 584 #define MTK_FE_CDM6_FSM         0x328
 585 #define MTK_FE_GDM1_FSM         0x228
 586 #define MTK_FE_GDM2_FSM         0x22C
 587
 588 #define MTK_MAC_FSM(x)          (0x1010C + ((x) * 0x100))
 589
 590 struct mtk_rx_dma {
 591         unsigned int rxd1;
 592         unsigned int rxd2;
 593         unsigned int rxd3;
 594         unsigned int rxd4;
 595 } __packed __aligned(4);
 596
 597 struct mtk_rx_dma_v2 {
 598         unsigned int rxd1;
 599         unsigned int rxd2;
 600         unsigned int rxd3;
 601         unsigned int rxd4;
 602         unsigned int rxd5;
 603         unsigned int rxd6;
 604         unsigned int rxd7;
 605         unsigned int rxd8;
 606 } __packed __aligned(4);
 607
 608 struct mtk_tx_dma {
 609         unsigned int txd1;
 610         unsigned int txd2;
 611         unsigned int txd3;
 612         unsigned int txd4;
 613 } __packed __aligned(4);
 614
 615 struct mtk_tx_dma_v2 {
 616         unsigned int txd1;
 617         unsigned int txd2;
 618         unsigned int txd3;
 619         unsigned int txd4;
 620         unsigned int txd5;
 621         unsigned int txd6;
 622         unsigned int txd7;
 623         unsigned int txd8;
 624 } __packed __aligned(4);
 625
 626 struct mtk_eth;
 627 struct mtk_mac;
 628
 629 struct mtk_xdp_stats {
 630         u64 rx_xdp_redirect;
 631         u64 rx_xdp_pass;
 632         u64 rx_xdp_drop;
 633         u64 rx_xdp_tx;
 634         u64 rx_xdp_tx_errors;
 635         u64 tx_xdp_xmit;
 636         u64 tx_xdp_xmit_errors;
 637 };
 638
 639 /* struct mtk_hw_stats - the structure that holds the traffic statistics.
 640  * @stats_lock:         make sure that stats operations are atomic
 641  * @reg_offset:         the status register offset of the SoC
 642  * @syncp:              the refcount
 643  *
 644  * All of the supported SoCs have hardware counters for traffic statistics.
 645  * Whenever the status IRQ triggers we can read the latest stats from these
 646  * counters and store them in this struct.
 647  */
 648 struct mtk_hw_stats {
 649         u64 tx_bytes;
 650         u64 tx_packets;
 651         u64 tx_skip;
 652         u64 tx_collisions;
 653         u64 rx_bytes;
 654         u64 rx_packets;
 655         u64 rx_overflow;
 656         u64 rx_fcs_errors;
 657         u64 rx_short_errors;
 658         u64 rx_long_errors;
 659         u64 rx_checksum_errors;
 660         u64 rx_flow_control_packets;
 661
 662         struct mtk_xdp_stats    xdp_stats;
 663
 664         spinlock_t              stats_lock;
 665         u32                     reg_offset;
 666         struct u64_stats_sync   syncp;
 667 };
 668
 669 enum mtk_tx_flags {
 670         /* PDMA descriptor can point at 1-2 segments. This enum allows us to
 671          * track how memory was allocated so that it can be freed properly.
 672          */
 673         MTK_TX_FLAGS_SINGLE0    = 0x01,
 674         MTK_TX_FLAGS_PAGE0      = 0x02,
 675
 676         /* MTK_TX_FLAGS_FPORTx allows tracking which port the transmitted
 677          * SKB out instead of looking up through hardware TX descriptor.
 678          */
 679         MTK_TX_FLAGS_FPORT0     = 0x04,
 680         MTK_TX_FLAGS_FPORT1     = 0x08,
 681 };
 682
 683 /* This enum allows us to identify how the clock is defined on the array of the
 684  * clock in the order
 685  */
 686 enum mtk_clks_map {
 687         MTK_CLK_ETHIF,
 688         MTK_CLK_SGMIITOP,
 689         MTK_CLK_ESW,
 690         MTK_CLK_GP0,
 691         MTK_CLK_GP1,
 692         MTK_CLK_GP2,
 693         MTK_CLK_FE,
 694         MTK_CLK_TRGPLL,
 695         MTK_CLK_SGMII_TX_250M,
 696         MTK_CLK_SGMII_RX_250M,
 697         MTK_CLK_SGMII_CDR_REF,
 698         MTK_CLK_SGMII_CDR_FB,
 699         MTK_CLK_SGMII2_TX_250M,
 700         MTK_CLK_SGMII2_RX_250M,
 701         MTK_CLK_SGMII2_CDR_REF,
 702         MTK_CLK_SGMII2_CDR_FB,
 703         MTK_CLK_SGMII_CK,
 704         MTK_CLK_ETH2PLL,
 705         MTK_CLK_WOCPU0,
 706         MTK_CLK_WOCPU1,
 707         MTK_CLK_NETSYS0,
 708         MTK_CLK_NETSYS1,
 709         MTK_CLK_MAX
 710 };
 711
 712 #define MT7623_CLKS_BITMAP      (BIT(MTK_CLK_ETHIF) | BIT(MTK_CLK_ESW) |  \
 713                                  BIT(MTK_CLK_GP1) | BIT(MTK_CLK_GP2) | \
 714                                  BIT(MTK_CLK_TRGPLL))
 715 #define MT7622_CLKS_BITMAP      (BIT(MTK_CLK_ETHIF) | BIT(MTK_CLK_ESW) |  \
 716                                  BIT(MTK_CLK_GP0) | BIT(MTK_CLK_GP1) | \
 717                                  BIT(MTK_CLK_GP2) | \
 718                                  BIT(MTK_CLK_SGMII_TX_250M) | \
 719                                  BIT(MTK_CLK_SGMII_RX_250M) | \
 720                                  BIT(MTK_CLK_SGMII_CDR_REF) | \
 721                                  BIT(MTK_CLK_SGMII_CDR_FB) | \
 722                                  BIT(MTK_CLK_SGMII_CK) | \
 723                                  BIT(MTK_CLK_ETH2PLL))
 724 #define MT7621_CLKS_BITMAP      (0)
 725 #define MT7628_CLKS_BITMAP      (0)
 726 #define MT7629_CLKS_BITMAP      (BIT(MTK_CLK_ETHIF) | BIT(MTK_CLK_ESW) |  \
 727                                  BIT(MTK_CLK_GP0) | BIT(MTK_CLK_GP1) | \
 728                                  BIT(MTK_CLK_GP2) | BIT(MTK_CLK_FE) | \
 729                                  BIT(MTK_CLK_SGMII_TX_250M) | \
 730                                  BIT(MTK_CLK_SGMII_RX_250M) | \
 731                                  BIT(MTK_CLK_SGMII_CDR_REF) | \
 732                                  BIT(MTK_CLK_SGMII_CDR_FB) | \
 733                                  BIT(MTK_CLK_SGMII2_TX_250M) | \
 734                                  BIT(MTK_CLK_SGMII2_RX_250M) | \
 735                                  BIT(MTK_CLK_SGMII2_CDR_REF) | \
 736                                  BIT(MTK_CLK_SGMII2_CDR_FB) | \
 737                                  BIT(MTK_CLK_SGMII_CK) | \
 738                                  BIT(MTK_CLK_ETH2PLL) | BIT(MTK_CLK_SGMIITOP))
 739 #define MT7986_CLKS_BITMAP      (BIT(MTK_CLK_FE) | BIT(MTK_CLK_GP2) | BIT(MTK_CLK_GP1) | \
 740                                  BIT(MTK_CLK_WOCPU1) | BIT(MTK_CLK_WOCPU0) | \
 741                                  BIT(MTK_CLK_SGMII_TX_250M) | \
 742                                  BIT(MTK_CLK_SGMII_RX_250M) | \
 743                                  BIT(MTK_CLK_SGMII_CDR_REF) | \
 744                                  BIT(MTK_CLK_SGMII_CDR_FB) | \
 745                                  BIT(MTK_CLK_SGMII2_TX_250M) | \
 746                                  BIT(MTK_CLK_SGMII2_RX_250M) | \
 747                                  BIT(MTK_CLK_SGMII2_CDR_REF) | \
 748                                  BIT(MTK_CLK_SGMII2_CDR_FB))
 749
 750 enum mtk_dev_state {
 751         MTK_HW_INIT,
 752         MTK_RESETTING
 753 };
 754
 755 enum mtk_tx_buf_type {
 756         MTK_TYPE_SKB,
 757         MTK_TYPE_XDP_TX,
 758         MTK_TYPE_XDP_NDO,
 759 };
 760
 761 /* struct mtk_tx_buf -  This struct holds the pointers to the memory pointed at
 762  *                      by the TX descriptor    s
 763  * @skb:                The SKB pointer of the packet being sent
 764  * @dma_addr0:          The base addr of the first segment
 765  * @dma_len0:           The length of the first segment
 766  * @dma_addr1:          The base addr of the second segment
 767  * @dma_len1:           The length of the second segment
 768  */
 769 struct mtk_tx_buf {
 770         enum mtk_tx_buf_type type;
 771         void *data;
 772
 773         u32 flags;
 774         DEFINE_DMA_UNMAP_ADDR(dma_addr0);
 775         DEFINE_DMA_UNMAP_LEN(dma_len0);
 776         DEFINE_DMA_UNMAP_ADDR(dma_addr1);
 777         DEFINE_DMA_UNMAP_LEN(dma_len1);
 778 };
 779
 780 /* struct mtk_tx_ring - This struct holds info describing a TX ring
 781  * @dma:                The descriptor ring
 782  * @buf:                The memory pointed at by the ring
 783  * @phys:               The physical addr of tx_buf
 784  * @next_free:          Pointer to the next free descriptor
 785  * @last_free:          Pointer to the last free descriptor
 786  * @last_free_ptr:      Hardware pointer value of the last free descriptor
 787  * @thresh:             The threshold of minimum amount of free descriptors
 788  * @free_count:         QDMA uses a linked list. Track how many free descriptors
 789  *                      are present
 790  */
 791 struct mtk_tx_ring {
 792         void *dma;
 793         struct mtk_tx_buf *buf;
 794         dma_addr_t phys;
 795         struct mtk_tx_dma *next_free;
 796         struct mtk_tx_dma *last_free;
 797         u32 last_free_ptr;
 798         u16 thresh;
 799         atomic_t free_count;
 800         int dma_size;
 801         struct mtk_tx_dma *dma_pdma;    /* For MT7628/88 PDMA handling */
 802         dma_addr_t phys_pdma;
 803         int cpu_idx;
 804 };
 805
 806 /* PDMA rx ring mode */
 807 enum mtk_rx_flags {
 808         MTK_RX_FLAGS_NORMAL = 0,
 809         MTK_RX_FLAGS_HWLRO,
 810         MTK_RX_FLAGS_QDMA,
 811 };
 812
 813 /* struct mtk_rx_ring - This struct holds info describing a RX ring
 814  * @dma:                The descriptor ring
 815  * @data:               The memory pointed at by the ring
 816  * @phys:               The physical addr of rx_buf
 817  * @frag_size:          How big can each fragment be
 818  * @buf_size:           The size of each packet buffer
 819  * @calc_idx:           The current head of ring
 820  */
 821 struct mtk_rx_ring {
 822         void *dma;
 823         u8 **data;
 824         dma_addr_t phys;
 825         u16 frag_size;
 826         u16 buf_size;
 827         u16 dma_size;
 828         bool calc_idx_update;
 829         u16 calc_idx;
 830         u32 crx_idx_reg;
 831         /* page_pool */
 832         struct page_pool *page_pool;
 833         struct xdp_rxq_info xdp_q;
 834 };
 835
 836 enum mkt_eth_capabilities {
 837         MTK_RGMII_BIT = 0,
 838         MTK_TRGMII_BIT,
 839         MTK_SGMII_BIT,
 840         MTK_ESW_BIT,
 841         MTK_GEPHY_BIT,
 842         MTK_MUX_BIT,
 843         MTK_INFRA_BIT,
 844         MTK_SHARED_SGMII_BIT,
 845         MTK_HWLRO_BIT,
 846         MTK_SHARED_INT_BIT,
 847         MTK_TRGMII_MT7621_CLK_BIT,
 848         MTK_QDMA_BIT,
 849         MTK_NETSYS_V2_BIT,
 850         MTK_SOC_MT7628_BIT,
 851         MTK_RSTCTRL_PPE1_BIT,
 852
 853         /* MUX BITS*/
 854         MTK_ETH_MUX_GDM1_TO_GMAC1_ESW_BIT,
 855         MTK_ETH_MUX_GMAC2_GMAC0_TO_GEPHY_BIT,
 856         MTK_ETH_MUX_U3_GMAC2_TO_QPHY_BIT,
 857         MTK_ETH_MUX_GMAC1_GMAC2_TO_SGMII_RGMII_BIT,
 858         MTK_ETH_MUX_GMAC12_TO_GEPHY_SGMII_BIT,
 859
 860         /* PATH BITS */
 861         MTK_ETH_PATH_GMAC1_RGMII_BIT,
 862         MTK_ETH_PATH_GMAC1_TRGMII_BIT,
 863         MTK_ETH_PATH_GMAC1_SGMII_BIT,
 864         MTK_ETH_PATH_GMAC2_RGMII_BIT,
 865         MTK_ETH_PATH_GMAC2_SGMII_BIT,
 866         MTK_ETH_PATH_GMAC2_GEPHY_BIT,
 867         MTK_ETH_PATH_GDM1_ESW_BIT,
 868 };
 869
 870 /* Supported hardware group on SoCs */
 871 #define MTK_RGMII               BIT(MTK_RGMII_BIT)
 872 #define MTK_TRGMII              BIT(MTK_TRGMII_BIT)
 873 #define MTK_SGMII               BIT(MTK_SGMII_BIT)
 874 #define MTK_ESW                 BIT(MTK_ESW_BIT)
 875 #define MTK_GEPHY               BIT(MTK_GEPHY_BIT)
 876 #define MTK_MUX                 BIT(MTK_MUX_BIT)
 877 #define MTK_INFRA               BIT(MTK_INFRA_BIT)
 878 #define MTK_SHARED_SGMII        BIT(MTK_SHARED_SGMII_BIT)
 879 #define MTK_HWLRO               BIT(MTK_HWLRO_BIT)
 880 #define MTK_SHARED_INT          BIT(MTK_SHARED_INT_BIT)
 881 #define MTK_TRGMII_MT7621_CLK   BIT(MTK_TRGMII_MT7621_CLK_BIT)
 882 #define MTK_QDMA                BIT(MTK_QDMA_BIT)
 883 #define MTK_NETSYS_V2           BIT(MTK_NETSYS_V2_BIT)
 884 #define MTK_SOC_MT7628          BIT(MTK_SOC_MT7628_BIT)
 885 #define MTK_RSTCTRL_PPE1        BIT(MTK_RSTCTRL_PPE1_BIT)
 886
 887 #define MTK_ETH_MUX_GDM1_TO_GMAC1_ESW           \
 888         BIT(MTK_ETH_MUX_GDM1_TO_GMAC1_ESW_BIT)
 889 #define MTK_ETH_MUX_GMAC2_GMAC0_TO_GEPHY        \
 890         BIT(MTK_ETH_MUX_GMAC2_GMAC0_TO_GEPHY_BIT)
 891 #define MTK_ETH_MUX_U3_GMAC2_TO_QPHY            \
 892         BIT(MTK_ETH_MUX_U3_GMAC2_TO_QPHY_BIT)
 893 #define MTK_ETH_MUX_GMAC1_GMAC2_TO_SGMII_RGMII  \
 894         BIT(MTK_ETH_MUX_GMAC1_GMAC2_TO_SGMII_RGMII_BIT)
 895 #define MTK_ETH_MUX_GMAC12_TO_GEPHY_SGMII       \
 896         BIT(MTK_ETH_MUX_GMAC12_TO_GEPHY_SGMII_BIT)
 897
 898 /* Supported path present on SoCs */
 899 #define MTK_ETH_PATH_GMAC1_RGMII        BIT(MTK_ETH_PATH_GMAC1_RGMII_BIT)
 900 #define MTK_ETH_PATH_GMAC1_TRGMII       BIT(MTK_ETH_PATH_GMAC1_TRGMII_BIT)
 901 #define MTK_ETH_PATH_GMAC1_SGMII        BIT(MTK_ETH_PATH_GMAC1_SGMII_BIT)
 902 #define MTK_ETH_PATH_GMAC2_RGMII        BIT(MTK_ETH_PATH_GMAC2_RGMII_BIT)
 903 #define MTK_ETH_PATH_GMAC2_SGMII        BIT(MTK_ETH_PATH_GMAC2_SGMII_BIT)
 904 #define MTK_ETH_PATH_GMAC2_GEPHY        BIT(MTK_ETH_PATH_GMAC2_GEPHY_BIT)
 905 #define MTK_ETH_PATH_GDM1_ESW           BIT(MTK_ETH_PATH_GDM1_ESW_BIT)
 906
 907 #define MTK_GMAC1_RGMII         (MTK_ETH_PATH_GMAC1_RGMII | MTK_RGMII)
 908 #define MTK_GMAC1_TRGMII        (MTK_ETH_PATH_GMAC1_TRGMII | MTK_TRGMII)
 909 #define MTK_GMAC1_SGMII         (MTK_ETH_PATH_GMAC1_SGMII | MTK_SGMII)
 910 #define MTK_GMAC2_RGMII         (MTK_ETH_PATH_GMAC2_RGMII | MTK_RGMII)
 911 #define MTK_GMAC2_SGMII         (MTK_ETH_PATH_GMAC2_SGMII | MTK_SGMII)
 912 #define MTK_GMAC2_GEPHY         (MTK_ETH_PATH_GMAC2_GEPHY | MTK_GEPHY)
 913 #define MTK_GDM1_ESW            (MTK_ETH_PATH_GDM1_ESW | MTK_ESW)
 914
 915 /* MUXes present on SoCs */
 916 /* 0: GDM1 -> GMAC1, 1: GDM1 -> ESW */
 917 #define MTK_MUX_GDM1_TO_GMAC1_ESW (MTK_ETH_MUX_GDM1_TO_GMAC1_ESW | MTK_MUX)
 918
 919 /* 0: GMAC2 -> GEPHY, 1: GMAC0 -> GePHY */
 920 #define MTK_MUX_GMAC2_GMAC0_TO_GEPHY    \
 921         (MTK_ETH_MUX_GMAC2_GMAC0_TO_GEPHY | MTK_MUX | MTK_INFRA)
 922
 923 /* 0: U3 -> QPHY, 1: GMAC2 -> QPHY */
 924 #define MTK_MUX_U3_GMAC2_TO_QPHY        \
 925         (MTK_ETH_MUX_U3_GMAC2_TO_QPHY | MTK_MUX | MTK_INFRA)
 926
 927 /* 2: GMAC1 -> SGMII, 3: GMAC2 -> SGMII */
 928 #define MTK_MUX_GMAC1_GMAC2_TO_SGMII_RGMII      \
 929         (MTK_ETH_MUX_GMAC1_GMAC2_TO_SGMII_RGMII | MTK_MUX | \
 930         MTK_SHARED_SGMII)
 931
 932 /* 0: GMACx -> GEPHY, 1: GMACx -> SGMII where x is 1 or 2 */
 933 #define MTK_MUX_GMAC12_TO_GEPHY_SGMII   \
 934         (MTK_ETH_MUX_GMAC12_TO_GEPHY_SGMII | MTK_MUX)
 935
 936 #define MTK_HAS_CAPS(caps, _x)          (((caps) & (_x)) == (_x))
 937
 938 #define MT7621_CAPS  (MTK_GMAC1_RGMII | MTK_GMAC1_TRGMII | \
 939                       MTK_GMAC2_RGMII | MTK_SHARED_INT | \
 940                       MTK_TRGMII_MT7621_CLK | MTK_QDMA)
 941
 942 #define MT7622_CAPS  (MTK_GMAC1_RGMII | MTK_GMAC1_SGMII | MTK_GMAC2_RGMII | \
 943                       MTK_GMAC2_SGMII | MTK_GDM1_ESW | \
 944                       MTK_MUX_GDM1_TO_GMAC1_ESW | \
 945                       MTK_MUX_GMAC1_GMAC2_TO_SGMII_RGMII | MTK_QDMA)
 946
 947 #define MT7623_CAPS  (MTK_GMAC1_RGMII | MTK_GMAC1_TRGMII | MTK_GMAC2_RGMII | \
 948                       MTK_QDMA)
 949
 950 #define MT7628_CAPS  (MTK_SHARED_INT | MTK_SOC_MT7628)
 951
 952 #define MT7629_CAPS  (MTK_GMAC1_SGMII | MTK_GMAC2_SGMII | MTK_GMAC2_GEPHY | \
 953                       MTK_GDM1_ESW | MTK_MUX_GDM1_TO_GMAC1_ESW | \
 954                       MTK_MUX_GMAC2_GMAC0_TO_GEPHY | \
 955                       MTK_MUX_U3_GMAC2_TO_QPHY | \
 956                       MTK_MUX_GMAC12_TO_GEPHY_SGMII | MTK_QDMA)
 957
 958 #define MT7986_CAPS  (MTK_GMAC1_SGMII | MTK_GMAC2_SGMII | \
 959                       MTK_MUX_GMAC12_TO_GEPHY_SGMII | MTK_QDMA | \
 960                       MTK_NETSYS_V2 | MTK_RSTCTRL_PPE1)
 961
 962 struct mtk_tx_dma_desc_info {
 963         dma_addr_t      addr;
 964         u32             size;
 965         u16             vlan_tci;
 966         u16             qid;
 967         u8              gso:1;
 968         u8              csum:1;
 969         u8              vlan:1;
 970         u8              first:1;
 971         u8              last:1;
 972 };
 973
 974 struct mtk_reg_map {
 975         u32     tx_irq_mask;
 976         u32     tx_irq_status;
 977         struct {
 978                 u32     rx_ptr;         /* rx base pointer */
 979                 u32     rx_cnt_cfg;     /* rx max count configuration */
 980                 u32     pcrx_ptr;       /* rx cpu pointer */
 981                 u32     glo_cfg;        /* global configuration */
 982                 u32     rst_idx;        /* reset index */
 983                 u32     delay_irq;      /* delay interrupt */
 984                 u32     irq_status;     /* interrupt status */
 985                 u32     irq_mask;       /* interrupt mask */
 986                 u32     adma_rx_dbg0;
 987                 u32     int_grp;
 988         } pdma;
 989         struct {
 990                 u32     qtx_cfg;        /* tx queue configuration */
 991                 u32     qtx_sch;        /* tx queue scheduler configuration */
 992                 u32     rx_ptr;         /* rx base pointer */
 993                 u32     rx_cnt_cfg;     /* rx max count configuration */
 994                 u32     qcrx_ptr;       /* rx cpu pointer */
 995                 u32     glo_cfg;        /* global configuration */
 996                 u32     rst_idx;        /* reset index */
 997                 u32     delay_irq;      /* delay interrupt */
 998                 u32     fc_th;          /* flow control */
 999                 u32     int_grp;
1000                 u32     hred;           /* interrupt mask */
1001                 u32     ctx_ptr;        /* tx acquire cpu pointer */
1002                 u32     dtx_ptr;        /* tx acquire dma pointer */
1003                 u32     crx_ptr;        /* tx release cpu pointer */
1004                 u32     drx_ptr;        /* tx release dma pointer */
1005                 u32     fq_head;        /* fq head pointer */
1006                 u32     fq_tail;        /* fq tail pointer */
1007                 u32     fq_count;       /* fq free page count */
1008                 u32     fq_blen;        /* fq free page buffer length */
1009                 u32     tx_sch_rate;    /* tx scheduler rate control registers */
1010         } qdma;
1011         u32     gdm1_cnt;
1012         u32     gdma_to_ppe;
1013         u32     ppe_base;
1014         u32     wdma_base[2];
1015         u32     pse_iq_sta;
1016         u32     pse_oq_sta;
1017 };
1018
1019 /* struct mtk_eth_data -        This is the structure holding all differences
1020  *                              among various plaforms
1021  * @reg_map                     Soc register map.
1022  * @ana_rgc3:                   The offset for register ANA_RGC3 related to
1023  *                              sgmiisys syscon
1024  * @caps                        Flags shown the extra capability for the SoC
1025  * @hw_features                 Flags shown HW features
1026  * @required_clks               Flags shown the bitmap for required clocks on
1027  *                              the target SoC
1028  * @required_pctl               A bool value to show whether the SoC requires
1029  *                              the extra setup for those pins used by GMAC.
1030  * @hash_offset                 Flow table hash offset.
1031  * @foe_entry_size              Foe table entry size.
1032  * @txd_size                    Tx DMA descriptor size.
1033  * @rxd_size                    Rx DMA descriptor size.
1034  * @rx_irq_done_mask            Rx irq done register mask.
1035  * @rx_dma_l4_valid             Rx DMA valid register mask.
1036  * @dma_max_len                 Max DMA tx/rx buffer length.
1037  * @dma_len_offset              Tx/Rx DMA length field offset.
1038  */
1039 struct mtk_soc_data {
1040         const struct mtk_reg_map *reg_map;
1041         u32             ana_rgc3;
1042         u32             caps;
1043         u32             required_clks;
1044         bool            required_pctl;
1045         u8              offload_version;
1046         u8              hash_offset;
1047         u16             foe_entry_size;
1048         netdev_features_t hw_features;
1049         struct {
1050                 u32     txd_size;
1051                 u32     rxd_size;
1052                 u32     rx_irq_done_mask;
1053                 u32     rx_dma_l4_valid;
1054                 u32     dma_max_len;
1055                 u32     dma_len_offset;
1056         } txrx;
1057 };
1058
1059 #define MTK_DMA_MONITOR_TIMEOUT         msecs_to_jiffies(1000)
1060
1061 /* currently no SoC has more than 2 macs */
1062 #define MTK_MAX_DEVS                    2
1063
1064 /* struct mtk_pcs -    This structure holds each sgmii regmap and associated
1065  *                     data
1066  * @regmap:            The register map pointing at the range used to setup
1067  *                     SGMII modes
1068  * @ana_rgc3:          The offset refers to register ANA_RGC3 related to regmap
1069  * @interface:         Currently configured interface mode
1070  * @pcs:               Phylink PCS structure
1071  */
1072 struct mtk_pcs {
1073         struct regmap   *regmap;
1074         u32             ana_rgc3;
1075         phy_interface_t interface;
1076         struct phylink_pcs pcs;
1077 };
1078
1079 /* struct mtk_sgmii -  This is the structure holding sgmii regmap and its
1080  *                     characteristics
1081  * @pcs                Array of individual PCS structures
1082  */
1083 struct mtk_sgmii {
1084         struct mtk_pcs  pcs[MTK_MAX_DEVS];
1085 };
1086
1087 /* struct mtk_eth -     This is the main datasructure for holding the state
1088  *                      of the driver
1089  * @dev:                The device pointer
1090  * @dev:                The device pointer used for dma mapping/alloc
1091  * @base:               The mapped register i/o base
1092  * @page_lock:          Make sure that register operations are atomic
1093  * @tx_irq__lock:       Make sure that IRQ register operations are atomic
1094  * @rx_irq__lock:       Make sure that IRQ register operations are atomic
1095  * @dim_lock:           Make sure that Net DIM operations are atomic
1096  * @dummy_dev:          we run 2 netdevs on 1 physical DMA ring and need a
1097  *                      dummy for NAPI to work
1098  * @netdev:             The netdev instances
1099  * @mac:                Each netdev is linked to a physical MAC
1100  * @irq:                The IRQ that we are using
1101  * @msg_enable:         Ethtool msg level
1102  * @ethsys:             The register map pointing at the range used to setup
1103  *                      MII modes
1104  * @infra:              The register map pointing at the range used to setup
1105  *                      SGMII and GePHY path
1106  * @pctl:               The register map pointing at the range used to setup
1107  *                      GMAC port drive/slew values
1108  * @dma_refcnt:         track how many netdevs are using the DMA engine
1109  * @tx_ring:            Pointer to the memory holding info about the TX ring
1110  * @rx_ring:            Pointer to the memory holding info about the RX ring
1111  * @rx_ring_qdma:       Pointer to the memory holding info about the QDMA RX ring
1112  * @tx_napi:            The TX NAPI struct
1113  * @rx_napi:            The RX NAPI struct
1114  * @rx_events:          Net DIM RX event counter
1115  * @rx_packets:         Net DIM RX packet counter
1116  * @rx_bytes:           Net DIM RX byte counter
1117  * @rx_dim:             Net DIM RX context
1118  * @tx_events:          Net DIM TX event counter
1119  * @tx_packets:         Net DIM TX packet counter
1120  * @tx_bytes:           Net DIM TX byte counter
1121  * @tx_dim:             Net DIM TX context
1122  * @scratch_ring:       Newer SoCs need memory for a second HW managed TX ring
1123  * @phy_scratch_ring:   physical address of scratch_ring
1124  * @scratch_head:       The scratch memory that scratch_ring points to.
1125  * @clks:               clock array for all clocks required
1126  * @mii_bus:            If there is a bus we need to create an instance for it
1127  * @pending_work:       The workqueue used to reset the dma ring
1128  * @state:              Initialization and runtime state of the device
1129  * @soc:                Holding specific data among vaious SoCs
1130  */
1131
1132 struct mtk_eth {
1133         struct device                   *dev;
1134         struct device                   *dma_dev;
1135         void __iomem                    *base;
1136         spinlock_t                      page_lock;
1137         spinlock_t                      tx_irq_lock;
1138         spinlock_t                      rx_irq_lock;
1139         struct net_device               dummy_dev;
1140         struct net_device               *netdev[MTK_MAX_DEVS];
1141         struct mtk_mac                  *mac[MTK_MAX_DEVS];
1142         int                             irq[3];
1143         u32                             msg_enable;
1144         unsigned long                   sysclk;
1145         struct regmap                   *ethsys;
1146         struct regmap                   *infra;
1147         struct mtk_sgmii                *sgmii;
1148         struct regmap                   *pctl;
1149         bool                            hwlro;
1150         refcount_t                      dma_refcnt;
1151         struct mtk_tx_ring              tx_ring;
1152         struct mtk_rx_ring              rx_ring[MTK_MAX_RX_RING_NUM];
1153         struct mtk_rx_ring              rx_ring_qdma;
1154         struct napi_struct              tx_napi;
1155         struct napi_struct              rx_napi;
1156         void                            *scratch_ring;
1157         dma_addr_t                      phy_scratch_ring;
1158         void                            *scratch_head;
1159         struct clk                      *clks[MTK_CLK_MAX];
1160
1161         struct mii_bus                  *mii_bus;
1162         struct work_struct              pending_work;
1163         unsigned long                   state;
1164
1165         const struct mtk_soc_data       *soc;
1166
1167         spinlock_t                      dim_lock;
1168
1169         u32                             rx_events;
1170         u32                             rx_packets;
1171         u32                             rx_bytes;
1172         struct dim                      rx_dim;
1173
1174         u32                             tx_events;
1175         u32                             tx_packets;
1176         u32                             tx_bytes;
1177         struct dim                      tx_dim;
1178
1179         int                             ip_align;
1180
1181         struct metadata_dst             *dsa_meta[MTK_MAX_DSA_PORTS];
1182
1183         struct mtk_ppe                  *ppe[2];
1184         struct rhashtable               flow_table;
1185
1186         struct bpf_prog                 __rcu *prog;
1187
1188         struct {
1189                 struct delayed_work monitor_work;
1190                 u32 wdidx;
1191                 u8 wdma_hang_count;
1192                 u8 qdma_hang_count;
1193                 u8 adma_hang_count;
1194         } reset;
1195 };
1196
1197 /* struct mtk_mac -     the structure that holds the info about the MACs of the
1198  *                      SoC
1199  * @id:                 The number of the MAC
1200  * @interface:          Interface mode kept for detecting change in hw settings
1201  * @of_node:            Our devicetree node
1202  * @hw:                 Backpointer to our main datastruture
1203  * @hw_stats:           Packet statistics counter
1204  */
1205 struct mtk_mac {
1206         int                             id;
1207         phy_interface_t                 interface;
1208         int                             speed;
1209         struct device_node              *of_node;
1210         struct phylink                  *phylink;
1211         struct phylink_config           phylink_config;
1212         struct mtk_eth                  *hw;
1213         struct mtk_hw_stats             *hw_stats;
1214         __be32                          hwlro_ip[MTK_MAX_LRO_IP_CNT];
1215         int                             hwlro_ip_cnt;
1216         unsigned int                    syscfg0;
1217         struct notifier_block           device_notifier;
1218 };
1219
1220 /* the struct describing the SoC. these are declared in the soc_xyz.c files */
1221 extern const struct of_device_id of_mtk_match[];
1222
1223 static inline struct mtk_foe_entry *
1224 mtk_foe_get_entry(struct mtk_ppe *ppe, u16 hash)
1225 {
1226         const struct mtk_soc_data *soc = ppe->eth->soc;
1227
1228         return ppe->foe_table + hash * soc->foe_entry_size;
1229 }
1230
1231 static inline u32 mtk_get_ib1_ts_mask(struct mtk_eth *eth)
1232 {
1233         if (MTK_HAS_CAPS(eth->soc->caps, MTK_NETSYS_V2))
1234                 return MTK_FOE_IB1_BIND_TIMESTAMP_V2;
1235
1236         return MTK_FOE_IB1_BIND_TIMESTAMP;
1237 }
1238
1239 static inline u32 mtk_get_ib1_ppoe_mask(struct mtk_eth *eth)
1240 {
1241         if (MTK_HAS_CAPS(eth->soc->caps, MTK_NETSYS_V2))
1242                 return MTK_FOE_IB1_BIND_PPPOE_V2;
1243
1244         return MTK_FOE_IB1_BIND_PPPOE;
1245 }
1246
1247 static inline u32 mtk_get_ib1_vlan_tag_mask(struct mtk_eth *eth)
1248 {
1249         if (MTK_HAS_CAPS(eth->soc->caps, MTK_NETSYS_V2))
1250                 return MTK_FOE_IB1_BIND_VLAN_TAG_V2;
1251
1252         return MTK_FOE_IB1_BIND_VLAN_TAG;
1253 }
1254
1255 static inline u32 mtk_get_ib1_vlan_layer_mask(struct mtk_eth *eth)
1256 {
1257         if (MTK_HAS_CAPS(eth->soc->caps, MTK_NETSYS_V2))
1258                 return MTK_FOE_IB1_BIND_VLAN_LAYER_V2;
1259
1260         return MTK_FOE_IB1_BIND_VLAN_LAYER;
1261 }
1262
1263 static inline u32 mtk_prep_ib1_vlan_layer(struct mtk_eth *eth, u32 val)
1264 {
1265         if (MTK_HAS_CAPS(eth->soc->caps, MTK_NETSYS_V2))
1266                 return FIELD_PREP(MTK_FOE_IB1_BIND_VLAN_LAYER_V2, val);
1267
1268         return FIELD_PREP(MTK_FOE_IB1_BIND_VLAN_LAYER, val);
1269 }
1270
1271 static inline u32 mtk_get_ib1_vlan_layer(struct mtk_eth *eth, u32 val)
1272 {
1273         if (MTK_HAS_CAPS(eth->soc->caps, MTK_NETSYS_V2))
1274                 return FIELD_GET(MTK_FOE_IB1_BIND_VLAN_LAYER_V2, val);
1275
1276         return FIELD_GET(MTK_FOE_IB1_BIND_VLAN_LAYER, val);
1277 }
1278
1279 static inline u32 mtk_get_ib1_pkt_type_mask(struct mtk_eth *eth)
1280 {
1281         if (MTK_HAS_CAPS(eth->soc->caps, MTK_NETSYS_V2))
1282                 return MTK_FOE_IB1_PACKET_TYPE_V2;
1283
1284         return MTK_FOE_IB1_PACKET_TYPE;
1285 }
1286
1287 static inline u32 mtk_get_ib1_pkt_type(struct mtk_eth *eth, u32 val)
1288 {
1289         if (MTK_HAS_CAPS(eth->soc->caps, MTK_NETSYS_V2))
1290                 return FIELD_GET(MTK_FOE_IB1_PACKET_TYPE_V2, val);
1291
1292         return FIELD_GET(MTK_FOE_IB1_PACKET_TYPE, val);
1293 }
1294
1295 static inline u32 mtk_get_ib2_multicast_mask(struct mtk_eth *eth)
1296 {
1297         if (MTK_HAS_CAPS(eth->soc->caps, MTK_NETSYS_V2))
1298                 return MTK_FOE_IB2_MULTICAST_V2;
1299
1300         return MTK_FOE_IB2_MULTICAST;
1301 }
1302
1303 /* read the hardware status register */
1304 void mtk_stats_update_mac(struct mtk_mac *mac);
1305
1306 void mtk_w32(struct mtk_eth *eth, u32 val, unsigned reg);
1307 u32 mtk_r32(struct mtk_eth *eth, unsigned reg);
1308
1309 struct phylink_pcs *mtk_sgmii_select_pcs(struct mtk_sgmii *ss, int id);
1310 int mtk_sgmii_init(struct mtk_sgmii *ss, struct device_node *np,
1311                    u32 ana_rgc3);
1312
1313 int mtk_gmac_sgmii_path_setup(struct mtk_eth *eth, int mac_id);
1314 int mtk_gmac_gephy_path_setup(struct mtk_eth *eth, int mac_id);
1315 int mtk_gmac_rgmii_path_setup(struct mtk_eth *eth, int mac_id);
1316
1317 int mtk_eth_offload_init(struct mtk_eth *eth);
1318 int mtk_eth_setup_tc(struct net_device *dev, enum tc_setup_type type,
1319                      void *type_data);
1320 void mtk_eth_set_dma_device(struct mtk_eth *eth, struct device *dma_dev);
1321
1322
1323 #endif /* MTK_ETH_H */