drivers/net/ethernet/marvell/octeontx2/nic/otx2_common.c

   1 // SPDX-License-Identifier: GPL-2.0
   2 /* Marvell RVU Ethernet driver
   3  *
   4  * Copyright (C) 2020 Marvell.
   5  *
   6  */
   7
   8 #include <linux/interrupt.h>
   9 #include <linux/pci.h>
  10 #include <net/tso.h>
  11
  12 #include "otx2_reg.h"
  13 #include "otx2_common.h"
  14 #include "otx2_struct.h"
  15 #include "cn10k.h"
  16
  17 static void otx2_nix_rq_op_stats(struct queue_stats *stats,
  18                                  struct otx2_nic *pfvf, int qidx)
  19 {
  20         u64 incr = (u64)qidx << 32;
  21         u64 *ptr;
  22
  23         ptr = (u64 *)otx2_get_regaddr(pfvf, NIX_LF_RQ_OP_OCTS);
  24         stats->bytes = otx2_atomic64_add(incr, ptr);
  25
  26         ptr = (u64 *)otx2_get_regaddr(pfvf, NIX_LF_RQ_OP_PKTS);
  27         stats->pkts = otx2_atomic64_add(incr, ptr);
  28 }
  29
  30 static void otx2_nix_sq_op_stats(struct queue_stats *stats,
  31                                  struct otx2_nic *pfvf, int qidx)
  32 {
  33         u64 incr = (u64)qidx << 32;
  34         u64 *ptr;
  35
  36         ptr = (u64 *)otx2_get_regaddr(pfvf, NIX_LF_SQ_OP_OCTS);
  37         stats->bytes = otx2_atomic64_add(incr, ptr);
  38
  39         ptr = (u64 *)otx2_get_regaddr(pfvf, NIX_LF_SQ_OP_PKTS);
  40         stats->pkts = otx2_atomic64_add(incr, ptr);
  41 }
  42
  43 void otx2_update_lmac_stats(struct otx2_nic *pfvf)
  44 {
  45         struct msg_req *req;
  46
  47         if (!netif_running(pfvf->netdev))
  48                 return;
  49
  50         mutex_lock(&pfvf->mbox.lock);
  51         req = otx2_mbox_alloc_msg_cgx_stats(&pfvf->mbox);
  52         if (!req) {
  53                 mutex_unlock(&pfvf->mbox.lock);
  54                 return;
  55         }
  56
  57         otx2_sync_mbox_msg(&pfvf->mbox);
  58         mutex_unlock(&pfvf->mbox.lock);
  59 }
  60
  61 void otx2_update_lmac_fec_stats(struct otx2_nic *pfvf)
  62 {
  63         struct msg_req *req;
  64
  65         if (!netif_running(pfvf->netdev))
  66                 return;
  67         mutex_lock(&pfvf->mbox.lock);
  68         req = otx2_mbox_alloc_msg_cgx_fec_stats(&pfvf->mbox);
  69         if (req)
  70                 otx2_sync_mbox_msg(&pfvf->mbox);
  71         mutex_unlock(&pfvf->mbox.lock);
  72 }
  73
  74 int otx2_update_rq_stats(struct otx2_nic *pfvf, int qidx)
  75 {
  76         struct otx2_rcv_queue *rq = &pfvf->qset.rq[qidx];
  77
  78         if (!pfvf->qset.rq)
  79                 return 0;
  80
  81         otx2_nix_rq_op_stats(&rq->stats, pfvf, qidx);
  82         return 1;
  83 }
  84
  85 int otx2_update_sq_stats(struct otx2_nic *pfvf, int qidx)
  86 {
  87         struct otx2_snd_queue *sq = &pfvf->qset.sq[qidx];
  88
  89         if (!pfvf->qset.sq)
  90                 return 0;
  91
  92         otx2_nix_sq_op_stats(&sq->stats, pfvf, qidx);
  93         return 1;
  94 }
  95
  96 void otx2_get_dev_stats(struct otx2_nic *pfvf)
  97 {
  98         struct otx2_dev_stats *dev_stats = &pfvf->hw.dev_stats;
  99
 100 #define OTX2_GET_RX_STATS(reg) \
 101          otx2_read64(pfvf, NIX_LF_RX_STATX(reg))
 102 #define OTX2_GET_TX_STATS(reg) \
 103          otx2_read64(pfvf, NIX_LF_TX_STATX(reg))
 104
 105         dev_stats->rx_bytes = OTX2_GET_RX_STATS(RX_OCTS);
 106         dev_stats->rx_drops = OTX2_GET_RX_STATS(RX_DROP);
 107         dev_stats->rx_bcast_frames = OTX2_GET_RX_STATS(RX_BCAST);
 108         dev_stats->rx_mcast_frames = OTX2_GET_RX_STATS(RX_MCAST);
 109         dev_stats->rx_ucast_frames = OTX2_GET_RX_STATS(RX_UCAST);
 110         dev_stats->rx_frames = dev_stats->rx_bcast_frames +
 111                                dev_stats->rx_mcast_frames +
 112                                dev_stats->rx_ucast_frames;
 113
 114         dev_stats->tx_bytes = OTX2_GET_TX_STATS(TX_OCTS);
 115         dev_stats->tx_drops = OTX2_GET_TX_STATS(TX_DROP);
 116         dev_stats->tx_bcast_frames = OTX2_GET_TX_STATS(TX_BCAST);
 117         dev_stats->tx_mcast_frames = OTX2_GET_TX_STATS(TX_MCAST);
 118         dev_stats->tx_ucast_frames = OTX2_GET_TX_STATS(TX_UCAST);
 119         dev_stats->tx_frames = dev_stats->tx_bcast_frames +
 120                                dev_stats->tx_mcast_frames +
 121                                dev_stats->tx_ucast_frames;
 122 }
 123
 124 void otx2_get_stats64(struct net_device *netdev,
 125                       struct rtnl_link_stats64 *stats)
 126 {
 127         struct otx2_nic *pfvf = netdev_priv(netdev);
 128         struct otx2_dev_stats *dev_stats;
 129
 130         otx2_get_dev_stats(pfvf);
 131
 132         dev_stats = &pfvf->hw.dev_stats;
 133         stats->rx_bytes = dev_stats->rx_bytes;
 134         stats->rx_packets = dev_stats->rx_frames;
 135         stats->rx_dropped = dev_stats->rx_drops;
 136         stats->multicast = dev_stats->rx_mcast_frames;
 137
 138         stats->tx_bytes = dev_stats->tx_bytes;
 139         stats->tx_packets = dev_stats->tx_frames;
 140         stats->tx_dropped = dev_stats->tx_drops;
 141 }
 142 EXPORT_SYMBOL(otx2_get_stats64);
 143
 144 /* Sync MAC address with RVU AF */
 145 static int otx2_hw_set_mac_addr(struct otx2_nic *pfvf, u8 *mac)
 146 {
 147         struct nix_set_mac_addr *req;
 148         int err;
 149
 150         mutex_lock(&pfvf->mbox.lock);
 151         req = otx2_mbox_alloc_msg_nix_set_mac_addr(&pfvf->mbox);
 152         if (!req) {
 153                 mutex_unlock(&pfvf->mbox.lock);
 154                 return -ENOMEM;
 155         }
 156
 157         ether_addr_copy(req->mac_addr, mac);
 158
 159         err = otx2_sync_mbox_msg(&pfvf->mbox);
 160         mutex_unlock(&pfvf->mbox.lock);
 161         return err;
 162 }
 163
 164 static int otx2_hw_get_mac_addr(struct otx2_nic *pfvf,
 165                                 struct net_device *netdev)
 166 {
 167         struct nix_get_mac_addr_rsp *rsp;
 168         struct mbox_msghdr *msghdr;
 169         struct msg_req *req;
 170         int err;
 171
 172         mutex_lock(&pfvf->mbox.lock);
 173         req = otx2_mbox_alloc_msg_nix_get_mac_addr(&pfvf->mbox);
 174         if (!req) {
 175                 mutex_unlock(&pfvf->mbox.lock);
 176                 return -ENOMEM;
 177         }
 178
 179         err = otx2_sync_mbox_msg(&pfvf->mbox);
 180         if (err) {
 181                 mutex_unlock(&pfvf->mbox.lock);
 182                 return err;
 183         }
 184
 185         msghdr = otx2_mbox_get_rsp(&pfvf->mbox.mbox, 0, &req->hdr);
 186         if (IS_ERR(msghdr)) {
 187                 mutex_unlock(&pfvf->mbox.lock);
 188                 return PTR_ERR(msghdr);
 189         }
 190         rsp = (struct nix_get_mac_addr_rsp *)msghdr;
 191         ether_addr_copy(netdev->dev_addr, rsp->mac_addr);
 192         mutex_unlock(&pfvf->mbox.lock);
 193
 194         return 0;
 195 }
 196
 197 int otx2_set_mac_address(struct net_device *netdev, void *p)
 198 {
 199         struct otx2_nic *pfvf = netdev_priv(netdev);
 200         struct sockaddr *addr = p;
 201
 202         if (!is_valid_ether_addr(addr->sa_data))
 203                 return -EADDRNOTAVAIL;
 204
 205         if (!otx2_hw_set_mac_addr(pfvf, addr->sa_data)) {
 206                 memcpy(netdev->dev_addr, addr->sa_data, netdev->addr_len);
 207                 /* update dmac field in vlan offload rule */
 208                 if (netif_running(netdev) &&
 209                     pfvf->flags & OTX2_FLAG_RX_VLAN_SUPPORT)
 210                         otx2_install_rxvlan_offload_flow(pfvf);
 211                 /* update dmac address in ntuple and DMAC filter list */
 212                 if (pfvf->flags & OTX2_FLAG_DMACFLTR_SUPPORT)
 213                         otx2_dmacflt_update_pfmac_flow(pfvf);
 214         } else {
 215                 return -EPERM;
 216         }
 217
 218         return 0;
 219 }
 220 EXPORT_SYMBOL(otx2_set_mac_address);
 221
 222 int otx2_hw_set_mtu(struct otx2_nic *pfvf, int mtu)
 223 {
 224         struct nix_frs_cfg *req;
 225         int err;
 226
 227         mutex_lock(&pfvf->mbox.lock);
 228         req = otx2_mbox_alloc_msg_nix_set_hw_frs(&pfvf->mbox);
 229         if (!req) {
 230                 mutex_unlock(&pfvf->mbox.lock);
 231                 return -ENOMEM;
 232         }
 233
 234         req->maxlen = pfvf->max_frs;
 235
 236         err = otx2_sync_mbox_msg(&pfvf->mbox);
 237         mutex_unlock(&pfvf->mbox.lock);
 238         return err;
 239 }
 240
 241 int otx2_config_pause_frm(struct otx2_nic *pfvf)
 242 {
 243         struct cgx_pause_frm_cfg *req;
 244         int err;
 245
 246         if (is_otx2_lbkvf(pfvf->pdev))
 247                 return 0;
 248
 249         mutex_lock(&pfvf->mbox.lock);
 250         req = otx2_mbox_alloc_msg_cgx_cfg_pause_frm(&pfvf->mbox);
 251         if (!req) {
 252                 err = -ENOMEM;
 253                 goto unlock;
 254         }
 255
 256         req->rx_pause = !!(pfvf->flags & OTX2_FLAG_RX_PAUSE_ENABLED);
 257         req->tx_pause = !!(pfvf->flags & OTX2_FLAG_TX_PAUSE_ENABLED);
 258         req->set = 1;
 259
 260         err = otx2_sync_mbox_msg(&pfvf->mbox);
 261 unlock:
 262         mutex_unlock(&pfvf->mbox.lock);
 263         return err;
 264 }
 265
 266 int otx2_set_flowkey_cfg(struct otx2_nic *pfvf)
 267 {
 268         struct otx2_rss_info *rss = &pfvf->hw.rss_info;
 269         struct nix_rss_flowkey_cfg_rsp *rsp;
 270         struct nix_rss_flowkey_cfg *req;
 271         int err;
 272
 273         mutex_lock(&pfvf->mbox.lock);
 274         req = otx2_mbox_alloc_msg_nix_rss_flowkey_cfg(&pfvf->mbox);
 275         if (!req) {
 276                 mutex_unlock(&pfvf->mbox.lock);
 277                 return -ENOMEM;
 278         }
 279         req->mcam_index = -1; /* Default or reserved index */
 280         req->flowkey_cfg = rss->flowkey_cfg;
 281         req->group = DEFAULT_RSS_CONTEXT_GROUP;
 282
 283         err = otx2_sync_mbox_msg(&pfvf->mbox);
 284         if (err)
 285                 goto fail;
 286
 287         rsp = (struct nix_rss_flowkey_cfg_rsp *)
 288                         otx2_mbox_get_rsp(&pfvf->mbox.mbox, 0, &req->hdr);
 289         if (IS_ERR(rsp)) {
 290                 err = PTR_ERR(rsp);
 291                 goto fail;
 292         }
 293
 294         pfvf->hw.flowkey_alg_idx = rsp->alg_idx;
 295 fail:
 296         mutex_unlock(&pfvf->mbox.lock);
 297         return err;
 298 }
 299
 300 int otx2_set_rss_table(struct otx2_nic *pfvf, int ctx_id)
 301 {
 302         struct otx2_rss_info *rss = &pfvf->hw.rss_info;
 303         const int index = rss->rss_size * ctx_id;
 304         struct mbox *mbox = &pfvf->mbox;
 305         struct otx2_rss_ctx *rss_ctx;
 306         struct nix_aq_enq_req *aq;
 307         int idx, err;
 308
 309         mutex_lock(&mbox->lock);
 310         rss_ctx = rss->rss_ctx[ctx_id];
 311         /* Get memory to put this msg */
 312         for (idx = 0; idx < rss->rss_size; idx++) {
 313                 aq = otx2_mbox_alloc_msg_nix_aq_enq(mbox);
 314                 if (!aq) {
 315                         /* The shared memory buffer can be full.
 316                          * Flush it and retry
 317                          */
 318                         err = otx2_sync_mbox_msg(mbox);
 319                         if (err) {
 320                                 mutex_unlock(&mbox->lock);
 321                                 return err;
 322                         }
 323                         aq = otx2_mbox_alloc_msg_nix_aq_enq(mbox);
 324                         if (!aq) {
 325                                 mutex_unlock(&mbox->lock);
 326                                 return -ENOMEM;
 327                         }
 328                 }
 329
 330                 aq->rss.rq = rss_ctx->ind_tbl[idx];
 331
 332                 /* Fill AQ info */
 333                 aq->qidx = index + idx;
 334                 aq->ctype = NIX_AQ_CTYPE_RSS;
 335                 aq->op = NIX_AQ_INSTOP_INIT;
 336         }
 337         err = otx2_sync_mbox_msg(mbox);
 338         mutex_unlock(&mbox->lock);
 339         return err;
 340 }
 341
 342 void otx2_set_rss_key(struct otx2_nic *pfvf)
 343 {
 344         struct otx2_rss_info *rss = &pfvf->hw.rss_info;
 345         u64 *key = (u64 *)&rss->key[4];
 346         int idx;
 347
 348         /* 352bit or 44byte key needs to be configured as below
 349          * NIX_LF_RX_SECRETX0 = key<351:288>
 350          * NIX_LF_RX_SECRETX1 = key<287:224>
 351          * NIX_LF_RX_SECRETX2 = key<223:160>
 352          * NIX_LF_RX_SECRETX3 = key<159:96>
 353          * NIX_LF_RX_SECRETX4 = key<95:32>
 354          * NIX_LF_RX_SECRETX5<63:32> = key<31:0>
 355          */
 356         otx2_write64(pfvf, NIX_LF_RX_SECRETX(5),
 357                      (u64)(*((u32 *)&rss->key)) << 32);
 358         idx = sizeof(rss->key) / sizeof(u64);
 359         while (idx > 0) {
 360                 idx--;
 361                 otx2_write64(pfvf, NIX_LF_RX_SECRETX(idx), *key++);
 362         }
 363 }
 364
 365 int otx2_rss_init(struct otx2_nic *pfvf)
 366 {
 367         struct otx2_rss_info *rss = &pfvf->hw.rss_info;
 368         struct otx2_rss_ctx *rss_ctx;
 369         int idx, ret = 0;
 370
 371         rss->rss_size = sizeof(*rss->rss_ctx[DEFAULT_RSS_CONTEXT_GROUP]);
 372
 373         /* Init RSS key if it is not setup already */
 374         if (!rss->enable)
 375                 netdev_rss_key_fill(rss->key, sizeof(rss->key));
 376         otx2_set_rss_key(pfvf);
 377
 378         if (!netif_is_rxfh_configured(pfvf->netdev)) {
 379                 /* Set RSS group 0 as default indirection table */
 380                 rss->rss_ctx[DEFAULT_RSS_CONTEXT_GROUP] = kzalloc(rss->rss_size,
 381                                                                   GFP_KERNEL);
 382                 if (!rss->rss_ctx[DEFAULT_RSS_CONTEXT_GROUP])
 383                         return -ENOMEM;
 384
 385                 rss_ctx = rss->rss_ctx[DEFAULT_RSS_CONTEXT_GROUP];
 386                 for (idx = 0; idx < rss->rss_size; idx++)
 387                         rss_ctx->ind_tbl[idx] =
 388                                 ethtool_rxfh_indir_default(idx,
 389                                                            pfvf->hw.rx_queues);
 390         }
 391         ret = otx2_set_rss_table(pfvf, DEFAULT_RSS_CONTEXT_GROUP);
 392         if (ret)
 393                 return ret;
 394
 395         /* Flowkey or hash config to be used for generating flow tag */
 396         rss->flowkey_cfg = rss->enable ? rss->flowkey_cfg :
 397                            NIX_FLOW_KEY_TYPE_IPV4 | NIX_FLOW_KEY_TYPE_IPV6 |
 398                            NIX_FLOW_KEY_TYPE_TCP | NIX_FLOW_KEY_TYPE_UDP |
 399                            NIX_FLOW_KEY_TYPE_SCTP | NIX_FLOW_KEY_TYPE_VLAN |
 400                            NIX_FLOW_KEY_TYPE_IPV4_PROTO;
 401
 402         ret = otx2_set_flowkey_cfg(pfvf);
 403         if (ret)
 404                 return ret;
 405
 406         rss->enable = true;
 407         return 0;
 408 }
 409
 410 /* Setup UDP segmentation algorithm in HW */
 411 static void otx2_setup_udp_segmentation(struct nix_lso_format_cfg *lso, bool v4)
 412 {
 413         struct nix_lso_format *field;
 414
 415         field = (struct nix_lso_format *)&lso->fields[0];
 416         lso->field_mask = GENMASK(18, 0);
 417
 418         /* IP's Length field */
 419         field->layer = NIX_TXLAYER_OL3;
 420         /* In ipv4, length field is at offset 2 bytes, for ipv6 it's 4 */
 421         field->offset = v4 ? 2 : 4;
 422         field->sizem1 = 1; /* i.e 2 bytes */
 423         field->alg = NIX_LSOALG_ADD_PAYLEN;
 424         field++;
 425
 426         /* No ID field in IPv6 header */
 427         if (v4) {
 428                 /* Increment IPID */
 429                 field->layer = NIX_TXLAYER_OL3;
 430                 field->offset = 4;
 431                 field->sizem1 = 1; /* i.e 2 bytes */
 432                 field->alg = NIX_LSOALG_ADD_SEGNUM;
 433                 field++;
 434         }
 435
 436         /* Update length in UDP header */
 437         field->layer = NIX_TXLAYER_OL4;
 438         field->offset = 4;
 439         field->sizem1 = 1;
 440         field->alg = NIX_LSOALG_ADD_PAYLEN;
 441 }
 442
 443 /* Setup segmentation algorithms in HW and retrieve algorithm index */
 444 void otx2_setup_segmentation(struct otx2_nic *pfvf)
 445 {
 446         struct nix_lso_format_cfg_rsp *rsp;
 447         struct nix_lso_format_cfg *lso;
 448         struct otx2_hw *hw = &pfvf->hw;
 449         int err;
 450
 451         mutex_lock(&pfvf->mbox.lock);
 452
 453         /* UDPv4 segmentation */
 454         lso = otx2_mbox_alloc_msg_nix_lso_format_cfg(&pfvf->mbox);
 455         if (!lso)
 456                 goto fail;
 457
 458         /* Setup UDP/IP header fields that HW should update per segment */
 459         otx2_setup_udp_segmentation(lso, true);
 460
 461         err = otx2_sync_mbox_msg(&pfvf->mbox);
 462         if (err)
 463                 goto fail;
 464
 465         rsp = (struct nix_lso_format_cfg_rsp *)
 466                         otx2_mbox_get_rsp(&pfvf->mbox.mbox, 0, &lso->hdr);
 467         if (IS_ERR(rsp))
 468                 goto fail;
 469
 470         hw->lso_udpv4_idx = rsp->lso_format_idx;
 471
 472         /* UDPv6 segmentation */
 473         lso = otx2_mbox_alloc_msg_nix_lso_format_cfg(&pfvf->mbox);
 474         if (!lso)
 475                 goto fail;
 476
 477         /* Setup UDP/IP header fields that HW should update per segment */
 478         otx2_setup_udp_segmentation(lso, false);
 479
 480         err = otx2_sync_mbox_msg(&pfvf->mbox);
 481         if (err)
 482                 goto fail;
 483
 484         rsp = (struct nix_lso_format_cfg_rsp *)
 485                         otx2_mbox_get_rsp(&pfvf->mbox.mbox, 0, &lso->hdr);
 486         if (IS_ERR(rsp))
 487                 goto fail;
 488
 489         hw->lso_udpv6_idx = rsp->lso_format_idx;
 490         mutex_unlock(&pfvf->mbox.lock);
 491         return;
 492 fail:
 493         mutex_unlock(&pfvf->mbox.lock);
 494         netdev_info(pfvf->netdev,
 495                     "Failed to get LSO index for UDP GSO offload, disabling\n");
 496         pfvf->netdev->hw_features &= ~NETIF_F_GSO_UDP_L4;
 497 }
 498
 499 void otx2_config_irq_coalescing(struct otx2_nic *pfvf, int qidx)
 500 {
 501         /* Configure CQE interrupt coalescing parameters
 502          *
 503          * HW triggers an irq when ECOUNT > cq_ecount_wait, hence
 504          * set 1 less than cq_ecount_wait. And cq_time_wait is in
 505          * usecs, convert that to 100ns count.
 506          */
 507         otx2_write64(pfvf, NIX_LF_CINTX_WAIT(qidx),
 508                      ((u64)(pfvf->hw.cq_time_wait * 10) << 48) |
 509                      ((u64)pfvf->hw.cq_qcount_wait << 32) |
 510                      (pfvf->hw.cq_ecount_wait - 1));
 511 }
 512
 513 int __otx2_alloc_rbuf(struct otx2_nic *pfvf, struct otx2_pool *pool,
 514                       dma_addr_t *dma)
 515 {
 516         u8 *buf;
 517
 518         buf = napi_alloc_frag_align(pool->rbsize, OTX2_ALIGN);
 519         if (unlikely(!buf))
 520                 return -ENOMEM;
 521
 522         *dma = dma_map_single_attrs(pfvf->dev, buf, pool->rbsize,
 523                                     DMA_FROM_DEVICE, DMA_ATTR_SKIP_CPU_SYNC);
 524         if (unlikely(dma_mapping_error(pfvf->dev, *dma))) {
 525                 page_frag_free(buf);
 526                 return -ENOMEM;
 527         }
 528
 529         return 0;
 530 }
 531
 532 static int otx2_alloc_rbuf(struct otx2_nic *pfvf, struct otx2_pool *pool,
 533                            dma_addr_t *dma)
 534 {
 535         int ret;
 536
 537         local_bh_disable();
 538         ret = __otx2_alloc_rbuf(pfvf, pool, dma);
 539         local_bh_enable();
 540         return ret;
 541 }
 542
 543 int otx2_alloc_buffer(struct otx2_nic *pfvf, struct otx2_cq_queue *cq,
 544                       dma_addr_t *dma)
 545 {
 546         if (unlikely(__otx2_alloc_rbuf(pfvf, cq->rbpool, dma))) {
 547                 struct refill_work *work;
 548                 struct delayed_work *dwork;
 549
 550                 work = &pfvf->refill_wrk[cq->cq_idx];
 551                 dwork = &work->pool_refill_work;
 552                 /* Schedule a task if no other task is running */
 553                 if (!cq->refill_task_sched) {
 554                         cq->refill_task_sched = true;
 555                         schedule_delayed_work(dwork,
 556                                               msecs_to_jiffies(100));
 557                 }
 558                 return -ENOMEM;
 559         }
 560         return 0;
 561 }
 562
 563 void otx2_tx_timeout(struct net_device *netdev, unsigned int txq)
 564 {
 565         struct otx2_nic *pfvf = netdev_priv(netdev);
 566
 567         schedule_work(&pfvf->reset_task);
 568 }
 569 EXPORT_SYMBOL(otx2_tx_timeout);
 570
 571 void otx2_get_mac_from_af(struct net_device *netdev)
 572 {
 573         struct otx2_nic *pfvf = netdev_priv(netdev);
 574         int err;
 575
 576         err = otx2_hw_get_mac_addr(pfvf, netdev);
 577         if (err)
 578                 dev_warn(pfvf->dev, "Failed to read mac from hardware\n");
 579
 580         /* If AF doesn't provide a valid MAC, generate a random one */
 581         if (!is_valid_ether_addr(netdev->dev_addr))
 582                 eth_hw_addr_random(netdev);
 583 }
 584 EXPORT_SYMBOL(otx2_get_mac_from_af);
 585
 586 int otx2_txschq_config(struct otx2_nic *pfvf, int lvl)
 587 {
 588         struct otx2_hw *hw = &pfvf->hw;
 589         struct nix_txschq_config *req;
 590         u64 schq, parent;
 591         u64 dwrr_val;
 592
 593         dwrr_val = mtu_to_dwrr_weight(pfvf, pfvf->max_frs);
 594
 595         req = otx2_mbox_alloc_msg_nix_txschq_cfg(&pfvf->mbox);
 596         if (!req)
 597                 return -ENOMEM;
 598
 599         req->lvl = lvl;
 600         req->num_regs = 1;
 601
 602         schq = hw->txschq_list[lvl][0];
 603         /* Set topology e.t.c configuration */
 604         if (lvl == NIX_TXSCH_LVL_SMQ) {
 605                 req->reg[0] = NIX_AF_SMQX_CFG(schq);
 606                 req->regval[0] = ((pfvf->netdev->max_mtu + OTX2_ETH_HLEN) << 8)
 607                                   | OTX2_MIN_MTU;
 608
 609                 req->regval[0] |= (0x20ULL << 51) | (0x80ULL << 39) |
 610                                   (0x2ULL << 36);
 611                 req->num_regs++;
 612                 /* MDQ config */
 613                 parent =  hw->txschq_list[NIX_TXSCH_LVL_TL4][0];
 614                 req->reg[1] = NIX_AF_MDQX_PARENT(schq);
 615                 req->regval[1] = parent << 16;
 616                 req->num_regs++;
 617                 /* Set DWRR quantum */
 618                 req->reg[2] = NIX_AF_MDQX_SCHEDULE(schq);
 619                 req->regval[2] =  dwrr_val;
 620         } else if (lvl == NIX_TXSCH_LVL_TL4) {
 621                 parent =  hw->txschq_list[NIX_TXSCH_LVL_TL3][0];
 622                 req->reg[0] = NIX_AF_TL4X_PARENT(schq);
 623                 req->regval[0] = parent << 16;
 624                 req->num_regs++;
 625                 req->reg[1] = NIX_AF_TL4X_SCHEDULE(schq);
 626                 req->regval[1] = dwrr_val;
 627         } else if (lvl == NIX_TXSCH_LVL_TL3) {
 628                 parent = hw->txschq_list[NIX_TXSCH_LVL_TL2][0];
 629                 req->reg[0] = NIX_AF_TL3X_PARENT(schq);
 630                 req->regval[0] = parent << 16;
 631                 req->num_regs++;
 632                 req->reg[1] = NIX_AF_TL3X_SCHEDULE(schq);
 633                 req->regval[1] = dwrr_val;
 634                 if (lvl == hw->txschq_link_cfg_lvl) {
 635                         req->num_regs++;
 636                         req->reg[2] = NIX_AF_TL3_TL2X_LINKX_CFG(schq, hw->tx_link);
 637                         /* Enable this queue and backpressure */
 638                         req->regval[2] = BIT_ULL(13) | BIT_ULL(12);
 639                 }
 640         } else if (lvl == NIX_TXSCH_LVL_TL2) {
 641                 parent =  hw->txschq_list[NIX_TXSCH_LVL_TL1][0];
 642                 req->reg[0] = NIX_AF_TL2X_PARENT(schq);
 643                 req->regval[0] = parent << 16;
 644
 645                 req->num_regs++;
 646                 req->reg[1] = NIX_AF_TL2X_SCHEDULE(schq);
 647                 req->regval[1] = TXSCH_TL1_DFLT_RR_PRIO << 24 | dwrr_val;
 648
 649                 if (lvl == hw->txschq_link_cfg_lvl) {
 650                         req->num_regs++;
 651                         req->reg[2] = NIX_AF_TL3_TL2X_LINKX_CFG(schq, hw->tx_link);
 652                         /* Enable this queue and backpressure */
 653                         req->regval[2] = BIT_ULL(13) | BIT_ULL(12);
 654                 }
 655         } else if (lvl == NIX_TXSCH_LVL_TL1) {
 656                 /* Default config for TL1.
 657                  * For VF this is always ignored.
 658                  */
 659
 660                 /* On CN10K, if RR_WEIGHT is greater than 16384, HW will
 661                  * clip it to 16384, so configuring a 24bit max value
 662                  * will work on both OTx2 and CN10K.
 663                  */
 664                 req->reg[0] = NIX_AF_TL1X_SCHEDULE(schq);
 665                 req->regval[0] = TXSCH_TL1_DFLT_RR_QTM;
 666
 667                 req->num_regs++;
 668                 req->reg[1] = NIX_AF_TL1X_TOPOLOGY(schq);
 669                 req->regval[1] = (TXSCH_TL1_DFLT_RR_PRIO << 1);
 670
 671                 req->num_regs++;
 672                 req->reg[2] = NIX_AF_TL1X_CIR(schq);
 673                 req->regval[2] = 0;
 674         }
 675
 676         return otx2_sync_mbox_msg(&pfvf->mbox);
 677 }
 678
 679 int otx2_txsch_alloc(struct otx2_nic *pfvf)
 680 {
 681         struct nix_txsch_alloc_req *req;
 682         int lvl;
 683
 684         /* Get memory to put this msg */
 685         req = otx2_mbox_alloc_msg_nix_txsch_alloc(&pfvf->mbox);
 686         if (!req)
 687                 return -ENOMEM;
 688
 689         /* Request one schq per level */
 690         for (lvl = 0; lvl < NIX_TXSCH_LVL_CNT; lvl++)
 691                 req->schq[lvl] = 1;
 692
 693         return otx2_sync_mbox_msg(&pfvf->mbox);
 694 }
 695
 696 int otx2_txschq_stop(struct otx2_nic *pfvf)
 697 {
 698         struct nix_txsch_free_req *free_req;
 699         int lvl, schq, err;
 700
 701         mutex_lock(&pfvf->mbox.lock);
 702         /* Free the transmit schedulers */
 703         free_req = otx2_mbox_alloc_msg_nix_txsch_free(&pfvf->mbox);
 704         if (!free_req) {
 705                 mutex_unlock(&pfvf->mbox.lock);
 706                 return -ENOMEM;
 707         }
 708
 709         free_req->flags = TXSCHQ_FREE_ALL;
 710         err = otx2_sync_mbox_msg(&pfvf->mbox);
 711         mutex_unlock(&pfvf->mbox.lock);
 712
 713         /* Clear the txschq list */
 714         for (lvl = 0; lvl < NIX_TXSCH_LVL_CNT; lvl++) {
 715                 for (schq = 0; schq < MAX_TXSCHQ_PER_FUNC; schq++)
 716                         pfvf->hw.txschq_list[lvl][schq] = 0;
 717         }
 718         return err;
 719 }
 720
 721 void otx2_sqb_flush(struct otx2_nic *pfvf)
 722 {
 723         int qidx, sqe_tail, sqe_head;
 724         u64 incr, *ptr, val;
 725         int timeout = 1000;
 726
 727         ptr = (u64 *)otx2_get_regaddr(pfvf, NIX_LF_SQ_OP_STATUS);
 728         for (qidx = 0; qidx < pfvf->hw.tx_queues; qidx++) {
 729                 incr = (u64)qidx << 32;
 730                 while (timeout) {
 731                         val = otx2_atomic64_add(incr, ptr);
 732                         sqe_head = (val >> 20) & 0x3F;
 733                         sqe_tail = (val >> 28) & 0x3F;
 734                         if (sqe_head == sqe_tail)
 735                                 break;
 736                         usleep_range(1, 3);
 737                         timeout--;
 738                 }
 739         }
 740 }
 741
 742 /* RED and drop levels of CQ on packet reception.
 743  * For CQ level is measure of emptiness ( 0x0 = full, 255 = empty).
 744  */
 745 #define RQ_PASS_LVL_CQ(skid, qsize)     ((((skid) + 16) * 256) / (qsize))
 746 #define RQ_DROP_LVL_CQ(skid, qsize)     (((skid) * 256) / (qsize))
 747
 748 /* RED and drop levels of AURA for packet reception.
 749  * For AURA level is measure of fullness (0x0 = empty, 255 = full).
 750  * Eg: For RQ length 1K, for pass/drop level 204/230.
 751  * RED accepts pkts if free pointers > 102 & <= 205.
 752  * Drops pkts if free pointers < 102.
 753  */
 754 #define RQ_BP_LVL_AURA   (255 - ((85 * 256) / 100)) /* BP when 85% is full */
 755 #define RQ_PASS_LVL_AURA (255 - ((95 * 256) / 100)) /* RED when 95% is full */
 756 #define RQ_DROP_LVL_AURA (255 - ((99 * 256) / 100)) /* Drop when 99% is full */
 757
 758 static int otx2_rq_init(struct otx2_nic *pfvf, u16 qidx, u16 lpb_aura)
 759 {
 760         struct otx2_qset *qset = &pfvf->qset;
 761         struct nix_aq_enq_req *aq;
 762
 763         /* Get memory to put this msg */
 764         aq = otx2_mbox_alloc_msg_nix_aq_enq(&pfvf->mbox);
 765         if (!aq)
 766                 return -ENOMEM;
 767
 768         aq->rq.cq = qidx;
 769         aq->rq.ena = 1;
 770         aq->rq.pb_caching = 1;
 771         aq->rq.lpb_aura = lpb_aura; /* Use large packet buffer aura */
 772         aq->rq.lpb_sizem1 = (DMA_BUFFER_LEN(pfvf->rbsize) / 8) - 1;
 773         aq->rq.xqe_imm_size = 0; /* Copying of packet to CQE not needed */
 774         aq->rq.flow_tagw = 32; /* Copy full 32bit flow_tag to CQE header */
 775         aq->rq.qint_idx = 0;
 776         aq->rq.lpb_drop_ena = 1; /* Enable RED dropping for AURA */
 777         aq->rq.xqe_drop_ena = 1; /* Enable RED dropping for CQ/SSO */
 778         aq->rq.xqe_pass = RQ_PASS_LVL_CQ(pfvf->hw.rq_skid, qset->rqe_cnt);
 779         aq->rq.xqe_drop = RQ_DROP_LVL_CQ(pfvf->hw.rq_skid, qset->rqe_cnt);
 780         aq->rq.lpb_aura_pass = RQ_PASS_LVL_AURA;
 781         aq->rq.lpb_aura_drop = RQ_DROP_LVL_AURA;
 782
 783         /* Fill AQ info */
 784         aq->qidx = qidx;
 785         aq->ctype = NIX_AQ_CTYPE_RQ;
 786         aq->op = NIX_AQ_INSTOP_INIT;
 787
 788         return otx2_sync_mbox_msg(&pfvf->mbox);
 789 }
 790
 791 int otx2_sq_aq_init(void *dev, u16 qidx, u16 sqb_aura)
 792 {
 793         struct otx2_nic *pfvf = dev;
 794         struct otx2_snd_queue *sq;
 795         struct nix_aq_enq_req *aq;
 796
 797         sq = &pfvf->qset.sq[qidx];
 798         sq->lmt_addr = (__force u64 *)(pfvf->reg_base + LMT_LF_LMTLINEX(qidx));
 799         /* Get memory to put this msg */
 800         aq = otx2_mbox_alloc_msg_nix_aq_enq(&pfvf->mbox);
 801         if (!aq)
 802                 return -ENOMEM;
 803
 804         aq->sq.cq = pfvf->hw.rx_queues + qidx;
 805         aq->sq.max_sqe_size = NIX_MAXSQESZ_W16; /* 128 byte */
 806         aq->sq.cq_ena = 1;
 807         aq->sq.ena = 1;
 808         /* Only one SMQ is allocated, map all SQ's to that SMQ  */
 809         aq->sq.smq = pfvf->hw.txschq_list[NIX_TXSCH_LVL_SMQ][0];
 810         aq->sq.smq_rr_quantum = mtu_to_dwrr_weight(pfvf, pfvf->max_frs);
 811         aq->sq.default_chan = pfvf->hw.tx_chan_base;
 812         aq->sq.sqe_stype = NIX_STYPE_STF; /* Cache SQB */
 813         aq->sq.sqb_aura = sqb_aura;
 814         aq->sq.sq_int_ena = NIX_SQINT_BITS;
 815         aq->sq.qint_idx = 0;
 816         /* Due pipelining impact minimum 2000 unused SQ CQE's
 817          * need to maintain to avoid CQ overflow.
 818          */
 819         aq->sq.cq_limit = ((SEND_CQ_SKID * 256) / (pfvf->qset.sqe_cnt));
 820
 821         /* Fill AQ info */
 822         aq->qidx = qidx;
 823         aq->ctype = NIX_AQ_CTYPE_SQ;
 824         aq->op = NIX_AQ_INSTOP_INIT;
 825
 826         return otx2_sync_mbox_msg(&pfvf->mbox);
 827 }
 828
 829 static int otx2_sq_init(struct otx2_nic *pfvf, u16 qidx, u16 sqb_aura)
 830 {
 831         struct otx2_qset *qset = &pfvf->qset;
 832         struct otx2_snd_queue *sq;
 833         struct otx2_pool *pool;
 834         int err;
 835
 836         pool = &pfvf->qset.pool[sqb_aura];
 837         sq = &qset->sq[qidx];
 838         sq->sqe_size = NIX_SQESZ_W16 ? 64 : 128;
 839         sq->sqe_cnt = qset->sqe_cnt;
 840
 841         err = qmem_alloc(pfvf->dev, &sq->sqe, 1, sq->sqe_size);
 842         if (err)
 843                 return err;
 844
 845         err = qmem_alloc(pfvf->dev, &sq->tso_hdrs, qset->sqe_cnt,
 846                          TSO_HEADER_SIZE);
 847         if (err)
 848                 return err;
 849
 850         sq->sqe_base = sq->sqe->base;
 851         sq->sg = kcalloc(qset->sqe_cnt, sizeof(struct sg_list), GFP_KERNEL);
 852         if (!sq->sg)
 853                 return -ENOMEM;
 854
 855         if (pfvf->ptp) {
 856                 err = qmem_alloc(pfvf->dev, &sq->timestamps, qset->sqe_cnt,
 857                                  sizeof(*sq->timestamps));
 858                 if (err)
 859                         return err;
 860         }
 861
 862         sq->head = 0;
 863         sq->sqe_per_sqb = (pfvf->hw.sqb_size / sq->sqe_size) - 1;
 864         sq->num_sqbs = (qset->sqe_cnt + sq->sqe_per_sqb) / sq->sqe_per_sqb;
 865         /* Set SQE threshold to 10% of total SQEs */
 866         sq->sqe_thresh = ((sq->num_sqbs * sq->sqe_per_sqb) * 10) / 100;
 867         sq->aura_id = sqb_aura;
 868         sq->aura_fc_addr = pool->fc_addr->base;
 869         sq->io_addr = (__force u64)otx2_get_regaddr(pfvf, NIX_LF_OP_SENDX(0));
 870
 871         sq->stats.bytes = 0;
 872         sq->stats.pkts = 0;
 873
 874         return pfvf->hw_ops->sq_aq_init(pfvf, qidx, sqb_aura);
 875
 876 }
 877
 878 static int otx2_cq_init(struct otx2_nic *pfvf, u16 qidx)
 879 {
 880         struct otx2_qset *qset = &pfvf->qset;
 881         struct nix_aq_enq_req *aq;
 882         struct otx2_cq_queue *cq;
 883         int err, pool_id;
 884
 885         cq = &qset->cq[qidx];
 886         cq->cq_idx = qidx;
 887         if (qidx < pfvf->hw.rx_queues) {
 888                 cq->cq_type = CQ_RX;
 889                 cq->cint_idx = qidx;
 890                 cq->cqe_cnt = qset->rqe_cnt;
 891         } else {
 892                 cq->cq_type = CQ_TX;
 893                 cq->cint_idx = qidx - pfvf->hw.rx_queues;
 894                 cq->cqe_cnt = qset->sqe_cnt;
 895         }
 896         cq->cqe_size = pfvf->qset.xqe_size;
 897
 898         /* Allocate memory for CQEs */
 899         err = qmem_alloc(pfvf->dev, &cq->cqe, cq->cqe_cnt, cq->cqe_size);
 900         if (err)
 901                 return err;
 902
 903         /* Save CQE CPU base for faster reference */
 904         cq->cqe_base = cq->cqe->base;
 905         /* In case where all RQs auras point to single pool,
 906          * all CQs receive buffer pool also point to same pool.
 907          */
 908         pool_id = ((cq->cq_type == CQ_RX) &&
 909                    (pfvf->hw.rqpool_cnt != pfvf->hw.rx_queues)) ? 0 : qidx;
 910         cq->rbpool = &qset->pool[pool_id];
 911         cq->refill_task_sched = false;
 912
 913         /* Get memory to put this msg */
 914         aq = otx2_mbox_alloc_msg_nix_aq_enq(&pfvf->mbox);
 915         if (!aq)
 916                 return -ENOMEM;
 917
 918         aq->cq.ena = 1;
 919         aq->cq.qsize = Q_SIZE(cq->cqe_cnt, 4);
 920         aq->cq.caching = 1;
 921         aq->cq.base = cq->cqe->iova;
 922         aq->cq.cint_idx = cq->cint_idx;
 923         aq->cq.cq_err_int_ena = NIX_CQERRINT_BITS;
 924         aq->cq.qint_idx = 0;
 925         aq->cq.avg_level = 255;
 926
 927         if (qidx < pfvf->hw.rx_queues) {
 928                 aq->cq.drop = RQ_DROP_LVL_CQ(pfvf->hw.rq_skid, cq->cqe_cnt);
 929                 aq->cq.drop_ena = 1;
 930
 931                 if (!is_otx2_lbkvf(pfvf->pdev)) {
 932                         /* Enable receive CQ backpressure */
 933                         aq->cq.bp_ena = 1;
 934                         aq->cq.bpid = pfvf->bpid[0];
 935
 936                         /* Set backpressure level is same as cq pass level */
 937                         aq->cq.bp = RQ_PASS_LVL_CQ(pfvf->hw.rq_skid, qset->rqe_cnt);
 938                 }
 939         }
 940
 941         /* Fill AQ info */
 942         aq->qidx = qidx;
 943         aq->ctype = NIX_AQ_CTYPE_CQ;
 944         aq->op = NIX_AQ_INSTOP_INIT;
 945
 946         return otx2_sync_mbox_msg(&pfvf->mbox);
 947 }
 948
 949 static void otx2_pool_refill_task(struct work_struct *work)
 950 {
 951         struct otx2_cq_queue *cq;
 952         struct otx2_pool *rbpool;
 953         struct refill_work *wrk;
 954         int qidx, free_ptrs = 0;
 955         struct otx2_nic *pfvf;
 956         dma_addr_t bufptr;
 957
 958         wrk = container_of(work, struct refill_work, pool_refill_work.work);
 959         pfvf = wrk->pf;
 960         qidx = wrk - pfvf->refill_wrk;
 961         cq = &pfvf->qset.cq[qidx];
 962         rbpool = cq->rbpool;
 963         free_ptrs = cq->pool_ptrs;
 964
 965         get_cpu();
 966         while (cq->pool_ptrs) {
 967                 if (otx2_alloc_rbuf(pfvf, rbpool, &bufptr)) {
 968                         /* Schedule a WQ if we fails to free atleast half of the
 969                          * pointers else enable napi for this RQ.
 970                          */
 971                         if (!((free_ptrs - cq->pool_ptrs) > free_ptrs / 2)) {
 972                                 struct delayed_work *dwork;
 973
 974                                 dwork = &wrk->pool_refill_work;
 975                                 schedule_delayed_work(dwork,
 976                                                       msecs_to_jiffies(100));
 977                         } else {
 978                                 cq->refill_task_sched = false;
 979                         }
 980                         return;
 981                 }
 982                 pfvf->hw_ops->aura_freeptr(pfvf, qidx, bufptr + OTX2_HEAD_ROOM);
 983                 cq->pool_ptrs--;
 984         }
 985         put_cpu();
 986         cq->refill_task_sched = false;
 987 }
 988
 989 int otx2_config_nix_queues(struct otx2_nic *pfvf)
 990 {
 991         int qidx, err;
 992
 993         /* Initialize RX queues */
 994         for (qidx = 0; qidx < pfvf->hw.rx_queues; qidx++) {
 995                 u16 lpb_aura = otx2_get_pool_idx(pfvf, AURA_NIX_RQ, qidx);
 996
 997                 err = otx2_rq_init(pfvf, qidx, lpb_aura);
 998                 if (err)
 999                         return err;
1000         }
1001
1002         /* Initialize TX queues */
1003         for (qidx = 0; qidx < pfvf->hw.tx_queues; qidx++) {
1004                 u16 sqb_aura = otx2_get_pool_idx(pfvf, AURA_NIX_SQ, qidx);
1005
1006                 err = otx2_sq_init(pfvf, qidx, sqb_aura);
1007                 if (err)
1008                         return err;
1009         }
1010
1011         /* Initialize completion queues */
1012         for (qidx = 0; qidx < pfvf->qset.cq_cnt; qidx++) {
1013                 err = otx2_cq_init(pfvf, qidx);
1014                 if (err)
1015                         return err;
1016         }
1017
1018         pfvf->cq_op_addr = (__force u64 *)otx2_get_regaddr(pfvf,
1019                                                            NIX_LF_CQ_OP_STATUS);
1020
1021         /* Initialize work queue for receive buffer refill */
1022         pfvf->refill_wrk = devm_kcalloc(pfvf->dev, pfvf->qset.cq_cnt,
1023                                         sizeof(struct refill_work), GFP_KERNEL);
1024         if (!pfvf->refill_wrk)
1025                 return -ENOMEM;
1026
1027         for (qidx = 0; qidx < pfvf->qset.cq_cnt; qidx++) {
1028                 pfvf->refill_wrk[qidx].pf = pfvf;
1029                 INIT_DELAYED_WORK(&pfvf->refill_wrk[qidx].pool_refill_work,
1030                                   otx2_pool_refill_task);
1031         }
1032         return 0;
1033 }
1034
1035 int otx2_config_nix(struct otx2_nic *pfvf)
1036 {
1037         struct nix_lf_alloc_req  *nixlf;
1038         struct nix_lf_alloc_rsp *rsp;
1039         int err;
1040
1041         pfvf->qset.xqe_size = NIX_XQESZ_W16 ? 128 : 512;
1042
1043         /* Get memory to put this msg */
1044         nixlf = otx2_mbox_alloc_msg_nix_lf_alloc(&pfvf->mbox);
1045         if (!nixlf)
1046                 return -ENOMEM;
1047
1048         /* Set RQ/SQ/CQ counts */
1049         nixlf->rq_cnt = pfvf->hw.rx_queues;
1050         nixlf->sq_cnt = pfvf->hw.tx_queues;
1051         nixlf->cq_cnt = pfvf->qset.cq_cnt;
1052         nixlf->rss_sz = MAX_RSS_INDIR_TBL_SIZE;
1053         nixlf->rss_grps = MAX_RSS_GROUPS;
1054         nixlf->xqe_sz = NIX_XQESZ_W16;
1055         /* We don't know absolute NPA LF idx attached.
1056          * AF will replace 'RVU_DEFAULT_PF_FUNC' with
1057          * NPA LF attached to this RVU PF/VF.
1058          */
1059         nixlf->npa_func = RVU_DEFAULT_PF_FUNC;
1060         /* Disable alignment pad, enable L2 length check,
1061          * enable L4 TCP/UDP checksum verification.
1062          */
1063         nixlf->rx_cfg = BIT_ULL(33) | BIT_ULL(35) | BIT_ULL(37);
1064
1065         err = otx2_sync_mbox_msg(&pfvf->mbox);
1066         if (err)
1067                 return err;
1068
1069         rsp = (struct nix_lf_alloc_rsp *)otx2_mbox_get_rsp(&pfvf->mbox.mbox, 0,
1070                                                            &nixlf->hdr);
1071         if (IS_ERR(rsp))
1072                 return PTR_ERR(rsp);
1073
1074         if (rsp->qints < 1)
1075                 return -ENXIO;
1076
1077         return rsp->hdr.rc;
1078 }
1079
1080 void otx2_sq_free_sqbs(struct otx2_nic *pfvf)
1081 {
1082         struct otx2_qset *qset = &pfvf->qset;
1083         struct otx2_hw *hw = &pfvf->hw;
1084         struct otx2_snd_queue *sq;
1085         int sqb, qidx;
1086         u64 iova, pa;
1087
1088         for (qidx = 0; qidx < hw->tx_queues; qidx++) {
1089                 sq = &qset->sq[qidx];
1090                 if (!sq->sqb_ptrs)
1091                         continue;
1092                 for (sqb = 0; sqb < sq->sqb_count; sqb++) {
1093                         if (!sq->sqb_ptrs[sqb])
1094                                 continue;
1095                         iova = sq->sqb_ptrs[sqb];
1096                         pa = otx2_iova_to_phys(pfvf->iommu_domain, iova);
1097                         dma_unmap_page_attrs(pfvf->dev, iova, hw->sqb_size,
1098                                              DMA_FROM_DEVICE,
1099                                              DMA_ATTR_SKIP_CPU_SYNC);
1100                         put_page(virt_to_page(phys_to_virt(pa)));
1101                 }
1102                 sq->sqb_count = 0;
1103         }
1104 }
1105
1106 void otx2_free_aura_ptr(struct otx2_nic *pfvf, int type)
1107 {
1108         int pool_id, pool_start = 0, pool_end = 0, size = 0;
1109         u64 iova, pa;
1110
1111         if (type == AURA_NIX_SQ) {
1112                 pool_start = otx2_get_pool_idx(pfvf, type, 0);
1113                 pool_end =  pool_start + pfvf->hw.sqpool_cnt;
1114                 size = pfvf->hw.sqb_size;
1115         }
1116         if (type == AURA_NIX_RQ) {
1117                 pool_start = otx2_get_pool_idx(pfvf, type, 0);
1118                 pool_end = pfvf->hw.rqpool_cnt;
1119                 size = pfvf->rbsize;
1120         }
1121
1122         /* Free SQB and RQB pointers from the aura pool */
1123         for (pool_id = pool_start; pool_id < pool_end; pool_id++) {
1124                 iova = otx2_aura_allocptr(pfvf, pool_id);
1125                 while (iova) {
1126                         if (type == AURA_NIX_RQ)
1127                                 iova -= OTX2_HEAD_ROOM;
1128
1129                         pa = otx2_iova_to_phys(pfvf->iommu_domain, iova);
1130                         dma_unmap_page_attrs(pfvf->dev, iova, size,
1131                                              DMA_FROM_DEVICE,
1132                                              DMA_ATTR_SKIP_CPU_SYNC);
1133                         put_page(virt_to_page(phys_to_virt(pa)));
1134                         iova = otx2_aura_allocptr(pfvf, pool_id);
1135                 }
1136         }
1137 }
1138
1139 void otx2_aura_pool_free(struct otx2_nic *pfvf)
1140 {
1141         struct otx2_pool *pool;
1142         int pool_id;
1143
1144         if (!pfvf->qset.pool)
1145                 return;
1146
1147         for (pool_id = 0; pool_id < pfvf->hw.pool_cnt; pool_id++) {
1148                 pool = &pfvf->qset.pool[pool_id];
1149                 qmem_free(pfvf->dev, pool->stack);
1150                 qmem_free(pfvf->dev, pool->fc_addr);
1151         }
1152         devm_kfree(pfvf->dev, pfvf->qset.pool);
1153         pfvf->qset.pool = NULL;
1154 }
1155
1156 static int otx2_aura_init(struct otx2_nic *pfvf, int aura_id,
1157                           int pool_id, int numptrs)
1158 {
1159         struct npa_aq_enq_req *aq;
1160         struct otx2_pool *pool;
1161         int err;
1162
1163         pool = &pfvf->qset.pool[pool_id];
1164
1165         /* Allocate memory for HW to update Aura count.
1166          * Alloc one cache line, so that it fits all FC_STYPE modes.
1167          */
1168         if (!pool->fc_addr) {
1169                 err = qmem_alloc(pfvf->dev, &pool->fc_addr, 1, OTX2_ALIGN);
1170                 if (err)
1171                         return err;
1172         }
1173
1174         /* Initialize this aura's context via AF */
1175         aq = otx2_mbox_alloc_msg_npa_aq_enq(&pfvf->mbox);
1176         if (!aq) {
1177                 /* Shared mbox memory buffer is full, flush it and retry */
1178                 err = otx2_sync_mbox_msg(&pfvf->mbox);
1179                 if (err)
1180                         return err;
1181                 aq = otx2_mbox_alloc_msg_npa_aq_enq(&pfvf->mbox);
1182                 if (!aq)
1183                         return -ENOMEM;
1184         }
1185
1186         aq->aura_id = aura_id;
1187         /* Will be filled by AF with correct pool context address */
1188         aq->aura.pool_addr = pool_id;
1189         aq->aura.pool_caching = 1;
1190         aq->aura.shift = ilog2(numptrs) - 8;
1191         aq->aura.count = numptrs;
1192         aq->aura.limit = numptrs;
1193         aq->aura.avg_level = 255;
1194         aq->aura.ena = 1;
1195         aq->aura.fc_ena = 1;
1196         aq->aura.fc_addr = pool->fc_addr->iova;
1197         aq->aura.fc_hyst_bits = 0; /* Store count on all updates */
1198
1199         /* Enable backpressure for RQ aura */
1200         if (aura_id < pfvf->hw.rqpool_cnt && !is_otx2_lbkvf(pfvf->pdev)) {
1201                 aq->aura.bp_ena = 0;
1202                 /* If NIX1 LF is attached then specify NIX1_RX.
1203                  *
1204                  * Below NPA_AURA_S[BP_ENA] is set according to the
1205                  * NPA_BPINTF_E enumeration given as:
1206                  * 0x0 + a*0x1 where 'a' is 0 for NIX0_RX and 1 for NIX1_RX so
1207                  * NIX0_RX is 0x0 + 0*0x1 = 0
1208                  * NIX1_RX is 0x0 + 1*0x1 = 1
1209                  * But in HRM it is given that
1210                  * "NPA_AURA_S[BP_ENA](w1[33:32]) - Enable aura backpressure to
1211                  * NIX-RX based on [BP] level. One bit per NIX-RX; index
1212                  * enumerated by NPA_BPINTF_E."
1213                  */
1214                 if (pfvf->nix_blkaddr == BLKADDR_NIX1)
1215                         aq->aura.bp_ena = 1;
1216                 aq->aura.nix0_bpid = pfvf->bpid[0];
1217
1218                 /* Set backpressure level for RQ's Aura */
1219                 aq->aura.bp = RQ_BP_LVL_AURA;
1220         }
1221
1222         /* Fill AQ info */
1223         aq->ctype = NPA_AQ_CTYPE_AURA;
1224         aq->op = NPA_AQ_INSTOP_INIT;
1225
1226         return 0;
1227 }
1228
1229 static int otx2_pool_init(struct otx2_nic *pfvf, u16 pool_id,
1230                           int stack_pages, int numptrs, int buf_size)
1231 {
1232         struct npa_aq_enq_req *aq;
1233         struct otx2_pool *pool;
1234         int err;
1235
1236         pool = &pfvf->qset.pool[pool_id];
1237         /* Alloc memory for stack which is used to store buffer pointers */
1238         err = qmem_alloc(pfvf->dev, &pool->stack,
1239                          stack_pages, pfvf->hw.stack_pg_bytes);
1240         if (err)
1241                 return err;
1242
1243         pool->rbsize = buf_size;
1244
1245         /* Initialize this pool's context via AF */
1246         aq = otx2_mbox_alloc_msg_npa_aq_enq(&pfvf->mbox);
1247         if (!aq) {
1248                 /* Shared mbox memory buffer is full, flush it and retry */
1249                 err = otx2_sync_mbox_msg(&pfvf->mbox);
1250                 if (err) {
1251                         qmem_free(pfvf->dev, pool->stack);
1252                         return err;
1253                 }
1254                 aq = otx2_mbox_alloc_msg_npa_aq_enq(&pfvf->mbox);
1255                 if (!aq) {
1256                         qmem_free(pfvf->dev, pool->stack);
1257                         return -ENOMEM;
1258                 }
1259         }
1260
1261         aq->aura_id = pool_id;
1262         aq->pool.stack_base = pool->stack->iova;
1263         aq->pool.stack_caching = 1;
1264         aq->pool.ena = 1;
1265         aq->pool.buf_size = buf_size / 128;
1266         aq->pool.stack_max_pages = stack_pages;
1267         aq->pool.shift = ilog2(numptrs) - 8;
1268         aq->pool.ptr_start = 0;
1269         aq->pool.ptr_end = ~0ULL;
1270
1271         /* Fill AQ info */
1272         aq->ctype = NPA_AQ_CTYPE_POOL;
1273         aq->op = NPA_AQ_INSTOP_INIT;
1274
1275         return 0;
1276 }
1277
1278 int otx2_sq_aura_pool_init(struct otx2_nic *pfvf)
1279 {
1280         int qidx, pool_id, stack_pages, num_sqbs;
1281         struct otx2_qset *qset = &pfvf->qset;
1282         struct otx2_hw *hw = &pfvf->hw;
1283         struct otx2_snd_queue *sq;
1284         struct otx2_pool *pool;
1285         dma_addr_t bufptr;
1286         int err, ptr;
1287
1288         /* Calculate number of SQBs needed.
1289          *
1290          * For a 128byte SQE, and 4K size SQB, 31 SQEs will fit in one SQB.
1291          * Last SQE is used for pointing to next SQB.
1292          */
1293         num_sqbs = (hw->sqb_size / 128) - 1;
1294         num_sqbs = (qset->sqe_cnt + num_sqbs) / num_sqbs;
1295
1296         /* Get no of stack pages needed */
1297         stack_pages =
1298                 (num_sqbs + hw->stack_pg_ptrs - 1) / hw->stack_pg_ptrs;
1299
1300         for (qidx = 0; qidx < hw->tx_queues; qidx++) {
1301                 pool_id = otx2_get_pool_idx(pfvf, AURA_NIX_SQ, qidx);
1302                 /* Initialize aura context */
1303                 err = otx2_aura_init(pfvf, pool_id, pool_id, num_sqbs);
1304                 if (err)
1305                         goto fail;
1306
1307                 /* Initialize pool context */
1308                 err = otx2_pool_init(pfvf, pool_id, stack_pages,
1309                                      num_sqbs, hw->sqb_size);
1310                 if (err)
1311                         goto fail;
1312         }
1313
1314         /* Flush accumulated messages */
1315         err = otx2_sync_mbox_msg(&pfvf->mbox);
1316         if (err)
1317                 goto fail;
1318
1319         /* Allocate pointers and free them to aura/pool */
1320         for (qidx = 0; qidx < hw->tx_queues; qidx++) {
1321                 pool_id = otx2_get_pool_idx(pfvf, AURA_NIX_SQ, qidx);
1322                 pool = &pfvf->qset.pool[pool_id];
1323
1324                 sq = &qset->sq[qidx];
1325                 sq->sqb_count = 0;
1326                 sq->sqb_ptrs = kcalloc(num_sqbs, sizeof(*sq->sqb_ptrs), GFP_KERNEL);
1327                 if (!sq->sqb_ptrs) {
1328                         err = -ENOMEM;
1329                         goto err_mem;
1330                 }
1331
1332                 for (ptr = 0; ptr < num_sqbs; ptr++) {
1333                         err = otx2_alloc_rbuf(pfvf, pool, &bufptr);
1334                         if (err)
1335                                 goto err_mem;
1336                         get_cpu();
1337                         pfvf->hw_ops->aura_freeptr(pfvf, pool_id, bufptr);
1338                         put_cpu();
1339                         sq->sqb_ptrs[sq->sqb_count++] = (u64)bufptr;
1340                 }
1341         }
1342
1343 err_mem:
1344         return err ? -ENOMEM : 0;
1345
1346 fail:
1347         otx2_mbox_reset(&pfvf->mbox.mbox, 0);
1348         otx2_aura_pool_free(pfvf);
1349         return err;
1350 }
1351
1352 int otx2_rq_aura_pool_init(struct otx2_nic *pfvf)
1353 {
1354         struct otx2_hw *hw = &pfvf->hw;
1355         int stack_pages, pool_id, rq;
1356         struct otx2_pool *pool;
1357         int err, ptr, num_ptrs;
1358         dma_addr_t bufptr;
1359
1360         num_ptrs = pfvf->qset.rqe_cnt;
1361
1362         stack_pages =
1363                 (num_ptrs + hw->stack_pg_ptrs - 1) / hw->stack_pg_ptrs;
1364
1365         for (rq = 0; rq < hw->rx_queues; rq++) {
1366                 pool_id = otx2_get_pool_idx(pfvf, AURA_NIX_RQ, rq);
1367                 /* Initialize aura context */
1368                 err = otx2_aura_init(pfvf, pool_id, pool_id, num_ptrs);
1369                 if (err)
1370                         goto fail;
1371         }
1372         for (pool_id = 0; pool_id < hw->rqpool_cnt; pool_id++) {
1373                 err = otx2_pool_init(pfvf, pool_id, stack_pages,
1374                                      num_ptrs, pfvf->rbsize);
1375                 if (err)
1376                         goto fail;
1377         }
1378
1379         /* Flush accumulated messages */
1380         err = otx2_sync_mbox_msg(&pfvf->mbox);
1381         if (err)
1382                 goto fail;
1383
1384         get_cpu();
1385         /* Allocate pointers and free them to aura/pool */
1386         for (pool_id = 0; pool_id < hw->rqpool_cnt; pool_id++) {
1387                 pool = &pfvf->qset.pool[pool_id];
1388                 for (ptr = 0; ptr < num_ptrs; ptr++) {
1389                         err = otx2_alloc_rbuf(pfvf, pool, &bufptr);
1390                         if (err)
1391                                 goto err_mem;
1392                         pfvf->hw_ops->aura_freeptr(pfvf, pool_id,
1393                                                    bufptr + OTX2_HEAD_ROOM);
1394                 }
1395         }
1396 err_mem:
1397         put_cpu();
1398         return err ? -ENOMEM : 0;
1399 fail:
1400         otx2_mbox_reset(&pfvf->mbox.mbox, 0);
1401         otx2_aura_pool_free(pfvf);
1402         return err;
1403 }
1404
1405 int otx2_config_npa(struct otx2_nic *pfvf)
1406 {
1407         struct otx2_qset *qset = &pfvf->qset;
1408         struct npa_lf_alloc_req  *npalf;
1409         struct otx2_hw *hw = &pfvf->hw;
1410         int aura_cnt;
1411
1412         /* Pool - Stack of free buffer pointers
1413          * Aura - Alloc/frees pointers from/to pool for NIX DMA.
1414          */
1415
1416         if (!hw->pool_cnt)
1417                 return -EINVAL;
1418
1419         qset->pool = devm_kcalloc(pfvf->dev, hw->pool_cnt,
1420                                   sizeof(struct otx2_pool), GFP_KERNEL);
1421         if (!qset->pool)
1422                 return -ENOMEM;
1423
1424         /* Get memory to put this msg */
1425         npalf = otx2_mbox_alloc_msg_npa_lf_alloc(&pfvf->mbox);
1426         if (!npalf)
1427                 return -ENOMEM;
1428
1429         /* Set aura and pool counts */
1430         npalf->nr_pools = hw->pool_cnt;
1431         aura_cnt = ilog2(roundup_pow_of_two(hw->pool_cnt));
1432         npalf->aura_sz = (aura_cnt >= ilog2(128)) ? (aura_cnt - 6) : 1;
1433
1434         return otx2_sync_mbox_msg(&pfvf->mbox);
1435 }
1436
1437 int otx2_detach_resources(struct mbox *mbox)
1438 {
1439         struct rsrc_detach *detach;
1440
1441         mutex_lock(&mbox->lock);
1442         detach = otx2_mbox_alloc_msg_detach_resources(mbox);
1443         if (!detach) {
1444                 mutex_unlock(&mbox->lock);
1445                 return -ENOMEM;
1446         }
1447
1448         /* detach all */
1449         detach->partial = false;
1450
1451         /* Send detach request to AF */
1452         otx2_mbox_msg_send(&mbox->mbox, 0);
1453         mutex_unlock(&mbox->lock);
1454         return 0;
1455 }
1456 EXPORT_SYMBOL(otx2_detach_resources);
1457
1458 int otx2_attach_npa_nix(struct otx2_nic *pfvf)
1459 {
1460         struct rsrc_attach *attach;
1461         struct msg_req *msix;
1462         int err;
1463
1464         mutex_lock(&pfvf->mbox.lock);
1465         /* Get memory to put this msg */
1466         attach = otx2_mbox_alloc_msg_attach_resources(&pfvf->mbox);
1467         if (!attach) {
1468                 mutex_unlock(&pfvf->mbox.lock);
1469                 return -ENOMEM;
1470         }
1471
1472         attach->npalf = true;
1473         attach->nixlf = true;
1474
1475         /* Send attach request to AF */
1476         err = otx2_sync_mbox_msg(&pfvf->mbox);
1477         if (err) {
1478                 mutex_unlock(&pfvf->mbox.lock);
1479                 return err;
1480         }
1481
1482         pfvf->nix_blkaddr = BLKADDR_NIX0;
1483
1484         /* If the platform has two NIX blocks then LF may be
1485          * allocated from NIX1.
1486          */
1487         if (otx2_read64(pfvf, RVU_PF_BLOCK_ADDRX_DISC(BLKADDR_NIX1)) & 0x1FFULL)
1488                 pfvf->nix_blkaddr = BLKADDR_NIX1;
1489
1490         /* Get NPA and NIX MSIX vector offsets */
1491         msix = otx2_mbox_alloc_msg_msix_offset(&pfvf->mbox);
1492         if (!msix) {
1493                 mutex_unlock(&pfvf->mbox.lock);
1494                 return -ENOMEM;
1495         }
1496
1497         err = otx2_sync_mbox_msg(&pfvf->mbox);
1498         if (err) {
1499                 mutex_unlock(&pfvf->mbox.lock);
1500                 return err;
1501         }
1502         mutex_unlock(&pfvf->mbox.lock);
1503
1504         if (pfvf->hw.npa_msixoff == MSIX_VECTOR_INVALID ||
1505             pfvf->hw.nix_msixoff == MSIX_VECTOR_INVALID) {
1506                 dev_err(pfvf->dev,
1507                         "RVUPF: Invalid MSIX vector offset for NPA/NIX\n");
1508                 return -EINVAL;
1509         }
1510
1511         return 0;
1512 }
1513 EXPORT_SYMBOL(otx2_attach_npa_nix);
1514
1515 void otx2_ctx_disable(struct mbox *mbox, int type, bool npa)
1516 {
1517         struct hwctx_disable_req *req;
1518
1519         mutex_lock(&mbox->lock);
1520         /* Request AQ to disable this context */
1521         if (npa)
1522                 req = otx2_mbox_alloc_msg_npa_hwctx_disable(mbox);
1523         else
1524                 req = otx2_mbox_alloc_msg_nix_hwctx_disable(mbox);
1525
1526         if (!req) {
1527                 mutex_unlock(&mbox->lock);
1528                 return;
1529         }
1530
1531         req->ctype = type;
1532
1533         if (otx2_sync_mbox_msg(mbox))
1534                 dev_err(mbox->pfvf->dev, "%s failed to disable context\n",
1535                         __func__);
1536
1537         mutex_unlock(&mbox->lock);
1538 }
1539
1540 int otx2_nix_config_bp(struct otx2_nic *pfvf, bool enable)
1541 {
1542         struct nix_bp_cfg_req *req;
1543
1544         if (enable)
1545                 req = otx2_mbox_alloc_msg_nix_bp_enable(&pfvf->mbox);
1546         else
1547                 req = otx2_mbox_alloc_msg_nix_bp_disable(&pfvf->mbox);
1548
1549         if (!req)
1550                 return -ENOMEM;
1551
1552         req->chan_base = 0;
1553         req->chan_cnt = 1;
1554         req->bpid_per_chan = 0;
1555
1556         return otx2_sync_mbox_msg(&pfvf->mbox);
1557 }
1558
1559 /* Mbox message handlers */
1560 void mbox_handler_cgx_stats(struct otx2_nic *pfvf,
1561                             struct cgx_stats_rsp *rsp)
1562 {
1563         int id;
1564
1565         for (id = 0; id < CGX_RX_STATS_COUNT; id++)
1566                 pfvf->hw.cgx_rx_stats[id] = rsp->rx_stats[id];
1567         for (id = 0; id < CGX_TX_STATS_COUNT; id++)
1568                 pfvf->hw.cgx_tx_stats[id] = rsp->tx_stats[id];
1569 }
1570
1571 void mbox_handler_cgx_fec_stats(struct otx2_nic *pfvf,
1572                                 struct cgx_fec_stats_rsp *rsp)
1573 {
1574         pfvf->hw.cgx_fec_corr_blks += rsp->fec_corr_blks;
1575         pfvf->hw.cgx_fec_uncorr_blks += rsp->fec_uncorr_blks;
1576 }
1577
1578 void mbox_handler_nix_txsch_alloc(struct otx2_nic *pf,
1579                                   struct nix_txsch_alloc_rsp *rsp)
1580 {
1581         int lvl, schq;
1582
1583         /* Setup transmit scheduler list */
1584         for (lvl = 0; lvl < NIX_TXSCH_LVL_CNT; lvl++)
1585                 for (schq = 0; schq < rsp->schq[lvl]; schq++)
1586                         pf->hw.txschq_list[lvl][schq] =
1587                                 rsp->schq_list[lvl][schq];
1588
1589         pf->hw.txschq_link_cfg_lvl = rsp->link_cfg_lvl;
1590 }
1591 EXPORT_SYMBOL(mbox_handler_nix_txsch_alloc);
1592
1593 void mbox_handler_npa_lf_alloc(struct otx2_nic *pfvf,
1594                                struct npa_lf_alloc_rsp *rsp)
1595 {
1596         pfvf->hw.stack_pg_ptrs = rsp->stack_pg_ptrs;
1597         pfvf->hw.stack_pg_bytes = rsp->stack_pg_bytes;
1598 }
1599 EXPORT_SYMBOL(mbox_handler_npa_lf_alloc);
1600
1601 void mbox_handler_nix_lf_alloc(struct otx2_nic *pfvf,
1602                                struct nix_lf_alloc_rsp *rsp)
1603 {
1604         pfvf->hw.sqb_size = rsp->sqb_size;
1605         pfvf->hw.rx_chan_base = rsp->rx_chan_base;
1606         pfvf->hw.tx_chan_base = rsp->tx_chan_base;
1607         pfvf->hw.lso_tsov4_idx = rsp->lso_tsov4_idx;
1608         pfvf->hw.lso_tsov6_idx = rsp->lso_tsov6_idx;
1609         pfvf->hw.cgx_links = rsp->cgx_links;
1610         pfvf->hw.lbk_links = rsp->lbk_links;
1611         pfvf->hw.tx_link = rsp->tx_link;
1612 }
1613 EXPORT_SYMBOL(mbox_handler_nix_lf_alloc);
1614
1615 void mbox_handler_msix_offset(struct otx2_nic *pfvf,
1616                               struct msix_offset_rsp *rsp)
1617 {
1618         pfvf->hw.npa_msixoff = rsp->npa_msixoff;
1619         pfvf->hw.nix_msixoff = rsp->nix_msixoff;
1620 }
1621 EXPORT_SYMBOL(mbox_handler_msix_offset);
1622
1623 void mbox_handler_nix_bp_enable(struct otx2_nic *pfvf,
1624                                 struct nix_bp_cfg_rsp *rsp)
1625 {
1626         int chan, chan_id;
1627
1628         for (chan = 0; chan < rsp->chan_cnt; chan++) {
1629                 chan_id = ((rsp->chan_bpid[chan] >> 10) & 0x7F);
1630                 pfvf->bpid[chan_id] = rsp->chan_bpid[chan] & 0x3FF;
1631         }
1632 }
1633 EXPORT_SYMBOL(mbox_handler_nix_bp_enable);
1634
1635 void otx2_free_cints(struct otx2_nic *pfvf, int n)
1636 {
1637         struct otx2_qset *qset = &pfvf->qset;
1638         struct otx2_hw *hw = &pfvf->hw;
1639         int irq, qidx;
1640
1641         for (qidx = 0, irq = hw->nix_msixoff + NIX_LF_CINT_VEC_START;
1642              qidx < n;
1643              qidx++, irq++) {
1644                 int vector = pci_irq_vector(pfvf->pdev, irq);
1645
1646                 irq_set_affinity_hint(vector, NULL);
1647                 free_cpumask_var(hw->affinity_mask[irq]);
1648                 free_irq(vector, &qset->napi[qidx]);
1649         }
1650 }
1651
1652 void otx2_set_cints_affinity(struct otx2_nic *pfvf)
1653 {
1654         struct otx2_hw *hw = &pfvf->hw;
1655         int vec, cpu, irq, cint;
1656
1657         vec = hw->nix_msixoff + NIX_LF_CINT_VEC_START;
1658         cpu = cpumask_first(cpu_online_mask);
1659
1660         /* CQ interrupts */
1661         for (cint = 0; cint < pfvf->hw.cint_cnt; cint++, vec++) {
1662                 if (!alloc_cpumask_var(&hw->affinity_mask[vec], GFP_KERNEL))
1663                         return;
1664
1665                 cpumask_set_cpu(cpu, hw->affinity_mask[vec]);
1666
1667                 irq = pci_irq_vector(pfvf->pdev, vec);
1668                 irq_set_affinity_hint(irq, hw->affinity_mask[vec]);
1669
1670                 cpu = cpumask_next(cpu, cpu_online_mask);
1671                 if (unlikely(cpu >= nr_cpu_ids))
1672                         cpu = 0;
1673         }
1674 }
1675
1676 u16 otx2_get_max_mtu(struct otx2_nic *pfvf)
1677 {
1678         struct nix_hw_info *rsp;
1679         struct msg_req *req;
1680         u16 max_mtu;
1681         int rc;
1682
1683         mutex_lock(&pfvf->mbox.lock);
1684
1685         req = otx2_mbox_alloc_msg_nix_get_hw_info(&pfvf->mbox);
1686         if (!req) {
1687                 rc =  -ENOMEM;
1688                 goto out;
1689         }
1690
1691         rc = otx2_sync_mbox_msg(&pfvf->mbox);
1692         if (!rc) {
1693                 rsp = (struct nix_hw_info *)
1694                        otx2_mbox_get_rsp(&pfvf->mbox.mbox, 0, &req->hdr);
1695
1696                 /* HW counts VLAN insertion bytes (8 for double tag)
1697                  * irrespective of whether SQE is requesting to insert VLAN
1698                  * in the packet or not. Hence these 8 bytes have to be
1699                  * discounted from max packet size otherwise HW will throw
1700                  * SMQ errors
1701                  */
1702                 max_mtu = rsp->max_mtu - 8 - OTX2_ETH_HLEN;
1703
1704                 /* Also save DWRR MTU, needed for DWRR weight calculation */
1705                 pfvf->hw.dwrr_mtu = rsp->rpm_dwrr_mtu;
1706                 if (!pfvf->hw.dwrr_mtu)
1707                         pfvf->hw.dwrr_mtu = 1;
1708         }
1709
1710 out:
1711         mutex_unlock(&pfvf->mbox.lock);
1712         if (rc) {
1713                 dev_warn(pfvf->dev,
1714                          "Failed to get MTU from hardware setting default value(1500)\n");
1715                 max_mtu = 1500;
1716         }
1717         return max_mtu;
1718 }
1719 EXPORT_SYMBOL(otx2_get_max_mtu);
1720
1721 #define M(_name, _id, _fn_name, _req_type, _rsp_type)                   \
1722 int __weak                                                              \
1723 otx2_mbox_up_handler_ ## _fn_name(struct otx2_nic *pfvf,                \
1724                                 struct _req_type *req,                  \
1725                                 struct _rsp_type *rsp)                  \
1726 {                                                                       \
1727         /* Nothing to do here */                                        \
1728         return 0;                                                       \
1729 }                                                                       \
1730 EXPORT_SYMBOL(otx2_mbox_up_handler_ ## _fn_name);
1731 MBOX_UP_CGX_MESSAGES
1732 #undef M