drivers/net/ethernet/marvell/octeontx2/af/mbox.h

   1 /* SPDX-License-Identifier: GPL-2.0 */
   2 /*  Marvell OcteonTx2 RVU Admin Function driver
   3  *
   4  * Copyright (C) 2018 Marvell International Ltd.
   5  *
   6  * This program is free software; you can redistribute it and/or modify
   7  * it under the terms of the GNU General Public License version 2 as
   8  * published by the Free Software Foundation.
   9  */
  10
  11 #ifndef MBOX_H
  12 #define MBOX_H
  13
  14 #include <linux/etherdevice.h>
  15 #include <linux/sizes.h>
  16
  17 #include "rvu_struct.h"
  18 #include "common.h"
  19
  20 #define MBOX_SIZE               SZ_64K
  21
  22 /* AF/PF: PF initiated, PF/VF VF initiated */
  23 #define MBOX_DOWN_RX_START      0
  24 #define MBOX_DOWN_RX_SIZE       (46 * SZ_1K)
  25 #define MBOX_DOWN_TX_START      (MBOX_DOWN_RX_START + MBOX_DOWN_RX_SIZE)
  26 #define MBOX_DOWN_TX_SIZE       (16 * SZ_1K)
  27 /* AF/PF: AF initiated, PF/VF PF initiated */
  28 #define MBOX_UP_RX_START        (MBOX_DOWN_TX_START + MBOX_DOWN_TX_SIZE)
  29 #define MBOX_UP_RX_SIZE         SZ_1K
  30 #define MBOX_UP_TX_START        (MBOX_UP_RX_START + MBOX_UP_RX_SIZE)
  31 #define MBOX_UP_TX_SIZE         SZ_1K
  32
  33 #if MBOX_UP_TX_SIZE + MBOX_UP_TX_START != MBOX_SIZE
  34 # error "incorrect mailbox area sizes"
  35 #endif
  36
  37 #define INTR_MASK(pfvfs) ((pfvfs < 64) ? (BIT_ULL(pfvfs) - 1) : (~0ull))
  38
  39 #define MBOX_RSP_TIMEOUT        3000 /* Time(ms) to wait for mbox response */
  40
  41 #define MBOX_MSG_ALIGN          16  /* Align mbox msg start to 16bytes */
  42
  43 /* Mailbox directions */
  44 #define MBOX_DIR_AFPF           0  /* AF replies to PF */
  45 #define MBOX_DIR_PFAF           1  /* PF sends messages to AF */
  46 #define MBOX_DIR_PFVF           2  /* PF replies to VF */
  47 #define MBOX_DIR_VFPF           3  /* VF sends messages to PF */
  48 #define MBOX_DIR_AFPF_UP        4  /* AF sends messages to PF */
  49 #define MBOX_DIR_PFAF_UP        5  /* PF replies to AF */
  50 #define MBOX_DIR_PFVF_UP        6  /* PF sends messages to VF */
  51 #define MBOX_DIR_VFPF_UP        7  /* VF replies to PF */
  52
  53 struct otx2_mbox_dev {
  54         void        *mbase;   /* This dev's mbox region */
  55         void        *hwbase;
  56         spinlock_t  mbox_lock;
  57         u16         msg_size; /* Total msg size to be sent */
  58         u16         rsp_size; /* Total rsp size to be sure the reply is ok */
  59         u16         num_msgs; /* No of msgs sent or waiting for response */
  60         u16         msgs_acked; /* No of msgs for which response is received */
  61 };
  62
  63 struct otx2_mbox {
  64         struct pci_dev *pdev;
  65         void   *hwbase;  /* Mbox region advertised by HW */
  66         void   *reg_base;/* CSR base for this dev */
  67         u64    trigger;  /* Trigger mbox notification */
  68         u16    tr_shift; /* Mbox trigger shift */
  69         u64    rx_start; /* Offset of Rx region in mbox memory */
  70         u64    tx_start; /* Offset of Tx region in mbox memory */
  71         u16    rx_size;  /* Size of Rx region */
  72         u16    tx_size;  /* Size of Tx region */
  73         u16    ndevs;    /* The number of peers */
  74         struct otx2_mbox_dev *dev;
  75 };
  76
  77 /* Header which precedes all mbox messages */
  78 struct mbox_hdr {
  79         u64 msg_size;   /* Total msgs size embedded */
  80         u16  num_msgs;   /* No of msgs embedded */
  81 };
  82
  83 /* Header which precedes every msg and is also part of it */
  84 struct mbox_msghdr {
  85         u16 pcifunc;     /* Who's sending this msg */
  86         u16 id;          /* Mbox message ID */
  87 #define OTX2_MBOX_REQ_SIG (0xdead)
  88 #define OTX2_MBOX_RSP_SIG (0xbeef)
  89         u16 sig;         /* Signature, for validating corrupted msgs */
  90 #define OTX2_MBOX_VERSION (0x0007)
  91         u16 ver;         /* Version of msg's structure for this ID */
  92         u16 next_msgoff; /* Offset of next msg within mailbox region */
  93         int rc;          /* Msg process'ed response code */
  94 };
  95
  96 void otx2_mbox_reset(struct otx2_mbox *mbox, int devid);
  97 void __otx2_mbox_reset(struct otx2_mbox *mbox, int devid);
  98 void otx2_mbox_destroy(struct otx2_mbox *mbox);
  99 int otx2_mbox_init(struct otx2_mbox *mbox, void __force *hwbase,
 100                    struct pci_dev *pdev, void __force *reg_base,
 101                    int direction, int ndevs);
 102 int otx2_mbox_regions_init(struct otx2_mbox *mbox, void __force **hwbase,
 103                            struct pci_dev *pdev, void __force *reg_base,
 104                            int direction, int ndevs);
 105 void otx2_mbox_msg_send(struct otx2_mbox *mbox, int devid);
 106 int otx2_mbox_wait_for_rsp(struct otx2_mbox *mbox, int devid);
 107 int otx2_mbox_busy_poll_for_rsp(struct otx2_mbox *mbox, int devid);
 108 struct mbox_msghdr *otx2_mbox_alloc_msg_rsp(struct otx2_mbox *mbox, int devid,
 109                                             int size, int size_rsp);
 110 struct mbox_msghdr *otx2_mbox_get_rsp(struct otx2_mbox *mbox, int devid,
 111                                       struct mbox_msghdr *msg);
 112 int otx2_mbox_check_rsp_msgs(struct otx2_mbox *mbox, int devid);
 113 int otx2_reply_invalid_msg(struct otx2_mbox *mbox, int devid,
 114                            u16 pcifunc, u16 id);
 115 bool otx2_mbox_nonempty(struct otx2_mbox *mbox, int devid);
 116 const char *otx2_mbox_id2name(u16 id);
 117 static inline struct mbox_msghdr *otx2_mbox_alloc_msg(struct otx2_mbox *mbox,
 118                                                       int devid, int size)
 119 {
 120         return otx2_mbox_alloc_msg_rsp(mbox, devid, size, 0);
 121 }
 122
 123 /* Mailbox message types */
 124 #define MBOX_MSG_MASK                           0xFFFF
 125 #define MBOX_MSG_INVALID                        0xFFFE
 126 #define MBOX_MSG_MAX                            0xFFFF
 127
 128 #define MBOX_MESSAGES                                                   \
 129 /* Generic mbox IDs (range 0x000 - 0x1FF) */                            \
 130 M(READY,                0x001, ready, msg_req, ready_msg_rsp)           \
 131 M(ATTACH_RESOURCES,     0x002, attach_resources, rsrc_attach, msg_rsp)  \
 132 M(DETACH_RESOURCES,     0x003, detach_resources, rsrc_detach, msg_rsp)  \
 133 M(MSIX_OFFSET,          0x005, msix_offset, msg_req, msix_offset_rsp)   \
 134 M(VF_FLR,               0x006, vf_flr, msg_req, msg_rsp)                \
 135 M(PTP_OP,               0x007, ptp_op, ptp_req, ptp_rsp)                \
 136 M(GET_HW_CAP,           0x008, get_hw_cap, msg_req, get_hw_cap_rsp)     \
 137 M(LMTST_TBL_SETUP,      0x00a, lmtst_tbl_setup, lmtst_tbl_setup_req,    \
 138                                 msg_rsp)                                \
 139 M(SET_VF_PERM,          0x00b, set_vf_perm, set_vf_perm, msg_rsp)       \
 140 /* CGX mbox IDs (range 0x200 - 0x3FF) */                                \
 141 M(CGX_START_RXTX,       0x200, cgx_start_rxtx, msg_req, msg_rsp)        \
 142 M(CGX_STOP_RXTX,        0x201, cgx_stop_rxtx, msg_req, msg_rsp)         \
 143 M(CGX_STATS,            0x202, cgx_stats, msg_req, cgx_stats_rsp)       \
 144 M(CGX_MAC_ADDR_SET,     0x203, cgx_mac_addr_set, cgx_mac_addr_set_or_get,    \
 145                                 cgx_mac_addr_set_or_get)                \
 146 M(CGX_MAC_ADDR_GET,     0x204, cgx_mac_addr_get, cgx_mac_addr_set_or_get,    \
 147                                 cgx_mac_addr_set_or_get)                \
 148 M(CGX_PROMISC_ENABLE,   0x205, cgx_promisc_enable, msg_req, msg_rsp)    \
 149 M(CGX_PROMISC_DISABLE,  0x206, cgx_promisc_disable, msg_req, msg_rsp)   \
 150 M(CGX_START_LINKEVENTS, 0x207, cgx_start_linkevents, msg_req, msg_rsp)  \
 151 M(CGX_STOP_LINKEVENTS,  0x208, cgx_stop_linkevents, msg_req, msg_rsp)   \
 152 M(CGX_GET_LINKINFO,     0x209, cgx_get_linkinfo, msg_req, cgx_link_info_msg) \
 153 M(CGX_INTLBK_ENABLE,    0x20A, cgx_intlbk_enable, msg_req, msg_rsp)     \
 154 M(CGX_INTLBK_DISABLE,   0x20B, cgx_intlbk_disable, msg_req, msg_rsp)    \
 155 M(CGX_PTP_RX_ENABLE,    0x20C, cgx_ptp_rx_enable, msg_req, msg_rsp)     \
 156 M(CGX_PTP_RX_DISABLE,   0x20D, cgx_ptp_rx_disable, msg_req, msg_rsp)    \
 157 M(CGX_CFG_PAUSE_FRM,    0x20E, cgx_cfg_pause_frm, cgx_pause_frm_cfg,    \
 158                                cgx_pause_frm_cfg)                       \
 159 M(CGX_FEC_SET,          0x210, cgx_set_fec_param, fec_mode, fec_mode)   \
 160 M(CGX_FEC_STATS,        0x211, cgx_fec_stats, msg_req, cgx_fec_stats_rsp) \
 161 M(CGX_GET_PHY_FEC_STATS, 0x212, cgx_get_phy_fec_stats, msg_req, msg_rsp) \
 162 M(CGX_FW_DATA_GET,      0x213, cgx_get_aux_link_info, msg_req, cgx_fw_data) \
 163 M(CGX_SET_LINK_MODE,    0x214, cgx_set_link_mode, cgx_set_link_mode_req,\
 164                                cgx_set_link_mode_rsp)   \
 165 M(CGX_FEATURES_GET,     0x215, cgx_features_get, msg_req,               \
 166                                cgx_features_info_msg)                   \
 167 M(RPM_STATS,            0x216, rpm_stats, msg_req, rpm_stats_rsp)       \
 168  /* NPA mbox IDs (range 0x400 - 0x5FF) */                               \
 169 /* NPA mbox IDs (range 0x400 - 0x5FF) */                                \
 170 M(NPA_LF_ALLOC,         0x400, npa_lf_alloc,                            \
 171                                 npa_lf_alloc_req, npa_lf_alloc_rsp)     \
 172 M(NPA_LF_FREE,          0x401, npa_lf_free, msg_req, msg_rsp)           \
 173 M(NPA_AQ_ENQ,           0x402, npa_aq_enq, npa_aq_enq_req, npa_aq_enq_rsp)   \
 174 M(NPA_HWCTX_DISABLE,    0x403, npa_hwctx_disable, hwctx_disable_req, msg_rsp)\
 175 /* SSO/SSOW mbox IDs (range 0x600 - 0x7FF) */                           \
 176 /* TIM mbox IDs (range 0x800 - 0x9FF) */                                \
 177 /* CPT mbox IDs (range 0xA00 - 0xBFF) */                                \
 178 M(CPT_LF_ALLOC,         0xA00, cpt_lf_alloc, cpt_lf_alloc_req_msg,      \
 179                                msg_rsp)                                 \
 180 M(CPT_LF_FREE,          0xA01, cpt_lf_free, msg_req, msg_rsp)           \
 181 M(CPT_RD_WR_REGISTER,   0xA02, cpt_rd_wr_register,  cpt_rd_wr_reg_msg,  \
 182                                cpt_rd_wr_reg_msg)                       \
 183 M(CPT_STATS,            0xA05, cpt_sts, cpt_sts_req, cpt_sts_rsp)       \
 184 M(CPT_RXC_TIME_CFG,     0xA06, cpt_rxc_time_cfg, cpt_rxc_time_cfg_req,  \
 185                                msg_rsp)                                 \
 186 /* NPC mbox IDs (range 0x6000 - 0x7FFF) */                              \
 187 M(NPC_MCAM_ALLOC_ENTRY, 0x6000, npc_mcam_alloc_entry, npc_mcam_alloc_entry_req,\
 188                                 npc_mcam_alloc_entry_rsp)               \
 189 M(NPC_MCAM_FREE_ENTRY,  0x6001, npc_mcam_free_entry,                    \
 190                                  npc_mcam_free_entry_req, msg_rsp)      \
 191 M(NPC_MCAM_WRITE_ENTRY, 0x6002, npc_mcam_write_entry,                   \
 192                                  npc_mcam_write_entry_req, msg_rsp)     \
 193 M(NPC_MCAM_ENA_ENTRY,   0x6003, npc_mcam_ena_entry,                     \
 194                                  npc_mcam_ena_dis_entry_req, msg_rsp)   \
 195 M(NPC_MCAM_DIS_ENTRY,   0x6004, npc_mcam_dis_entry,                     \
 196                                  npc_mcam_ena_dis_entry_req, msg_rsp)   \
 197 M(NPC_MCAM_SHIFT_ENTRY, 0x6005, npc_mcam_shift_entry, npc_mcam_shift_entry_req,\
 198                                 npc_mcam_shift_entry_rsp)               \
 199 M(NPC_MCAM_ALLOC_COUNTER, 0x6006, npc_mcam_alloc_counter,               \
 200                                         npc_mcam_alloc_counter_req,     \
 201                                         npc_mcam_alloc_counter_rsp)     \
 202 M(NPC_MCAM_FREE_COUNTER,  0x6007, npc_mcam_free_counter,                \
 203                                     npc_mcam_oper_counter_req, msg_rsp) \
 204 M(NPC_MCAM_UNMAP_COUNTER, 0x6008, npc_mcam_unmap_counter,               \
 205                                    npc_mcam_unmap_counter_req, msg_rsp) \
 206 M(NPC_MCAM_CLEAR_COUNTER, 0x6009, npc_mcam_clear_counter,               \
 207                                    npc_mcam_oper_counter_req, msg_rsp)  \
 208 M(NPC_MCAM_COUNTER_STATS, 0x600a, npc_mcam_counter_stats,               \
 209                                    npc_mcam_oper_counter_req,           \
 210                                    npc_mcam_oper_counter_rsp)           \
 211 M(NPC_MCAM_ALLOC_AND_WRITE_ENTRY, 0x600b, npc_mcam_alloc_and_write_entry,      \
 212                                           npc_mcam_alloc_and_write_entry_req,  \
 213                                           npc_mcam_alloc_and_write_entry_rsp)  \
 214 M(NPC_GET_KEX_CFG,        0x600c, npc_get_kex_cfg,                      \
 215                                    msg_req, npc_get_kex_cfg_rsp)        \
 216 M(NPC_INSTALL_FLOW,       0x600d, npc_install_flow,                            \
 217                                   npc_install_flow_req, npc_install_flow_rsp)  \
 218 M(NPC_DELETE_FLOW,        0x600e, npc_delete_flow,                      \
 219                                   npc_delete_flow_req, msg_rsp)         \
 220 M(NPC_MCAM_READ_ENTRY,    0x600f, npc_mcam_read_entry,                  \
 221                                   npc_mcam_read_entry_req,              \
 222                                   npc_mcam_read_entry_rsp)              \
 223 M(NPC_MCAM_READ_BASE_RULE, 0x6011, npc_read_base_steer_rule,            \
 224                                    msg_req, npc_mcam_read_base_rule_rsp)  \
 225 M(NPC_MCAM_GET_STATS, 0x6012, npc_mcam_entry_stats,                     \
 226                                    npc_mcam_get_stats_req,              \
 227                                    npc_mcam_get_stats_rsp)              \
 228 /* NIX mbox IDs (range 0x8000 - 0xFFFF) */                              \
 229 M(NIX_LF_ALLOC,         0x8000, nix_lf_alloc,                           \
 230                                  nix_lf_alloc_req, nix_lf_alloc_rsp)    \
 231 M(NIX_LF_FREE,          0x8001, nix_lf_free, nix_lf_free_req, msg_rsp)  \
 232 M(NIX_AQ_ENQ,           0x8002, nix_aq_enq, nix_aq_enq_req, nix_aq_enq_rsp)  \
 233 M(NIX_HWCTX_DISABLE,    0x8003, nix_hwctx_disable,                      \
 234                                  hwctx_disable_req, msg_rsp)            \
 235 M(NIX_TXSCH_ALLOC,      0x8004, nix_txsch_alloc,                        \
 236                                  nix_txsch_alloc_req, nix_txsch_alloc_rsp)   \
 237 M(NIX_TXSCH_FREE,       0x8005, nix_txsch_free, nix_txsch_free_req, msg_rsp) \
 238 M(NIX_TXSCHQ_CFG,       0x8006, nix_txschq_cfg, nix_txschq_config, msg_rsp)  \
 239 M(NIX_STATS_RST,        0x8007, nix_stats_rst, msg_req, msg_rsp)        \
 240 M(NIX_VTAG_CFG,         0x8008, nix_vtag_cfg, nix_vtag_config,          \
 241                                  nix_vtag_config_rsp)                   \
 242 M(NIX_RSS_FLOWKEY_CFG,  0x8009, nix_rss_flowkey_cfg,                    \
 243                                  nix_rss_flowkey_cfg,                   \
 244                                  nix_rss_flowkey_cfg_rsp)               \
 245 M(NIX_SET_MAC_ADDR,     0x800a, nix_set_mac_addr, nix_set_mac_addr, msg_rsp) \
 246 M(NIX_SET_RX_MODE,      0x800b, nix_set_rx_mode, nix_rx_mode, msg_rsp)  \
 247 M(NIX_SET_HW_FRS,       0x800c, nix_set_hw_frs, nix_frs_cfg, msg_rsp)   \
 248 M(NIX_LF_START_RX,      0x800d, nix_lf_start_rx, msg_req, msg_rsp)      \
 249 M(NIX_LF_STOP_RX,       0x800e, nix_lf_stop_rx, msg_req, msg_rsp)       \
 250 M(NIX_MARK_FORMAT_CFG,  0x800f, nix_mark_format_cfg,                    \
 251                                  nix_mark_format_cfg,                   \
 252                                  nix_mark_format_cfg_rsp)               \
 253 M(NIX_SET_RX_CFG,       0x8010, nix_set_rx_cfg, nix_rx_cfg, msg_rsp)    \
 254 M(NIX_LSO_FORMAT_CFG,   0x8011, nix_lso_format_cfg,                     \
 255                                  nix_lso_format_cfg,                    \
 256                                  nix_lso_format_cfg_rsp)                \
 257 M(NIX_LF_PTP_TX_ENABLE, 0x8013, nix_lf_ptp_tx_enable, msg_req, msg_rsp) \
 258 M(NIX_LF_PTP_TX_DISABLE, 0x8014, nix_lf_ptp_tx_disable, msg_req, msg_rsp) \
 259 M(NIX_BP_ENABLE,        0x8016, nix_bp_enable, nix_bp_cfg_req,  \
 260                                 nix_bp_cfg_rsp) \
 261 M(NIX_BP_DISABLE,       0x8017, nix_bp_disable, nix_bp_cfg_req, msg_rsp) \
 262 M(NIX_GET_MAC_ADDR, 0x8018, nix_get_mac_addr, msg_req, nix_get_mac_addr_rsp) \
 263 M(NIX_CN10K_AQ_ENQ,     0x8019, nix_cn10k_aq_enq, nix_cn10k_aq_enq_req, \
 264                                 nix_cn10k_aq_enq_rsp)                   \
 265 M(NIX_GET_HW_INFO,      0x801c, nix_get_hw_info, msg_req, nix_hw_info)  \
 266 M(NIX_BANDPROF_ALLOC,   0x801d, nix_bandprof_alloc, nix_bandprof_alloc_req, \
 267                                 nix_bandprof_alloc_rsp)                     \
 268 M(NIX_BANDPROF_FREE,    0x801e, nix_bandprof_free, nix_bandprof_free_req,   \
 269                                 msg_rsp)
 270
 271 /* Messages initiated by AF (range 0xC00 - 0xDFF) */
 272 #define MBOX_UP_CGX_MESSAGES                                            \
 273 M(CGX_LINK_EVENT,       0xC00, cgx_link_event, cgx_link_info_msg, msg_rsp)
 274
 275 enum {
 276 #define M(_name, _id, _1, _2, _3) MBOX_MSG_ ## _name = _id,
 277 MBOX_MESSAGES
 278 MBOX_UP_CGX_MESSAGES
 279 #undef M
 280 };
 281
 282 /* Mailbox message formats */
 283
 284 #define RVU_DEFAULT_PF_FUNC     0xFFFF
 285
 286 /* Generic request msg used for those mbox messages which
 287  * don't send any data in the request.
 288  */
 289 struct msg_req {
 290         struct mbox_msghdr hdr;
 291 };
 292
 293 /* Generic response msg used an ack or response for those mbox
 294  * messages which don't have a specific rsp msg format.
 295  */
 296 struct msg_rsp {
 297         struct mbox_msghdr hdr;
 298 };
 299
 300 /* RVU mailbox error codes
 301  * Range 256 - 300.
 302  */
 303 enum rvu_af_status {
 304         RVU_INVALID_VF_ID           = -256,
 305 };
 306
 307 struct ready_msg_rsp {
 308         struct mbox_msghdr hdr;
 309         u16    sclk_freq;       /* SCLK frequency (in MHz) */
 310         u16    rclk_freq;       /* RCLK frequency (in MHz) */
 311 };
 312
 313 /* Structure for requesting resource provisioning.
 314  * 'modify' flag to be used when either requesting more
 315  * or to detach partial of a certain resource type.
 316  * Rest of the fields specify how many of what type to
 317  * be attached.
 318  * To request LFs from two blocks of same type this mailbox
 319  * can be sent twice as below:
 320  *      struct rsrc_attach *attach;
 321  *       .. Allocate memory for message ..
 322  *       attach->cptlfs = 3; <3 LFs from CPT0>
 323  *       .. Send message ..
 324  *       .. Allocate memory for message ..
 325  *       attach->modify = 1;
 326  *       attach->cpt_blkaddr = BLKADDR_CPT1;
 327  *       attach->cptlfs = 2; <2 LFs from CPT1>
 328  *       .. Send message ..
 329  */
 330 struct rsrc_attach {
 331         struct mbox_msghdr hdr;
 332         u8   modify:1;
 333         u8   npalf:1;
 334         u8   nixlf:1;
 335         u16  sso;
 336         u16  ssow;
 337         u16  timlfs;
 338         u16  cptlfs;
 339         int  cpt_blkaddr; /* BLKADDR_CPT0/BLKADDR_CPT1 or 0 for BLKADDR_CPT0 */
 340 };
 341
 342 /* Structure for relinquishing resources.
 343  * 'partial' flag to be used when relinquishing all resources
 344  * but only of a certain type. If not set, all resources of all
 345  * types provisioned to the RVU function will be detached.
 346  */
 347 struct rsrc_detach {
 348         struct mbox_msghdr hdr;
 349         u8 partial:1;
 350         u8 npalf:1;
 351         u8 nixlf:1;
 352         u8 sso:1;
 353         u8 ssow:1;
 354         u8 timlfs:1;
 355         u8 cptlfs:1;
 356 };
 357
 358 #define MSIX_VECTOR_INVALID     0xFFFF
 359 #define MAX_RVU_BLKLF_CNT       256
 360
 361 struct msix_offset_rsp {
 362         struct mbox_msghdr hdr;
 363         u16  npa_msixoff;
 364         u16  nix_msixoff;
 365         u8   sso;
 366         u8   ssow;
 367         u8   timlfs;
 368         u8   cptlfs;
 369         u16  sso_msixoff[MAX_RVU_BLKLF_CNT];
 370         u16  ssow_msixoff[MAX_RVU_BLKLF_CNT];
 371         u16  timlf_msixoff[MAX_RVU_BLKLF_CNT];
 372         u16  cptlf_msixoff[MAX_RVU_BLKLF_CNT];
 373         u8   cpt1_lfs;
 374         u16  cpt1_lf_msixoff[MAX_RVU_BLKLF_CNT];
 375 };
 376
 377 struct get_hw_cap_rsp {
 378         struct mbox_msghdr hdr;
 379         u8 nix_fixed_txschq_mapping; /* Schq mapping fixed or flexible */
 380         u8 nix_shaping;              /* Is shaping and coloring supported */
 381 };
 382
 383 /* CGX mbox message formats */
 384
 385 struct cgx_stats_rsp {
 386         struct mbox_msghdr hdr;
 387 #define CGX_RX_STATS_COUNT      9
 388 #define CGX_TX_STATS_COUNT      18
 389         u64 rx_stats[CGX_RX_STATS_COUNT];
 390         u64 tx_stats[CGX_TX_STATS_COUNT];
 391 };
 392
 393 struct cgx_fec_stats_rsp {
 394         struct mbox_msghdr hdr;
 395         u64 fec_corr_blks;
 396         u64 fec_uncorr_blks;
 397 };
 398 /* Structure for requesting the operation for
 399  * setting/getting mac address in the CGX interface
 400  */
 401 struct cgx_mac_addr_set_or_get {
 402         struct mbox_msghdr hdr;
 403         u8 mac_addr[ETH_ALEN];
 404 };
 405
 406 struct cgx_link_user_info {
 407         uint64_t link_up:1;
 408         uint64_t full_duplex:1;
 409         uint64_t lmac_type_id:4;
 410         uint64_t speed:20; /* speed in Mbps */
 411         uint64_t an:1;          /* AN supported or not */
 412         uint64_t fec:2;  /* FEC type if enabled else 0 */
 413 #define LMACTYPE_STR_LEN 16
 414         char lmac_type[LMACTYPE_STR_LEN];
 415 };
 416
 417 struct cgx_link_info_msg {
 418         struct mbox_msghdr hdr;
 419         struct cgx_link_user_info link_info;
 420 };
 421
 422 struct cgx_pause_frm_cfg {
 423         struct mbox_msghdr hdr;
 424         u8 set;
 425         /* set = 1 if the request is to config pause frames */
 426         /* set = 0 if the request is to fetch pause frames config */
 427         u8 rx_pause;
 428         u8 tx_pause;
 429 };
 430
 431 enum fec_type {
 432         OTX2_FEC_NONE,
 433         OTX2_FEC_BASER,
 434         OTX2_FEC_RS,
 435         OTX2_FEC_STATS_CNT = 2,
 436         OTX2_FEC_OFF,
 437 };
 438
 439 struct fec_mode {
 440         struct mbox_msghdr hdr;
 441         int fec;
 442 };
 443
 444 struct sfp_eeprom_s {
 445 #define SFP_EEPROM_SIZE 256
 446         u16 sff_id;
 447         u8 buf[SFP_EEPROM_SIZE];
 448         u64 reserved;
 449 };
 450
 451 struct phy_s {
 452         struct {
 453                 u64 can_change_mod_type:1;
 454                 u64 mod_type:1;
 455                 u64 has_fec_stats:1;
 456         } misc;
 457         struct fec_stats_s {
 458                 u32 rsfec_corr_cws;
 459                 u32 rsfec_uncorr_cws;
 460                 u32 brfec_corr_blks;
 461                 u32 brfec_uncorr_blks;
 462         } fec_stats;
 463 };
 464
 465 struct cgx_lmac_fwdata_s {
 466         u16 rw_valid;
 467         u64 supported_fec;
 468         u64 supported_an;
 469         u64 supported_link_modes;
 470         /* only applicable if AN is supported */
 471         u64 advertised_fec;
 472         u64 advertised_link_modes;
 473         /* Only applicable if SFP/QSFP slot is present */
 474         struct sfp_eeprom_s sfp_eeprom;
 475         struct phy_s phy;
 476 #define LMAC_FWDATA_RESERVED_MEM 1021
 477         u64 reserved[LMAC_FWDATA_RESERVED_MEM];
 478 };
 479
 480 struct cgx_fw_data {
 481         struct mbox_msghdr hdr;
 482         struct cgx_lmac_fwdata_s fwdata;
 483 };
 484
 485 struct cgx_set_link_mode_args {
 486         u32 speed;
 487         u8 duplex;
 488         u8 an;
 489         u8 ports;
 490         u64 mode;
 491 };
 492
 493 struct cgx_set_link_mode_req {
 494 #define AUTONEG_UNKNOWN         0xff
 495         struct mbox_msghdr hdr;
 496         struct cgx_set_link_mode_args args;
 497 };
 498
 499 struct cgx_set_link_mode_rsp {
 500         struct mbox_msghdr hdr;
 501         int status;
 502 };
 503
 504 #define RVU_LMAC_FEAT_FC                BIT_ULL(0) /* pause frames */
 505 #define RVU_LMAC_FEAT_PTP               BIT_ULL(1) /* precision time protocol */
 506 #define RVU_MAC_VERSION                 BIT_ULL(2)
 507 #define RVU_MAC_CGX                     BIT_ULL(3)
 508 #define RVU_MAC_RPM                     BIT_ULL(4)
 509
 510 struct cgx_features_info_msg {
 511         struct mbox_msghdr hdr;
 512         u64    lmac_features;
 513 };
 514
 515 struct rpm_stats_rsp {
 516         struct mbox_msghdr hdr;
 517 #define RPM_RX_STATS_COUNT              43
 518 #define RPM_TX_STATS_COUNT              34
 519         u64 rx_stats[RPM_RX_STATS_COUNT];
 520         u64 tx_stats[RPM_TX_STATS_COUNT];
 521 };
 522
 523 /* NPA mbox message formats */
 524
 525 /* NPA mailbox error codes
 526  * Range 301 - 400.
 527  */
 528 enum npa_af_status {
 529         NPA_AF_ERR_PARAM            = -301,
 530         NPA_AF_ERR_AQ_FULL          = -302,
 531         NPA_AF_ERR_AQ_ENQUEUE       = -303,
 532         NPA_AF_ERR_AF_LF_INVALID    = -304,
 533         NPA_AF_ERR_AF_LF_ALLOC      = -305,
 534         NPA_AF_ERR_LF_RESET         = -306,
 535 };
 536
 537 /* For NPA LF context alloc and init */
 538 struct npa_lf_alloc_req {
 539         struct mbox_msghdr hdr;
 540         int node;
 541         int aura_sz;  /* No of auras */
 542         u32 nr_pools; /* No of pools */
 543         u64 way_mask;
 544 };
 545
 546 struct npa_lf_alloc_rsp {
 547         struct mbox_msghdr hdr;
 548         u32 stack_pg_ptrs;  /* No of ptrs per stack page */
 549         u32 stack_pg_bytes; /* Size of stack page */
 550         u16 qints; /* NPA_AF_CONST::QINTS */
 551 };
 552
 553 /* NPA AQ enqueue msg */
 554 struct npa_aq_enq_req {
 555         struct mbox_msghdr hdr;
 556         u32 aura_id;
 557         u8 ctype;
 558         u8 op;
 559         union {
 560                 /* Valid when op == WRITE/INIT and ctype == AURA.
 561                  * LF fills the pool_id in aura.pool_addr. AF will translate
 562                  * the pool_id to pool context pointer.
 563                  */
 564                 struct npa_aura_s aura;
 565                 /* Valid when op == WRITE/INIT and ctype == POOL */
 566                 struct npa_pool_s pool;
 567         };
 568         /* Mask data when op == WRITE (1=write, 0=don't write) */
 569         union {
 570                 /* Valid when op == WRITE and ctype == AURA */
 571                 struct npa_aura_s aura_mask;
 572                 /* Valid when op == WRITE and ctype == POOL */
 573                 struct npa_pool_s pool_mask;
 574         };
 575 };
 576
 577 struct npa_aq_enq_rsp {
 578         struct mbox_msghdr hdr;
 579         union {
 580                 /* Valid when op == READ and ctype == AURA */
 581                 struct npa_aura_s aura;
 582                 /* Valid when op == READ and ctype == POOL */
 583                 struct npa_pool_s pool;
 584         };
 585 };
 586
 587 /* Disable all contexts of type 'ctype' */
 588 struct hwctx_disable_req {
 589         struct mbox_msghdr hdr;
 590         u8 ctype;
 591 };
 592
 593 /* NIX mbox message formats */
 594
 595 /* NIX mailbox error codes
 596  * Range 401 - 500.
 597  */
 598 enum nix_af_status {
 599         NIX_AF_ERR_PARAM            = -401,
 600         NIX_AF_ERR_AQ_FULL          = -402,
 601         NIX_AF_ERR_AQ_ENQUEUE       = -403,
 602         NIX_AF_ERR_AF_LF_INVALID    = -404,
 603         NIX_AF_ERR_AF_LF_ALLOC      = -405,
 604         NIX_AF_ERR_TLX_ALLOC_FAIL   = -406,
 605         NIX_AF_ERR_TLX_INVALID      = -407,
 606         NIX_AF_ERR_RSS_SIZE_INVALID = -408,
 607         NIX_AF_ERR_RSS_GRPS_INVALID = -409,
 608         NIX_AF_ERR_FRS_INVALID      = -410,
 609         NIX_AF_ERR_RX_LINK_INVALID  = -411,
 610         NIX_AF_INVAL_TXSCHQ_CFG     = -412,
 611         NIX_AF_SMQ_FLUSH_FAILED     = -413,
 612         NIX_AF_ERR_LF_RESET         = -414,
 613         NIX_AF_ERR_RSS_NOSPC_FIELD  = -415,
 614         NIX_AF_ERR_RSS_NOSPC_ALGO   = -416,
 615         NIX_AF_ERR_MARK_CFG_FAIL    = -417,
 616         NIX_AF_ERR_LSO_CFG_FAIL     = -418,
 617         NIX_AF_INVAL_NPA_PF_FUNC    = -419,
 618         NIX_AF_INVAL_SSO_PF_FUNC    = -420,
 619         NIX_AF_ERR_TX_VTAG_NOSPC    = -421,
 620         NIX_AF_ERR_RX_VTAG_INUSE    = -422,
 621         NIX_AF_ERR_PTP_CONFIG_FAIL  = -423,
 622         NIX_AF_ERR_NPC_KEY_NOT_SUPP = -424,
 623         NIX_AF_ERR_INVALID_NIXBLK   = -425,
 624         NIX_AF_ERR_INVALID_BANDPROF = -426,
 625         NIX_AF_ERR_IPOLICER_NOTSUPP = -427,
 626         NIX_AF_ERR_BANDPROF_INVAL_REQ  = -428,
 627 };
 628
 629 /* For NIX RX vtag action  */
 630 enum nix_rx_vtag0_type {
 631         NIX_AF_LFX_RX_VTAG_TYPE0, /* reserved for rx vlan offload */
 632         NIX_AF_LFX_RX_VTAG_TYPE1,
 633         NIX_AF_LFX_RX_VTAG_TYPE2,
 634         NIX_AF_LFX_RX_VTAG_TYPE3,
 635         NIX_AF_LFX_RX_VTAG_TYPE4,
 636         NIX_AF_LFX_RX_VTAG_TYPE5,
 637         NIX_AF_LFX_RX_VTAG_TYPE6,
 638         NIX_AF_LFX_RX_VTAG_TYPE7,
 639 };
 640
 641 /* For NIX LF context alloc and init */
 642 struct nix_lf_alloc_req {
 643         struct mbox_msghdr hdr;
 644         int node;
 645         u32 rq_cnt;   /* No of receive queues */
 646         u32 sq_cnt;   /* No of send queues */
 647         u32 cq_cnt;   /* No of completion queues */
 648         u8  xqe_sz;
 649         u16 rss_sz;
 650         u8  rss_grps;
 651         u16 npa_func;
 652         u16 sso_func;
 653         u64 rx_cfg;   /* See NIX_AF_LF(0..127)_RX_CFG */
 654         u64 way_mask;
 655 };
 656
 657 struct nix_lf_alloc_rsp {
 658         struct mbox_msghdr hdr;
 659         u16     sqb_size;
 660         u16     rx_chan_base;
 661         u16     tx_chan_base;
 662         u8      rx_chan_cnt; /* total number of RX channels */
 663         u8      tx_chan_cnt; /* total number of TX channels */
 664         u8      lso_tsov4_idx;
 665         u8      lso_tsov6_idx;
 666         u8      mac_addr[ETH_ALEN];
 667         u8      lf_rx_stats; /* NIX_AF_CONST1::LF_RX_STATS */
 668         u8      lf_tx_stats; /* NIX_AF_CONST1::LF_TX_STATS */
 669         u16     cints; /* NIX_AF_CONST2::CINTS */
 670         u16     qints; /* NIX_AF_CONST2::QINTS */
 671         u8      cgx_links;  /* No. of CGX links present in HW */
 672         u8      lbk_links;  /* No. of LBK links present in HW */
 673         u8      sdp_links;  /* No. of SDP links present in HW */
 674 };
 675
 676 struct nix_lf_free_req {
 677         struct mbox_msghdr hdr;
 678 #define NIX_LF_DISABLE_FLOWS            BIT_ULL(0)
 679 #define NIX_LF_DONT_FREE_TX_VTAG        BIT_ULL(1)
 680         u64 flags;
 681 };
 682
 683 /* CN10K NIX AQ enqueue msg */
 684 struct nix_cn10k_aq_enq_req {
 685         struct mbox_msghdr hdr;
 686         u32  qidx;
 687         u8 ctype;
 688         u8 op;
 689         union {
 690                 struct nix_cn10k_rq_ctx_s rq;
 691                 struct nix_cn10k_sq_ctx_s sq;
 692                 struct nix_cq_ctx_s cq;
 693                 struct nix_rsse_s   rss;
 694                 struct nix_rx_mce_s mce;
 695                 struct nix_bandprof_s prof;
 696         };
 697         union {
 698                 struct nix_cn10k_rq_ctx_s rq_mask;
 699                 struct nix_cn10k_sq_ctx_s sq_mask;
 700                 struct nix_cq_ctx_s cq_mask;
 701                 struct nix_rsse_s   rss_mask;
 702                 struct nix_rx_mce_s mce_mask;
 703                 struct nix_bandprof_s prof_mask;
 704         };
 705 };
 706
 707 struct nix_cn10k_aq_enq_rsp {
 708         struct mbox_msghdr hdr;
 709         union {
 710                 struct nix_cn10k_rq_ctx_s rq;
 711                 struct nix_cn10k_sq_ctx_s sq;
 712                 struct nix_cq_ctx_s cq;
 713                 struct nix_rsse_s   rss;
 714                 struct nix_rx_mce_s mce;
 715                 struct nix_bandprof_s prof;
 716         };
 717 };
 718
 719 /* NIX AQ enqueue msg */
 720 struct nix_aq_enq_req {
 721         struct mbox_msghdr hdr;
 722         u32  qidx;
 723         u8 ctype;
 724         u8 op;
 725         union {
 726                 struct nix_rq_ctx_s rq;
 727                 struct nix_sq_ctx_s sq;
 728                 struct nix_cq_ctx_s cq;
 729                 struct nix_rsse_s   rss;
 730                 struct nix_rx_mce_s mce;
 731                 u64 prof;
 732         };
 733         union {
 734                 struct nix_rq_ctx_s rq_mask;
 735                 struct nix_sq_ctx_s sq_mask;
 736                 struct nix_cq_ctx_s cq_mask;
 737                 struct nix_rsse_s   rss_mask;
 738                 struct nix_rx_mce_s mce_mask;
 739                 u64 prof_mask;
 740         };
 741 };
 742
 743 struct nix_aq_enq_rsp {
 744         struct mbox_msghdr hdr;
 745         union {
 746                 struct nix_rq_ctx_s rq;
 747                 struct nix_sq_ctx_s sq;
 748                 struct nix_cq_ctx_s cq;
 749                 struct nix_rsse_s   rss;
 750                 struct nix_rx_mce_s mce;
 751                 struct nix_bandprof_s prof;
 752         };
 753 };
 754
 755 /* Tx scheduler/shaper mailbox messages */
 756
 757 #define MAX_TXSCHQ_PER_FUNC             128
 758
 759 struct nix_txsch_alloc_req {
 760         struct mbox_msghdr hdr;
 761         /* Scheduler queue count request at each level */
 762         u16 schq_contig[NIX_TXSCH_LVL_CNT]; /* No of contiguous queues */
 763         u16 schq[NIX_TXSCH_LVL_CNT]; /* No of non-contiguous queues */
 764 };
 765
 766 struct nix_txsch_alloc_rsp {
 767         struct mbox_msghdr hdr;
 768         /* Scheduler queue count allocated at each level */
 769         u16 schq_contig[NIX_TXSCH_LVL_CNT];
 770         u16 schq[NIX_TXSCH_LVL_CNT];
 771         /* Scheduler queue list allocated at each level */
 772         u16 schq_contig_list[NIX_TXSCH_LVL_CNT][MAX_TXSCHQ_PER_FUNC];
 773         u16 schq_list[NIX_TXSCH_LVL_CNT][MAX_TXSCHQ_PER_FUNC];
 774         u8  aggr_level; /* Traffic aggregation scheduler level */
 775         u8  aggr_lvl_rr_prio; /* Aggregation lvl's RR_PRIO config */
 776         u8  link_cfg_lvl; /* LINKX_CFG CSRs mapped to TL3 or TL2's index ? */
 777 };
 778
 779 struct nix_txsch_free_req {
 780         struct mbox_msghdr hdr;
 781 #define TXSCHQ_FREE_ALL BIT_ULL(0)
 782         u16 flags;
 783         /* Scheduler queue level to be freed */
 784         u16 schq_lvl;
 785         /* List of scheduler queues to be freed */
 786         u16 schq;
 787 };
 788
 789 struct nix_txschq_config {
 790         struct mbox_msghdr hdr;
 791         u8 lvl; /* SMQ/MDQ/TL4/TL3/TL2/TL1 */
 792 #define TXSCHQ_IDX_SHIFT        16
 793 #define TXSCHQ_IDX_MASK         (BIT_ULL(10) - 1)
 794 #define TXSCHQ_IDX(reg, shift)  (((reg) >> (shift)) & TXSCHQ_IDX_MASK)
 795         u8 num_regs;
 796 #define MAX_REGS_PER_MBOX_MSG   20
 797         u64 reg[MAX_REGS_PER_MBOX_MSG];
 798         u64 regval[MAX_REGS_PER_MBOX_MSG];
 799 };
 800
 801 struct nix_vtag_config {
 802         struct mbox_msghdr hdr;
 803         /* '0' for 4 octet VTAG, '1' for 8 octet VTAG */
 804         u8 vtag_size;
 805         /* cfg_type is '0' for tx vlan cfg
 806          * cfg_type is '1' for rx vlan cfg
 807          */
 808         u8 cfg_type;
 809         union {
 810                 /* valid when cfg_type is '0' */
 811                 struct {
 812                         u64 vtag0;
 813                         u64 vtag1;
 814
 815                         /* cfg_vtag0 & cfg_vtag1 fields are valid
 816                          * when free_vtag0 & free_vtag1 are '0's.
 817                          */
 818                         /* cfg_vtag0 = 1 to configure vtag0 */
 819                         u8 cfg_vtag0 :1;
 820                         /* cfg_vtag1 = 1 to configure vtag1 */
 821                         u8 cfg_vtag1 :1;
 822
 823                         /* vtag0_idx & vtag1_idx are only valid when
 824                          * both cfg_vtag0 & cfg_vtag1 are '0's,
 825                          * these fields are used along with free_vtag0
 826                          * & free_vtag1 to free the nix lf's tx_vlan
 827                          * configuration.
 828                          *
 829                          * Denotes the indices of tx_vtag def registers
 830                          * that needs to be cleared and freed.
 831                          */
 832                         int vtag0_idx;
 833                         int vtag1_idx;
 834
 835                         /* free_vtag0 & free_vtag1 fields are valid
 836                          * when cfg_vtag0 & cfg_vtag1 are '0's.
 837                          */
 838                         /* free_vtag0 = 1 clears vtag0 configuration
 839                          * vtag0_idx denotes the index to be cleared.
 840                          */
 841                         u8 free_vtag0 :1;
 842                         /* free_vtag1 = 1 clears vtag1 configuration
 843                          * vtag1_idx denotes the index to be cleared.
 844                          */
 845                         u8 free_vtag1 :1;
 846                 } tx;
 847
 848                 /* valid when cfg_type is '1' */
 849                 struct {
 850                         /* rx vtag type index, valid values are in 0..7 range */
 851                         u8 vtag_type;
 852                         /* rx vtag strip */
 853                         u8 strip_vtag :1;
 854                         /* rx vtag capture */
 855                         u8 capture_vtag :1;
 856                 } rx;
 857         };
 858 };
 859
 860 struct nix_vtag_config_rsp {
 861         struct mbox_msghdr hdr;
 862         int vtag0_idx;
 863         int vtag1_idx;
 864         /* Indices of tx_vtag def registers used to configure
 865          * tx vtag0 & vtag1 headers, these indices are valid
 866          * when nix_vtag_config mbox requested for vtag0 and/
 867          * or vtag1 configuration.
 868          */
 869 };
 870
 871 struct nix_rss_flowkey_cfg {
 872         struct mbox_msghdr hdr;
 873         int     mcam_index;  /* MCAM entry index to modify */
 874 #define NIX_FLOW_KEY_TYPE_PORT  BIT(0)
 875 #define NIX_FLOW_KEY_TYPE_IPV4  BIT(1)
 876 #define NIX_FLOW_KEY_TYPE_IPV6  BIT(2)
 877 #define NIX_FLOW_KEY_TYPE_TCP   BIT(3)
 878 #define NIX_FLOW_KEY_TYPE_UDP   BIT(4)
 879 #define NIX_FLOW_KEY_TYPE_SCTP  BIT(5)
 880 #define NIX_FLOW_KEY_TYPE_NVGRE    BIT(6)
 881 #define NIX_FLOW_KEY_TYPE_VXLAN    BIT(7)
 882 #define NIX_FLOW_KEY_TYPE_GENEVE   BIT(8)
 883 #define NIX_FLOW_KEY_TYPE_ETH_DMAC BIT(9)
 884 #define NIX_FLOW_KEY_TYPE_IPV6_EXT BIT(10)
 885 #define NIX_FLOW_KEY_TYPE_GTPU       BIT(11)
 886 #define NIX_FLOW_KEY_TYPE_INNR_IPV4     BIT(12)
 887 #define NIX_FLOW_KEY_TYPE_INNR_IPV6     BIT(13)
 888 #define NIX_FLOW_KEY_TYPE_INNR_TCP      BIT(14)
 889 #define NIX_FLOW_KEY_TYPE_INNR_UDP      BIT(15)
 890 #define NIX_FLOW_KEY_TYPE_INNR_SCTP     BIT(16)
 891 #define NIX_FLOW_KEY_TYPE_INNR_ETH_DMAC BIT(17)
 892 #define NIX_FLOW_KEY_TYPE_VLAN          BIT(20)
 893 #define NIX_FLOW_KEY_TYPE_IPV4_PROTO    BIT(21)
 894 #define NIX_FLOW_KEY_TYPE_AH            BIT(22)
 895 #define NIX_FLOW_KEY_TYPE_ESP           BIT(23)
 896         u32     flowkey_cfg; /* Flowkey types selected */
 897         u8      group;       /* RSS context or group */
 898 };
 899
 900 struct nix_rss_flowkey_cfg_rsp {
 901         struct mbox_msghdr hdr;
 902         u8      alg_idx; /* Selected algo index */
 903 };
 904
 905 struct nix_set_mac_addr {
 906         struct mbox_msghdr hdr;
 907         u8 mac_addr[ETH_ALEN]; /* MAC address to be set for this pcifunc */
 908 };
 909
 910 struct nix_get_mac_addr_rsp {
 911         struct mbox_msghdr hdr;
 912         u8 mac_addr[ETH_ALEN];
 913 };
 914
 915 struct nix_mark_format_cfg {
 916         struct mbox_msghdr hdr;
 917         u8 offset;
 918         u8 y_mask;
 919         u8 y_val;
 920         u8 r_mask;
 921         u8 r_val;
 922 };
 923
 924 struct nix_mark_format_cfg_rsp {
 925         struct mbox_msghdr hdr;
 926         u8 mark_format_idx;
 927 };
 928
 929 struct nix_rx_mode {
 930         struct mbox_msghdr hdr;
 931 #define NIX_RX_MODE_UCAST       BIT(0)
 932 #define NIX_RX_MODE_PROMISC     BIT(1)
 933 #define NIX_RX_MODE_ALLMULTI    BIT(2)
 934 #define NIX_RX_MODE_USE_MCE     BIT(3)
 935         u16     mode;
 936 };
 937
 938 struct nix_rx_cfg {
 939         struct mbox_msghdr hdr;
 940 #define NIX_RX_OL3_VERIFY   BIT(0)
 941 #define NIX_RX_OL4_VERIFY   BIT(1)
 942         u8 len_verify; /* Outer L3/L4 len check */
 943 #define NIX_RX_CSUM_OL4_VERIFY  BIT(0)
 944         u8 csum_verify; /* Outer L4 checksum verification */
 945 };
 946
 947 struct nix_frs_cfg {
 948         struct mbox_msghdr hdr;
 949         u8      update_smq;    /* Update SMQ's min/max lens */
 950         u8      update_minlen; /* Set minlen also */
 951         u8      sdp_link;      /* Set SDP RX link */
 952         u16     maxlen;
 953         u16     minlen;
 954 };
 955
 956 struct nix_lso_format_cfg {
 957         struct mbox_msghdr hdr;
 958         u64 field_mask;
 959 #define NIX_LSO_FIELD_MAX       8
 960         u64 fields[NIX_LSO_FIELD_MAX];
 961 };
 962
 963 struct nix_lso_format_cfg_rsp {
 964         struct mbox_msghdr hdr;
 965         u8 lso_format_idx;
 966 };
 967
 968 struct nix_bp_cfg_req {
 969         struct mbox_msghdr hdr;
 970         u16     chan_base; /* Starting channel number */
 971         u8      chan_cnt; /* Number of channels */
 972         u8      bpid_per_chan;
 973         /* bpid_per_chan = 0 assigns single bp id for range of channels */
 974         /* bpid_per_chan = 1 assigns separate bp id for each channel */
 975 };
 976
 977 /* PF can be mapped to either CGX or LBK interface,
 978  * so maximum 64 channels are possible.
 979  */
 980 #define NIX_MAX_BPID_CHAN       64
 981 struct nix_bp_cfg_rsp {
 982         struct mbox_msghdr hdr;
 983         u16     chan_bpid[NIX_MAX_BPID_CHAN]; /* Channel and bpid mapping */
 984         u8      chan_cnt; /* Number of channel for which bpids are assigned */
 985 };
 986
 987 struct nix_hw_info {
 988         struct mbox_msghdr hdr;
 989         u16 max_mtu;
 990         u16 min_mtu;
 991 };
 992
 993 struct nix_bandprof_alloc_req {
 994         struct mbox_msghdr hdr;
 995         /* Count of profiles needed per layer */
 996         u16 prof_count[BAND_PROF_NUM_LAYERS];
 997 };
 998
 999 struct nix_bandprof_alloc_rsp {
1000         struct mbox_msghdr hdr;
1001         u16 prof_count[BAND_PROF_NUM_LAYERS];
1002
1003         /* There is no need to allocate morethan 1 bandwidth profile
1004          * per RQ of a PF_FUNC's NIXLF. So limit the maximum
1005          * profiles to 64 per PF_FUNC.
1006          */
1007 #define MAX_BANDPROF_PER_PFFUNC 64
1008         u16 prof_idx[BAND_PROF_NUM_LAYERS][MAX_BANDPROF_PER_PFFUNC];
1009 };
1010
1011 struct nix_bandprof_free_req {
1012         struct mbox_msghdr hdr;
1013         u8 free_all;
1014         u16 prof_count[BAND_PROF_NUM_LAYERS];
1015         u16 prof_idx[BAND_PROF_NUM_LAYERS][MAX_BANDPROF_PER_PFFUNC];
1016 };
1017
1018 /* NPC mbox message structs */
1019
1020 #define NPC_MCAM_ENTRY_INVALID  0xFFFF
1021 #define NPC_MCAM_INVALID_MAP    0xFFFF
1022
1023 /* NPC mailbox error codes
1024  * Range 701 - 800.
1025  */
1026 enum npc_af_status {
1027         NPC_MCAM_INVALID_REQ    = -701,
1028         NPC_MCAM_ALLOC_DENIED   = -702,
1029         NPC_MCAM_ALLOC_FAILED   = -703,
1030         NPC_MCAM_PERM_DENIED    = -704,
1031 };
1032
1033 struct npc_mcam_alloc_entry_req {
1034         struct mbox_msghdr hdr;
1035 #define NPC_MAX_NONCONTIG_ENTRIES       256
1036         u8  contig;   /* Contiguous entries ? */
1037 #define NPC_MCAM_ANY_PRIO               0
1038 #define NPC_MCAM_LOWER_PRIO             1
1039 #define NPC_MCAM_HIGHER_PRIO            2
1040         u8  priority; /* Lower or higher w.r.t ref_entry */
1041         u16 ref_entry;
1042         u16 count;    /* Number of entries requested */
1043 };
1044
1045 struct npc_mcam_alloc_entry_rsp {
1046         struct mbox_msghdr hdr;
1047         u16 entry; /* Entry allocated or start index if contiguous.
1048                     * Invalid incase of non-contiguous.
1049                     */
1050         u16 count; /* Number of entries allocated */
1051         u16 free_count; /* Number of entries available */
1052         u16 entry_list[NPC_MAX_NONCONTIG_ENTRIES];
1053 };
1054
1055 struct npc_mcam_free_entry_req {
1056         struct mbox_msghdr hdr;
1057         u16 entry; /* Entry index to be freed */
1058         u8  all;   /* If all entries allocated to this PFVF to be freed */
1059 };
1060
1061 struct mcam_entry {
1062 #define NPC_MAX_KWS_IN_KEY      7 /* Number of keywords in max keywidth */
1063         u64     kw[NPC_MAX_KWS_IN_KEY];
1064         u64     kw_mask[NPC_MAX_KWS_IN_KEY];
1065         u64     action;
1066         u64     vtag_action;
1067 };
1068
1069 struct npc_mcam_write_entry_req {
1070         struct mbox_msghdr hdr;
1071         struct mcam_entry entry_data;
1072         u16 entry;       /* MCAM entry to write this match key */
1073         u16 cntr;        /* Counter for this MCAM entry */
1074         u8  intf;        /* Rx or Tx interface */
1075         u8  enable_entry;/* Enable this MCAM entry ? */
1076         u8  set_cntr;    /* Set counter for this entry ? */
1077 };
1078
1079 /* Enable/Disable a given entry */
1080 struct npc_mcam_ena_dis_entry_req {
1081         struct mbox_msghdr hdr;
1082         u16 entry;
1083 };
1084
1085 struct npc_mcam_shift_entry_req {
1086         struct mbox_msghdr hdr;
1087 #define NPC_MCAM_MAX_SHIFTS     64
1088         u16 curr_entry[NPC_MCAM_MAX_SHIFTS];
1089         u16 new_entry[NPC_MCAM_MAX_SHIFTS];
1090         u16 shift_count; /* Number of entries to shift */
1091 };
1092
1093 struct npc_mcam_shift_entry_rsp {
1094         struct mbox_msghdr hdr;
1095         u16 failed_entry_idx; /* Index in 'curr_entry', not entry itself */
1096 };
1097
1098 struct npc_mcam_alloc_counter_req {
1099         struct mbox_msghdr hdr;
1100         u8  contig;     /* Contiguous counters ? */
1101 #define NPC_MAX_NONCONTIG_COUNTERS       64
1102         u16 count;      /* Number of counters requested */
1103 };
1104
1105 struct npc_mcam_alloc_counter_rsp {
1106         struct mbox_msghdr hdr;
1107         u16 cntr;   /* Counter allocated or start index if contiguous.
1108                      * Invalid incase of non-contiguous.
1109                      */
1110         u16 count;  /* Number of counters allocated */
1111         u16 cntr_list[NPC_MAX_NONCONTIG_COUNTERS];
1112 };
1113
1114 struct npc_mcam_oper_counter_req {
1115         struct mbox_msghdr hdr;
1116         u16 cntr;   /* Free a counter or clear/fetch it's stats */
1117 };
1118
1119 struct npc_mcam_oper_counter_rsp {
1120         struct mbox_msghdr hdr;
1121         u64 stat;  /* valid only while fetching counter's stats */
1122 };
1123
1124 struct npc_mcam_unmap_counter_req {
1125         struct mbox_msghdr hdr;
1126         u16 cntr;
1127         u16 entry; /* Entry and counter to be unmapped */
1128         u8  all;   /* Unmap all entries using this counter ? */
1129 };
1130
1131 struct npc_mcam_alloc_and_write_entry_req {
1132         struct mbox_msghdr hdr;
1133         struct mcam_entry entry_data;
1134         u16 ref_entry;
1135         u8  priority;    /* Lower or higher w.r.t ref_entry */
1136         u8  intf;        /* Rx or Tx interface */
1137         u8  enable_entry;/* Enable this MCAM entry ? */
1138         u8  alloc_cntr;  /* Allocate counter and map ? */
1139 };
1140
1141 struct npc_mcam_alloc_and_write_entry_rsp {
1142         struct mbox_msghdr hdr;
1143         u16 entry;
1144         u16 cntr;
1145 };
1146
1147 struct npc_get_kex_cfg_rsp {
1148         struct mbox_msghdr hdr;
1149         u64 rx_keyx_cfg;   /* NPC_AF_INTF(0)_KEX_CFG */
1150         u64 tx_keyx_cfg;   /* NPC_AF_INTF(1)_KEX_CFG */
1151 #define NPC_MAX_INTF    2
1152 #define NPC_MAX_LID     8
1153 #define NPC_MAX_LT      16
1154 #define NPC_MAX_LD      2
1155 #define NPC_MAX_LFL     16
1156         /* NPC_AF_KEX_LDATA(0..1)_FLAGS_CFG */
1157         u64 kex_ld_flags[NPC_MAX_LD];
1158         /* NPC_AF_INTF(0..1)_LID(0..7)_LT(0..15)_LD(0..1)_CFG */
1159         u64 intf_lid_lt_ld[NPC_MAX_INTF][NPC_MAX_LID][NPC_MAX_LT][NPC_MAX_LD];
1160         /* NPC_AF_INTF(0..1)_LDATA(0..1)_FLAGS(0..15)_CFG */
1161         u64 intf_ld_flags[NPC_MAX_INTF][NPC_MAX_LD][NPC_MAX_LFL];
1162 #define MKEX_NAME_LEN 128
1163         u8 mkex_pfl_name[MKEX_NAME_LEN];
1164 };
1165
1166 struct flow_msg {
1167         unsigned char dmac[6];
1168         unsigned char smac[6];
1169         __be16 etype;
1170         __be16 vlan_etype;
1171         __be16 vlan_tci;
1172         union {
1173                 __be32 ip4src;
1174                 __be32 ip6src[4];
1175         };
1176         union {
1177                 __be32 ip4dst;
1178                 __be32 ip6dst[4];
1179         };
1180         u8 tos;
1181         u8 ip_ver;
1182         u8 ip_proto;
1183         u8 tc;
1184         __be16 sport;
1185         __be16 dport;
1186 };
1187
1188 struct npc_install_flow_req {
1189         struct mbox_msghdr hdr;
1190         struct flow_msg packet;
1191         struct flow_msg mask;
1192         u64 features;
1193         u16 entry;
1194         u16 channel;
1195         u16 chan_mask;
1196         u8 intf;
1197         u8 set_cntr; /* If counter is available set counter for this entry ? */
1198         u8 default_rule;
1199         u8 append; /* overwrite(0) or append(1) flow to default rule? */
1200         u16 vf;
1201         /* action */
1202         u32 index;
1203         u16 match_id;
1204         u8 flow_key_alg;
1205         u8 op;
1206         /* vtag rx action */
1207         u8 vtag0_type;
1208         u8 vtag0_valid;
1209         u8 vtag1_type;
1210         u8 vtag1_valid;
1211         /* vtag tx action */
1212         u16 vtag0_def;
1213         u8  vtag0_op;
1214         u16 vtag1_def;
1215         u8  vtag1_op;
1216 };
1217
1218 struct npc_install_flow_rsp {
1219         struct mbox_msghdr hdr;
1220         int counter; /* negative if no counter else counter number */
1221 };
1222
1223 struct npc_delete_flow_req {
1224         struct mbox_msghdr hdr;
1225         u16 entry;
1226         u16 start;/*Disable range of entries */
1227         u16 end;
1228         u8 all; /* PF + VFs */
1229 };
1230
1231 struct npc_mcam_read_entry_req {
1232         struct mbox_msghdr hdr;
1233         u16 entry;       /* MCAM entry to read */
1234 };
1235
1236 struct npc_mcam_read_entry_rsp {
1237         struct mbox_msghdr hdr;
1238         struct mcam_entry entry_data;
1239         u8 intf;
1240         u8 enable;
1241 };
1242
1243 struct npc_mcam_read_base_rule_rsp {
1244         struct mbox_msghdr hdr;
1245         struct mcam_entry entry;
1246 };
1247
1248 struct npc_mcam_get_stats_req {
1249         struct mbox_msghdr hdr;
1250         u16 entry; /* mcam entry */
1251 };
1252
1253 struct npc_mcam_get_stats_rsp {
1254         struct mbox_msghdr hdr;
1255         u64 stat;  /* counter stats */
1256         u8 stat_ena; /* enabled */
1257 };
1258
1259 enum ptp_op {
1260         PTP_OP_ADJFINE = 0,
1261         PTP_OP_GET_CLOCK = 1,
1262 };
1263
1264 struct ptp_req {
1265         struct mbox_msghdr hdr;
1266         u8 op;
1267         s64 scaled_ppm;
1268 };
1269
1270 struct ptp_rsp {
1271         struct mbox_msghdr hdr;
1272         u64 clk;
1273 };
1274
1275 struct set_vf_perm  {
1276         struct  mbox_msghdr hdr;
1277         u16     vf;
1278 #define RESET_VF_PERM           BIT_ULL(0)
1279 #define VF_TRUSTED              BIT_ULL(1)
1280         u64     flags;
1281 };
1282
1283 struct lmtst_tbl_setup_req {
1284         struct mbox_msghdr hdr;
1285         u16 base_pcifunc;
1286 };
1287
1288 /* CPT mailbox error codes
1289  * Range 901 - 1000.
1290  */
1291 enum cpt_af_status {
1292         CPT_AF_ERR_PARAM                = -901,
1293         CPT_AF_ERR_GRP_INVALID          = -902,
1294         CPT_AF_ERR_LF_INVALID           = -903,
1295         CPT_AF_ERR_ACCESS_DENIED        = -904,
1296         CPT_AF_ERR_SSO_PF_FUNC_INVALID  = -905,
1297         CPT_AF_ERR_NIX_PF_FUNC_INVALID  = -906
1298 };
1299
1300 /* CPT mbox message formats */
1301 struct cpt_rd_wr_reg_msg {
1302         struct mbox_msghdr hdr;
1303         u64 reg_offset;
1304         u64 *ret_val;
1305         u64 val;
1306         u8 is_write;
1307         int blkaddr;
1308 };
1309
1310 struct cpt_lf_alloc_req_msg {
1311         struct mbox_msghdr hdr;
1312         u16 nix_pf_func;
1313         u16 sso_pf_func;
1314         u16 eng_grpmsk;
1315         int blkaddr;
1316 };
1317
1318 /* Mailbox message request and response format for CPT stats. */
1319 struct cpt_sts_req {
1320         struct mbox_msghdr hdr;
1321         u8 blkaddr;
1322 };
1323
1324 struct cpt_sts_rsp {
1325         struct mbox_msghdr hdr;
1326         u64 inst_req_pc;
1327         u64 inst_lat_pc;
1328         u64 rd_req_pc;
1329         u64 rd_lat_pc;
1330         u64 rd_uc_pc;
1331         u64 active_cycles_pc;
1332         u64 ctx_mis_pc;
1333         u64 ctx_hit_pc;
1334         u64 ctx_aop_pc;
1335         u64 ctx_aop_lat_pc;
1336         u64 ctx_ifetch_pc;
1337         u64 ctx_ifetch_lat_pc;
1338         u64 ctx_ffetch_pc;
1339         u64 ctx_ffetch_lat_pc;
1340         u64 ctx_wback_pc;
1341         u64 ctx_wback_lat_pc;
1342         u64 ctx_psh_pc;
1343         u64 ctx_psh_lat_pc;
1344         u64 ctx_err;
1345         u64 ctx_enc_id;
1346         u64 ctx_flush_timer;
1347         u64 rxc_time;
1348         u64 rxc_time_cfg;
1349         u64 rxc_active_sts;
1350         u64 rxc_zombie_sts;
1351         u64 busy_sts_ae;
1352         u64 free_sts_ae;
1353         u64 busy_sts_se;
1354         u64 free_sts_se;
1355         u64 busy_sts_ie;
1356         u64 free_sts_ie;
1357         u64 exe_err_info;
1358         u64 cptclk_cnt;
1359         u64 diag;
1360         u64 rxc_dfrg;
1361         u64 x2p_link_cfg0;
1362         u64 x2p_link_cfg1;
1363 };
1364
1365 /* Mailbox message request format to configure reassembly timeout. */
1366 struct cpt_rxc_time_cfg_req {
1367         struct mbox_msghdr hdr;
1368         int blkaddr;
1369         u32 step;
1370         u16 zombie_thres;
1371         u16 zombie_limit;
1372         u16 active_thres;
1373         u16 active_limit;
1374 };
1375
1376 #endif /* MBOX_H */