drivers/net/ethernet/hisilicon/hns3/hns3_enet.h

   1 /* SPDX-License-Identifier: GPL-2.0+ */
   2 // Copyright (c) 2016-2017 Hisilicon Limited.
   3
   4 #ifndef __HNS3_ENET_H
   5 #define __HNS3_ENET_H
   6
   7 #include <linux/dim.h>
   8 #include <linux/if_vlan.h>
   9 #include <net/page_pool.h>
  10
  11 #include "hnae3.h"
  12
  13 enum hns3_nic_state {
  14         HNS3_NIC_STATE_TESTING,
  15         HNS3_NIC_STATE_RESETTING,
  16         HNS3_NIC_STATE_INITED,
  17         HNS3_NIC_STATE_DOWN,
  18         HNS3_NIC_STATE_DISABLED,
  19         HNS3_NIC_STATE_REMOVING,
  20         HNS3_NIC_STATE_SERVICE_INITED,
  21         HNS3_NIC_STATE_SERVICE_SCHED,
  22         HNS3_NIC_STATE2_RESET_REQUESTED,
  23         HNS3_NIC_STATE_HW_TX_CSUM_ENABLE,
  24         HNS3_NIC_STATE_RXD_ADV_LAYOUT_ENABLE,
  25         HNS3_NIC_STATE_MAX
  26 };
  27
  28 #define HNS3_RING_RX_RING_BASEADDR_L_REG        0x00000
  29 #define HNS3_RING_RX_RING_BASEADDR_H_REG        0x00004
  30 #define HNS3_RING_RX_RING_BD_NUM_REG            0x00008
  31 #define HNS3_RING_RX_RING_BD_LEN_REG            0x0000C
  32 #define HNS3_RING_RX_RING_TAIL_REG              0x00018
  33 #define HNS3_RING_RX_RING_HEAD_REG              0x0001C
  34 #define HNS3_RING_RX_RING_FBDNUM_REG            0x00020
  35 #define HNS3_RING_RX_RING_PKTNUM_RECORD_REG     0x0002C
  36
  37 #define HNS3_RING_TX_RING_BASEADDR_L_REG        0x00040
  38 #define HNS3_RING_TX_RING_BASEADDR_H_REG        0x00044
  39 #define HNS3_RING_TX_RING_BD_NUM_REG            0x00048
  40 #define HNS3_RING_TX_RING_TC_REG                0x00050
  41 #define HNS3_RING_TX_RING_TAIL_REG              0x00058
  42 #define HNS3_RING_TX_RING_HEAD_REG              0x0005C
  43 #define HNS3_RING_TX_RING_FBDNUM_REG            0x00060
  44 #define HNS3_RING_TX_RING_OFFSET_REG            0x00064
  45 #define HNS3_RING_TX_RING_EBDNUM_REG            0x00068
  46 #define HNS3_RING_TX_RING_PKTNUM_RECORD_REG     0x0006C
  47 #define HNS3_RING_TX_RING_EBD_OFFSET_REG        0x00070
  48 #define HNS3_RING_TX_RING_BD_ERR_REG            0x00074
  49 #define HNS3_RING_EN_REG                        0x00090
  50 #define HNS3_RING_RX_EN_REG                     0x00098
  51 #define HNS3_RING_TX_EN_REG                     0x000D4
  52
  53 #define HNS3_RX_HEAD_SIZE                       256
  54
  55 #define HNS3_TX_TIMEOUT (5 * HZ)
  56 #define HNS3_RING_NAME_LEN                      16
  57 #define HNS3_BUFFER_SIZE_2048                   2048
  58 #define HNS3_RING_MAX_PENDING                   32760
  59 #define HNS3_RING_MIN_PENDING                   72
  60 #define HNS3_RING_BD_MULTIPLE                   8
  61 /* max frame size of mac */
  62 #define HNS3_MAX_MTU(max_frm_size) \
  63         ((max_frm_size) - (ETH_HLEN + ETH_FCS_LEN + 2 * VLAN_HLEN))
  64
  65 #define HNS3_BD_SIZE_512_TYPE                   0
  66 #define HNS3_BD_SIZE_1024_TYPE                  1
  67 #define HNS3_BD_SIZE_2048_TYPE                  2
  68 #define HNS3_BD_SIZE_4096_TYPE                  3
  69
  70 #define HNS3_RX_FLAG_VLAN_PRESENT               0x1
  71 #define HNS3_RX_FLAG_L3ID_IPV4                  0x0
  72 #define HNS3_RX_FLAG_L3ID_IPV6                  0x1
  73 #define HNS3_RX_FLAG_L4ID_UDP                   0x0
  74 #define HNS3_RX_FLAG_L4ID_TCP                   0x1
  75
  76 #define HNS3_RXD_DMAC_S                         0
  77 #define HNS3_RXD_DMAC_M                         (0x3 << HNS3_RXD_DMAC_S)
  78 #define HNS3_RXD_VLAN_S                         2
  79 #define HNS3_RXD_VLAN_M                         (0x3 << HNS3_RXD_VLAN_S)
  80 #define HNS3_RXD_L3ID_S                         4
  81 #define HNS3_RXD_L3ID_M                         (0xf << HNS3_RXD_L3ID_S)
  82 #define HNS3_RXD_L4ID_S                         8
  83 #define HNS3_RXD_L4ID_M                         (0xf << HNS3_RXD_L4ID_S)
  84 #define HNS3_RXD_FRAG_B                         12
  85 #define HNS3_RXD_STRP_TAGP_S                    13
  86 #define HNS3_RXD_STRP_TAGP_M                    (0x3 << HNS3_RXD_STRP_TAGP_S)
  87
  88 #define HNS3_RXD_L2E_B                          16
  89 #define HNS3_RXD_L3E_B                          17
  90 #define HNS3_RXD_L4E_B                          18
  91 #define HNS3_RXD_TRUNCAT_B                      19
  92 #define HNS3_RXD_HOI_B                          20
  93 #define HNS3_RXD_DOI_B                          21
  94 #define HNS3_RXD_OL3E_B                         22
  95 #define HNS3_RXD_OL4E_B                         23
  96 #define HNS3_RXD_GRO_COUNT_S                    24
  97 #define HNS3_RXD_GRO_COUNT_M                    (0x3f << HNS3_RXD_GRO_COUNT_S)
  98 #define HNS3_RXD_GRO_FIXID_B                    30
  99 #define HNS3_RXD_GRO_ECN_B                      31
 100
 101 #define HNS3_RXD_ODMAC_S                        0
 102 #define HNS3_RXD_ODMAC_M                        (0x3 << HNS3_RXD_ODMAC_S)
 103 #define HNS3_RXD_OVLAN_S                        2
 104 #define HNS3_RXD_OVLAN_M                        (0x3 << HNS3_RXD_OVLAN_S)
 105 #define HNS3_RXD_OL3ID_S                        4
 106 #define HNS3_RXD_OL3ID_M                        (0xf << HNS3_RXD_OL3ID_S)
 107 #define HNS3_RXD_OL4ID_S                        8
 108 #define HNS3_RXD_OL4ID_M                        (0xf << HNS3_RXD_OL4ID_S)
 109 #define HNS3_RXD_FBHI_S                         12
 110 #define HNS3_RXD_FBHI_M                         (0x3 << HNS3_RXD_FBHI_S)
 111 #define HNS3_RXD_FBLI_S                         14
 112 #define HNS3_RXD_FBLI_M                         (0x3 << HNS3_RXD_FBLI_S)
 113
 114 #define HNS3_RXD_PTYPE_S                        4
 115 #define HNS3_RXD_PTYPE_M                        GENMASK(11, 4)
 116
 117 #define HNS3_RXD_BDTYPE_S                       0
 118 #define HNS3_RXD_BDTYPE_M                       (0xf << HNS3_RXD_BDTYPE_S)
 119 #define HNS3_RXD_VLD_B                          4
 120 #define HNS3_RXD_UDP0_B                         5
 121 #define HNS3_RXD_EXTEND_B                       7
 122 #define HNS3_RXD_FE_B                           8
 123 #define HNS3_RXD_LUM_B                          9
 124 #define HNS3_RXD_CRCP_B                         10
 125 #define HNS3_RXD_L3L4P_B                        11
 126 #define HNS3_RXD_TSIDX_S                        12
 127 #define HNS3_RXD_TSIDX_M                        (0x3 << HNS3_RXD_TSIDX_S)
 128 #define HNS3_RXD_TS_VLD_B                       14
 129 #define HNS3_RXD_LKBK_B                         15
 130 #define HNS3_RXD_GRO_SIZE_S                     16
 131 #define HNS3_RXD_GRO_SIZE_M                     (0x3fff << HNS3_RXD_GRO_SIZE_S)
 132
 133 #define HNS3_TXD_L3T_S                          0
 134 #define HNS3_TXD_L3T_M                          (0x3 << HNS3_TXD_L3T_S)
 135 #define HNS3_TXD_L4T_S                          2
 136 #define HNS3_TXD_L4T_M                          (0x3 << HNS3_TXD_L4T_S)
 137 #define HNS3_TXD_L3CS_B                         4
 138 #define HNS3_TXD_L4CS_B                         5
 139 #define HNS3_TXD_VLAN_B                         6
 140 #define HNS3_TXD_TSO_B                          7
 141
 142 #define HNS3_TXD_L2LEN_S                        8
 143 #define HNS3_TXD_L2LEN_M                        (0xff << HNS3_TXD_L2LEN_S)
 144 #define HNS3_TXD_L3LEN_S                        16
 145 #define HNS3_TXD_L3LEN_M                        (0xff << HNS3_TXD_L3LEN_S)
 146 #define HNS3_TXD_L4LEN_S                        24
 147 #define HNS3_TXD_L4LEN_M                        (0xff << HNS3_TXD_L4LEN_S)
 148
 149 #define HNS3_TXD_CSUM_START_S           8
 150 #define HNS3_TXD_CSUM_START_M           (0xffff << HNS3_TXD_CSUM_START_S)
 151
 152 #define HNS3_TXD_OL3T_S                         0
 153 #define HNS3_TXD_OL3T_M                         (0x3 << HNS3_TXD_OL3T_S)
 154 #define HNS3_TXD_OVLAN_B                        2
 155 #define HNS3_TXD_MACSEC_B                       3
 156 #define HNS3_TXD_TUNTYPE_S                      4
 157 #define HNS3_TXD_TUNTYPE_M                      (0xf << HNS3_TXD_TUNTYPE_S)
 158
 159 #define HNS3_TXD_CSUM_OFFSET_S          8
 160 #define HNS3_TXD_CSUM_OFFSET_M          (0xffff << HNS3_TXD_CSUM_OFFSET_S)
 161
 162 #define HNS3_TXD_BDTYPE_S                       0
 163 #define HNS3_TXD_BDTYPE_M                       (0xf << HNS3_TXD_BDTYPE_S)
 164 #define HNS3_TXD_FE_B                           4
 165 #define HNS3_TXD_SC_S                           5
 166 #define HNS3_TXD_SC_M                           (0x3 << HNS3_TXD_SC_S)
 167 #define HNS3_TXD_EXTEND_B                       7
 168 #define HNS3_TXD_VLD_B                          8
 169 #define HNS3_TXD_RI_B                           9
 170 #define HNS3_TXD_RA_B                           10
 171 #define HNS3_TXD_TSYN_B                         11
 172 #define HNS3_TXD_DECTTL_S                       12
 173 #define HNS3_TXD_DECTTL_M                       (0xf << HNS3_TXD_DECTTL_S)
 174
 175 #define HNS3_TXD_OL4CS_B                        22
 176
 177 #define HNS3_TXD_MSS_S                          0
 178 #define HNS3_TXD_MSS_M                          (0x3fff << HNS3_TXD_MSS_S)
 179 #define HNS3_TXD_HW_CS_B                        14
 180
 181 #define HNS3_VECTOR_TX_IRQ                      BIT_ULL(0)
 182 #define HNS3_VECTOR_RX_IRQ                      BIT_ULL(1)
 183
 184 #define HNS3_VECTOR_NOT_INITED                  0
 185 #define HNS3_VECTOR_INITED                      1
 186
 187 #define HNS3_MAX_BD_SIZE                        65535
 188 #define HNS3_MAX_TSO_BD_NUM                     63U
 189 #define HNS3_MAX_TSO_SIZE \
 190         (HNS3_MAX_BD_SIZE * HNS3_MAX_TSO_BD_NUM)
 191
 192 #define HNS3_MAX_NON_TSO_SIZE(max_non_tso_bd_num) \
 193         (HNS3_MAX_BD_SIZE * (max_non_tso_bd_num))
 194
 195 #define HNS3_VECTOR_GL0_OFFSET                  0x100
 196 #define HNS3_VECTOR_GL1_OFFSET                  0x200
 197 #define HNS3_VECTOR_GL2_OFFSET                  0x300
 198 #define HNS3_VECTOR_RL_OFFSET                   0x900
 199 #define HNS3_VECTOR_RL_EN_B                     6
 200 #define HNS3_VECTOR_TX_QL_OFFSET                0xe00
 201 #define HNS3_VECTOR_RX_QL_OFFSET                0xf00
 202
 203 #define HNS3_RING_EN_B                          0
 204
 205 enum hns3_pkt_l2t_type {
 206         HNS3_L2_TYPE_UNICAST,
 207         HNS3_L2_TYPE_MULTICAST,
 208         HNS3_L2_TYPE_BROADCAST,
 209         HNS3_L2_TYPE_INVALID,
 210 };
 211
 212 enum hns3_pkt_l3t_type {
 213         HNS3_L3T_NONE,
 214         HNS3_L3T_IPV6,
 215         HNS3_L3T_IPV4,
 216         HNS3_L3T_RESERVED
 217 };
 218
 219 enum hns3_pkt_l4t_type {
 220         HNS3_L4T_UNKNOWN,
 221         HNS3_L4T_TCP,
 222         HNS3_L4T_UDP,
 223         HNS3_L4T_SCTP
 224 };
 225
 226 enum hns3_pkt_ol3t_type {
 227         HNS3_OL3T_NONE,
 228         HNS3_OL3T_IPV6,
 229         HNS3_OL3T_IPV4_NO_CSUM,
 230         HNS3_OL3T_IPV4_CSUM
 231 };
 232
 233 enum hns3_pkt_tun_type {
 234         HNS3_TUN_NONE,
 235         HNS3_TUN_MAC_IN_UDP,
 236         HNS3_TUN_NVGRE,
 237         HNS3_TUN_OTHER
 238 };
 239
 240 /* hardware spec ring buffer format */
 241 struct __packed hns3_desc {
 242         union {
 243                 __le64 addr;
 244                 __le16 csum;
 245                 struct {
 246                         __le32 ts_nsec;
 247                         __le32 ts_sec;
 248                 };
 249         };
 250         union {
 251                 struct {
 252                         __le16 vlan_tag;
 253                         __le16 send_size;
 254                         union {
 255                                 __le32 type_cs_vlan_tso_len;
 256                                 struct {
 257                                         __u8 type_cs_vlan_tso;
 258                                         __u8 l2_len;
 259                                         __u8 l3_len;
 260                                         __u8 l4_len;
 261                                 };
 262                         };
 263                         __le16 outer_vlan_tag;
 264                         __le16 tv;
 265
 266                 union {
 267                         __le32 ol_type_vlan_len_msec;
 268                         struct {
 269                                 __u8 ol_type_vlan_msec;
 270                                 __u8 ol2_len;
 271                                 __u8 ol3_len;
 272                                 __u8 ol4_len;
 273                         };
 274                 };
 275
 276                         __le32 paylen_ol4cs;
 277                         __le16 bdtp_fe_sc_vld_ra_ri;
 278                         __le16 mss_hw_csum;
 279                 } tx;
 280
 281                 struct {
 282                         __le32 l234_info;
 283                         __le16 pkt_len;
 284                         __le16 size;
 285
 286                         __le32 rss_hash;
 287                         __le16 fd_id;
 288                         __le16 vlan_tag;
 289
 290                         union {
 291                                 __le32 ol_info;
 292                                 struct {
 293                                         __le16 o_dm_vlan_id_fb;
 294                                         __le16 ot_vlan_tag;
 295                                 };
 296                         };
 297
 298                         __le32 bd_base_info;
 299                 } rx;
 300         };
 301 };
 302
 303 enum hns3_desc_type {
 304         DESC_TYPE_UNKNOWN               = 0,
 305         DESC_TYPE_SKB                   = 1 << 0,
 306         DESC_TYPE_FRAGLIST_SKB          = 1 << 1,
 307         DESC_TYPE_PAGE                  = 1 << 2,
 308         DESC_TYPE_BOUNCE_ALL            = 1 << 3,
 309         DESC_TYPE_BOUNCE_HEAD           = 1 << 4,
 310         DESC_TYPE_SGL_SKB               = 1 << 5,
 311         DESC_TYPE_PP_FRAG               = 1 << 6,
 312 };
 313
 314 struct hns3_desc_cb {
 315         dma_addr_t dma; /* dma address of this desc */
 316         void *buf;      /* cpu addr for a desc */
 317
 318         /* priv data for the desc, e.g. skb when use with ip stack */
 319         void *priv;
 320
 321         union {
 322                 u32 page_offset;        /* for rx */
 323                 u32 send_bytes;         /* for tx */
 324         };
 325
 326         u32 length;     /* length of the buffer */
 327
 328         u16 reuse_flag;
 329
 330         /* desc type, used by the ring user to mark the type of the priv data */
 331         u16 type;
 332         u16 pagecnt_bias;
 333 };
 334
 335 enum hns3_pkt_l3type {
 336         HNS3_L3_TYPE_IPV4,
 337         HNS3_L3_TYPE_IPV6,
 338         HNS3_L3_TYPE_ARP,
 339         HNS3_L3_TYPE_RARP,
 340         HNS3_L3_TYPE_IPV4_OPT,
 341         HNS3_L3_TYPE_IPV6_EXT,
 342         HNS3_L3_TYPE_LLDP,
 343         HNS3_L3_TYPE_BPDU,
 344         HNS3_L3_TYPE_MAC_PAUSE,
 345         HNS3_L3_TYPE_PFC_PAUSE,/* 0x9*/
 346
 347         /* reserved for 0xA~0xB */
 348
 349         HNS3_L3_TYPE_CNM = 0xc,
 350
 351         /* reserved for 0xD~0xE */
 352
 353         HNS3_L3_TYPE_PARSE_FAIL = 0xf /* must be last */
 354 };
 355
 356 enum hns3_pkt_l4type {
 357         HNS3_L4_TYPE_UDP,
 358         HNS3_L4_TYPE_TCP,
 359         HNS3_L4_TYPE_GRE,
 360         HNS3_L4_TYPE_SCTP,
 361         HNS3_L4_TYPE_IGMP,
 362         HNS3_L4_TYPE_ICMP,
 363
 364         /* reserved for 0x6~0xE */
 365
 366         HNS3_L4_TYPE_PARSE_FAIL = 0xf /* must be last */
 367 };
 368
 369 enum hns3_pkt_ol3type {
 370         HNS3_OL3_TYPE_IPV4 = 0,
 371         HNS3_OL3_TYPE_IPV6,
 372         /* reserved for 0x2~0x3 */
 373         HNS3_OL3_TYPE_IPV4_OPT = 4,
 374         HNS3_OL3_TYPE_IPV6_EXT,
 375
 376         /* reserved for 0x6~0xE */
 377
 378         HNS3_OL3_TYPE_PARSE_FAIL = 0xf  /* must be last */
 379 };
 380
 381 enum hns3_pkt_ol4type {
 382         HNS3_OL4_TYPE_NO_TUN,
 383         HNS3_OL4_TYPE_MAC_IN_UDP,
 384         HNS3_OL4_TYPE_NVGRE,
 385         HNS3_OL4_TYPE_UNKNOWN
 386 };
 387
 388 struct hns3_rx_ptype {
 389         u32 ptype:8;
 390         u32 csum_level:2;
 391         u32 ip_summed:2;
 392         u32 l3_type:4;
 393         u32 valid:1;
 394 };
 395
 396 struct ring_stats {
 397         u64 sw_err_cnt;
 398         u64 seg_pkt_cnt;
 399         union {
 400                 struct {
 401                         u64 tx_pkts;
 402                         u64 tx_bytes;
 403                         u64 tx_more;
 404                         u64 restart_queue;
 405                         u64 tx_busy;
 406                         u64 tx_copy;
 407                         u64 tx_vlan_err;
 408                         u64 tx_l4_proto_err;
 409                         u64 tx_l2l3l4_err;
 410                         u64 tx_tso_err;
 411                         u64 over_max_recursion;
 412                         u64 hw_limitation;
 413                         u64 tx_bounce;
 414                         u64 tx_spare_full;
 415                         u64 copy_bits_err;
 416                         u64 tx_sgl;
 417                         u64 skb2sgl_err;
 418                         u64 map_sg_err;
 419                 };
 420                 struct {
 421                         u64 rx_pkts;
 422                         u64 rx_bytes;
 423                         u64 rx_err_cnt;
 424                         u64 reuse_pg_cnt;
 425                         u64 err_pkt_len;
 426                         u64 err_bd_num;
 427                         u64 l2_err;
 428                         u64 l3l4_csum_err;
 429                         u64 csum_complete;
 430                         u64 rx_multicast;
 431                         u64 non_reuse_pg;
 432                         u64 frag_alloc_err;
 433                         u64 frag_alloc;
 434                 };
 435                 __le16 csum;
 436         };
 437 };
 438
 439 struct hns3_tx_spare {
 440         dma_addr_t dma;
 441         void *buf;
 442         u32 next_to_use;
 443         u32 next_to_clean;
 444         u32 last_to_clean;
 445         u32 len;
 446 };
 447
 448 struct hns3_enet_ring {
 449         struct hns3_desc *desc; /* dma map address space */
 450         struct hns3_desc_cb *desc_cb;
 451         struct hns3_enet_ring *next;
 452         struct hns3_enet_tqp_vector *tqp_vector;
 453         struct hnae3_queue *tqp;
 454         int queue_index;
 455         struct device *dev; /* will be used for DMA mapping of descriptors */
 456         struct page_pool *page_pool;
 457
 458         /* statistic */
 459         struct ring_stats stats;
 460         struct u64_stats_sync syncp;
 461
 462         dma_addr_t desc_dma_addr;
 463         u32 buf_size;       /* size for hnae_desc->addr, preset by AE */
 464         u16 desc_num;       /* total number of desc */
 465         int next_to_use;    /* idx of next spare desc */
 466
 467         /* idx of lastest sent desc, the ring is empty when equal to
 468          * next_to_use
 469          */
 470         int next_to_clean;
 471         u32 flag;          /* ring attribute */
 472
 473         int pending_buf;
 474         union {
 475                 /* for Tx ring */
 476                 struct {
 477                         u32 fd_qb_tx_sample;
 478                         int last_to_use;        /* last idx used by xmit */
 479                         u32 tx_copybreak;
 480                         struct hns3_tx_spare *tx_spare;
 481                 };
 482
 483                 /* for Rx ring */
 484                 struct {
 485                         u32 pull_len;   /* memcpy len for current rx packet */
 486                         u32 rx_copybreak;
 487                         u32 frag_num;
 488                         /* first buffer address for current packet */
 489                         unsigned char *va;
 490                         struct sk_buff *skb;
 491                         struct sk_buff *tail_skb;
 492                 };
 493         };
 494 } ____cacheline_internodealigned_in_smp;
 495
 496 enum hns3_flow_level_range {
 497         HNS3_FLOW_LOW = 0,
 498         HNS3_FLOW_MID = 1,
 499         HNS3_FLOW_HIGH = 2,
 500         HNS3_FLOW_ULTRA = 3,
 501 };
 502
 503 #define HNS3_INT_GL_50K                 0x0014
 504 #define HNS3_INT_GL_20K                 0x0032
 505 #define HNS3_INT_GL_18K                 0x0036
 506 #define HNS3_INT_GL_8K                  0x007C
 507
 508 #define HNS3_INT_GL_1US                 BIT(31)
 509
 510 #define HNS3_INT_RL_MAX                 0x00EC
 511 #define HNS3_INT_RL_ENABLE_MASK         0x40
 512
 513 #define HNS3_INT_QL_DEFAULT_CFG         0x20
 514
 515 struct hns3_enet_coalesce {
 516         u16 int_gl;
 517         u16 int_ql;
 518         u16 int_ql_max;
 519         u8 adapt_enable:1;
 520         u8 ql_enable:1;
 521         u8 unit_1us:1;
 522         enum hns3_flow_level_range flow_level;
 523 };
 524
 525 struct hns3_enet_ring_group {
 526         /* array of pointers to rings */
 527         struct hns3_enet_ring *ring;
 528         u64 total_bytes;        /* total bytes processed this group */
 529         u64 total_packets;      /* total packets processed this group */
 530         u16 count;
 531         struct hns3_enet_coalesce coal;
 532         struct dim dim;
 533 };
 534
 535 struct hns3_enet_tqp_vector {
 536         struct hnae3_handle *handle;
 537         u8 __iomem *mask_addr;
 538         int vector_irq;
 539         int irq_init_flag;
 540
 541         u16 idx;                /* index in the TQP vector array per handle. */
 542
 543         struct napi_struct napi;
 544
 545         struct hns3_enet_ring_group rx_group;
 546         struct hns3_enet_ring_group tx_group;
 547
 548         cpumask_t affinity_mask;
 549         u16 num_tqps;   /* total number of tqps in TQP vector */
 550         struct irq_affinity_notify affinity_notify;
 551
 552         char name[HNAE3_INT_NAME_LEN];
 553
 554         u64 event_cnt;
 555 } ____cacheline_internodealigned_in_smp;
 556
 557 struct hns3_nic_priv {
 558         struct hnae3_handle *ae_handle;
 559         struct net_device *netdev;
 560         struct device *dev;
 561
 562         /**
 563          * the cb for nic to manage the ring buffer, the first half of the
 564          * array is for tx_ring and vice versa for the second half
 565          */
 566         struct hns3_enet_ring *ring;
 567         struct hns3_enet_tqp_vector *tqp_vector;
 568         u16 vector_num;
 569         u8 max_non_tso_bd_num;
 570
 571         u64 tx_timeout_count;
 572
 573         unsigned long state;
 574
 575         struct hns3_enet_coalesce tx_coal;
 576         struct hns3_enet_coalesce rx_coal;
 577         u32 tx_copybreak;
 578         u32 rx_copybreak;
 579 };
 580
 581 union l3_hdr_info {
 582         struct iphdr *v4;
 583         struct ipv6hdr *v6;
 584         unsigned char *hdr;
 585 };
 586
 587 union l4_hdr_info {
 588         struct tcphdr *tcp;
 589         struct udphdr *udp;
 590         struct gre_base_hdr *gre;
 591         unsigned char *hdr;
 592 };
 593
 594 struct hns3_hw_error_info {
 595         enum hnae3_hw_error_type type;
 596         const char *msg;
 597 };
 598
 599 static inline int ring_space(struct hns3_enet_ring *ring)
 600 {
 601         /* This smp_load_acquire() pairs with smp_store_release() in
 602          * hns3_nic_reclaim_one_desc called by hns3_clean_tx_ring.
 603          */
 604         int begin = smp_load_acquire(&ring->next_to_clean);
 605         int end = READ_ONCE(ring->next_to_use);
 606
 607         return ((end >= begin) ? (ring->desc_num - end + begin) :
 608                         (begin - end)) - 1;
 609 }
 610
 611 static inline u32 hns3_read_reg(void __iomem *base, u32 reg)
 612 {
 613         return readl(base + reg);
 614 }
 615
 616 static inline void hns3_write_reg(void __iomem *base, u32 reg, u32 value)
 617 {
 618         u8 __iomem *reg_addr = READ_ONCE(base);
 619
 620         writel(value, reg_addr + reg);
 621 }
 622
 623 #define hns3_read_dev(a, reg) \
 624         hns3_read_reg((a)->io_base, reg)
 625
 626 static inline bool hns3_nic_resetting(struct net_device *netdev)
 627 {
 628         struct hns3_nic_priv *priv = netdev_priv(netdev);
 629
 630         return test_bit(HNS3_NIC_STATE_RESETTING, &priv->state);
 631 }
 632
 633 #define hns3_write_dev(a, reg, value) \
 634         hns3_write_reg((a)->io_base, reg, value)
 635
 636 #define ring_to_dev(ring) ((ring)->dev)
 637
 638 #define ring_to_netdev(ring)    ((ring)->tqp_vector->napi.dev)
 639
 640 #define ring_to_dma_dir(ring) (HNAE3_IS_TX_RING(ring) ? \
 641         DMA_TO_DEVICE : DMA_FROM_DEVICE)
 642
 643 #define hns3_buf_size(_ring) ((_ring)->buf_size)
 644
 645 static inline unsigned int hns3_page_order(struct hns3_enet_ring *ring)
 646 {
 647 #if (PAGE_SIZE < 8192)
 648         if (ring->buf_size > (PAGE_SIZE / 2))
 649                 return 1;
 650 #endif
 651         return 0;
 652 }
 653
 654 #define hns3_page_size(_ring) (PAGE_SIZE << hns3_page_order(_ring))
 655
 656 /* iterator for handling rings in ring group */
 657 #define hns3_for_each_ring(pos, head) \
 658         for (pos = (head).ring; (pos); pos = (pos)->next)
 659
 660 #define hns3_get_handle(ndev) \
 661         (((struct hns3_nic_priv *)netdev_priv(ndev))->ae_handle)
 662
 663 #define hns3_gl_usec_to_reg(int_gl) ((int_gl) >> 1)
 664 #define hns3_gl_round_down(int_gl) round_down(int_gl, 2)
 665
 666 #define hns3_rl_usec_to_reg(int_rl) ((int_rl) >> 2)
 667 #define hns3_rl_round_down(int_rl) round_down(int_rl, 4)
 668
 669 void hns3_ethtool_set_ops(struct net_device *netdev);
 670 int hns3_set_channels(struct net_device *netdev,
 671                       struct ethtool_channels *ch);
 672
 673 void hns3_clean_tx_ring(struct hns3_enet_ring *ring, int budget);
 674 int hns3_init_all_ring(struct hns3_nic_priv *priv);
 675 int hns3_nic_reset_all_ring(struct hnae3_handle *h);
 676 void hns3_fini_ring(struct hns3_enet_ring *ring);
 677 netdev_tx_t hns3_nic_net_xmit(struct sk_buff *skb, struct net_device *netdev);
 678 bool hns3_is_phys_func(struct pci_dev *pdev);
 679 int hns3_clean_rx_ring(
 680                 struct hns3_enet_ring *ring, int budget,
 681                 void (*rx_fn)(struct hns3_enet_ring *, struct sk_buff *));
 682
 683 void hns3_set_vector_coalesce_rx_gl(struct hns3_enet_tqp_vector *tqp_vector,
 684                                     u32 gl_value);
 685 void hns3_set_vector_coalesce_tx_gl(struct hns3_enet_tqp_vector *tqp_vector,
 686                                     u32 gl_value);
 687 void hns3_set_vector_coalesce_rl(struct hns3_enet_tqp_vector *tqp_vector,
 688                                  u32 rl_value);
 689 void hns3_set_vector_coalesce_rx_ql(struct hns3_enet_tqp_vector *tqp_vector,
 690                                     u32 ql_value);
 691 void hns3_set_vector_coalesce_tx_ql(struct hns3_enet_tqp_vector *tqp_vector,
 692                                     u32 ql_value);
 693
 694 void hns3_request_update_promisc_mode(struct hnae3_handle *handle);
 695
 696 #ifdef CONFIG_HNS3_DCB
 697 void hns3_dcbnl_setup(struct hnae3_handle *handle);
 698 #else
 699 static inline void hns3_dcbnl_setup(struct hnae3_handle *handle) {}
 700 #endif
 701
 702 int hns3_dbg_init(struct hnae3_handle *handle);
 703 void hns3_dbg_uninit(struct hnae3_handle *handle);
 704 void hns3_dbg_register_debugfs(const char *debugfs_dir_name);
 705 void hns3_dbg_unregister_debugfs(void);
 706 void hns3_shinfo_pack(struct skb_shared_info *shinfo, __u32 *size);
 707 u16 hns3_get_max_available_channels(struct hnae3_handle *h);
 708 #endif