drivers/net/dwc_eth_qos.c

   1 // SPDX-License-Identifier: GPL-2.0
   2 /*
   3  * Copyright (c) 2016, NVIDIA CORPORATION.
   4  *
   5  * Portions based on U-Boot's rtl8169.c.
   6  */
   7
   8 /*
   9  * This driver supports the Synopsys Designware Ethernet QOS (Quality Of
  10  * Service) IP block. The IP supports multiple options for bus type, clocking/
  11  * reset structure, and feature list.
  12  *
  13  * The driver is written such that generic core logic is kept separate from
  14  * configuration-specific logic. Code that interacts with configuration-
  15  * specific resources is split out into separate functions to avoid polluting
  16  * common code. If/when this driver is enhanced to support multiple
  17  * configurations, the core code should be adapted to call all configuration-
  18  * specific functions through function pointers, with the definition of those
  19  * function pointers being supplied by struct udevice_id eqos_ids[]'s .data
  20  * field.
  21  *
  22  * The following configurations are currently supported:
  23  * tegra186:
  24  *    NVIDIA's Tegra186 chip. This configuration uses an AXI master/DMA bus, an
  25  *    AHB slave/register bus, contains the DMA, MTL, and MAC sub-blocks, and
  26  *    supports a single RGMII PHY. This configuration also has SW control over
  27  *    all clock and reset signals to the HW block.
  28  */
  29
  30 #define LOG_CATEGORY UCLASS_ETH
  31
  32 #include <common.h>
  33 #include <clk.h>
  34 #include <cpu_func.h>
  35 #include <dm.h>
  36 #include <errno.h>
  37 #include <eth_phy.h>
  38 #include <log.h>
  39 #include <malloc.h>
  40 #include <memalign.h>
  41 #include <miiphy.h>
  42 #include <net.h>
  43 #include <netdev.h>
  44 #include <phy.h>
  45 #include <reset.h>
  46 #include <wait_bit.h>
  47 #include <asm/cache.h>
  48 #include <asm/gpio.h>
  49 #include <asm/io.h>
  50 #ifdef CONFIG_ARCH_IMX8M
  51 #include <asm/arch/clock.h>
  52 #include <asm/mach-imx/sys_proto.h>
  53 #endif
  54 #include <linux/delay.h>
  55
  56 #include "dwc_eth_qos.h"
  57
  58 /*
  59  * TX and RX descriptors are 16 bytes. This causes problems with the cache
  60  * maintenance on CPUs where the cache-line size exceeds the size of these
  61  * descriptors. What will happen is that when the driver receives a packet
  62  * it will be immediately requeued for the hardware to reuse. The CPU will
  63  * therefore need to flush the cache-line containing the descriptor, which
  64  * will cause all other descriptors in the same cache-line to be flushed
  65  * along with it. If one of those descriptors had been written to by the
  66  * device those changes (and the associated packet) will be lost.
  67  *
  68  * To work around this, we make use of non-cached memory if available. If
  69  * descriptors are mapped uncached there's no need to manually flush them
  70  * or invalidate them.
  71  *
  72  * Note that this only applies to descriptors. The packet data buffers do
  73  * not have the same constraints since they are 1536 bytes large, so they
  74  * are unlikely to share cache-lines.
  75  */
  76 static void *eqos_alloc_descs(struct eqos_priv *eqos, unsigned int num)
  77 {
  78         return memalign(ARCH_DMA_MINALIGN, num * eqos->desc_size);
  79 }
  80
  81 static void eqos_free_descs(void *descs)
  82 {
  83         free(descs);
  84 }
  85
  86 static struct eqos_desc *eqos_get_desc(struct eqos_priv *eqos,
  87                                        unsigned int num, bool rx)
  88 {
  89         return (rx ? eqos->rx_descs : eqos->tx_descs) +
  90                (num * eqos->desc_size);
  91 }
  92
  93 void eqos_inval_desc_generic(void *desc)
  94 {
  95         unsigned long start = (unsigned long)desc & ~(ARCH_DMA_MINALIGN - 1);
  96         unsigned long end = ALIGN(start + sizeof(struct eqos_desc),
  97                                   ARCH_DMA_MINALIGN);
  98
  99         invalidate_dcache_range(start, end);
 100 }
 101
 102 void eqos_flush_desc_generic(void *desc)
 103 {
 104         unsigned long start = (unsigned long)desc & ~(ARCH_DMA_MINALIGN - 1);
 105         unsigned long end = ALIGN(start + sizeof(struct eqos_desc),
 106                                   ARCH_DMA_MINALIGN);
 107
 108         flush_dcache_range(start, end);
 109 }
 110
 111 void eqos_inval_buffer_tegra186(void *buf, size_t size)
 112 {
 113         unsigned long start = (unsigned long)buf & ~(ARCH_DMA_MINALIGN - 1);
 114         unsigned long end = ALIGN(start + size, ARCH_DMA_MINALIGN);
 115
 116         invalidate_dcache_range(start, end);
 117 }
 118
 119 void eqos_inval_buffer_generic(void *buf, size_t size)
 120 {
 121         unsigned long start = rounddown((unsigned long)buf, ARCH_DMA_MINALIGN);
 122         unsigned long end = roundup((unsigned long)buf + size,
 123                                     ARCH_DMA_MINALIGN);
 124
 125         invalidate_dcache_range(start, end);
 126 }
 127
 128 static void eqos_flush_buffer_tegra186(void *buf, size_t size)
 129 {
 130         flush_cache((unsigned long)buf, size);
 131 }
 132
 133 void eqos_flush_buffer_generic(void *buf, size_t size)
 134 {
 135         unsigned long start = rounddown((unsigned long)buf, ARCH_DMA_MINALIGN);
 136         unsigned long end = roundup((unsigned long)buf + size,
 137                                     ARCH_DMA_MINALIGN);
 138
 139         flush_dcache_range(start, end);
 140 }
 141
 142 static int eqos_mdio_wait_idle(struct eqos_priv *eqos)
 143 {
 144         return wait_for_bit_le32(&eqos->mac_regs->mdio_address,
 145                                  EQOS_MAC_MDIO_ADDRESS_GB, false,
 146                                  1000000, true);
 147 }
 148
 149 static int eqos_mdio_read(struct mii_dev *bus, int mdio_addr, int mdio_devad,
 150                           int mdio_reg)
 151 {
 152         struct eqos_priv *eqos = bus->priv;
 153         u32 val;
 154         int ret;
 155
 156         debug("%s(dev=%p, addr=%x, reg=%d):\n", __func__, eqos->dev, mdio_addr,
 157               mdio_reg);
 158
 159         ret = eqos_mdio_wait_idle(eqos);
 160         if (ret) {
 161                 pr_err("MDIO not idle at entry");
 162                 return ret;
 163         }
 164
 165         val = readl(&eqos->mac_regs->mdio_address);
 166         val &= EQOS_MAC_MDIO_ADDRESS_SKAP |
 167                 EQOS_MAC_MDIO_ADDRESS_C45E;
 168         val |= (mdio_addr << EQOS_MAC_MDIO_ADDRESS_PA_SHIFT) |
 169                 (mdio_reg << EQOS_MAC_MDIO_ADDRESS_RDA_SHIFT) |
 170                 (eqos->config->config_mac_mdio <<
 171                  EQOS_MAC_MDIO_ADDRESS_CR_SHIFT) |
 172                 (EQOS_MAC_MDIO_ADDRESS_GOC_READ <<
 173                  EQOS_MAC_MDIO_ADDRESS_GOC_SHIFT) |
 174                 EQOS_MAC_MDIO_ADDRESS_GB;
 175         writel(val, &eqos->mac_regs->mdio_address);
 176
 177         udelay(eqos->config->mdio_wait);
 178
 179         ret = eqos_mdio_wait_idle(eqos);
 180         if (ret) {
 181                 pr_err("MDIO read didn't complete");
 182                 return ret;
 183         }
 184
 185         val = readl(&eqos->mac_regs->mdio_data);
 186         val &= EQOS_MAC_MDIO_DATA_GD_MASK;
 187
 188         debug("%s: val=%x\n", __func__, val);
 189
 190         return val;
 191 }
 192
 193 static int eqos_mdio_write(struct mii_dev *bus, int mdio_addr, int mdio_devad,
 194                            int mdio_reg, u16 mdio_val)
 195 {
 196         struct eqos_priv *eqos = bus->priv;
 197         u32 val;
 198         int ret;
 199
 200         debug("%s(dev=%p, addr=%x, reg=%d, val=%x):\n", __func__, eqos->dev,
 201               mdio_addr, mdio_reg, mdio_val);
 202
 203         ret = eqos_mdio_wait_idle(eqos);
 204         if (ret) {
 205                 pr_err("MDIO not idle at entry");
 206                 return ret;
 207         }
 208
 209         writel(mdio_val, &eqos->mac_regs->mdio_data);
 210
 211         val = readl(&eqos->mac_regs->mdio_address);
 212         val &= EQOS_MAC_MDIO_ADDRESS_SKAP |
 213                 EQOS_MAC_MDIO_ADDRESS_C45E;
 214         val |= (mdio_addr << EQOS_MAC_MDIO_ADDRESS_PA_SHIFT) |
 215                 (mdio_reg << EQOS_MAC_MDIO_ADDRESS_RDA_SHIFT) |
 216                 (eqos->config->config_mac_mdio <<
 217                  EQOS_MAC_MDIO_ADDRESS_CR_SHIFT) |
 218                 (EQOS_MAC_MDIO_ADDRESS_GOC_WRITE <<
 219                  EQOS_MAC_MDIO_ADDRESS_GOC_SHIFT) |
 220                 EQOS_MAC_MDIO_ADDRESS_GB;
 221         writel(val, &eqos->mac_regs->mdio_address);
 222
 223         udelay(eqos->config->mdio_wait);
 224
 225         ret = eqos_mdio_wait_idle(eqos);
 226         if (ret) {
 227                 pr_err("MDIO read didn't complete");
 228                 return ret;
 229         }
 230
 231         return 0;
 232 }
 233
 234 static int eqos_start_clks_tegra186(struct udevice *dev)
 235 {
 236 #ifdef CONFIG_CLK
 237         struct eqos_priv *eqos = dev_get_priv(dev);
 238         int ret;
 239
 240         debug("%s(dev=%p):\n", __func__, dev);
 241
 242         ret = clk_enable(&eqos->clk_slave_bus);
 243         if (ret < 0) {
 244                 pr_err("clk_enable(clk_slave_bus) failed: %d", ret);
 245                 goto err;
 246         }
 247
 248         ret = clk_enable(&eqos->clk_master_bus);
 249         if (ret < 0) {
 250                 pr_err("clk_enable(clk_master_bus) failed: %d", ret);
 251                 goto err_disable_clk_slave_bus;
 252         }
 253
 254         ret = clk_enable(&eqos->clk_rx);
 255         if (ret < 0) {
 256                 pr_err("clk_enable(clk_rx) failed: %d", ret);
 257                 goto err_disable_clk_master_bus;
 258         }
 259
 260         ret = clk_enable(&eqos->clk_ptp_ref);
 261         if (ret < 0) {
 262                 pr_err("clk_enable(clk_ptp_ref) failed: %d", ret);
 263                 goto err_disable_clk_rx;
 264         }
 265
 266         ret = clk_set_rate(&eqos->clk_ptp_ref, 125 * 1000 * 1000);
 267         if (ret < 0) {
 268                 pr_err("clk_set_rate(clk_ptp_ref) failed: %d", ret);
 269                 goto err_disable_clk_ptp_ref;
 270         }
 271
 272         ret = clk_enable(&eqos->clk_tx);
 273         if (ret < 0) {
 274                 pr_err("clk_enable(clk_tx) failed: %d", ret);
 275                 goto err_disable_clk_ptp_ref;
 276         }
 277 #endif
 278
 279         debug("%s: OK\n", __func__);
 280         return 0;
 281
 282 #ifdef CONFIG_CLK
 283 err_disable_clk_ptp_ref:
 284         clk_disable(&eqos->clk_ptp_ref);
 285 err_disable_clk_rx:
 286         clk_disable(&eqos->clk_rx);
 287 err_disable_clk_master_bus:
 288         clk_disable(&eqos->clk_master_bus);
 289 err_disable_clk_slave_bus:
 290         clk_disable(&eqos->clk_slave_bus);
 291 err:
 292         debug("%s: FAILED: %d\n", __func__, ret);
 293         return ret;
 294 #endif
 295 }
 296
 297 static int eqos_start_clks_stm32(struct udevice *dev)
 298 {
 299 #ifdef CONFIG_CLK
 300         struct eqos_priv *eqos = dev_get_priv(dev);
 301         int ret;
 302
 303         debug("%s(dev=%p):\n", __func__, dev);
 304
 305         ret = clk_enable(&eqos->clk_master_bus);
 306         if (ret < 0) {
 307                 pr_err("clk_enable(clk_master_bus) failed: %d", ret);
 308                 goto err;
 309         }
 310
 311         ret = clk_enable(&eqos->clk_rx);
 312         if (ret < 0) {
 313                 pr_err("clk_enable(clk_rx) failed: %d", ret);
 314                 goto err_disable_clk_master_bus;
 315         }
 316
 317         ret = clk_enable(&eqos->clk_tx);
 318         if (ret < 0) {
 319                 pr_err("clk_enable(clk_tx) failed: %d", ret);
 320                 goto err_disable_clk_rx;
 321         }
 322
 323         if (clk_valid(&eqos->clk_ck) && !eqos->clk_ck_enabled) {
 324                 ret = clk_enable(&eqos->clk_ck);
 325                 if (ret < 0) {
 326                         pr_err("clk_enable(clk_ck) failed: %d", ret);
 327                         goto err_disable_clk_tx;
 328                 }
 329                 eqos->clk_ck_enabled = true;
 330         }
 331 #endif
 332
 333         debug("%s: OK\n", __func__);
 334         return 0;
 335
 336 #ifdef CONFIG_CLK
 337 err_disable_clk_tx:
 338         clk_disable(&eqos->clk_tx);
 339 err_disable_clk_rx:
 340         clk_disable(&eqos->clk_rx);
 341 err_disable_clk_master_bus:
 342         clk_disable(&eqos->clk_master_bus);
 343 err:
 344         debug("%s: FAILED: %d\n", __func__, ret);
 345         return ret;
 346 #endif
 347 }
 348
 349 static int eqos_stop_clks_tegra186(struct udevice *dev)
 350 {
 351 #ifdef CONFIG_CLK
 352         struct eqos_priv *eqos = dev_get_priv(dev);
 353
 354         debug("%s(dev=%p):\n", __func__, dev);
 355
 356         clk_disable(&eqos->clk_tx);
 357         clk_disable(&eqos->clk_ptp_ref);
 358         clk_disable(&eqos->clk_rx);
 359         clk_disable(&eqos->clk_master_bus);
 360         clk_disable(&eqos->clk_slave_bus);
 361 #endif
 362
 363         debug("%s: OK\n", __func__);
 364         return 0;
 365 }
 366
 367 static int eqos_stop_clks_stm32(struct udevice *dev)
 368 {
 369 #ifdef CONFIG_CLK
 370         struct eqos_priv *eqos = dev_get_priv(dev);
 371
 372         debug("%s(dev=%p):\n", __func__, dev);
 373
 374         clk_disable(&eqos->clk_tx);
 375         clk_disable(&eqos->clk_rx);
 376         clk_disable(&eqos->clk_master_bus);
 377 #endif
 378
 379         debug("%s: OK\n", __func__);
 380         return 0;
 381 }
 382
 383 static int eqos_start_resets_tegra186(struct udevice *dev)
 384 {
 385         struct eqos_priv *eqos = dev_get_priv(dev);
 386         int ret;
 387
 388         debug("%s(dev=%p):\n", __func__, dev);
 389
 390         ret = dm_gpio_set_value(&eqos->phy_reset_gpio, 1);
 391         if (ret < 0) {
 392                 pr_err("dm_gpio_set_value(phy_reset, assert) failed: %d", ret);
 393                 return ret;
 394         }
 395
 396         udelay(2);
 397
 398         ret = dm_gpio_set_value(&eqos->phy_reset_gpio, 0);
 399         if (ret < 0) {
 400                 pr_err("dm_gpio_set_value(phy_reset, deassert) failed: %d", ret);
 401                 return ret;
 402         }
 403
 404         ret = reset_assert(&eqos->reset_ctl);
 405         if (ret < 0) {
 406                 pr_err("reset_assert() failed: %d", ret);
 407                 return ret;
 408         }
 409
 410         udelay(2);
 411
 412         ret = reset_deassert(&eqos->reset_ctl);
 413         if (ret < 0) {
 414                 pr_err("reset_deassert() failed: %d", ret);
 415                 return ret;
 416         }
 417
 418         debug("%s: OK\n", __func__);
 419         return 0;
 420 }
 421
 422 static int eqos_stop_resets_tegra186(struct udevice *dev)
 423 {
 424         struct eqos_priv *eqos = dev_get_priv(dev);
 425
 426         reset_assert(&eqos->reset_ctl);
 427         dm_gpio_set_value(&eqos->phy_reset_gpio, 1);
 428
 429         return 0;
 430 }
 431
 432 static int eqos_calibrate_pads_tegra186(struct udevice *dev)
 433 {
 434         struct eqos_priv *eqos = dev_get_priv(dev);
 435         int ret;
 436
 437         debug("%s(dev=%p):\n", __func__, dev);
 438
 439         setbits_le32(&eqos->tegra186_regs->sdmemcomppadctrl,
 440                      EQOS_SDMEMCOMPPADCTRL_PAD_E_INPUT_OR_E_PWRD);
 441
 442         udelay(1);
 443
 444         setbits_le32(&eqos->tegra186_regs->auto_cal_config,
 445                      EQOS_AUTO_CAL_CONFIG_START | EQOS_AUTO_CAL_CONFIG_ENABLE);
 446
 447         ret = wait_for_bit_le32(&eqos->tegra186_regs->auto_cal_status,
 448                                 EQOS_AUTO_CAL_STATUS_ACTIVE, true, 10, false);
 449         if (ret) {
 450                 pr_err("calibrate didn't start");
 451                 goto failed;
 452         }
 453
 454         ret = wait_for_bit_le32(&eqos->tegra186_regs->auto_cal_status,
 455                                 EQOS_AUTO_CAL_STATUS_ACTIVE, false, 10, false);
 456         if (ret) {
 457                 pr_err("calibrate didn't finish");
 458                 goto failed;
 459         }
 460
 461         ret = 0;
 462
 463 failed:
 464         clrbits_le32(&eqos->tegra186_regs->sdmemcomppadctrl,
 465                      EQOS_SDMEMCOMPPADCTRL_PAD_E_INPUT_OR_E_PWRD);
 466
 467         debug("%s: returns %d\n", __func__, ret);
 468
 469         return ret;
 470 }
 471
 472 static int eqos_disable_calibration_tegra186(struct udevice *dev)
 473 {
 474         struct eqos_priv *eqos = dev_get_priv(dev);
 475
 476         debug("%s(dev=%p):\n", __func__, dev);
 477
 478         clrbits_le32(&eqos->tegra186_regs->auto_cal_config,
 479                      EQOS_AUTO_CAL_CONFIG_ENABLE);
 480
 481         return 0;
 482 }
 483
 484 static ulong eqos_get_tick_clk_rate_tegra186(struct udevice *dev)
 485 {
 486 #ifdef CONFIG_CLK
 487         struct eqos_priv *eqos = dev_get_priv(dev);
 488
 489         return clk_get_rate(&eqos->clk_slave_bus);
 490 #else
 491         return 0;
 492 #endif
 493 }
 494
 495 static ulong eqos_get_tick_clk_rate_stm32(struct udevice *dev)
 496 {
 497 #ifdef CONFIG_CLK
 498         struct eqos_priv *eqos = dev_get_priv(dev);
 499
 500         return clk_get_rate(&eqos->clk_master_bus);
 501 #else
 502         return 0;
 503 #endif
 504 }
 505
 506 static int eqos_set_full_duplex(struct udevice *dev)
 507 {
 508         struct eqos_priv *eqos = dev_get_priv(dev);
 509
 510         debug("%s(dev=%p):\n", __func__, dev);
 511
 512         setbits_le32(&eqos->mac_regs->configuration, EQOS_MAC_CONFIGURATION_DM);
 513
 514         return 0;
 515 }
 516
 517 static int eqos_set_half_duplex(struct udevice *dev)
 518 {
 519         struct eqos_priv *eqos = dev_get_priv(dev);
 520
 521         debug("%s(dev=%p):\n", __func__, dev);
 522
 523         clrbits_le32(&eqos->mac_regs->configuration, EQOS_MAC_CONFIGURATION_DM);
 524
 525         /* WAR: Flush TX queue when switching to half-duplex */
 526         setbits_le32(&eqos->mtl_regs->txq0_operation_mode,
 527                      EQOS_MTL_TXQ0_OPERATION_MODE_FTQ);
 528
 529         return 0;
 530 }
 531
 532 static int eqos_set_gmii_speed(struct udevice *dev)
 533 {
 534         struct eqos_priv *eqos = dev_get_priv(dev);
 535
 536         debug("%s(dev=%p):\n", __func__, dev);
 537
 538         clrbits_le32(&eqos->mac_regs->configuration,
 539                      EQOS_MAC_CONFIGURATION_PS | EQOS_MAC_CONFIGURATION_FES);
 540
 541         return 0;
 542 }
 543
 544 static int eqos_set_mii_speed_100(struct udevice *dev)
 545 {
 546         struct eqos_priv *eqos = dev_get_priv(dev);
 547
 548         debug("%s(dev=%p):\n", __func__, dev);
 549
 550         setbits_le32(&eqos->mac_regs->configuration,
 551                      EQOS_MAC_CONFIGURATION_PS | EQOS_MAC_CONFIGURATION_FES);
 552
 553         return 0;
 554 }
 555
 556 static int eqos_set_mii_speed_10(struct udevice *dev)
 557 {
 558         struct eqos_priv *eqos = dev_get_priv(dev);
 559
 560         debug("%s(dev=%p):\n", __func__, dev);
 561
 562         clrsetbits_le32(&eqos->mac_regs->configuration,
 563                         EQOS_MAC_CONFIGURATION_FES, EQOS_MAC_CONFIGURATION_PS);
 564
 565         return 0;
 566 }
 567
 568 static int eqos_set_tx_clk_speed_tegra186(struct udevice *dev)
 569 {
 570 #ifdef CONFIG_CLK
 571         struct eqos_priv *eqos = dev_get_priv(dev);
 572         ulong rate;
 573         int ret;
 574
 575         debug("%s(dev=%p):\n", __func__, dev);
 576
 577         switch (eqos->phy->speed) {
 578         case SPEED_1000:
 579                 rate = 125 * 1000 * 1000;
 580                 break;
 581         case SPEED_100:
 582                 rate = 25 * 1000 * 1000;
 583                 break;
 584         case SPEED_10:
 585                 rate = 2.5 * 1000 * 1000;
 586                 break;
 587         default:
 588                 pr_err("invalid speed %d", eqos->phy->speed);
 589                 return -EINVAL;
 590         }
 591
 592         ret = clk_set_rate(&eqos->clk_tx, rate);
 593         if (ret < 0) {
 594                 pr_err("clk_set_rate(tx_clk, %lu) failed: %d", rate, ret);
 595                 return ret;
 596         }
 597 #endif
 598
 599         return 0;
 600 }
 601
 602 static int eqos_adjust_link(struct udevice *dev)
 603 {
 604         struct eqos_priv *eqos = dev_get_priv(dev);
 605         int ret;
 606         bool en_calibration;
 607
 608         debug("%s(dev=%p):\n", __func__, dev);
 609
 610         if (eqos->phy->duplex)
 611                 ret = eqos_set_full_duplex(dev);
 612         else
 613                 ret = eqos_set_half_duplex(dev);
 614         if (ret < 0) {
 615                 pr_err("eqos_set_*_duplex() failed: %d", ret);
 616                 return ret;
 617         }
 618
 619         switch (eqos->phy->speed) {
 620         case SPEED_1000:
 621                 en_calibration = true;
 622                 ret = eqos_set_gmii_speed(dev);
 623                 break;
 624         case SPEED_100:
 625                 en_calibration = true;
 626                 ret = eqos_set_mii_speed_100(dev);
 627                 break;
 628         case SPEED_10:
 629                 en_calibration = false;
 630                 ret = eqos_set_mii_speed_10(dev);
 631                 break;
 632         default:
 633                 pr_err("invalid speed %d", eqos->phy->speed);
 634                 return -EINVAL;
 635         }
 636         if (ret < 0) {
 637                 pr_err("eqos_set_*mii_speed*() failed: %d", ret);
 638                 return ret;
 639         }
 640
 641         if (en_calibration) {
 642                 ret = eqos->config->ops->eqos_calibrate_pads(dev);
 643                 if (ret < 0) {
 644                         pr_err("eqos_calibrate_pads() failed: %d",
 645                                ret);
 646                         return ret;
 647                 }
 648         } else {
 649                 ret = eqos->config->ops->eqos_disable_calibration(dev);
 650                 if (ret < 0) {
 651                         pr_err("eqos_disable_calibration() failed: %d",
 652                                ret);
 653                         return ret;
 654                 }
 655         }
 656         ret = eqos->config->ops->eqos_set_tx_clk_speed(dev);
 657         if (ret < 0) {
 658                 pr_err("eqos_set_tx_clk_speed() failed: %d", ret);
 659                 return ret;
 660         }
 661
 662         return 0;
 663 }
 664
 665 static int eqos_write_hwaddr(struct udevice *dev)
 666 {
 667         struct eth_pdata *plat = dev_get_plat(dev);
 668         struct eqos_priv *eqos = dev_get_priv(dev);
 669         uint32_t val;
 670
 671         /*
 672          * This function may be called before start() or after stop(). At that
 673          * time, on at least some configurations of the EQoS HW, all clocks to
 674          * the EQoS HW block will be stopped, and a reset signal applied. If
 675          * any register access is attempted in this state, bus timeouts or CPU
 676          * hangs may occur. This check prevents that.
 677          *
 678          * A simple solution to this problem would be to not implement
 679          * write_hwaddr(), since start() always writes the MAC address into HW
 680          * anyway. However, it is desirable to implement write_hwaddr() to
 681          * support the case of SW that runs subsequent to U-Boot which expects
 682          * the MAC address to already be programmed into the EQoS registers,
 683          * which must happen irrespective of whether the U-Boot user (or
 684          * scripts) actually made use of the EQoS device, and hence
 685          * irrespective of whether start() was ever called.
 686          *
 687          * Note that this requirement by subsequent SW is not valid for
 688          * Tegra186, and is likely not valid for any non-PCI instantiation of
 689          * the EQoS HW block. This function is implemented solely as
 690          * future-proofing with the expectation the driver will eventually be
 691          * ported to some system where the expectation above is true.
 692          */
 693         if (!eqos->config->reg_access_always_ok && !eqos->reg_access_ok)
 694                 return 0;
 695
 696         /* Update the MAC address */
 697         val = (plat->enetaddr[5] << 8) |
 698                 (plat->enetaddr[4]);
 699         writel(val, &eqos->mac_regs->address0_high);
 700         val = (plat->enetaddr[3] << 24) |
 701                 (plat->enetaddr[2] << 16) |
 702                 (plat->enetaddr[1] << 8) |
 703                 (plat->enetaddr[0]);
 704         writel(val, &eqos->mac_regs->address0_low);
 705
 706         return 0;
 707 }
 708
 709 static int eqos_read_rom_hwaddr(struct udevice *dev)
 710 {
 711         struct eth_pdata *pdata = dev_get_plat(dev);
 712         struct eqos_priv *eqos = dev_get_priv(dev);
 713         int ret;
 714
 715         ret = eqos->config->ops->eqos_get_enetaddr(dev);
 716         if (ret < 0)
 717                 return ret;
 718
 719         return !is_valid_ethaddr(pdata->enetaddr);
 720 }
 721
 722 static int eqos_get_phy_addr(struct eqos_priv *priv, struct udevice *dev)
 723 {
 724         struct ofnode_phandle_args phandle_args;
 725         int reg;
 726
 727         if (dev_read_phandle_with_args(dev, "phy-handle", NULL, 0, 0,
 728                                        &phandle_args)) {
 729                 debug("Failed to find phy-handle");
 730                 return -ENODEV;
 731         }
 732
 733         priv->phy_of_node = phandle_args.node;
 734
 735         reg = ofnode_read_u32_default(phandle_args.node, "reg", 0);
 736
 737         return reg;
 738 }
 739
 740 static int eqos_start(struct udevice *dev)
 741 {
 742         struct eqos_priv *eqos = dev_get_priv(dev);
 743         int ret, i;
 744         ulong rate;
 745         u32 val, tx_fifo_sz, rx_fifo_sz, tqs, rqs, pbl;
 746         ulong last_rx_desc;
 747         ulong desc_pad;
 748
 749         debug("%s(dev=%p):\n", __func__, dev);
 750
 751         eqos->tx_desc_idx = 0;
 752         eqos->rx_desc_idx = 0;
 753
 754         ret = eqos->config->ops->eqos_start_resets(dev);
 755         if (ret < 0) {
 756                 pr_err("eqos_start_resets() failed: %d", ret);
 757                 goto err;
 758         }
 759
 760         udelay(10);
 761
 762         eqos->reg_access_ok = true;
 763
 764         ret = wait_for_bit_le32(&eqos->dma_regs->mode,
 765                                 EQOS_DMA_MODE_SWR, false,
 766                                 eqos->config->swr_wait, false);
 767         if (ret) {
 768                 pr_err("EQOS_DMA_MODE_SWR stuck");
 769                 goto err_stop_resets;
 770         }
 771
 772         ret = eqos->config->ops->eqos_calibrate_pads(dev);
 773         if (ret < 0) {
 774                 pr_err("eqos_calibrate_pads() failed: %d", ret);
 775                 goto err_stop_resets;
 776         }
 777         rate = eqos->config->ops->eqos_get_tick_clk_rate(dev);
 778
 779         val = (rate / 1000000) - 1;
 780         writel(val, &eqos->mac_regs->us_tic_counter);
 781
 782         /*
 783          * if PHY was already connected and configured,
 784          * don't need to reconnect/reconfigure again
 785          */
 786         if (!eqos->phy) {
 787                 int addr = -1;
 788                 addr = eqos_get_phy_addr(eqos, dev);
 789                 eqos->phy = phy_connect(eqos->mii, addr, dev,
 790                                         eqos->config->interface(dev));
 791                 if (!eqos->phy) {
 792                         pr_err("phy_connect() failed");
 793                         goto err_stop_resets;
 794                 }
 795
 796                 if (eqos->max_speed) {
 797                         ret = phy_set_supported(eqos->phy, eqos->max_speed);
 798                         if (ret) {
 799                                 pr_err("phy_set_supported() failed: %d", ret);
 800                                 goto err_shutdown_phy;
 801                         }
 802                 }
 803
 804                 eqos->phy->node = eqos->phy_of_node;
 805                 ret = phy_config(eqos->phy);
 806                 if (ret < 0) {
 807                         pr_err("phy_config() failed: %d", ret);
 808                         goto err_shutdown_phy;
 809                 }
 810         }
 811
 812         ret = phy_startup(eqos->phy);
 813         if (ret < 0) {
 814                 pr_err("phy_startup() failed: %d", ret);
 815                 goto err_shutdown_phy;
 816         }
 817
 818         if (!eqos->phy->link) {
 819                 pr_err("No link");
 820                 goto err_shutdown_phy;
 821         }
 822
 823         ret = eqos_adjust_link(dev);
 824         if (ret < 0) {
 825                 pr_err("eqos_adjust_link() failed: %d", ret);
 826                 goto err_shutdown_phy;
 827         }
 828
 829         /* Configure MTL */
 830
 831         /* Enable Store and Forward mode for TX */
 832         /* Program Tx operating mode */
 833         setbits_le32(&eqos->mtl_regs->txq0_operation_mode,
 834                      EQOS_MTL_TXQ0_OPERATION_MODE_TSF |
 835                      (EQOS_MTL_TXQ0_OPERATION_MODE_TXQEN_ENABLED <<
 836                       EQOS_MTL_TXQ0_OPERATION_MODE_TXQEN_SHIFT));
 837
 838         /* Transmit Queue weight */
 839         writel(0x10, &eqos->mtl_regs->txq0_quantum_weight);
 840
 841         /* Enable Store and Forward mode for RX, since no jumbo frame */
 842         setbits_le32(&eqos->mtl_regs->rxq0_operation_mode,
 843                      EQOS_MTL_RXQ0_OPERATION_MODE_RSF);
 844
 845         /* Transmit/Receive queue fifo size; use all RAM for 1 queue */
 846         val = readl(&eqos->mac_regs->hw_feature1);
 847         tx_fifo_sz = (val >> EQOS_MAC_HW_FEATURE1_TXFIFOSIZE_SHIFT) &
 848                 EQOS_MAC_HW_FEATURE1_TXFIFOSIZE_MASK;
 849         rx_fifo_sz = (val >> EQOS_MAC_HW_FEATURE1_RXFIFOSIZE_SHIFT) &
 850                 EQOS_MAC_HW_FEATURE1_RXFIFOSIZE_MASK;
 851
 852         /*
 853          * r/tx_fifo_sz is encoded as log2(n / 128). Undo that by shifting.
 854          * r/tqs is encoded as (n / 256) - 1.
 855          */
 856         tqs = (128 << tx_fifo_sz) / 256 - 1;
 857         rqs = (128 << rx_fifo_sz) / 256 - 1;
 858
 859         clrsetbits_le32(&eqos->mtl_regs->txq0_operation_mode,
 860                         EQOS_MTL_TXQ0_OPERATION_MODE_TQS_MASK <<
 861                         EQOS_MTL_TXQ0_OPERATION_MODE_TQS_SHIFT,
 862                         tqs << EQOS_MTL_TXQ0_OPERATION_MODE_TQS_SHIFT);
 863         clrsetbits_le32(&eqos->mtl_regs->rxq0_operation_mode,
 864                         EQOS_MTL_RXQ0_OPERATION_MODE_RQS_MASK <<
 865                         EQOS_MTL_RXQ0_OPERATION_MODE_RQS_SHIFT,
 866                         rqs << EQOS_MTL_RXQ0_OPERATION_MODE_RQS_SHIFT);
 867
 868         /* Flow control used only if each channel gets 4KB or more FIFO */
 869         if (rqs >= ((4096 / 256) - 1)) {
 870                 u32 rfd, rfa;
 871
 872                 setbits_le32(&eqos->mtl_regs->rxq0_operation_mode,
 873                              EQOS_MTL_RXQ0_OPERATION_MODE_EHFC);
 874
 875                 /*
 876                  * Set Threshold for Activating Flow Contol space for min 2
 877                  * frames ie, (1500 * 1) = 1500 bytes.
 878                  *
 879                  * Set Threshold for Deactivating Flow Contol for space of
 880                  * min 1 frame (frame size 1500bytes) in receive fifo
 881                  */
 882                 if (rqs == ((4096 / 256) - 1)) {
 883                         /*
 884                          * This violates the above formula because of FIFO size
 885                          * limit therefore overflow may occur inspite of this.
 886                          */
 887                         rfd = 0x3;      /* Full-3K */
 888                         rfa = 0x1;      /* Full-1.5K */
 889                 } else if (rqs == ((8192 / 256) - 1)) {
 890                         rfd = 0x6;      /* Full-4K */
 891                         rfa = 0xa;      /* Full-6K */
 892                 } else if (rqs == ((16384 / 256) - 1)) {
 893                         rfd = 0x6;      /* Full-4K */
 894                         rfa = 0x12;     /* Full-10K */
 895                 } else {
 896                         rfd = 0x6;      /* Full-4K */
 897                         rfa = 0x1E;     /* Full-16K */
 898                 }
 899
 900                 clrsetbits_le32(&eqos->mtl_regs->rxq0_operation_mode,
 901                                 (EQOS_MTL_RXQ0_OPERATION_MODE_RFD_MASK <<
 902                                  EQOS_MTL_RXQ0_OPERATION_MODE_RFD_SHIFT) |
 903                                 (EQOS_MTL_RXQ0_OPERATION_MODE_RFA_MASK <<
 904                                  EQOS_MTL_RXQ0_OPERATION_MODE_RFA_SHIFT),
 905                                 (rfd <<
 906                                  EQOS_MTL_RXQ0_OPERATION_MODE_RFD_SHIFT) |
 907                                 (rfa <<
 908                                  EQOS_MTL_RXQ0_OPERATION_MODE_RFA_SHIFT));
 909         }
 910
 911         /* Configure MAC */
 912
 913         clrsetbits_le32(&eqos->mac_regs->rxq_ctrl0,
 914                         EQOS_MAC_RXQ_CTRL0_RXQ0EN_MASK <<
 915                         EQOS_MAC_RXQ_CTRL0_RXQ0EN_SHIFT,
 916                         eqos->config->config_mac <<
 917                         EQOS_MAC_RXQ_CTRL0_RXQ0EN_SHIFT);
 918
 919         /* Multicast and Broadcast Queue Enable */
 920         setbits_le32(&eqos->mac_regs->unused_0a4,
 921                      0x00100000);
 922         /* enable promise mode */
 923         setbits_le32(&eqos->mac_regs->unused_004[1],
 924                      0x1);
 925
 926         /* Set TX flow control parameters */
 927         /* Set Pause Time */
 928         setbits_le32(&eqos->mac_regs->q0_tx_flow_ctrl,
 929                      0xffff << EQOS_MAC_Q0_TX_FLOW_CTRL_PT_SHIFT);
 930         /* Assign priority for TX flow control */
 931         clrbits_le32(&eqos->mac_regs->txq_prty_map0,
 932                      EQOS_MAC_TXQ_PRTY_MAP0_PSTQ0_MASK <<
 933                      EQOS_MAC_TXQ_PRTY_MAP0_PSTQ0_SHIFT);
 934         /* Assign priority for RX flow control */
 935         clrbits_le32(&eqos->mac_regs->rxq_ctrl2,
 936                      EQOS_MAC_RXQ_CTRL2_PSRQ0_MASK <<
 937                      EQOS_MAC_RXQ_CTRL2_PSRQ0_SHIFT);
 938         /* Enable flow control */
 939         setbits_le32(&eqos->mac_regs->q0_tx_flow_ctrl,
 940                      EQOS_MAC_Q0_TX_FLOW_CTRL_TFE);
 941         setbits_le32(&eqos->mac_regs->rx_flow_ctrl,
 942                      EQOS_MAC_RX_FLOW_CTRL_RFE);
 943
 944         clrsetbits_le32(&eqos->mac_regs->configuration,
 945                         EQOS_MAC_CONFIGURATION_GPSLCE |
 946                         EQOS_MAC_CONFIGURATION_WD |
 947                         EQOS_MAC_CONFIGURATION_JD |
 948                         EQOS_MAC_CONFIGURATION_JE,
 949                         EQOS_MAC_CONFIGURATION_CST |
 950                         EQOS_MAC_CONFIGURATION_ACS);
 951
 952         eqos_write_hwaddr(dev);
 953
 954         /* Configure DMA */
 955
 956         /* Enable OSP mode */
 957         setbits_le32(&eqos->dma_regs->ch0_tx_control,
 958                      EQOS_DMA_CH0_TX_CONTROL_OSP);
 959
 960         /* RX buffer size. Must be a multiple of bus width */
 961         clrsetbits_le32(&eqos->dma_regs->ch0_rx_control,
 962                         EQOS_DMA_CH0_RX_CONTROL_RBSZ_MASK <<
 963                         EQOS_DMA_CH0_RX_CONTROL_RBSZ_SHIFT,
 964                         EQOS_MAX_PACKET_SIZE <<
 965                         EQOS_DMA_CH0_RX_CONTROL_RBSZ_SHIFT);
 966
 967         desc_pad = (eqos->desc_size - sizeof(struct eqos_desc)) /
 968                    eqos->config->axi_bus_width;
 969
 970         setbits_le32(&eqos->dma_regs->ch0_control,
 971                      EQOS_DMA_CH0_CONTROL_PBLX8 |
 972                      (desc_pad << EQOS_DMA_CH0_CONTROL_DSL_SHIFT));
 973
 974         /*
 975          * Burst length must be < 1/2 FIFO size.
 976          * FIFO size in tqs is encoded as (n / 256) - 1.
 977          * Each burst is n * 8 (PBLX8) * 16 (AXI width) == 128 bytes.
 978          * Half of n * 256 is n * 128, so pbl == tqs, modulo the -1.
 979          */
 980         pbl = tqs + 1;
 981         if (pbl > 32)
 982                 pbl = 32;
 983         clrsetbits_le32(&eqos->dma_regs->ch0_tx_control,
 984                         EQOS_DMA_CH0_TX_CONTROL_TXPBL_MASK <<
 985                         EQOS_DMA_CH0_TX_CONTROL_TXPBL_SHIFT,
 986                         pbl << EQOS_DMA_CH0_TX_CONTROL_TXPBL_SHIFT);
 987
 988         clrsetbits_le32(&eqos->dma_regs->ch0_rx_control,
 989                         EQOS_DMA_CH0_RX_CONTROL_RXPBL_MASK <<
 990                         EQOS_DMA_CH0_RX_CONTROL_RXPBL_SHIFT,
 991                         8 << EQOS_DMA_CH0_RX_CONTROL_RXPBL_SHIFT);
 992
 993         /* DMA performance configuration */
 994         val = (2 << EQOS_DMA_SYSBUS_MODE_RD_OSR_LMT_SHIFT) |
 995                 EQOS_DMA_SYSBUS_MODE_EAME | EQOS_DMA_SYSBUS_MODE_BLEN16 |
 996                 EQOS_DMA_SYSBUS_MODE_BLEN8 | EQOS_DMA_SYSBUS_MODE_BLEN4;
 997         writel(val, &eqos->dma_regs->sysbus_mode);
 998
 999         /* Set up descriptors */
1000
1001         memset(eqos->tx_descs, 0, eqos->desc_size * EQOS_DESCRIPTORS_TX);
1002         memset(eqos->rx_descs, 0, eqos->desc_size * EQOS_DESCRIPTORS_RX);
1003
1004         for (i = 0; i < EQOS_DESCRIPTORS_TX; i++) {
1005                 struct eqos_desc *tx_desc = eqos_get_desc(eqos, i, false);
1006                 eqos->config->ops->eqos_flush_desc(tx_desc);
1007         }
1008
1009         for (i = 0; i < EQOS_DESCRIPTORS_RX; i++) {
1010                 struct eqos_desc *rx_desc = eqos_get_desc(eqos, i, true);
1011                 rx_desc->des0 = (u32)(ulong)(eqos->rx_dma_buf +
1012                                              (i * EQOS_MAX_PACKET_SIZE));
1013                 rx_desc->des3 = EQOS_DESC3_OWN | EQOS_DESC3_BUF1V;
1014                 mb();
1015                 eqos->config->ops->eqos_flush_desc(rx_desc);
1016                 eqos->config->ops->eqos_inval_buffer(eqos->rx_dma_buf +
1017                                                 (i * EQOS_MAX_PACKET_SIZE),
1018                                                 EQOS_MAX_PACKET_SIZE);
1019         }
1020
1021         writel(0, &eqos->dma_regs->ch0_txdesc_list_haddress);
1022         writel((ulong)eqos_get_desc(eqos, 0, false),
1023                 &eqos->dma_regs->ch0_txdesc_list_address);
1024         writel(EQOS_DESCRIPTORS_TX - 1,
1025                &eqos->dma_regs->ch0_txdesc_ring_length);
1026
1027         writel(0, &eqos->dma_regs->ch0_rxdesc_list_haddress);
1028         writel((ulong)eqos_get_desc(eqos, 0, true),
1029                 &eqos->dma_regs->ch0_rxdesc_list_address);
1030         writel(EQOS_DESCRIPTORS_RX - 1,
1031                &eqos->dma_regs->ch0_rxdesc_ring_length);
1032
1033         /* Enable everything */
1034         setbits_le32(&eqos->dma_regs->ch0_tx_control,
1035                      EQOS_DMA_CH0_TX_CONTROL_ST);
1036         setbits_le32(&eqos->dma_regs->ch0_rx_control,
1037                      EQOS_DMA_CH0_RX_CONTROL_SR);
1038         setbits_le32(&eqos->mac_regs->configuration,
1039                      EQOS_MAC_CONFIGURATION_TE | EQOS_MAC_CONFIGURATION_RE);
1040
1041         /* TX tail pointer not written until we need to TX a packet */
1042         /*
1043          * Point RX tail pointer at last descriptor. Ideally, we'd point at the
1044          * first descriptor, implying all descriptors were available. However,
1045          * that's not distinguishable from none of the descriptors being
1046          * available.
1047          */
1048         last_rx_desc = (ulong)eqos_get_desc(eqos, EQOS_DESCRIPTORS_RX - 1, true);
1049         writel(last_rx_desc, &eqos->dma_regs->ch0_rxdesc_tail_pointer);
1050
1051         eqos->started = true;
1052
1053         debug("%s: OK\n", __func__);
1054         return 0;
1055
1056 err_shutdown_phy:
1057         phy_shutdown(eqos->phy);
1058 err_stop_resets:
1059         eqos->config->ops->eqos_stop_resets(dev);
1060 err:
1061         pr_err("FAILED: %d", ret);
1062         return ret;
1063 }
1064
1065 static void eqos_stop(struct udevice *dev)
1066 {
1067         struct eqos_priv *eqos = dev_get_priv(dev);
1068         int i;
1069
1070         debug("%s(dev=%p):\n", __func__, dev);
1071
1072         if (!eqos->started)
1073                 return;
1074         eqos->started = false;
1075         eqos->reg_access_ok = false;
1076
1077         /* Disable TX DMA */
1078         clrbits_le32(&eqos->dma_regs->ch0_tx_control,
1079                      EQOS_DMA_CH0_TX_CONTROL_ST);
1080
1081         /* Wait for TX all packets to drain out of MTL */
1082         for (i = 0; i < 1000000; i++) {
1083                 u32 val = readl(&eqos->mtl_regs->txq0_debug);
1084                 u32 trcsts = (val >> EQOS_MTL_TXQ0_DEBUG_TRCSTS_SHIFT) &
1085                         EQOS_MTL_TXQ0_DEBUG_TRCSTS_MASK;
1086                 u32 txqsts = val & EQOS_MTL_TXQ0_DEBUG_TXQSTS;
1087                 if ((trcsts != 1) && (!txqsts))
1088                         break;
1089         }
1090
1091         /* Turn off MAC TX and RX */
1092         clrbits_le32(&eqos->mac_regs->configuration,
1093                      EQOS_MAC_CONFIGURATION_TE | EQOS_MAC_CONFIGURATION_RE);
1094
1095         /* Wait for all RX packets to drain out of MTL */
1096         for (i = 0; i < 1000000; i++) {
1097                 u32 val = readl(&eqos->mtl_regs->rxq0_debug);
1098                 u32 prxq = (val >> EQOS_MTL_RXQ0_DEBUG_PRXQ_SHIFT) &
1099                         EQOS_MTL_RXQ0_DEBUG_PRXQ_MASK;
1100                 u32 rxqsts = (val >> EQOS_MTL_RXQ0_DEBUG_RXQSTS_SHIFT) &
1101                         EQOS_MTL_RXQ0_DEBUG_RXQSTS_MASK;
1102                 if ((!prxq) && (!rxqsts))
1103                         break;
1104         }
1105
1106         /* Turn off RX DMA */
1107         clrbits_le32(&eqos->dma_regs->ch0_rx_control,
1108                      EQOS_DMA_CH0_RX_CONTROL_SR);
1109
1110         if (eqos->phy) {
1111                 phy_shutdown(eqos->phy);
1112         }
1113         eqos->config->ops->eqos_stop_resets(dev);
1114
1115         debug("%s: OK\n", __func__);
1116 }
1117
1118 static int eqos_send(struct udevice *dev, void *packet, int length)
1119 {
1120         struct eqos_priv *eqos = dev_get_priv(dev);
1121         struct eqos_desc *tx_desc;
1122         int i;
1123
1124         debug("%s(dev=%p, packet=%p, length=%d):\n", __func__, dev, packet,
1125               length);
1126
1127         memcpy(eqos->tx_dma_buf, packet, length);
1128         eqos->config->ops->eqos_flush_buffer(eqos->tx_dma_buf, length);
1129
1130         tx_desc = eqos_get_desc(eqos, eqos->tx_desc_idx, false);
1131         eqos->tx_desc_idx++;
1132         eqos->tx_desc_idx %= EQOS_DESCRIPTORS_TX;
1133
1134         tx_desc->des0 = (ulong)eqos->tx_dma_buf;
1135         tx_desc->des1 = 0;
1136         tx_desc->des2 = length;
1137         /*
1138          * Make sure that if HW sees the _OWN write below, it will see all the
1139          * writes to the rest of the descriptor too.
1140          */
1141         mb();
1142         tx_desc->des3 = EQOS_DESC3_OWN | EQOS_DESC3_FD | EQOS_DESC3_LD | length;
1143         eqos->config->ops->eqos_flush_desc(tx_desc);
1144
1145         writel((ulong)eqos_get_desc(eqos, eqos->tx_desc_idx, false),
1146                 &eqos->dma_regs->ch0_txdesc_tail_pointer);
1147
1148         for (i = 0; i < 1000000; i++) {
1149                 eqos->config->ops->eqos_inval_desc(tx_desc);
1150                 if (!(readl(&tx_desc->des3) & EQOS_DESC3_OWN))
1151                         return 0;
1152                 udelay(1);
1153         }
1154
1155         debug("%s: TX timeout\n", __func__);
1156
1157         return -ETIMEDOUT;
1158 }
1159
1160 static int eqos_recv(struct udevice *dev, int flags, uchar **packetp)
1161 {
1162         struct eqos_priv *eqos = dev_get_priv(dev);
1163         struct eqos_desc *rx_desc;
1164         int length;
1165
1166         debug("%s(dev=%p, flags=%x):\n", __func__, dev, flags);
1167
1168         rx_desc = eqos_get_desc(eqos, eqos->rx_desc_idx, true);
1169         eqos->config->ops->eqos_inval_desc(rx_desc);
1170         if (rx_desc->des3 & EQOS_DESC3_OWN) {
1171                 debug("%s: RX packet not available\n", __func__);
1172                 return -EAGAIN;
1173         }
1174
1175         *packetp = eqos->rx_dma_buf +
1176                 (eqos->rx_desc_idx * EQOS_MAX_PACKET_SIZE);
1177         length = rx_desc->des3 & 0x7fff;
1178         debug("%s: *packetp=%p, length=%d\n", __func__, *packetp, length);
1179
1180         eqos->config->ops->eqos_inval_buffer(*packetp, length);
1181
1182         return length;
1183 }
1184
1185 static int eqos_free_pkt(struct udevice *dev, uchar *packet, int length)
1186 {
1187         struct eqos_priv *eqos = dev_get_priv(dev);
1188         u32 idx, idx_mask = eqos->desc_per_cacheline - 1;
1189         uchar *packet_expected;
1190         struct eqos_desc *rx_desc;
1191
1192         debug("%s(packet=%p, length=%d)\n", __func__, packet, length);
1193
1194         packet_expected = eqos->rx_dma_buf +
1195                 (eqos->rx_desc_idx * EQOS_MAX_PACKET_SIZE);
1196         if (packet != packet_expected) {
1197                 debug("%s: Unexpected packet (expected %p)\n", __func__,
1198                       packet_expected);
1199                 return -EINVAL;
1200         }
1201
1202         eqos->config->ops->eqos_inval_buffer(packet, length);
1203
1204         if ((eqos->rx_desc_idx & idx_mask) == idx_mask) {
1205                 for (idx = eqos->rx_desc_idx - idx_mask;
1206                      idx <= eqos->rx_desc_idx;
1207                      idx++) {
1208                         rx_desc = eqos_get_desc(eqos, idx, true);
1209                         rx_desc->des0 = 0;
1210                         mb();
1211                         eqos->config->ops->eqos_flush_desc(rx_desc);
1212                         eqos->config->ops->eqos_inval_buffer(packet, length);
1213                         rx_desc->des0 = (u32)(ulong)(eqos->rx_dma_buf +
1214                                              (idx * EQOS_MAX_PACKET_SIZE));
1215                         rx_desc->des1 = 0;
1216                         rx_desc->des2 = 0;
1217                         /*
1218                          * Make sure that if HW sees the _OWN write below,
1219                          * it will see all the writes to the rest of the
1220                          * descriptor too.
1221                          */
1222                         mb();
1223                         rx_desc->des3 = EQOS_DESC3_OWN | EQOS_DESC3_BUF1V;
1224                         eqos->config->ops->eqos_flush_desc(rx_desc);
1225                 }
1226                 writel((ulong)rx_desc, &eqos->dma_regs->ch0_rxdesc_tail_pointer);
1227         }
1228
1229         eqos->rx_desc_idx++;
1230         eqos->rx_desc_idx %= EQOS_DESCRIPTORS_RX;
1231
1232         return 0;
1233 }
1234
1235 static int eqos_probe_resources_core(struct udevice *dev)
1236 {
1237         struct eqos_priv *eqos = dev_get_priv(dev);
1238         unsigned int desc_step;
1239         int ret;
1240
1241         debug("%s(dev=%p):\n", __func__, dev);
1242
1243         /* Maximum distance between neighboring descriptors, in Bytes. */
1244         desc_step = sizeof(struct eqos_desc) +
1245                     EQOS_DMA_CH0_CONTROL_DSL_MASK * eqos->config->axi_bus_width;
1246         if (desc_step < ARCH_DMA_MINALIGN) {
1247                 /*
1248                  * The EQoS hardware implementation cannot place one descriptor
1249                  * per cacheline, it is necessary to place multiple descriptors
1250                  * per cacheline in memory and do cache management carefully.
1251                  */
1252                 eqos->desc_size = BIT(fls(desc_step) - 1);
1253         } else {
1254                 eqos->desc_size = ALIGN(sizeof(struct eqos_desc),
1255                                         (unsigned int)ARCH_DMA_MINALIGN);
1256         }
1257         eqos->desc_per_cacheline = ARCH_DMA_MINALIGN / eqos->desc_size;
1258
1259         eqos->tx_descs = eqos_alloc_descs(eqos, EQOS_DESCRIPTORS_TX);
1260         if (!eqos->tx_descs) {
1261                 debug("%s: eqos_alloc_descs(tx) failed\n", __func__);
1262                 ret = -ENOMEM;
1263                 goto err;
1264         }
1265
1266         eqos->rx_descs = eqos_alloc_descs(eqos, EQOS_DESCRIPTORS_RX);
1267         if (!eqos->rx_descs) {
1268                 debug("%s: eqos_alloc_descs(rx) failed\n", __func__);
1269                 ret = -ENOMEM;
1270                 goto err_free_tx_descs;
1271         }
1272
1273         eqos->tx_dma_buf = memalign(EQOS_BUFFER_ALIGN, EQOS_MAX_PACKET_SIZE);
1274         if (!eqos->tx_dma_buf) {
1275                 debug("%s: memalign(tx_dma_buf) failed\n", __func__);
1276                 ret = -ENOMEM;
1277                 goto err_free_descs;
1278         }
1279         debug("%s: tx_dma_buf=%p\n", __func__, eqos->tx_dma_buf);
1280
1281         eqos->rx_dma_buf = memalign(EQOS_BUFFER_ALIGN, EQOS_RX_BUFFER_SIZE);
1282         if (!eqos->rx_dma_buf) {
1283                 debug("%s: memalign(rx_dma_buf) failed\n", __func__);
1284                 ret = -ENOMEM;
1285                 goto err_free_tx_dma_buf;
1286         }
1287         debug("%s: rx_dma_buf=%p\n", __func__, eqos->rx_dma_buf);
1288
1289         eqos->rx_pkt = malloc(EQOS_MAX_PACKET_SIZE);
1290         if (!eqos->rx_pkt) {
1291                 debug("%s: malloc(rx_pkt) failed\n", __func__);
1292                 ret = -ENOMEM;
1293                 goto err_free_rx_dma_buf;
1294         }
1295         debug("%s: rx_pkt=%p\n", __func__, eqos->rx_pkt);
1296
1297         eqos->config->ops->eqos_inval_buffer(eqos->rx_dma_buf,
1298                         EQOS_MAX_PACKET_SIZE * EQOS_DESCRIPTORS_RX);
1299
1300         debug("%s: OK\n", __func__);
1301         return 0;
1302
1303 err_free_rx_dma_buf:
1304         free(eqos->rx_dma_buf);
1305 err_free_tx_dma_buf:
1306         free(eqos->tx_dma_buf);
1307 err_free_descs:
1308         eqos_free_descs(eqos->rx_descs);
1309 err_free_tx_descs:
1310         eqos_free_descs(eqos->tx_descs);
1311 err:
1312
1313         debug("%s: returns %d\n", __func__, ret);
1314         return ret;
1315 }
1316
1317 static int eqos_remove_resources_core(struct udevice *dev)
1318 {
1319         struct eqos_priv *eqos = dev_get_priv(dev);
1320
1321         debug("%s(dev=%p):\n", __func__, dev);
1322
1323         free(eqos->rx_pkt);
1324         free(eqos->rx_dma_buf);
1325         free(eqos->tx_dma_buf);
1326         eqos_free_descs(eqos->rx_descs);
1327         eqos_free_descs(eqos->tx_descs);
1328
1329         debug("%s: OK\n", __func__);
1330         return 0;
1331 }
1332
1333 static int eqos_probe_resources_tegra186(struct udevice *dev)
1334 {
1335         struct eqos_priv *eqos = dev_get_priv(dev);
1336         int ret;
1337
1338         debug("%s(dev=%p):\n", __func__, dev);
1339
1340         ret = reset_get_by_name(dev, "eqos", &eqos->reset_ctl);
1341         if (ret) {
1342                 pr_err("reset_get_by_name(rst) failed: %d", ret);
1343                 return ret;
1344         }
1345
1346         ret = gpio_request_by_name(dev, "phy-reset-gpios", 0,
1347                                    &eqos->phy_reset_gpio,
1348                                    GPIOD_IS_OUT | GPIOD_IS_OUT_ACTIVE);
1349         if (ret) {
1350                 pr_err("gpio_request_by_name(phy reset) failed: %d", ret);
1351                 goto err_free_reset_eqos;
1352         }
1353
1354         ret = clk_get_by_name(dev, "slave_bus", &eqos->clk_slave_bus);
1355         if (ret) {
1356                 pr_err("clk_get_by_name(slave_bus) failed: %d", ret);
1357                 goto err_free_gpio_phy_reset;
1358         }
1359
1360         ret = clk_get_by_name(dev, "master_bus", &eqos->clk_master_bus);
1361         if (ret) {
1362                 pr_err("clk_get_by_name(master_bus) failed: %d", ret);
1363                 goto err_free_clk_slave_bus;
1364         }
1365
1366         ret = clk_get_by_name(dev, "rx", &eqos->clk_rx);
1367         if (ret) {
1368                 pr_err("clk_get_by_name(rx) failed: %d", ret);
1369                 goto err_free_clk_master_bus;
1370         }
1371
1372         ret = clk_get_by_name(dev, "ptp_ref", &eqos->clk_ptp_ref);
1373         if (ret) {
1374                 pr_err("clk_get_by_name(ptp_ref) failed: %d", ret);
1375                 goto err_free_clk_rx;
1376                 return ret;
1377         }
1378
1379         ret = clk_get_by_name(dev, "tx", &eqos->clk_tx);
1380         if (ret) {
1381                 pr_err("clk_get_by_name(tx) failed: %d", ret);
1382                 goto err_free_clk_ptp_ref;
1383         }
1384
1385         debug("%s: OK\n", __func__);
1386         return 0;
1387
1388 err_free_clk_ptp_ref:
1389         clk_free(&eqos->clk_ptp_ref);
1390 err_free_clk_rx:
1391         clk_free(&eqos->clk_rx);
1392 err_free_clk_master_bus:
1393         clk_free(&eqos->clk_master_bus);
1394 err_free_clk_slave_bus:
1395         clk_free(&eqos->clk_slave_bus);
1396 err_free_gpio_phy_reset:
1397         dm_gpio_free(dev, &eqos->phy_reset_gpio);
1398 err_free_reset_eqos:
1399         reset_free(&eqos->reset_ctl);
1400
1401         debug("%s: returns %d\n", __func__, ret);
1402         return ret;
1403 }
1404
1405 /* board-specific Ethernet Interface initializations. */
1406 __weak int board_interface_eth_init(struct udevice *dev,
1407                                     phy_interface_t interface_type)
1408 {
1409         return 0;
1410 }
1411
1412 static int eqos_probe_resources_stm32(struct udevice *dev)
1413 {
1414         struct eqos_priv *eqos = dev_get_priv(dev);
1415         int ret;
1416         phy_interface_t interface;
1417
1418         debug("%s(dev=%p):\n", __func__, dev);
1419
1420         interface = eqos->config->interface(dev);
1421
1422         if (interface == PHY_INTERFACE_MODE_NA) {
1423                 pr_err("Invalid PHY interface\n");
1424                 return -EINVAL;
1425         }
1426
1427         ret = board_interface_eth_init(dev, interface);
1428         if (ret)
1429                 return -EINVAL;
1430
1431         ret = clk_get_by_name(dev, "stmmaceth", &eqos->clk_master_bus);
1432         if (ret) {
1433                 pr_err("clk_get_by_name(master_bus) failed: %d", ret);
1434                 goto err_probe;
1435         }
1436
1437         ret = clk_get_by_name(dev, "mac-clk-rx", &eqos->clk_rx);
1438         if (ret) {
1439                 pr_err("clk_get_by_name(rx) failed: %d", ret);
1440                 goto err_free_clk_master_bus;
1441         }
1442
1443         ret = clk_get_by_name(dev, "mac-clk-tx", &eqos->clk_tx);
1444         if (ret) {
1445                 pr_err("clk_get_by_name(tx) failed: %d", ret);
1446                 goto err_free_clk_rx;
1447         }
1448
1449         /*  Get ETH_CLK clocks (optional) */
1450         ret = clk_get_by_name(dev, "eth-ck", &eqos->clk_ck);
1451         if (ret)
1452                 pr_warn("No phy clock provided %d", ret);
1453
1454         debug("%s: OK\n", __func__);
1455         return 0;
1456
1457 err_free_clk_rx:
1458         clk_free(&eqos->clk_rx);
1459 err_free_clk_master_bus:
1460         clk_free(&eqos->clk_master_bus);
1461 err_probe:
1462
1463         debug("%s: returns %d\n", __func__, ret);
1464         return ret;
1465 }
1466
1467 static phy_interface_t eqos_get_interface_tegra186(const struct udevice *dev)
1468 {
1469         return PHY_INTERFACE_MODE_MII;
1470 }
1471
1472 static int eqos_remove_resources_tegra186(struct udevice *dev)
1473 {
1474         struct eqos_priv *eqos = dev_get_priv(dev);
1475
1476         debug("%s(dev=%p):\n", __func__, dev);
1477
1478 #ifdef CONFIG_CLK
1479         clk_free(&eqos->clk_tx);
1480         clk_free(&eqos->clk_ptp_ref);
1481         clk_free(&eqos->clk_rx);
1482         clk_free(&eqos->clk_slave_bus);
1483         clk_free(&eqos->clk_master_bus);
1484 #endif
1485         dm_gpio_free(dev, &eqos->phy_reset_gpio);
1486         reset_free(&eqos->reset_ctl);
1487
1488         debug("%s: OK\n", __func__);
1489         return 0;
1490 }
1491
1492 static int eqos_remove_resources_stm32(struct udevice *dev)
1493 {
1494         struct eqos_priv *eqos = dev_get_priv(dev);
1495
1496         debug("%s(dev=%p):\n", __func__, dev);
1497
1498 #ifdef CONFIG_CLK
1499         clk_free(&eqos->clk_tx);
1500         clk_free(&eqos->clk_rx);
1501         clk_free(&eqos->clk_master_bus);
1502         if (clk_valid(&eqos->clk_ck))
1503                 clk_free(&eqos->clk_ck);
1504 #endif
1505
1506         if (dm_gpio_is_valid(&eqos->phy_reset_gpio))
1507                 dm_gpio_free(dev, &eqos->phy_reset_gpio);
1508
1509         debug("%s: OK\n", __func__);
1510         return 0;
1511 }
1512
1513 static int eqos_probe(struct udevice *dev)
1514 {
1515         struct eqos_priv *eqos = dev_get_priv(dev);
1516         int ret;
1517
1518         debug("%s(dev=%p):\n", __func__, dev);
1519
1520         eqos->dev = dev;
1521         eqos->config = (void *)dev_get_driver_data(dev);
1522
1523         eqos->regs = dev_read_addr(dev);
1524         if (eqos->regs == FDT_ADDR_T_NONE) {
1525                 pr_err("dev_read_addr() failed");
1526                 return -ENODEV;
1527         }
1528         eqos->mac_regs = (void *)(eqos->regs + EQOS_MAC_REGS_BASE);
1529         eqos->mtl_regs = (void *)(eqos->regs + EQOS_MTL_REGS_BASE);
1530         eqos->dma_regs = (void *)(eqos->regs + EQOS_DMA_REGS_BASE);
1531         eqos->tegra186_regs = (void *)(eqos->regs + EQOS_TEGRA186_REGS_BASE);
1532
1533         eqos->max_speed = dev_read_u32_default(dev, "max-speed", 0);
1534
1535         ret = eqos_probe_resources_core(dev);
1536         if (ret < 0) {
1537                 pr_err("eqos_probe_resources_core() failed: %d", ret);
1538                 return ret;
1539         }
1540
1541         ret = eqos->config->ops->eqos_probe_resources(dev);
1542         if (ret < 0) {
1543                 pr_err("eqos_probe_resources() failed: %d", ret);
1544                 goto err_remove_resources_core;
1545         }
1546
1547         ret = eqos->config->ops->eqos_start_clks(dev);
1548         if (ret < 0) {
1549                 pr_err("eqos_start_clks() failed: %d", ret);
1550                 goto err_remove_resources_tegra;
1551         }
1552
1553 #ifdef CONFIG_DM_ETH_PHY
1554         eqos->mii = eth_phy_get_mdio_bus(dev);
1555 #endif
1556         if (!eqos->mii) {
1557                 eqos->mii = mdio_alloc();
1558                 if (!eqos->mii) {
1559                         pr_err("mdio_alloc() failed");
1560                         ret = -ENOMEM;
1561                         goto err_stop_clks;
1562                 }
1563                 eqos->mii->read = eqos_mdio_read;
1564                 eqos->mii->write = eqos_mdio_write;
1565                 eqos->mii->priv = eqos;
1566                 strcpy(eqos->mii->name, dev->name);
1567
1568                 ret = mdio_register(eqos->mii);
1569                 if (ret < 0) {
1570                         pr_err("mdio_register() failed: %d", ret);
1571                         goto err_free_mdio;
1572                 }
1573         }
1574
1575 #ifdef CONFIG_DM_ETH_PHY
1576         eth_phy_set_mdio_bus(dev, eqos->mii);
1577 #endif
1578
1579         debug("%s: OK\n", __func__);
1580         return 0;
1581
1582 err_free_mdio:
1583         mdio_free(eqos->mii);
1584 err_stop_clks:
1585         eqos->config->ops->eqos_stop_clks(dev);
1586 err_remove_resources_tegra:
1587         eqos->config->ops->eqos_remove_resources(dev);
1588 err_remove_resources_core:
1589         eqos_remove_resources_core(dev);
1590
1591         debug("%s: returns %d\n", __func__, ret);
1592         return ret;
1593 }
1594
1595 static int eqos_remove(struct udevice *dev)
1596 {
1597         struct eqos_priv *eqos = dev_get_priv(dev);
1598
1599         debug("%s(dev=%p):\n", __func__, dev);
1600
1601         mdio_unregister(eqos->mii);
1602         mdio_free(eqos->mii);
1603         eqos->config->ops->eqos_stop_clks(dev);
1604         eqos->config->ops->eqos_remove_resources(dev);
1605
1606         eqos_remove_resources_core(dev);
1607
1608         debug("%s: OK\n", __func__);
1609         return 0;
1610 }
1611
1612 int eqos_null_ops(struct udevice *dev)
1613 {
1614         return 0;
1615 }
1616
1617 static const struct eth_ops eqos_ops = {
1618         .start = eqos_start,
1619         .stop = eqos_stop,
1620         .send = eqos_send,
1621         .recv = eqos_recv,
1622         .free_pkt = eqos_free_pkt,
1623         .write_hwaddr = eqos_write_hwaddr,
1624         .read_rom_hwaddr        = eqos_read_rom_hwaddr,
1625 };
1626
1627 static struct eqos_ops eqos_tegra186_ops = {
1628         .eqos_inval_desc = eqos_inval_desc_generic,
1629         .eqos_flush_desc = eqos_flush_desc_generic,
1630         .eqos_inval_buffer = eqos_inval_buffer_tegra186,
1631         .eqos_flush_buffer = eqos_flush_buffer_tegra186,
1632         .eqos_probe_resources = eqos_probe_resources_tegra186,
1633         .eqos_remove_resources = eqos_remove_resources_tegra186,
1634         .eqos_stop_resets = eqos_stop_resets_tegra186,
1635         .eqos_start_resets = eqos_start_resets_tegra186,
1636         .eqos_stop_clks = eqos_stop_clks_tegra186,
1637         .eqos_start_clks = eqos_start_clks_tegra186,
1638         .eqos_calibrate_pads = eqos_calibrate_pads_tegra186,
1639         .eqos_disable_calibration = eqos_disable_calibration_tegra186,
1640         .eqos_set_tx_clk_speed = eqos_set_tx_clk_speed_tegra186,
1641         .eqos_get_enetaddr = eqos_null_ops,
1642         .eqos_get_tick_clk_rate = eqos_get_tick_clk_rate_tegra186
1643 };
1644
1645 static const struct eqos_config __maybe_unused eqos_tegra186_config = {
1646         .reg_access_always_ok = false,
1647         .mdio_wait = 10,
1648         .swr_wait = 10,
1649         .config_mac = EQOS_MAC_RXQ_CTRL0_RXQ0EN_ENABLED_DCB,
1650         .config_mac_mdio = EQOS_MAC_MDIO_ADDRESS_CR_20_35,
1651         .axi_bus_width = EQOS_AXI_WIDTH_128,
1652         .interface = eqos_get_interface_tegra186,
1653         .ops = &eqos_tegra186_ops
1654 };
1655
1656 static struct eqos_ops eqos_stm32_ops = {
1657         .eqos_inval_desc = eqos_inval_desc_generic,
1658         .eqos_flush_desc = eqos_flush_desc_generic,
1659         .eqos_inval_buffer = eqos_inval_buffer_generic,
1660         .eqos_flush_buffer = eqos_flush_buffer_generic,
1661         .eqos_probe_resources = eqos_probe_resources_stm32,
1662         .eqos_remove_resources = eqos_remove_resources_stm32,
1663         .eqos_stop_resets = eqos_null_ops,
1664         .eqos_start_resets = eqos_null_ops,
1665         .eqos_stop_clks = eqos_stop_clks_stm32,
1666         .eqos_start_clks = eqos_start_clks_stm32,
1667         .eqos_calibrate_pads = eqos_null_ops,
1668         .eqos_disable_calibration = eqos_null_ops,
1669         .eqos_set_tx_clk_speed = eqos_null_ops,
1670         .eqos_get_enetaddr = eqos_null_ops,
1671         .eqos_get_tick_clk_rate = eqos_get_tick_clk_rate_stm32
1672 };
1673
1674 static const struct eqos_config __maybe_unused eqos_stm32_config = {
1675         .reg_access_always_ok = false,
1676         .mdio_wait = 10000,
1677         .swr_wait = 50,
1678         .config_mac = EQOS_MAC_RXQ_CTRL0_RXQ0EN_ENABLED_AV,
1679         .config_mac_mdio = EQOS_MAC_MDIO_ADDRESS_CR_250_300,
1680         .axi_bus_width = EQOS_AXI_WIDTH_64,
1681         .interface = dev_read_phy_mode,
1682         .ops = &eqos_stm32_ops
1683 };
1684
1685 static const struct udevice_id eqos_ids[] = {
1686 #if IS_ENABLED(CONFIG_DWC_ETH_QOS_TEGRA186)
1687         {
1688                 .compatible = "nvidia,tegra186-eqos",
1689                 .data = (ulong)&eqos_tegra186_config
1690         },
1691 #endif
1692 #if IS_ENABLED(CONFIG_DWC_ETH_QOS_STM32)
1693         {
1694                 .compatible = "st,stm32mp1-dwmac",
1695                 .data = (ulong)&eqos_stm32_config
1696         },
1697 #endif
1698 #if IS_ENABLED(CONFIG_DWC_ETH_QOS_IMX)
1699         {
1700                 .compatible = "nxp,imx8mp-dwmac-eqos",
1701                 .data = (ulong)&eqos_imx_config
1702         },
1703 #endif
1704
1705         { }
1706 };
1707
1708 U_BOOT_DRIVER(eth_eqos) = {
1709         .name = "eth_eqos",
1710         .id = UCLASS_ETH,
1711         .of_match = of_match_ptr(eqos_ids),
1712         .probe = eqos_probe,
1713         .remove = eqos_remove,
1714         .ops = &eqos_ops,
1715         .priv_auto      = sizeof(struct eqos_priv),
1716         .plat_auto      = sizeof(struct eth_pdata),
1717 };